JP6661370B2 - 力率改善回路およびその制御回路、電子機器、電源アダプタ - Google Patents

力率改善回路およびその制御回路、電子機器、電源アダプタ Download PDF

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Description

本発明は、力率改善回路に関する。
テレビや冷蔵庫、エアコンをはじめとするさまざまな家電製品は、外部からの交流電力を受けて動作する。またラップトップ型コンピュータ、携帯電話端末やタブレット端末をはじめとする電子機器は、外部からの交流電力を受けて動作可能であり、あるいは交流電力によって内蔵電池が充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換するスイッチング電源が内蔵される。あるいはスイッチング電源は、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される場合もある。
スイッチング電源は、交流電圧を整流する整流回路（ダイオードブリッジ回路）と、整流された電圧を降圧して負荷に供給する絶縁型のＤＣ／ＤＣコンバータと、を備える。このようなスイッチング電源によりＡＣ／ＤＣ変換を行うと、非常に高い振幅の電流パルスが発生する。かかる電流パルスは、放射性ノイズ、ネットワークロス、全高調波成分の増大といった問題を引き起こす。これらの問題を解決するため、所定の電力以上を消費する電子機器には、ＰＦＣ（力率改善）回路の搭載が要求される。ＰＦＣ回路は、交流入力電圧と入力電流をモニタし、それらの位相を一致させて力率が１００％に近い状態に近づける。
図１（ａ）、（ｂ）は、ＰＦＣ回路を備える電源システムのブロック図である。図１（ａ）を参照すると、電源システム１Ｒは、整流回路２およびＰＦＣ回路１００Ｒを備える。整流回路２は交流電圧ＶＡＣを全波整流する。ＰＦＣ回路１００Ｒの主回路１０２は、いわゆる昇圧ＤＣ／ＤＣコンバータのトポロジーを有しており、インダクタＬ１、スイッチングトランジスタＭ１、ダイオードＤ１、出力キャパシタＣｏを含む。主回路１０２は、スイッチングトランジスタＭ１のスイッチング動作によって、入力電圧ＶＩＮを昇圧し、所定の電圧レベルに安定化される出力電圧ＶＯＵＴを生成する。なお、主回路１０２の回路形式として降圧コンバータやトランスを用いたコンバータが採用される場合もある。
制御回路２００Ｒは、制御対象である出力電圧ＶＯＵＴに加えて、入力電圧ＶＩＮおよび入力電流（インダクタ電流）ＩＬをモニタする。そして、入力電流ＩＬの波形および位相を、入力電圧ＶＩＮのそれらに近づくようにマイナーループ（電流ループ）で制御しながら、メジャーループ（電圧ループ）で出力電圧ＶＯＵＴをその目標電圧ＶＯＵＴ（ＲＥＦ）に近づける。
図２（ａ）、（ｂ）は、ＰＦＣ回路１００Ｒの動作波形図である。図２（ａ）には入力電流ＩＬの平均電流ＩＬ（ＡＶＥ）と、入力電圧ＶＩＮが示される。ＰＦＣ回路１００Ｒの制御方式は、大きく、電流連続モード（ＣＣＭ：Continuous Current Mode）、電流不連続モード（ＣＤＭ：Discontinuous Current Mode）、電流臨界モード（ＣＲＭ：CRitical current Mode）に分類される。図２（ｂ）には、電流連続モード、電流不連続モード、電流臨界モードにおける図２（ａ）の一部分の拡大した入力電流波形が示される。
ここで多くの電子機器では、その消費電力がその動作状態に応じて、ゼロから定格電力の範囲でダイナミックに変化する。定格出力１５０Ｗ程度の用途では、図１（ａ）のＰＦＣ回路１００Ｒが好適である。ところが図１（ａ）のＰＦＣ回路１００Ｒを、定格出力４００Ｗ程度の機器に採用した場合、０〜４００Ｗの負荷範囲について高効率を得ることは難しい。このためにマルチチャンネル／マルチフェーズのＤＣ／ＤＣコンバータが導入される。図１（ｂ）には、２チャンネルのＰＦＣ回路１００Ｓが示される。ＰＦＣ回路１００Ｓは、２つのチャンネルＣＨ１，ＣＨ２に対応して、インダクタＬ１，Ｌ２およびスイッチングトランジスタＭ１，Ｍ２を備える。制御回路２００Ｓは、２つのチャンネルを３６０°／２＝１８０°の位相差でスイッチングする。図３は、図１（ｂ）のＰＦＣ回路１００Ｓの動作波形図である。各チャンネルは、電流臨界モードで制御される。
特開２０１０−２３３４３９号公報 特開２０１５−１９５５８号公報 特開２０１３−５９２２８号公報
図４は、電流臨界モードのＰＦＣ回路の力率、動作周波数の負荷電流依存性を示す図である。電流臨界モードでは、負荷が軽くなるにしたがい動作周波数ｆが上昇する。また電流臨界モードは、入力電圧ＶＩＮの上昇によっても、動作周波数ｆが上昇する。ＰＦＣ回路は、回路構成や回路定数などに依存した応答遅れを有しており、したがって、動作周波数ｆが高くなりすぎると、応答遅れに起因する制御不能な領域で動作することとなり、力率が低下するという問題が生ずる。また、動作周波数ｆの上昇は、スイッチングトランジスタＭ１のスイッチング損失の増加につながり、これが軽負荷状態におけるＰＦＣ回路の効率低下の一因となっている。
この問題を解決するために、特許文献１には、軽負荷状態において、２チャンネルのうち一方のスイッチング動作を停止する技術が開示される。この方式によれば、軽負荷状態における動作周波数が、２チャンネル動作を維持した場合に比べて低くなるため、上述の問題を解決することができる。
ところが、本発明者が特許文献１の方式を検討したところ、以下の課題を認識するに至った。すなわち特許文献１の方式では、１相動作モード（シングルフェーズモード）と２相動作モードの切りかえポイントを自由に設定することができない。具体的には、特許文献１の技術では、切りかえポイントを、２相動作モードにおける最大出力電力の５０％より高い領域に設定することが困難である。アプリケーションによっては、５０％より高い任意のポイントで、モードを切りかえたい場合もあり、このようなアプリケーションに特許文献１の技術を採用することは難しい。なおこの課題を当業者の一般的な認識と捉えてはならない。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、軽負荷状態における動作周波数の増加を抑制可能なＰＦＣ回路およびその制御回路の提供にある。
本発明のある態様は、力率改善回路の制御回路に関する。力率改善回路は、２チャンネルで構成され、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を含む。制御回路は、力率改善回路の出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、誤差信号に応じて、電流臨界モードにて、第１パルス変調信号および第２パルス変調信号を生成するパルス変調器と、第１パルス変調信号にもとづいて第１チャンネルのスイッチングトランジスタを駆動する第１ドライバと、第２パルス変調信号にもとづいて第２チャンネルのスイッチングトランジスタを駆動する第２ドライバと、を備える。パルス変調器は、（i）第１パルス変調信号と第２パルス変調信号の位相差が１８０°である第１モードと、（ii）スイッチング周期ごとに第１チャンネルと第２チャンネルが排他的に交互に使用される第２モードと、が切りかえ可能である。
この態様によると、軽負荷状態における動作周波数の増加を抑制でき、第１モードと第２モードの切りかえポイントを、自由に設定することができる。また、第２モードにおいて、第１チャンネルと第２チャンネルの回路素子が時分割で使用されるため、発熱を複数の回路素子に分散することができ、熱集中を抑制できる。
力率改善回路は、力率改善回路の入力電流の経路上に挿入されたセンス抵抗をさらに含んでもよい。制御回路は、センス抵抗の電圧降下としきい値電圧との比較結果にもとづいて、第１モードと第２モードを切りかえるモードコントローラをさらに備えてもよい。
これにより、負荷の状態を適切に検出し、モード制御に反映させることができる。
パルス変調器は、誤差信号にもとづいて、第１チャンネルのスイッチングトランジスタのオン時間を規定する第１リセット信号を生成する第１リセット信号生成部と、誤差信号にもとづいて、第２チャンネルのスイッチングトランジスタのオン時間を規定する第２リセット信号を生成する第２リセット信号生成部と、第１チャンネルのスイッチングトランジスタのオフ時間を規定する第１セット信号を生成する第１セット信号生成部と、第２チャンネルのスイッチングトランジスタのオフ時間を規定する第２セット信号を生成する第２セット信号生成部と、第１セット信号、第１リセット信号、第２セット信号、第２リセット信号にもとづいて、第１パルス変調信号および第２パルス変調信号を生成するロジック回路と、を含んでもよい。
本発明の別の態様もまた、力率改善回路の制御回路に関する。力率改善回路は、複数Ｍ（Ｍは２以上の整数）チャンネルで構成され、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有する。制御回路は、力率改善回路の出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、誤差信号に応じて、電流臨界モードにて、Ｍチャンネルのパルス変調信号を生成するパルス変調器と、Ｍチャンネルに対応するＭ個のドライバであって、それぞれが、対応するパルス変調信号にもとづいて対応するスイッチングトランジスタを駆動するＭ個のドライバと、を備える。パルス変調器は、（i）Ｍチャンネルのパルス変調信号が３６０°／Ｍの位相差で順にオンレベルに遷移する第１モードと、（ii）連続する複数のスイッチング周期を周期群とし、周期群に含まれる各スイッチング周期においては、１個のチャンネルのパルス変調信号がオンレベルに遷移した後にオフレベルに遷移し、残りの（Ｍ−１）個のチャンネルのパルス変調信号はオフレベルを維持し、かつ、周期群の間に、各パルス変調信号は少なくとも１回、オンレベルに遷移した後にオフレベルに遷移する第２モードと、が切りかえ可能である。
この態様によると、軽負荷状態における動作周波数の増加を抑制でき、第１モードと第２モードの切りかえポイントを、自由に設定することができる。また、第２モードにおいて、複数のチャンネルの回路素子が時分割で使用されるため、発熱を複数の回路素子に分散することができ、熱集中を抑制できる。
力率改善回路は、力率改善回路の入力電流の経路上に挿入されたセンス抵抗をさらに含んでもよい。制御回路は、センス抵抗の電圧降下としきい値電圧との比較結果にもとづいて、第１モードと第２モードを切りかえるモードコントローラをさらに備えてもよい。
これにより、負荷の状態を適切に検出し、モード制御に反映させることができる。
Ｍ＝２であり、周期群は、２個のスイッチング周期を含んでもよい。
パルス変調器は、それぞれが、誤差信号にもとづいて、対応するチャンネルのスイッチングトランジスタのオン時間を規定するリセット信号を生成するＭ個のリセット信号生成部と、それぞれが、対応するチャンネルのスイッチングトランジスタのオフ時間を規定するセット信号を生成するＭ個のセット信号生成部と、Ｍチャンネルのリセット信号およびＭチャンネルのセット信号にもとづいて、Ｍチャンネルのパルス変調信号を生成するロジック回路と、を含んでもよい。
各チャンネルのセット信号生成部は、対応するチャンネルのインダクタに流れる電流がゼロになるとアサートされるゼロクロス検出信号を生成するゼロクロス検出コンパレータと、ゼロクロス検出信号を遅延させて、セット信号を生成する遅延回路と、を含んでもよい。各チャンネルのゼロクロス検出コンパレータは、対応するチャンネルのスイッチングトランジスタとインダクタの接続点の電圧にもとづいて、ゼロクロス検出信号を生成してもよい。
遅延回路の遅延量は、外付けの回路部品にもとづいて設定可能であってもよい。
モードコントローラは、外付けの第１抵抗を接続するための抵抗接続端子と、抵抗接続端子に第２抵抗を介して基準電圧を供給する電圧源と、センス抵抗の電圧降下と、抵抗接続端子に生ずるしきい値電圧を比較するコンパレータと、を含んでもよい。
コンパレータの出力にもとづいて、モードを選択できる。
ある態様において制御回路はひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
本発明の別の態様は力率改善回路に関する。力率改善回路は、上述のいずれかの制御回路を備える。
本発明の別の態様は電子機器に関する。電子機器は、交流電圧を整流する整流回路と、整流回路の出力電圧を受ける上述の力率改善回路と、を備える。
本発明の別の態様は電源アダプタに関する。電源アダプタは、交流電圧を整流する整流回路と、整流回路の出力電圧を受ける力率改善回路と、を備える。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、軽負荷状態における動作周波数の増加を抑制できる。
図１（ａ）、（ｂ）は、ＰＦＣ回路を備える電源システムのブロック図である。 図２（ａ）、（ｂ）は、ＰＦＣ回路の動作波形図である。 図１（ｂ）のＰＦＣ回路の動作波形図である。 電流臨界モードのＰＦＣ回路の力率、動作周波数の負荷電流依存性を示す図である。 実施の形態に係る制御回路を備えるＰＦＣ回路の回路図である。 図５のＰＦＣ回路の第２モードの動作波形図である。 図５のＰＦＣ回路の力率、動作周波数の負荷電流依存性を示す図である。 図５の制御回路の具体的な構成例を示すブロック図である。 図８の制御回路のさらに具体的な構成例を示す図である。 リセット信号生成部の別の構成を示す回路図である。 図９の制御回路の第２モードにおける動作波形図である。 ＰＦＣ回路を備える電源アダプタを示す図である。 ＰＦＣ回路を備える電子機器を示す図である。 図１４（ａ）、（ｂ）は、第２モードの別の制御例を示す波形図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
図５は、実施の形態に係る制御回路２００を備えるＰＦＣ回路１００の回路図である。ＰＦＣ回路１００は、主回路１０２および制御回路２００を備える。主回路１０２は、その入力ライン１０４に前段の整流回路２から全波整流された入力電圧ＶＩＮを受け、所定のレベルに安定化された出力電圧ＶＯＵＴを生成し、出力ライン１０６に接続される負荷（不図示）に供給する昇圧ＤＣ／ＤＣコンバータである。この主回路１０２は、Ｍチャンネル（Ｍは２以上の整数）で構成され、チャンネルごとに、スイッチングトランジスタＭ、インダクタＬ、整流素子Ｄを含む。以下では、理解の容易化と説明の簡潔化のため、Ｍ＝２の構成を説明する。第１チャンネルＣＨ１のスイッチングトランジスタ、インダクタ、整流素子をＭ１，Ｌ１，Ｄ１とし、第２チャンネルＣＨ１のスイッチングトランジスタ、インダクタ、整流素子をＭ２，Ｌ２，Ｄ２とする。入力キャパシタＣｉおよび出力キャパシタＣｏは、複数のチャンネルで共有される。
制御回路２００は、エラーアンプ２０２、パルス変調器２０４、モードコントローラ２０６およびＭチャンネルに対応する複数Ｍ個のドライバＤＲ１〜ＤＲＭ（図５ではＤＲ２）を備え、ひとつの半導体基板に集積化された機能ＩＣである。主回路１０２の出力電圧ＶＯＵＴは抵抗Ｒ１１，Ｒ１２によって分圧され、分圧後のフィードバック信号ＶＦＢが制御回路２００のフィードバック（ＦＢ）端子にフィードバックされる。
エラーアンプ２０２は、出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢと所定の基準電圧ＶＲＥＦとの誤差を増幅し、誤差信号ＶＥＲＲを生成する。パルス変調器２０４は、誤差信号ＶＥＲＲに応じて、電流臨界モードにて、Ｍチャンネルのパルス変調信号Ｓｐ（図５では第１パルス変調信号Ｓｐ１および第２パルス変調信号Ｓｐ２）を生成する。パルス変調器２０４の構成は特に限定されず、公知の技術を用いればよい。電流臨界モードのパルス変調器２０４は、（１）乗算器を用いて構成してもよいし、（２）アナログタイマーの傾斜を入力電圧に応じて変化させ、オン時間を生成する構成としてもよい。
各チャンネルのドライバＤＲは、対応するチャンネルのパルス変調信号Ｓｐにもとづいて、対応するチャンネルのスイッチングトランジスタＭを駆動する。具体的には第１ドライバＤＲ１は、第１パルス変調信号Ｓｐ１にもとづいて第１チャンネルＣＨ１のスイッチングトランジスタＭ１を駆動し、第２ドライバＤＲ２は、第２パルス変調信号Ｓｐ２にもとづいて第２チャンネルＣＨ２のスイッチングトランジスタＭ２を駆動する。
パルス変調器２０４は、少なくとも２つのモード、すなわち第１モードと、第２モードとが切りかえ可能である。第１モードにおいてパルス変調器２０４は、第１パルス変調信号Ｓｐ１と第２パルス変調信号Ｓｐ２の位相差を１８０°とする。第１モードの動作は、図２に示した通りである。第１モードでは、各チャンネルごとに見ると、電流臨界モードで動作しているが、全チャンネルの合計でみると、連続モードのように振る舞う。
第２モードにおいてパルス変調器２０４は、スイッチング周期ごとに、第１チャンネルＣＨ１と第２チャンネルＣＨ２を排他的に交互に使用する。したがって第１パルス変調信号Ｓｐ１と第２パルス変調信号Ｓｐ２の位相差を３６０°となる。
モードコントローラ２０６は、ＰＦＣ回路１００の負荷の状態（負荷電流ＩＯＵＴの量）に応じて、パルス変調器２０４の動作モードを切りかえる。モードコントローラ２０６は、全チャンネルの合計電流ＩＳを監視し、合計電流ＩＳにもとづいて、負荷電流ＩＯＵＴの量を判定し、モードを指示するモード制御信号ＭＯＤＥを生成する。あるいは、図示しない負荷回路や別のプロセッサから、負荷状態を示す制御信号を受け、制御信号にもとづいてモード制御信号ＭＯＤＥを生成してもよいし、あるいは制御信号自体が、モード制御信号ＭＯＤＥであってもよい。
以上がＰＦＣ回路１００およびその制御回路２００の構成である。続いてその動作を説明する。図６は、図５のＰＦＣ回路１００の第２モードの動作波形図である。第１チャンネルＣＨ１と第２チャンネルＣＨ２は、１周期毎に交互にアクティブとなり、アクティブなチャンネルのスイッチングトランジスタＭがスイッチングし、非アクティブなチャンネルのスイッチングトランジスタＭはオフを維持する。第１パルス変調信号Ｓｐ１と第２パルス変調信号Ｓｐ２は、３６０°の位相差で、交互にオンレベル（ハイレベル）に遷移する。
図７は、図５のＰＦＣ回路の力率、動作周波数の負荷電流依存性を示す図である。図７には、一点鎖線で従来回路における図４の特性が示される。本実施の形態では、負荷電流ＩＯＵＴが所定の切りかえポイント（しきい値）ＩＴＨより高い領域では、第１モードで動作する。この範囲において、動作周波数（スイッチング周波数）ｆは負荷電流ＩＯＵＴが減少するにしたがい上昇する。負荷電流ＩＯＵＴがしきい値ＩＴＨを下回ると、第２モードに切りかわる。第２モードに切りかわると、切りかえポイントにおいて動作周波数ｆが不連続で低下し、さらに負荷電流ＩＯＵＴが低下するにしたがって動作周波数ｆは上昇していく。
以上がＰＦＣ回路１００の動作である。このＰＦＣ回路１００によれば、動作周波数ｆを、制御可能な周波数上限を超えない範囲に収めることができる。これにより、軽負荷状態において、力率が低下するのを防止することができる。またスイッチング損失の上昇を抑制し、効率を改善することができる。
加えて、このＰＦＣ回路１００は、従来回路に比べて、切りかえポイントＩＴＨを自由に設定できるという利点を有する。すなわち上述したように、特許文献１の方式では、１相動作モードと２相動作モードの切りかえポイントを、２相動作モードにおける最大出力電力の５０％より高い領域に設定することが困難であった。なぜなら電源を設計する際に、各チャンネルに均等に電力を振り分けるよう配慮すると、１相当たりが負担する電力は最大電力の５０％であり、１相のみを動作させたときに得られる電力の最大値は、全体の最大電力の５０％を超えることはできないからである。
これに対して、本実施の形態では、軽負荷状態において、一方のチャンネルを完全に停止するのではなく、複数チャンネルをインタリーブ動作させることにより、切りかえポイントを５０％より高い領域に設定することも可能となる。なぜなら、本実施の形態のように、複数のチャンネルを交互に使用すると、各チャンネルの負担率は等しい状態が維持されるからである。
アプリケーションによっては、５０％より高い任意のポイントで、モードを切りかえたい場合もあり、実施の形態に係るＰＦＣ回路１００は、このようなアプリケーションにも採用可能な汎用性を提供する。
さらに特許文献１では、１相動作モードにおいて、常に一方のスイッチングトランジスタ、一方のインダクタ、一方の整流素子に電流が流れることとなる。したがって、発熱が、使用チャンネル（有効チャンネル）のスイッチングトランジスタ、インダクタ、整流素子のセットに集中することとなる。これに対して、本実施の形態によれば、複数チャンネルが交互に使用されるため、発熱を分散させることができる。これは、回路部品のレイアウトの自由度を高めることができるというさらなる効果を生じさせる。回路部品のレイアウトが制約されると、それを搭載するプリント基板のサイズや形状、それらを収容する筐体のサイズや形状が制約を受けることとなるが、実施の形態に係るＰＦＣ回路１００を用いることで、このような制約から開放される。
本発明は、図５のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成や方法に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や制御方式を説明する。
図８は、図５の制御回路２００の具体的な構成例を示すブロック図である。図８の構成では、電流ＩＳはＰＦＣ回路１００の入力電流ＩＩＮに相当し、これは負荷電流ＩＯＵＴに応じている。主回路１０２は、検出対象の電流ＩＳの経路上に設けられたセンス抵抗Ｒｓを含む。具体的にはセンス抵抗Ｒｓは、ＰＦＣ回路１００への入力電流ＩＩＮの経路上、具体的には整流回路２のＮ極出力と接地ラインの間に挿入される。制御回路２００はその電流検出（ＩＳ）端子に、センス抵抗Ｒｓの電圧降下である電流検出信号ＶＩＳを受ける。モードコントローラ２０６は、センス抵抗ＲＳの電圧降下ＶＩＳとしきい値電圧ＶＴＨとの比較結果にもとづいて、第１モードと第２モードを切りかえる。たとえばモードコントローラ２０６は、電圧コンパレータを含んでもよく、電圧コンパレータはヒステリシスコンパレータであってもよい。
パルス変調器２０４は、Ｍチャンネルに対応するＭ個のリセット信号生成部２１０と、Ｍチャンネルに対応するＭ個のセット信号生成部２１２と、ロジック回路２１４と、を備える。第ｉチャンネルＣＨｉ（１≦ｉ≦Ｍ）のリセット信号生成部２１０＿ｉは、誤差信号ＶＥＲＲにもとづいて、対応するチャンネルＣＨｉのスイッチングトランジスタＭｉのオン時間ＴＯＮｉを規定するリセット信号ＲＳＴｉを生成する。また第ｉチャンネルＣＨｉのセット信号生成部２１２＿ｉは、対応するチャンネルＣＨｉのスイッチングトランジスタＭｉのオフ時間ＴＯＦＦｉを規定するセット信号ＳＥＴｉを生成する。
ロジック回路２１４は、Ｍチャンネルのパルス変調信号Ｓｐ１〜ＳｐＭを生成する。各チャンネルＣＨｉのパルス変調信号Ｓｐｉは、対応するリセット信号ＲＳＴｉおよび対応するセット信号ＳＥＴｉに応じている。たとえばロジック回路２１４は、チャンネルごとに設けられたフリップフロップＦＦ１〜ＦＦＭと、フェーズコントローラ２１６と、を含んでもよい。図５にはＳＲフリップフロップが示されるが、ＤフリップフロップやＳＲラッチ、Ｄラッチなどで構成してもよい。
フェーズコントローラ２１６は、複数チャンネルの動作を、現在のモードに応じて調停する。フェーズコントローラ２１６には、各チャンネルから、セット信号ＳＥＴ、リセット信号ＲＳＴ、パルス変調信号Ｓｐ（あるいはそれら反転信号）の少なくともひとつが入力される。フェーズコントローラ２１６は、あるチャンネルからの信号を、別のチャンネルに受け渡し、それにより各チャンネルの位相差を制御してもよい。
図９は、図８の制御回路２００のさらに具体的な構成例を示す図である。制御回路２００は、モードの切りかえポイントを設定するための抵抗接続（ＣＨＬ）端子を有する。ＣＨＬ端子と接地の間には、外付けの第１抵抗Ｒ３１が接続可能となっている。モードコントローラ２０６は、電圧コンパレータ２２０に加えて、電圧源２２２、第２抵抗Ｒ３２を含む。電圧源２２２は第２抵抗Ｒ３２を介して、所定の基準電圧をＣＨＬ端子に供給する。電圧コンパレータ２２０は、ＩＳ端子に入力されるセンス抵抗ＲＳの電圧降下ＶＩＳと、ＣＨＬ端子に生ずるしきい値電圧ＶＴＨを比較する。
続いてパルス変調器２０４を説明する。全チャンネルは同様に構成されるため、パルス変調器２０４についてはｉ番目のチャンネルのみが示される。制御回路２００は、対応するインダクタＬｉのコイル電流ＩＬｉがゼロになったことを検出するために、ゼロクロス検出（ＺＣｉ）端子を有する。たとえばＺＣｉ端子には、スイッチングトランジスタＭｉとインダクタＬｉの接続点の電圧（ドレイン電圧）ＶＤｉに応じた信号ＶＺＣｉが入力される。たとえばドレイン電圧ＶＤｉを抵抗Ｒ２１，Ｒ２２によって分圧して、信号ＶＺＣｉを生成してもよい。ゼロクロス検出コンパレータ２３０は、電圧ＶＺＣｉを所定のしきい値電圧ＶＴＨ（ＺＣ）と比較し、それらがクロスすると、ゼロクロス検出信号ＺＣｉをアサートする。遅延回路２３２は、ゼロクロス検出信号ＺＣｉを遅延させ、セット信号ＳＥＴｉを生成する。この遅延量は外部から設定可能であることが好ましい。たとえば遅延回路２３２の遅延量は、遅延時間設定（ＤＴ）端子に接続される外付けのキャパシタＣＤＴの容量値にもとづいて調節可能となっている。なお遅延量は、全チャンネルで共通でよいため、ＤＴ端子およびキャパシタＣＤＴは全チャンネルの遅延回路２３２で共有すればよい。
なお、セット信号生成部２１２は、スイッチングトランジスタＭｉのドレイン電圧ＶＤｉに代えて、別の電圧を参照してもよい。たとえばインダクタＬｉに補助巻線ＬＡＵＸを設け、補助巻線ＬＡＵＸに生ずる電圧ＶＺＣ’にもとづいてゼロクロス点を検出してもよい。あるいは、セット信号生成部２１２をタイマー回路で構成してもよい。すなわち、臨界モードでは、オフ時間とオン時間の間には、以下の関係式が成り立つ。
ＴＯＦＦ＞ＶＩＮ／（ＶＯＵＴ−ＶＩＮ）×ＴＯＮ
したがって、セット信号生成部２１２は、上記式に相当するオフ時間ＴＯＦＦを測定するアナログあるいはデジタルのタイマー回路で構成してもよい。あるいはタイマー回路とゼロクロス検出手段を組み合わせて構成してもよい。
リセット信号生成部２１０は、スロープ電圧ＶＳＬＯＰＥを生成するスロープ電圧生成回路２４０と、コンパレータ２４２とを含む。スロープ電圧ＶＳＬＯＰＥの傾斜は、入力電圧ＶＩＮにもとづいて調節される。たとえばスロープ電圧生成回路２４０は、キャパシタＣ３、電流源２４４、放電スイッチ２４６で構成される。電流源２４４が生成する充電電流は、入力電圧ＶＩＮの関数として規定される。放電スイッチ２４６は、スイッチングトランジスタＭｉがオフの期間、オンとなり、スイッチングトランジスタＭｉがオンの期間、オフとなる。コンパレータ２４２は、スロープ電圧ＶＳＬＯＰＥと誤差信号ＶＥＲＲを比較し、スロープ電圧ＶＳＬＯＰＥが誤差信号ＶＥＲＲまで上昇すると、リセット信号ＲＳＴｉをアサート（たとえばハイレベル）する。
なおリセット信号生成部２１０の構成は図９のそれに限定されない。図１０は、リセット信号生成部２１０の別の構成を示す回路図である。リセット信号生成部２１０＿ｉは、乗算器２５０、電流検出回路２５２、コンパレータ２５４を含む。乗算器２５０は、入力電圧ＶＩＮの検出値と、誤差信号ＶＥＲＲを乗算する。電流検出回路２５２は、対応するチャンネルのコイル電流ＩＬｉに応じた電流検出信号ＶＣＳｉを生成する。なお上述の電流検出信号ＶＩＳは全チャンネルの合計に相当するのに対して、この電流検出信号ＶＣＳｉは、チャンネルごとの信号であることに留意されたい。コンパレータ２５４は、電流検出信号ＶＣＳｉを乗算器２５０の出力と比較し、リセット信号ＲＳＴｉを生成する。
フェーズコントローラ２１６には、セット信号ＳＥＴｉ、リセット信号ＲＳＴｉ、パルス変調信号Ｓｐｉの少なくともひとつが、全チャンネル分、入力される。フェーズコントローラ２１６は、入力された信号にもとづいて、各チャンネルのフリップフロップＦＦｉに対するセット信号、リセット信号および放電スイッチ２４６に対する制御信号を生成する。
たとえば第１モードにおいては、フェーズコントローラ２１６は、フリップフロップＦＦｉのセット端子、リセット端子にはそれぞれ、同じチャンネルＣＨｉのセット信号ＳＥＴｉ、リセット信号ＲＳＴｉを供給する。またチャンネルＣＨｉの放電スイッチ２４６に、同じチャンネルのフリップフロップＦＦｉの出力Ｓｐｉの論理反転信号を供給してもよい。
第２モードにおいて、フェーズコントローラ２１６は、チャンネルＣＨｉのフリップフロップＦＦｉのセット端子に、別のチャンネルＣＨ（ｉ＋１）のリセット信号ＲＳＴ（ｉ＋１）を供給してもよい。またフェーズコントローラ２１６は、フリップフロップＦＦｉのリセット端子に、同じチャンネルＣＨｉのリセット信号ＲＳＴｉを供給し、また同じチャンネルＣＨｉの放電スイッチ２４６に、同じチャンネルのフリップフロップＦＦｉの出力Ｓｐｉの論理反転信号を供給してもよい。なお当業者によれば、フェーズコントローラ２１６を、組み合わせ回路、順序回路、組み合わせ順序回路などで構成しうることが理解される。
以上が制御回路２００の具体的な構成である。
図１１は、図９の制御回路２００の第２モードにおける動作波形図である。時刻ｔ０に、第２チャンネルＣＨ２のセット信号ＳＥＴ２に応答して、フリップフロップＦＦ１がセットされ、パルス変調信号Ｓｐ１がハイレベルとなり、スイッチングトランジスタＭ１がターンオンする。パルス変調信号Ｓｐ１がハイレベルとなると、リセット信号生成部２１０ｉの放電スイッチ２４６がオフとなり、スロープ電圧ＶＳＬＯＰＥ１が上昇し始める。時刻ｔ１にスロープ電圧ＶＳＬＯＰＥ１が誤差信号ＶＥＲＲに達すると、リセット信号ＲＳＴ１がアサートされ、パルス変調信号Ｓｐ１がローレベルとなり、スイッチングトランジスタＭ１がターンオフする。
スイッチングトランジスタＭ１がオフすると、インダクタＬ１の電流ＩＬ１は、ダイオードＤ１を介して流れ、このときスイッチングトランジスタＭ１のドレイン電圧ＶＤ１は、ＶＯＵＴ＋ＶＦとなる。ＶＦは、ダイオードＤ１の順方向電圧である。やがて電流ＩＬ１がゼロとなると、ドレイン電圧ＶＤ１が変化し、時刻ｔ２にゼロクロスが検出される。ゼロクロス点から遅延回路２３２にセットした遅延時間ＤＴの経過後の時刻ｔ３に、セット信号ＳＥＴ１がアサートされる。このセット信号ＳＥＴ１により、第２チャンネルＣＨ２のフリップフロップＦＦ２がセットされ、パルス変調信号Ｓｐ２がハイレベルとなり、スイッチングトランジスタＭ２がオンする。第２チャンネルＣＨ２について、第１チャンネルＣＨ１と同様の処理が繰り返される。時刻ｔ４に、セット信号ＳＥＴ２がアサートされると、第１チャンネルＣＨ１のフリップフロップＦＦ１がセットされる。
続いてＰＦＣ回路１００の用途を説明する。図１２は、ＰＦＣ回路１００を備える電源アダプタ５００を示す図である。ＡＣアダプタ５００は、ＡＣプラグ５０２に商用電源からの交流電圧ＶＡＣを受け、それを直流電圧ＶＤＣに変換し、ＤＣプラグ５０４から出力する。ＤＣプラグ５０４は、給電対象の電子機器と接続される。たとえばＤＣプラグ５０４はＵＳＢ（Universal Serial Bus）端子と互換性を有してもよい。ＡＣアダプタ５００の筐体５０６には、整流回路２、ＰＦＣ回路１００およびＤＣ／ＤＣコンバータ４が実装される。なお整流回路２、主回路１０２、ＤＣ／ＤＣコンバータ４はそれぞれ、複数の回路部品の集合であるが、ここではそれぞれをひとつの部品として簡略化して示している。ＤＣ／ＤＣコンバータ４は、ＰＦＣ回路１００の出力電圧ＶＯＵＴを、所定の電圧レベルに変換する。たとえばＤＣ／ＤＣコンバータ４は、トランスを用いた絶縁型のコンバータである。
図１３は、ＰＦＣ回路１００を備える電子機器６００を示す図である。ここでは電子機器６００の一例としてテレビの受像器を説明する。ＡＣプラグ６０２には、商用電源からの交流電圧ＶＡＣが供給される。整流回路２、ＰＦＣ回路１００およびＤＣ／ＤＣコンバータ４については、図１２と同様である。ＤＣ／ＤＣコンバータ４の出力電圧ＶＤＣは、複数の負荷６０４ａ，６０４ｂ，・・・（ここでは明確化のため２個のみを示す）に供給される。負荷６０４は、電源回路、マイコン（ＣＰＵ）、メモリ、ディスプレイパネル、ゲートドライバやソースドライバ、タイミングコントローラなどの各種ＩＣ、バックライト、などを含む。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１変形例）
実施の形態では、Ｍ＝２チャンネルの構成について説明したが、本発明は３チャンネル以上の構成にも適用可能である。任意のチャンネル数Ｍに関して、制御回路２００は以下のように動作すればよい。
（第１モード）
パルス変調器２０４は、（i）Ｍチャンネルのパルス変調信号Ｓｐ１〜ＳｐＭを、３６０°／Ｍの位相差で順にオンレベルに遷移させる。
（第２モード）
パルス変調器２０４は、（ii）連続する複数のスイッチング周期を周期群ＴＧとし、周期群ＴＧに含まれる各スイッチング周期においては、１個のチャンネルのパルス変調信号がオンレベルに遷移した後にオフレベルに遷移し、残りの（Ｍ−１）個のチャンネルのパルス変調信号はオフレベルを維持する。また１つの周期群ＴＧの間に、各パルス変調信号は少なくとも１回、オンレベルに遷移した後にオフレベルに遷移する。
図１４（ａ）、（ｂ）は、第２モードの別の制御例を示す波形図である。
図１４（ａ）では、Ｍ＝２の別の例が示される。この変形例では、４個のスイッチング周期Ｔ１〜Ｔ４を１周期群ＴＧとして動作する。そして、１個目、２個目のスイッチング周期Ｔ１，Ｔ２では第１チャンネルＣＨ１がオン、オフし、３個目、４個目のスイッチング周期Ｔ３，Ｔ４では第２チャンネルＣＨ２がオン、オフする。
図１４（ｂ）は、Ｍ＝４の別の変形例が示される。この変形例では、４個のスイッチング周期Ｔ１〜Ｔ４を１周期群ＴＧとして動作する。そして、スイッチング周期Ｔ１〜Ｔ４それぞれにおいて、第１チャンネル〜第４チャンネルが順にスイッチングする。
第２モードにおける制御シーケンスは他にもさまざまな変形例が存在しうる。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１…電源システム、２…整流回路、４…ＤＣ／ＤＣコンバータ、１００…ＰＦＣ回路、１０２…主回路、１０４…、Ｍ１…スイッチングトランジスタ、Ｌ１…インダクタ、Ｄ１…ダイオード、Ｃｏ…出力キャパシタ、２００…制御回路、２０２…エラーアンプ、２０４…パルス変調器、２０６…モードコントローラ、Ｓｐ１…第１パルス変調信号、Ｓｐ２…第２パルス変調信号、Ｓｐ…パルス変調信号、２１０…リセット信号生成部、２１２…セット信号生成部、２１４…ロジック回路、２１６…フェーズコントローラ、５００…ＡＣアダプタ、５０２…ＡＣプラグ、５０４…ＤＣプラグ、５０６…筐体、６００…電子機器、６０２…ＡＣプラグ、６０４…負荷。

Claims (15)

  1. 力率改善回路の制御回路であって、
    前記力率改善回路は、２チャンネルで構成され、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を含み、
    前記制御回路は、
    前記力率改善回路の出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、
    前記誤差信号に応じて、電流臨界モードにて、第１パルス変調信号および第２パルス変調信号を生成するパルス変調器と、
    前記第１パルス変調信号にもとづいて第１チャンネルの前記スイッチングトランジスタを駆動する第１ドライバと、
    前記第２パルス変調信号にもとづいて第２チャンネルの前記スイッチングトランジスタを駆動する第２ドライバと、
    を備え、
    前記パルス変調器は、（i）前記第１パルス変調信号と前記第２パルス変調信号の位相差が１８０°である第１モードと、（ii）スイッチング周期ごとに、前記第１チャンネルと前記第２チャンネルが排他的に交互に使用される第２モードと、が切りかえ可能であり、
    前記力率改善回路は、当該力率改善回路の入力電流の経路上に挿入されたセンス抵抗をさらに含み、
    前記制御回路は、
    前記センス抵抗の電圧降下としきい値電圧との比較結果にもとづいて、前記第１モードと前記第２モードを切りかえるモードコントローラをさらに備えることを特徴とする制御回路。
  2. 前記パルス変調器は、
    前記誤差信号にもとづいて、前記第１チャンネルの前記スイッチングトランジスタのオン時間を規定する第１リセット信号を生成する第１リセット信号生成部と、
    前記誤差信号にもとづいて、前記第２チャンネルの前記スイッチングトランジスタのオン時間を規定する第２リセット信号を生成する第２リセット信号生成部と、
    前記第１チャンネルの前記スイッチングトランジスタのオフ時間を規定する第１セット信号を生成する第１セット信号生成部と、
    前記第２チャンネルの前記スイッチングトランジスタのオフ時間を規定する第２セット信号を生成する第２セット信号生成部と、
    前記第１セット信号、前記第１リセット信号、前記第２セット信号、前記第２リセット信号にもとづいて、前記第１パルス変調信号および前記第２パルス変調信号を生成するロジック回路と、
    を含むことを特徴とする請求項１に記載の制御回路。
  3. 力率改善回路の制御回路であって、
    前記力率改善回路は、複数Ｍ（Ｍは２以上の整数）チャンネルで構成され、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有しており、
    前記制御回路は、
    前記力率改善回路の出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、
    前記誤差信号に応じて、電流臨界モードにて、Ｍチャンネルのパルス変調信号を生成するパルス変調器と、
    Ｍチャンネルに対応するＭ個のドライバであって、それぞれが、対応する前記パルス変調信号にもとづいて対応する前記スイッチングトランジスタを駆動するＭ個のドライバと、
    を備え、
    前記パルス変調器は、（i）Ｍチャンネルの前記パルス変調信号が３６０°／Ｍの位相差で順にオンレベルに遷移する第１モードと、（ii）連続する複数のスイッチング周期を周期群とし、前記周期群に含まれる各スイッチング周期においては、１個のチャンネルの前記パルス変調信号がオンレベルに遷移した後にオフレベルに遷移し、残りの（Ｍ−１）個のチャンネルの前記パルス変調信号はオフレベルを維持し、かつ、前記周期群の間に、各パルス変調信号は少なくとも１回、オンレベルに遷移した後にオフレベルに遷移する第２モードと、が切りかえ可能であり、
    前記力率改善回路は、当該力率改善回路の入力電流の経路上に挿入されたセンス抵抗をさらに含み、
    前記制御回路は、
    前記センス抵抗の電圧降下としきい値電圧との比較結果にもとづいて、前記第１モードと前記第２モードを切りかえるモードコントローラをさらに備えることを特徴とする制御回路。
  4. Ｍ＝２であり、前記周期群は、２個のスイッチング周期を含むことを特徴とする請求項３に記載の制御回路。
  5. 前記パルス変調器は、
    それぞれが、前記誤差信号にもとづいて、対応するチャンネルの前記スイッチングトランジスタのオン時間を規定するリセット信号を生成するＭ個のリセット信号生成部と、
    それぞれが、対応するチャンネルの前記スイッチングトランジスタのオフ時間を規定するセット信号を生成するＭ個のセット信号生成部と、
    Ｍチャンネルの前記リセット信号およびＭチャンネルの前記セット信号にもとづいて、前記Ｍチャンネルの前記パルス変調信号を生成するロジック回路と、
    を含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
  6. 前記第１セット信号生成部は、
    前記第１チャンネルの前記インダクタに流れる電流がゼロになるとアサートされる第１ゼロクロス検出信号を生成する第１ゼロクロス検出コンパレータと、
    前記第１ゼロクロス検出信号を遅延させて、前記第１セット信号を生成する第１遅延回路と、
    を含み、
    前記第２セット信号生成部は、
    前記第２チャンネルの前記インダクタに流れる電流がゼロになるとアサートされる第２ゼロクロス検出信号を生成する第２ゼロクロス検出コンパレータと、
    前記第２ゼロクロス検出信号を遅延させて、前記第２セット信号を生成する第２遅延回路と、
    を含むことを特徴とする請求項２に記載の制御回路。
  7. 前記第１ゼロクロス検出コンパレータは、前記第１チャンネルの前記スイッチングトランジスタと前記インダクタの接続点の電圧にもとづいて、前記第１ゼロクロス検出信号を生成し、
    前記第２ゼロクロス検出コンパレータは、前記第２チャンネルの前記スイッチングトランジスタと前記インダクタの接続点の電圧にもとづいて、前記第２ゼロクロス検出信号を生成することを特徴とする請求項６に記載の制御回路。
  8. 各チャンネルの前記セット信号生成部は、
    対応するチャンネルの前記インダクタに流れる電流がゼロになるとアサートされるゼロクロス検出信号を生成するゼロクロス検出コンパレータと、
    前記ゼロクロス検出信号を遅延させて、前記セット信号を生成する遅延回路と、
    を含むことを特徴とする請求項５に記載の制御回路。
  9. 各チャンネルの前記ゼロクロス検出コンパレータは、対応するチャンネルの前記スイッチングトランジスタと前記インダクタの接続点の電圧にもとづいて、前記ゼロクロス検出信号を生成することを特徴とする請求項８に記載の制御回路。
  10. 前記遅延回路の遅延量は、外付けの回路部品にもとづいて設定可能であることを特徴とする請求項８に記載の制御回路。
  11. 前記モードコントローラは、
    外付けの第１抵抗を接続するための抵抗接続端子と、
    前記抵抗接続端子に、第２抵抗を介して基準電圧を供給する電圧源と、
    前記センス抵抗の電圧降下と、前記抵抗接続端子に生ずる前記しきい値電圧を比較するコンパレータと、
    を含むことを特徴とする請求項１または３に記載の制御回路。
  12. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１１のいずれかに記載の制御回路。
  13. 請求項１から１２のいずれかに記載の制御回路を備えることを特徴とする力率改善回路。
  14. 交流電圧を整流する整流回路と、
    前記整流回路の出力電圧を受ける請求項１３に記載の力率改善回路と、
    を備えることを特徴とする電子機器。
  15. 交流電圧を整流する整流回路と、
    前記整流回路の出力電圧を受ける請求項１３に記載の力率改善回路と、
    を備えることを特徴とする電源アダプタ。
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