經濟部智慧財產局員工消費合作社印製 4650 7 6 A7 __B7 五、發明說明（1 ) 發明所屬技術領域 本發明係關於記憶體與邏輯部被混載於1個晶片之記 億體混載半導體積體電路裝置及其測試方法。 習知技術 近年來’於 A S I C ( Application Specific Integrated
Circuit :特定應用積體電路）或微處理器等之邏輯部混載 大規模記憶體巨集之半導體積體電路裝置，有各式種類被 提出。於此種之記憶體混載L S I中，記憶體巨集之通常 動作係藉由由邏輯部來之信號被控制，例如由邏輯部一發 出讀出命令，記憶體巨集將被選擇之位址之資料輸出於邏 輯部。同樣地，由邏輯部來之寫入命令一被輸人，與命令 同時被輸入之資料被寫入被選擇之記憶體巨集之位址。於 此種之記憶體混載L S I中，於進行記憶體巨集之測試有 2種方法。1爲：不設置專用之測試電路，透過邏輯部動 作控制記憶體巨集，進行測試之方式，另一爲：內藏專用 之測試電路，設置測試用輸入輸出襯墊（pad )，與邏輯部 無關地進行測試之方式。前者在大規模記憶體巨集中，由 於向量長變長之故，並不實用，一般被採用後者之測試方 式。 圖2 6係顯示設置專用之測試電路之習知之記憶體混 載半導體積體電路裝置之第1例之構成。此第1習知例之 記憶體混載半導體積體電路裝置1 0 0係具備：由閘極陣 列或標準單元構成之邏輯部3，以及記憶體巨集5 ’以及 -----Ί I IJ---^ 裝--- ------訂-ΙΊΙ—----線(fc (請先閲讀背面之注意事項再填寫本頁) 本紙張K度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4 - 經濟部智慧財產局員工消費合作社印製 4 6 5 0 7 6 A7 ___ B7 五、發明說明（2 ) 評價記憶體巨集5之動作特性之測試電路1 1 〇 ^又，此 S己憶體混載半導體積體電路裝置1 〇 〇於於其周邊被設置 有：具有由η個端子形成之測試輸入端子群2 〇，以及由 m個之端子形成之測試輸出端子群2 1之I/。部2 ^ 測試電路1 1 0具備測試信號產生器1 4 〇。測試信 號產生器1 4 0係透過測試輸入配線2 3被接續於η位元 之測試指令由測試器（未圖示出）被輸入之測試輸入端子 群2 0 ’同時’測試電路1 1 〇爲了輸出m位元之測試資 料，透過測試輸出配線2 4被接續於測試輸出端子群2 1 。而且，此測試信號產生器1 4 0解碼上述測試指令，產 生測g式g己憶體巨集5用之測試信號1 7 a。 記憶體巨集5 —般如圖2 7所示般地，具備複數組之 由記憶體單元陣列7 1、行（column )位址解碼器7 2、 以及列（row )位址解碼器7 4形成之記憶體7 0。而且 ，上述測試信號1 7 a —被輸入記憶體巨集5內之應測試 記憶體單元陣列7 1 ，m位元之測試資料輸出1 7 b由此 記憶體單元陣列7 1被輸出於測試電路1 1 〇。此測試資 料輸出1 7 b透過測試電路1 1 〇以及測試輸出配線2 4 被輸出於測試輸出端子群2 1。而且，依據此被輸出於測 g式輸出纟而子群2 1之測試資料輸出，測試器（未圖示出） 判斷通過、失敗。 又’記憶體巨集5在接受測試信號1 7 a用之端子以 及輸出測試資料輸出1 7 b用之端子外，也具有接受通常 動作之輸入1 8 a用之端子以及輸出資料輸出1 8 b用之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- -----Ί I--Ί I--ί 裝---------訂--1------線 ^ - (請先閱讀背面之注意事項再填寫本頁) A7 465076 B7__ 五、發明說明（3 ) 端子。 接著’圖2 8係顯示記憶體混載半導體積體電路裝置 之第2習知例。此第2習知例之記憶體混載半導體積體電 路裝置係置換圖2 6所示之第1習知例之記憶體混載半導 體積體電路裝置之測試電路1 1 〇爲測試電路1 1 〇 A， 同時’於I / 0部（未圖示出）設置測試時脈輸入端子 2 2而構成。 測試電路1 1 0 A係具備：與時脈同步，取入n位元 之測試指令之正反器電路1 2，以及解碼正反器電路1 2 之輸出，產生測試記憶體巨集5用之測試信號之測試信號 產生器1 4 0。又’在圖面上，雖然只顯示1個之正反器 電路1 2，實際上，係設置η個之正反器電路。 由測試器4 0被輸出之測試指令透過導線配線4 2、 探測卡針4 3、測試輸入端子群2 0、以及測試輸入配線 2 3被輸入正反器1 2。又，由測試器4 0被輸出之測試 時脈透過導線配線4 2、探測卡針4 3、測試時脈輸入端 子2 2、以及測試時脈配線2 5被輸入正反器電路1 2之 同時，作爲時脈輸入1 7 c被輸入記憶體巨集5。 又，由記憶體巨集5被輸出之m位元之測試資料輸出 1 7 b透過測試電路1 1 〇 A、測試輸出配線2 4被輸出 於測試輸出端子群2 1。 此第2習知例之記億體混載半導體積體電路裝置之晶 圓測試，係如下述般地進行。首先，將探測卡針4 3接續 於測試輸入端子群2 0、測試輸出端子群2 1、以及測試 — — — — — ΊΙΙΙ^ — — —^ - I 11--— 1-^ -111 — — —--( i (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -6 - 經濟部智慧財產局員工消費合作社印製 465076 A7 _________ B7 五、發明說明（4 ) 時脈輸入端子2 2。此後，由測試器4 0將測試指令輸入 測試輸入端子群2 0，同時，將測試時脈輸入測試時脈輸 入端子2 2。 如此一來，被輸入測試輸入端子群2 0之測試指令與 被輸入測試時脈輸入端子2 2之測試時脈同步，被取入正 反器電路1 2。而且，與上述測試時脈同歩由正反器電路 1 2被輸出，成爲取入測試指令。此取入測試指令於測試 信號產生器1 4 0中被解碼，成爲測試記憶體巨集5用之 測試信號1 7 a，被送往記憶體巨集5。之後，m位元之 測試資料輸出1 7 b由記憶體巨集5透過測試電路1 1 0 A、測試輸出配線2 4被輸出於測試輸出端子群2 1。而 且’被輸出於此測試輸出端子群2 1之測試資料輸出1 7 b透過探測卡針4 3、導線配線4 2 ，被送往測試器4 0 。依據此測試資料輸出1 7 b，藉由測試器_4 0判斷通過 、失敗。 又，於此第2習知例之記憶體混載半導體積體電路裝 置中，測試輸入配線2 3、測試輸出配線2 4、以及測試 時脈輸入配線2 5之長度與容量因產品而異。 如上述般構成之第1習知之記憶體混載半導體積體電 路裝置中，由測試輸入端子群2 0至記憶體巨集5之輸入 端爲止，產生不良，或由記憶體巨集5之輸出端至測試輸 出端子群2 1爲止有不良時，即使進行測試，無法辨識是 記憶體巨集5內有不良，或是測試路徑（例如，測試輸入 巨集外配線以及測試電路1 1 0 )有不良，在解析上花費 本紙張尺度適用中國國家標準（CNS)A4規格（2丨0 X 297公釐） I;----;---L ^---------I ^-------i <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 50 7 6 A7 ____B7__ 五、發明說明（5 ) 很多時間，有測試需要花費很多時間之問題。 又，於上述第2習知例中，測試輸入配線2 3、測試 輸出配線2 4以及測試時脈輸入配線2 5之長度因產品而 異之故，在測試之際，每1種都需進行校正。爲了進行此 校正，需要動作安定之晶片，或必須觀測內部波形，會有 測試花費太多時間之問題。 又，於上述第2習知例中，於測試信號產生器1 4 0 之前段設置正反器1 2之故，使測試指令與時脈同步而取 入變成可能，在各測試指令間雖然沒有產生時滯之問題’ 但是在進行記憶體巨集5之評價時，產生無法改變記億體 巨集5之輸入之時機以進行評價之問題。 發明之摘要 本發明係考慮上述情形而完成者，第1目的在於提供 :使測試時間在可及範圍內可以變短之記憶體混載半導體 積體電路裝置。 又，第2目的在於提供：在可及之範圍內能夠防止測 試電路誤動作之記憶體混載半導體積體電路裝置。 · 又，第3目的在於提供：可以改變記憶體巨集之輸入 時機以做測試之記憶體混載半導體積體電路裝置。 依據本發明之記憶體混載半導體積體電路裝置之第1 形態’其特徵爲具備：邏輯部’以及與前述邏輯部被混載 於同一半導體基板上之記憶體巨集，以及輸入測試指令或 由測試資料形成之測試信號用之測試輸入端子，以及具有 ----—-rlL-裝-------訂- 111 —----線 ~ » (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNSXA4規格<210 X 297公釐） -8- 465076 A7 B7 五、發明說明（6 ) (請先閱讀背面之注意事項再填寫本頁) :依據前述測試指令，產生輸出切換信號與使前述記憶體 巨集做測試動作用之測試信號之測試信號產生器，以及藉 由前述測試信號，使進行測試動作之前述記憶體巨集之輸 出以及前述測試資料之中的一方因應前述輸出切換信號做 選擇進行輸出之開關電路之測試電路，以及接受前述開關 電路之輸出，對外部輸出之測試輸出端子。 又，前述開關電路亦可因應前述輸出切換信號，選擇 前述記憶體巨集之輸出、前述測試輸入信號、第1指定値 '以及第2指定値之中之一以進行輸出地構成。 又，前述測試電路具備：將透過前述測試輸入端子被 傳送而至之前述測試輸入信號與時脈信號同步地取入，將 此取入信號與前述時脈信號同步地輸出之同步取入電路， 前述測試信號產生電路也可以因應前述輸出切換信號，選 擇前述記憶體巨集之輸出以及前述同步取入電路之輸出之 中之一以進行輸出地構成。 又，前述同步取入電路最好爲D型正反器。 經濟部智慧財產局員工消費合作社印製 又，依據本發明之記憶體混載半導體積體電路裝置之 第2形態，其特徵爲具備：具備：邏輯部，以及與前述邏 輯部被混載於同一半導體基板上之記憶體巨集’以及輸入 測試指令或由測試資料形成之測試信號用之測試輸入端子 ，以及具有：將透過前述輸入端子被輸入之輸入信號因應 控制信號，與時脈信號同步地取入以進行輸出’或即刻取 入即刻輸出之時機調整電路，以及依據透過前述時脈調整 電路被傳送而至之前述指令，產生使前述記憶體巨集動作 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） -9- d65〇7 6 A7 ___B7__ 五、發明說明（7 ) 用之信號之信號產生器之電路，以及接受藉由前述信號而 動作之前述記憶體巨集之輸出，輸出於外部之輸出端子。 (請先閱讀背面之注意事項再填寫本頁) 又’其構成亦可如下：前述輸入端子係輸入由測試指 令或測試資料形成之測試輸入信號用之輸入端子，前述信 號產生器係依據透過前述時機調整電路被傳送而至之前述 測試指令，產生使前述記憶體巨集動作用之測試信號之測 試信號產生器1前述電路係測試電路，前述輸出端子係接 受藉由前述測試信號而動作之前述記億體巨集之輸出，輸 出於外部之測試輸出端子。 又，前述測試信號產生器係依據前述測試指令產生輸 出切換信號之同時，對前述記憶體巨集產生測試信號，前 述測試電路更具備：因應前述輸出切換信號選擇前述記憶 體巨集之輸出以及前述時機調整電路之輸出之中之一，輸 出於前述測試輸出端子之開關電路地構成。 經濟部智慧財產局員工消費合作社印裝 又，前述時機調整電路係具備：與前述時脈同步地取 入透過前述測試輸入端子被傳送而至之信號，使此取入信 號與前述時脈同步地輸出之同步取入電路，以及依據前述 控制信號選擇透過前述測試輸入端子被傳送而至之信號與 前述同步取入電路之輸出之一方，進行輸出之開關手段地 構成。 又，前述同步取入電路係含重置機能之D型正反器， 前述開關手段係具備：接受透過前述測試輸入端子被傳送 而至之信號與前述控制信號之〇 R閘極’以及接受此〇 R 閘極之輸出與前述D型正反器之輸出之A N D閘極地構成 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） .1〇 . A7 465076 ____B7____ 五、發明說明（δ ) ο 又，也可以更具備前述控制信號被輸入用之控制信號 輸入端子地構成。 又，前述測試信號產生器也可以更具備依據特定之測 試指令，產生前述控制信號之手段地構成。 又，測試輸入配線也可以被設置於前述測試輸入端子 與前述測試電路之間，透過前述測試輸入配線由前述測試 輸入端子被傳送而至之前述測試資料不受前述測試輸入配 線之配線延遲之影響地，輸入於前述開關電路地構成。 又，前述測試資料也可以由前述測試輸入配線直接被 傳送於前述開關電路地構成。 又，前述測試資料也可以由前述測試輸入配線透過緩 衝器被送往前述開關電路地構成。 依據本發明之記憶體混載半導體積體電路裝置之測試 方法之第1形態，其特徵爲具備： 將測試指令輸入前述測試輸入端子，活性化前述輸出 切換信號之步驟；以及接著，將測試資料輸入前述測試輸 入端子之步驟；以及 將由前述開關電路被輸出之資料透過前述測試輸出端 子接收，比較此接收之資料與前述測試資料之步驟。 又，依據本發明之記億體混載半導體積體電路裝置之 測試方法之第2形態，其特徵爲具備_ 將測試指令輸入前述測試輸入端子，活性化前述輸出 切換信號之步驟；以及 --— IJ:----^--— 九 ----1!!訂曹 1-----線一 » (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - A7 465076 ___B7___ 五、發明說明（9 ) 接著，以確實能被輸入之時機對前述測試輸入端子輸 入測試資料之步驟；以及 改變輸入前述測試資料之前述測試輸入端子之時機， 重複將前述測試資料輸入於前述測試輸入端子之步驟；以 及 將由前述開關電路被輸出之資料透過前述測試輸出端 子接收’依據此接收之資料1決定被輸入前述測試輸入端 子之信號之準備時間或保持時間之步驟。 又，也可以更具備將具有前述被決定之準備時間或保 持時間之信號輸入前述測試輸入端子，進行前述記憶體巨 集之測試之步驟地構成。 又，依據本發明之記憶體混載半導體積體電路裝置之 測試方法之第3形態，其特徵爲具備： 將活性化之控制信號輸入前述時機調整電路之步驟； 以及 將測試指令輸入前述測試輸入端子，活性化前述輸出 切換信號之步驟；以及 接著，以確實能被輸入之時機，對前述測試輸入端子 輸入測試資料之步驟：以及 改變輸入於前述測試資料之前述測試輸入端子之時機 ，重複使前述測試資料輸入於前述測試輸入端子之步驟； 以及 透過前述測試輸出端子接收由前述開關電路被輸出之 資料，依據此接收之資料’決定被輸入前述測試輸入端子 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） I----_—1!--- ί 裝--I----訂--11 —--1線(fc (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -12- A7 465076 _____ ____B7____ 五、發明說明（1〇 ) 之信號之準備時間或保持時間之步驟。 又，更可以具備：求取依據前述被決定之準備時間或 保持時間被修正之準備時間或保持時間之步驟；以及 使前述控制信號成爲非活性狀態’使具有前述被修正 之準備時間或保持時間之信號輸入於前述測試輸入端子， 藉由使此信號即刻取入前述時機調整電路後，即刻使之輸 出，以進行測試之步驟。 發明之實施形態 (第1實施形態） 圖1顯示依據本發明之記憶體混載半導體積體電路裝 置之第1實施形態之構成。此第1實施形態之記憶體混載 半導體積體電路裝置1係具備：藉由閘極陣列或標準單元 構成之邏輯部3 ;以及記憶體巨集5 :以及評價此記憶體 巨集5之動作特性之測試電路1 0。又，在此記憶體混載 半導體積體電路裝置1設置具有由η個之測試輸入端子形 成之測試輸入端子群2 0以及由m個之測試輸出端子形成 之測試輸出端子群2 1之I/O部2。 測試電路1 0係具備測試信號產生器1 4以及開關電 路1 6。測試信號產生器1 4透過測試輸入配線2 3被接 續於測試輸入端子群2 0。而且，此測試信號產生器1 4 係解碼由未圖示出之測試機透過測試輸入端子群2 0以及 測試輸入配線2 3被送至之η位元之測試指令，產生使記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚) .·|3 - ---11 _--IT---^ 裝—— — — — — — 訂—II —--— 線(Ϊ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 5 0 7 6 A7 ___B7__ 五、發明說明（Ή ) (請先閱讀背面之注意事項再填寫本頁) 憶體巨集5動作用之信號，即測試信號1 7 a以及被活性 化之輸入輸出接續信號（輸出切換信號）1 5。又，測試 信號產生器1 4也可以不解碼測試指令，將測試指令當成 測試信號輸出地構成。 又，測試信號1 7 a —被輸入記憶體Μ集5 ，m位元 之測試資料輸出1 7 b被由記憶體巨集5輸出。 開關電路1 6在由測試信號產生器1 4接收被活性化 之輸入輸出接續信號1 5時，選擇透過測試輸入端子群 2 0以及測試輸入配線2 3被送至之測試指令。不接收上 述被活性化之輸入輸出接續信號1 5時，即在輸入輸出接 續信號爲非活性狀態時，選擇由記憶體巨集5被輸出之測 試資料輸出1 7 b輸出。開關電路1 6之輸出透過測試輸 出配線2 4、測試輸出端子群2 1被送至未圖示出之測試 機，被判斷爲通過、失敗。 經濟部智慧財產局員工消費合作社印製 又，記憶體巨集5在接受測試信號1 7 a用之端子以 及輸出測試資料輸出1 了 b用之端子之外，具有接受通常 動作之輸入1 8 a用之端子以及輸出通常動作之資料輸出 1 8 b用之端子群。 接著，參考圖2、圖3說明此第1實施形態之記憶體 混載半導體積體電路裝置之動作。爲了簡化說明之故，設 被輸入測試輸入端子群2 0之信號爲2位元之信號T I 「 0」、T I 「1」，設由測試輸出端子群2 1被輸出之信 號爲2位元之信號T 0「〇」' T 0「1」。 首先，由未圖示出之測試機將顯示活性化輸入輸出接 本紙張尺度適用中國囤家標準（CNS)A4規格（210 X 297公釐） .14- 4 6 5。7 6 A7 B7 五、發明說明（12 ) 續信號15用之輸入輸出接續命令之信號TI 「〇」、 TI 「1」輸入測試輸入端子群20 (參考圖2之時刻 t 1 )。如此一來，此信號τ I 「〇」、τ I 「1」透過 测試配線2 3被送至測試fe號產生器1 4 ’被活性化之輸 入輸出接續信號1 5由此測試信號產生器1 4被輸出（參 考圖2之時刻t 2 )。開關電路1 6 —接收此被活性化之 輸入輸出接續信號1 5，開關電路1 6選擇由測試輸入端 子群2 0被輸入之信號地動作。在此狀態，由未圖示出之 測試機對測試輸入端子群2 0 —輸入顯示測試指令之信號 Τ I 「0」、Τ I 「1」（參考圖2之時刻t 3 )，此信 號Τ I 「0」、Τ I 「1」透過測試輸入配線2 3被輸入 開關電路1 6 ，由開關電路1 6原樣地被輸出。此開關電 路1 6之輸出透過測試輸出配線2 4由測試輸出端子群 2 1被輸出（參考圖2之時刻t 4 )。此時，測試輸入配 線2 3、開關電路1 6 、以及測試輸出配線2 4之任何一 種如都沒有缺陷，由測試輸出端子群2 1被輸出之信號 ΤΟ「0」 、ΤΟ「1」成爲TO「0」=TI 「〇」， 而且Τ ο「1」=T I 「1」，變成與測試指令一致者。 如有缺陷之情形，成爲與信號T 0「0」、T 0「1」之 値對應之信號T I 「〇」、τ I 「1」之値不同者。最後 ，由未圖示出之測試機一將顯示重置命令之信號τ I 「〇 」、Τ I 「1」輸入測試輸入端子群2 0 (參考圖2之時 刻t 5 )，藉由測試信號產生器1 4，輸入輸出接續信號 1 5被設爲非活性狀態（參考圖2之時刻t 6 )。藉由此 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- -I----I--------L^i — (請先閱讀背面之注意事項再填寫本頁) 訂---------線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（13 ) ，輸入輸出接續測試終了。 測試記憶體巨集5之情形，利用未使輸入輸出接續信 號1 5活性化之測試指令進行即可。此種測試指令一被輸 入測試輸入端子群2 0 ，此測試指令藉由測試信號產生器 1 4被解碼’當成使記憶體巨集5動作之測試信號1 7 a 被送至記憶體巨集5。如此一來，由記憶體巨集5來之顯 示測試結果之測試資料輸出1 7 b由記憶體巨集5透過開 關電路1 6、測試輸出配線2 4被送至測試輸出端子群 2 1。藉由此，可以調查記憶體巨集5是否有缺陷。 如以上說明般地，依據本實施形態，將傳輸於測試輸 入配線2 3之測試輸入信號透過開關電路1 6以及測試輸 出配線2 4可以由測試輸出端子群2 1輸出。因此，於記 憶體巨集5存在有缺陷或記憶體巨集5以外之測試電路 1 0以及配線2 3、2 4存在缺陷之判別可以迅速進行， 在可及範圍可以使花費於測試之解析之時間變短。藉由此 ，在可及範圍內可以使測試時間變短。 又，於上述第1實施形態、後述之第2、第3、以及 第6實施形態中，輸入輸出接續信號以被輸入測試輸入端 子群之測試輸入信號之値全部爲'' Η 〃或"L 〃準位爲佳 。藉由如此，即使測試輸入配線與測試輸入端子群被錯誤 接續之情形，也可以將測試輸入信號透過開關電路以及測 試輸出配線由測試輸出端子群輸出，可以發現測試輸入配 線與測試輸入端子群之錯誤接續。 又，通常測試信號產生器1 4、開關電路1 6、測試 本紙張尺度適用中國國家標準（CNS)A4規格（210 x297公釐） -16- I---I.--- 7--1J-.' 裝-------—-訂-111--- - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 465076 Α7 ____ _ Β7 五、發明說明（14 ) 輸入配線2 3、測試輸出配線2 4係藉由電腦自動地被配 置以及配線。 因此’在圖1中以直線被描繪之配線，實際上有係彎 曲配線之情形。進而η條之測試輸入配線2 3也不限於全 部爲相同長度。即，η條之測試輸入配線2 3之各別有時 具有不同之配線延遲。因此，在配線間產生時滯。但是， 於本實施形態中，由沒有因爲測試輸入配線2 3之配線延 遲所導致之時滯之影響之位置將傳輸於測試輸入配線2 3 之測試輸入信號輸入開關電路1 6地構成。即，測試輸入 配線2 3輸入測試電路1 〇 ，即刻被輸入開關電路1 6。 因此，可以防止起因於時滯之測試不良之故，可以進行信 賴性高之測試。此時，也可以改變被輸入測試輸入端子群 2 0之測試信號之時機以進行測試。 又，於上述實施形態中，上述測試輸入信號係由測試 輸入配線2 3直接被送至開關電路1 6而構成。但是，也 可以將上述測試輸入信號由測試輸入配線2 3例如透過緩 衝器（未圖示出）等送至開關電路1 6而構成。 圖3係顯示上述第1實施形態之記憶體混載半導體積 體電路裝置之測試順序。首先，如圖3之步驟F 1所不般 地，進行上述之輸入輸出接續測試。即，活性化輸入輸出 接續信號1 5進行由輸入端子群2 0或輸出端子群2 1制 記憶體巨集5爲止之間是否有不良。此時發現不良之情形 (N G之情形），上述記憶體混載半導體積體電路裝置（ 晶片）當成不良品，測試終了。沒有發現不良，爲Ο Κ之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17- -----.---,,---L^-----!|-訂ί1 I-----線一- (請先閱讀背面之注意事項再填寫本頁) 465076 A7 -—-- B7 五、發明說明（15 ) (請先閱讀背面之注意事項再填寫本頁) 情形’如圖2之步驟F 2所示般地，進行基片分類（die son )測試，即使輸入輸出接續信號1 5成爲非活性化狀態 ’進行記憶體巨集5之測試。此時發現不良之情形（N G 之情形），當成不良品，測試終了。沒有發現不良品爲 0 K之情形，當成良品例如進行組裝等之下一工程。藉由 Μ Jit ’可以不測試在輸入端子群2 〇或輸出端子群2 1制 記ί意體巨集5爲止之間有不良之半導體積體電路裝置（晶 片）’能夠縮短測試時間。 接著，圖4顯示上述第1實施形態之記憶體混載半導 體積體電路裝置之開關電路1 6之第1具體例之構成。此 具體例之開關電路1 6係被使用於在被包含於測試輸入端 子群2 0之測試輸入端子之數目η與被包含於測試輸出端 子群2 1之測試輸出端子之數目m之間存在 m ^ 2 η ^ 2 m 之關係之情形。 此第1具體例之開關電路1 6係具有m個之多路轉換 器1 6 a 0.......1 6 a m。現在將被輸入測試輸入端 子群2 0之測試指令之η個之位元値設爲T I 「0」’ · · 經濟部智慧財產局員工消費合作社印製 .....Τ I 「η _ 1」，設由記憶體巨集5被輸出之測試 資料輸出17b之m個之位元値爲ΜΟ「0」........ MO「m—1」，設由開關電路16被輸出之信號之m個 之位元値爲TO 「〇」’ .......TO 「m — 1」。多路 轉換器16a i ( 1二0 ......，η — 1)以輸入端子 Ε 1接收位元値Τ I 「i」，以輸入端子E 2接收位元値 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公髮） -18- 46 50 7 6
經濟部智慧財產局員工消費合作社印製 五、發明說明（16 ) M〇「i」’以S端子接收輸入輸出接續信號1 5，由輸 出端子輸出信號TO「i」。而且，多路轉換器1 6 a i 、1 ’....... η— 1 )在上述輸入輸出接續信號 1 5爲活性狀態時被輸入之2個之位元値τ I 「i」， Μ 〇 「i」之中’選擇位元値τ I 「i」，在非活性狀態 時’選擇位元値Μ 0「i」，將此選擇之位元値當成信號 T〇「i」輸出而構成。 又’剩餘之多路轉換器16a i (i=n........ m - 1 )在上述輸入輸出接續信號i 5爲活性狀態時被輸 入之2個之位元値TI 「i— n」，MO「i」之中，選 擇位元値Τ I 「i」，在非活性狀態時，選擇位元値Μ 0 「1」，將此選擇之位元値當成信號Τ Ο「i」輸出而構 成。 接著，圖5係顯示開關電路1 6之第2具體例之構成 。此開關電路1 6係被使用於之情形者，具 備m個之多路轉換器16b〇........ 16bm— 1。 多路轉換器 1 6b i ( i = 〇........n— m— 1 )係於輸入端子Ε 1接受位元値Τ I 「i」，於輸入端子 E2接受位元値TI 「m+i」，於輸入端子E3接受位 元値Μ ◦「i」，於S端子接受2位元之輸入輸出接續信 號1 5 ，由輸出端子書屋値T〇「1」。2位元之輸入輸 出接續信號1 5之各位元値如設爲1 5 「0」，1 5 「1 」，上述多路轉換器16bi (i=0’ ...... ' η - m )在1 5 「0」爲活性狀態時（1 5 「〇」=「Η」）’ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19 - -----J—------L ^----— I— I* ^ · J 1 ----I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財農局員工消費合作社印製 465076 A7 —-----B7____ 五、發明說明（17 ) 選擇T I 「i」，在1 5 「1」爲活性狀態時（1 5 「1 」=「1^」），選擇1'1「„1+1」，15「〇」以及 1 5 「1」皆爲非活性狀態時（1 5 「0」=1 5 「1」 =「L」），選擇MO「i」，將此選擇之位元値當成 TO「i」輸出。又，15 「〇」以及15 「1」皆成爲 ^ Η」之狀態係被禁止者。 又’剩餘之多路轉換器1 6b i ( i — η — m * · ’ · ’ m — 1 )係於輸入端子Ε 1接受位元値Τ I 「1」， 於輸入端子E3接受位元値MO「i」，於輸入端子Ε2 接受任意之信號，例如Τ I 「i」，於S端子接受由1 5 「〇」、15「1」形成之2位元之輸入輸出接續信號 1 5 ，由輸出端子輸出位元値TO「i」。而且，此多路 轉換器 16b i (i=n— m，…，m— 1)在 15「0 」爲活性狀態時，選擇被輸入輸入端子Ε 1之位元値，在 1 5 「1」爲活性狀態時，選擇被輸入輸入端子Ε 2之位 元値，在1 5 「0」以及1 5 「1」皆爲非活性狀態時， 選擇被輸入輸入端子Ε 3之位元値，將此被選擇之位元値 當成Τ 0「i」輸出地構成。 接著，圖6顯示第1實施形態之記憶體混載半導體積 體電路裝置之測試信號產生器1 4之具體之構成。爲了簡 化說明’設顯示由測試信號產生器1 4被送至之測試指令 之信號爲3位元之信號T I 「0」’ T I 「1」，T I ^ 2」。而且，只將解碼這些信號TI 「0」，τι 「1」 ，τ I 「2」以產生輸入輸出接續信號1 5之機能顏示於 1本紙張尺度適3中國國家標準（CNS)A4規格（210 X 297公髮)-20- I--I I.---- I--* 裝！ 1!!訂 ------線 (請先閱讀背面之注意事項再填寫本頁) A7 46 50 7 6 B7___ 五、發明說明（18 ) 圖6。即，解碼測試指令以獲得測試信號1 7 a之構成， 在圖6中被省略。 (請先閱讀背面之注意事項再填寫本頁) 此圖6所示之測試信號產生器1 4係具備：N A N D 閘極1 4 a ' 1 4 b以及R S閂鎖電路1 4 c。R S閂鎖 電路1 4 c在對S η端子、Rn端子之輸入信號各爲「L 」、「Η」時，由Q端子被輸出之信號成爲「η」，在對 S η端子' R η端子之輸入信號各爲「η」、「L」時， 由Q端子被輸出之信號成爲「L」，在對S η端子、Rn 端子之輸入信號各爲「Η」、「Η」時，由Q端子被輸出 之信號成爲保持前面之値之信號。又，對S η端子、R η 端子之輸入信號各爲「L」、「L」係被禁止。 現在活性化由R S閂鎖電路1 4 c之Q端子被輸出之 輸入輸出接續信號1 5之測試指令爲Τ I 「〇」=「L」 ，τ I 「1」=「Η」，Τ I 「2」=「L」。此測試指 令一被輸入測試信號產生器1 4，NAND閘極1 4 a之 輸出成爲「L」，NAND閘極14b之輸出成爲「H」 之故，由R S閂鎖電路1 4 c被輸出之輸入輸出接續信號 1 5被活性化。 經濟部智慧財產局員工消費合作社印製 又，使輸入輸出接續信號1 5返回非活性化狀態之測 試指令爲ΤΙ 「〇」=「H」，TI 「1」=「H」， Τ I 「2」=「L」。此測試指令一被輸入測試信號產生 器1 4，NAND閘極1 4a之輸出成爲「H」’ N A N D閘極1 4 b之輸出成爲「L」之故，由R S閂鎖 電路14c被輸出之輸入輸出接續信號15成爲「L」’ 本紙張尺度適用中國國家標準（CNS>A4規格（210x297公釐） -21 - 經濟部智慧財產局員工消費合作社印製 4 6 5 0 7 6 A7 ______B7 五、發明說明（19 ) 變成非活性狀態。 又’本實施形態之記憶體混載半導體積體電路裝置1 之eS憶體巨集5可以爲同步式或非同步式。 (第2實施形態） 接著’圖7係顯示依據本發明之記憶體混載半導體積 體電路裝置之第2實施形態之構成。此第2實施形態之記 憶體混載半導體積體電路裝置係於圖i所示之第1實施形 態之記憶體混載半導體積體電路裝置中，將開關電路1 6 置換爲開關電路1 6 A之構成。 於此開關電路1 6 A被輸入以下之4種之輸入信號： a )透過測試輸入端子群2 0由未圖示出之測試機被 輸入之測試信號、 b )顯示「H」準位之電源電壓V c c信號、 c )顯示「L」準位之接地電壓GND信號、 d )由記憶體巨集5被送至之測試資料輸出。 而且，開關電路1 6 A因應由測試信號產生器1 4被 送至之輸入輸出接續信號1 5 ，由上述4種之輸入之中選 擇1種之輸入信號，將此選擇之輸入信號透過測試輸出配 線2 4輸出於測試輸出端子群2 1地構成。例如，設輸入 輸出接續信號1 5爲3位元之信號，將顯示該位元値之信 號設爲15「〇」，15「1」，15「2」，信號15 「0」爲活性狀態時，透過測試輸入端子群2 0被輸入之 測試信號被選擇，信號1 5 「1」爲活性狀態時，電源電 I -----丨 — I 1 I I ^ —--- I I I I · — —-----1 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 22 - 經濟部智慧財產局員工消費合作社印製 4 6 5 0 7 6 A7 _B7 五、發明說明（2〇 ) 壓v C C信號被選擇，信號1 5 「2」爲活性狀態時’接 地電壓G N D信號被選擇，3個信號1 5 「0」，1 5 「 1 j ，1 5 「2」之任何一種不爲活性狀態時’由記憶體 巨集5被輸出之測試資料輸出被選擇地構成。 接著，參考圖8說明此第2實施形態之動作。爲了簡 化說明之故，設透過測試輸入端子群2 0被輸入之測試指 令爲2位元之信號T I 「〇」’ T I 「1」，由測試輸出 端子群2 1被輸出之信號爲2位元之信號T 0「0」， T ◦「1」。如圖8所示般地，在時刻t 0 ’輸入輸出接 續命令一被輸入測試輸入端子群2 0 ’由測試信號產生器 1 4被輸出之輸入輸出接續信號1 5之中’信號1 5 「0 」在時刻t 1被活性化。之後，在時刻t 2透過測試輸入 端子群2 0 ，測試資料由未圖示出之測試機—被輸入，此 測試資料藉由開關電路1 6被選擇，在時刻t 3由測試輸 出端子群2 1被輸出。此時，於測試輸入配線2 3、測試 電路1 0、以及測試輸出配線2 4如有不良，由測試輸出 端子群2 1被輸出之TO 「0」’ TO 「1」成爲與被輸 入測試輸入端子群2 0之信號T I 「〇」，T I 「1」各 爲一致。 與此相反，例如如圖8之時刻t 4所示般地’信號 T 0「〇」雖與被輸入之信號T I 「0」一致，但是，信 號T 0「1」不與被輸入之信號T I 「1」一致之情形’ 變成測試輸入配線2 3、測試電路1 〇、以及測試輸出配 線2 4之其中一種有不良。在此情形，爲了界定上述之中 本紙張尺度適用中國國家標準（CNS)A4規格（210 >= 297公釐） -23- ---I I —1 I — L t ί I ! t--5---I I I I (請先閲讀背面之注意事項再填寫本頁) 465076 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（21 ) 之哪一種有不良，如將使輸入輸出接續信號1 5之中之 1 5 「〇」成爲非活性狀態’同時，使信號1 5 「1」成 爲活性狀態之V c c輸出命令輸入測試輸入端子群2 Q ( 參考時刻t 5 )，藉由測試信號產生器1 4，信號1 5 「 〇」被設爲非活性狀態’信號1 5 「1」被設爲活性狀態 (參考時刻t 6 )。如此一來，T ◦「〇」，T ◦「1」 皆成爲「H」準位（參考圖8之時刻t 7 )。 接著’一將接地輸出命令輸入測試輸入端子群2 0 ( 參考時刻t 8 )，藉由測試信號產生器1 4，信號1 5 「 1」被設爲非活性狀態，信號1 5 「2」被設爲活性狀態 (參考時刻t 9 )。如此一來，T 0 「〇」，T〇「1」 皆成爲「L」準位（參考圖8之時刻t 1 Q )。接著，如 將使上述輸入輸出接續測試終了之重置命令輸入測試輸入 端子群2 0 (參考時刻t 1 1 )，輸入輸出接續信號1 5 全部被設爲非活性狀態（參考時刻t 1 2 )，輸入輸出接 續測試終了。在此情形，V c c輸出命令，接地輸出命令 被輸入時，即在輸入上述命令時以外，不使用測試輸入配 線2 3時，不良未被發現，透過測試輸入配線2 3測試資 料被輸入時，不良被發現之故，推測缺陷係由於測試輸入 配線2 3之原因。假如於测試輸出配線2 4有缺陷，在 V c c輸出命令或接地輸出命令被輸入時，不良也會被發 現。 藉由以上說明，測試輸入配線2 3以及測試輸出配線 2 4之中之哪一種有缺陷可以容易調查，可以縮短測試解 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- I----*--------1'^ I I------訂--- I —--— _ * (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 16 5 0 7 6 A7 __B7 五、發明說明（22 ) 析所需要之時間。藉由此，可以使測試時間變短。 進而此第2實施形態也與第1實施形態相同地，可以 將傳輸於測試輸入配線2 3之測試輸入信號透過開關電路 1 6 A以及測試輸出配線2 4由測試輸出端子群2 1輸出 。因此’於記憶體巨集5存在有缺陷或記憶體巨集5以外 之部份存在缺陷之判別可以迅速進行，可以使解析所需要 之時間變得更短。 又，與第1實施形態說明相同，由沒有因爲測試輸入 配線2 3之配線延遲所導致之時滯之影響之位置將傳輸於 測試輸入配線2 3之測試輸入信號輸入開關電路1 6 A地 構成。即，測試輸入配線2 3輸入測試電路1 0 *即刻被 輸入開關電路1 6 A。因此，可以防止起因於時滯之測試 不良之故，可以進行信賴性高之測試。 又，此時也可以改變測試信號之時機以進行測試。 又，與第1實施形態說明相同，也可以將由測試輸入 配線2 3來之測試輸入信號例如透過緩衝器（未圖示出） 等送至開關電路1 6 A而構成。 又，於第2實施形態中，在測試記憶體巨集5之情形 ，與第1實施形態之情形相同地，使輸入輸出接續信號 1 5成爲非活性狀態，將測試指令輸入測試輸入端子群 2 0而進行。 又，本實施形態之記憶體混載半導體積體電路裝置1 之記憶體巨集5可以爲同步式或非同步式。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 25 - ----I -Ί — 11!^ · - II - I — I- · - 1 — — —--- Γ清先閱讀背面之注§項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 465076 A7 B7 五、發明說明（23 ) (第3實施形態） 接著，圖9係顯示依據本發明之記憶體混載半導體積 體電路裝置之第3實施形態之構成。此第3實施形態之記 憶體混載半導體積體電路裝置係於圖1所示之第1實施形 態之記憶體混載半導體積體電路裝置中，新設置與時脈同 步動作之正反器電路1 2而構成。此正反器電路1 2在圖 面上雖然只顯示1個，但是係設置與測試輸入端子之數目 相等之個數。而且，此正反器電路1 2與由測試機40透 過導線配線4 2、探針卡針4 3、測試時脈輸入端子2 2 、以及測試時脈輸入配線2 5被送至之測試時脈同步，取 入測試指令或測試資料，送出於測試信號產生器1 4以及 開關電路1 6。又，上述測試指令或測試資料係由測試機 4 0透過導線配線4 2、探針卡針4 3、測試輸入端子 2 ◦、以及測試輸入配線2 3被輸入。 於此實施形態中，進行測試之情形，首先，使探針卡 針4 3與測試輸入端子群2 0、測試輸出端子群2 1、以 及測試時脈輸入端子2 2各別接觸，藉由由測試機4 0產 生測試指令進行。由測試輸入端子群2 0以及測試輸出端 子群2 1制記憶體巨集5之入口爲止之測試與第1實施形 態之情形相同，係使由測試信號產生器1 4被送至開關電 路1 6之輸入輸出接續信號1 5成爲活性化狀態而進行。 又，在測試記憶體巨集5之情形，與第1實施形態之情形 相同，係使上述輸入輸出接續信號1 5成爲非活性狀態而 進行。又，於上述測試中，與第1實施形態不同者爲指令 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26- i I J f -----1--」 ^--------- --------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 46 bo 7 6 A7 -----B7 五、發明說明（24 ) 與測試時脈同步’藉由正反器1 2被取入後，被送至測試 信號產生器1 4。
如此之第3實施形態可以進行與第1實施形態相同之 測試D 如以上說明般地，於此第3實施形態中，測試指令與 測試時脈同步被取入之故，可以不須考慮測試指令間之時 滯，能夠防止測試電路1 〇誤動作。又，此第3實施形態 也與第1實施形態相同，可以使傳輸於測試輸入配線2 3 之測試信號透過開關電路1 6以及測試輸出配線由測試輸 出端子群2 1輸出。因此，於記憶體巨集5存在有缺陷或 記憶體巨集5以外之部份存在缺陷之判別可以迅速進行， 可以使測試解析所需要之時間變短。藉由此，能夠縮短測 試時間。 進而於此地3實施形態之記憶體混載半導體積體電路 裝置中，可以容易進行校正，即被輸入測試輸入端子群 2 0之各各端子之測試輸入信號之準備時間以及保持時間 之決定。參考圖10至圖13說明此校正方法。 爲了簡化說明之故，設由測試輸入端子群2 0被輸入 之測試指令或測試資料爲2位元之信號T I 「0」’ T I 「1」，由測試輸出端子群2 1被輸出之測試資料輸出爲 2位元之信號Τ0「〇」 ，T0「1」。 參考圖1 0說明決定「Η」側之準備時間之方法。首 先，使將輸入輸出接續信號1 5變成活性狀態之測試指令 與被輸入測試時脈輸入端子2 2之測試時脈同步’由測試 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） · 27 - — I ^ IJ1II1IIL· I I J I — *^OJI I 1 I I I —II (請先閱讀背面之注意事項再填寫本頁) A7 465076 _B7___ 五、發明說明（25 ) 機4 0送出測試輸入端子群2 0 (參考圖丨〇之時刻t 〇 )。如此一來’此測試指令與上述測試時脈同步被取入正 反器1 2 ，被送往測試信號產生器1 4。而且，藉由測試; 信號產生器1 4於下一·測試時脈之上升綠，輸入輸出接續 信號1 5被設成活性狀態（在本實施形態中，爲「η」狀 態）（參考時刻ΐ 1 )。於此狀態中，由開關電路1 6透 過測試輸出配線2 4被輸出於測試輸出端子群2 1之信號 在測試電路等沒有不良下，成爲由測試輸入端子群2 0透 過測試輸入配線2 3以及正反器電路1 2被輸入開關電路 1 6之信號。因此，由輸入輸出接續信號1 5成爲活性狀 態後之最初之測試時脈之上升緣起，被輸入測試輸入端子 群2 0之資料原樣地被輸出於測試輸出端子群2 1。 首先，以確實能被輸入之設定時機（於圖1 0中，爲 2ns)，使被輸入測試輸入端子群20之信號ΤΙ 「0 」，Τ I 「1」各成爲「Η」，「Η」準位（參考時刻 t 2 )。這些信號藉由正反器1 2於測試時脈之下一上升 緣被取入（參考時刻t 3 )，在該循環內，由測試輸出端 子群21被輸出之信號TO「0」，丁0「1」各成爲「 Η」，「Η」準位（參考時刻t 4 ) ϋ之後，在下一測試 時脈之上升緣之時，以確實能被輸入之保持時機（於圖 1 0中，爲2 n S (未圖示出））’使信號τ I 「〇」1 Τ I 「1」各成爲「1^」，「1^」準位（參考時刻15) 。這些信號藉由正反器1 2於下一測試時脈之上升緣被取 入（參考時刻t 6)，在該循環內’信號TO「◦」’ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 28 - (請先閱讀背面之注意事項再填寫本頁) L 裝---•訂ί *-------線( 經濟部智慧財產局員工消費合作社印製 A7 465076 B7__ 五、發明說明（26 ) 丁0「1」各成爲「[」，「L」準位（參考時刻t7) 〇 (請先閱讀背面之注意事項再填寫本頁) 接著，使設定時機只比指定時間（圖1 0中爲1 n s )少一些，重複上述之步驟。又’使信號ΤΙ 「0」’ ΤΙ 「1」各由「Η」’ 「：9」準位變爲「1>」’ 「L·」 準位之保持時機不改變地設爲確實能被輸入之時機（於圖 10中爲2ns)。藉由如此，輸出信號「〇」’ το「1」各各一旦成爲「L」’ 「L」準位之故，輸入 信號TI 「〇」，TI 「1」之「Η」準位在未被輸入時 ，即輸出信號Τ 0「〇」，Τ 0「1」不成爲「Η」準位 時之1步驟前之準備時間成爲「Η」側之準備時間。於圖 1 〇中，信號τ I 「1」與測試時脈之上升緣同時地’一 被輸入「Η」準位（參考時刻t 8)，不被取入正反器 1 2之故（參考時刻t 9 ) ，了解到信號τ I 「1」側之 準備時間需要1 n S 。又，關於信號τ I 「0」，如比測 試時脈慢1 n s，不被取入正反器1 2之故（參考時刻 t 1 0，t 1 1 ) ，了解到信號Τ I 「0」之「Η」側之 經濟部智慧財產局員工消費合作社印1 準備時間爲0 n s。因此，信號Τ I 「1」有必要比測試 時脈快1 n s輸入。 最後在時刻t 1 2 —將重置命令輸入測試輸入端子群 2 0，在測試時脈之下一上升緣被取入正反器1 2 ，由測 試信號產生器1 4被輸出之輸入輸出接續信號1 5成爲非 活性狀態（參考時刻t 1 3 )。之後，可以測試記憶體巨 集5 。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公藿） -29 - A7 46507 6 B7___ 五、發明說明（27 ) 接著，參考圖1 1說明決定「L」側之準備時間之方 法。 首先，將使輸入輸出接續信號1 5成爲活性狀態之測 試指令（輸入輸出接續命令）輸入於測試輸入端子群2 0 (參考圖11之時刻t〇)，使輸入輸出接續信號15成 爲活性狀態（參考時刻t 1 )。 接著，以確實能被輸入之設定時機（於圖1 1中，爲 2ns)，使輸入信號ΤΙ 「0」，ΤΙ 「1」各成爲「 L」，「L」準位（參考時刻t 2 )。這些信號藉由正反 器1 2在測試時脈之下一上升緣被取入（參考時刻t 3 ) ，在該循環內，輸出信號T 0 「0」，T 0 「1」各成爲 「L」，「L」準位（參考時刻t 4 )。之後，在測試時 脈之下一上升緣之時，以確實被輸入之保持時機（圖1 1 中，爲2ns (未圖示出）），使信號TI「〇」，ΤΙ 「1」各成爲「Η」，「Η」準位（參考時刻t 5)。這 些信號藉由正反器1 2在測試時脈之下一上升緣被取入（ 參考時刻t 6 )，在該循環內，信號T Q「〇」，T 0「 1」各成爲「11」，「H」準位（參考時刻t7)。 接著，使設定時機只比指定時間（圖1 1中爲1 n s )少一些，重複上述之步驟》藉由如此，輸出信號Τ 0「 0」，丁0「1」各各一旦成爲「1^」’ 「L」準位之故 ，輸入信號ΤΙ 「◦」，ΤΙ 「1」之「L」準位在未被 輸入時，即輸出信號TO「〇」，1'0「1」不成爲「1^ 」準位時之1步驟前之準備時間成爲「L」側之準備時間 I — I — I.--I I I I ^ I I I I I I I- ^ i — — — — — — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -30- 經濟部智慧財產局員工消費合作社印製 465076 ^ A7 B7 五、發明說明（28 ) 。於圖1 1中，信號τ I 「1」與測試時脈之上升緣同時 地，一被輸入「L」準位（參考時刻t 8)，不被取入正 反器1 2之故（參考時刻t 9 ) ，了解到信號T I 「1」 之「L」側之準備時間需要1 n s 。又，關於信號T I 「 0 J ，如比測試時脈慢1 n S ，不被取入正反器1 2之故 (參考時刻t 1 0 ，til) ，了解到信號T I 「ο」之 「L」側之準備時間爲Ο n S 。 最後在時刻t 1 2 —將重置命令輸入測試輸入端子群 2 0 ，在測試時脈之下一上升緣被取入正反器1 2 ，由測 試信號產生器1 4被輸出之輸入輸出接續信號1 5成爲非 活性狀態（參考時刻t 1 3 )。由圖1 0、圖1 1可以明 白地，準備時間信號T I 「〇」爲〇 n s ，信號T I 「1 」爲1 n s之故，由測試機4 0輸入之情形，設定：信號 ΤΙ 「〇」爲Ons、信號ΤΙ 「1」爲Ins之準備時 間。 接著，參考圖1 2說明決定「Η」側之保持時間之方 法。 首先，將使輸入輸出接續信號1 5成爲活性狀態之輸 入輸出接續命令輸入測試輸入端子群2 0 (參考圖12之 時刻t 〇 )，使輸入輸出接續信號1 5成爲活性狀態（參 考時刻t 1 )。 接著，以確實能被輸入之設定時機（於圖1 2中’爲 2ns)，使輸入信號ΤΙ 「0」，ΤΙ 「1」各成爲「 Η」，「Η」準位（參考時刻t 2 )。這些信號藉由正反 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -31 - ---------1---ί^--------•訂---- -----線- (請先閱讀背面之注意事項再填寫本頁) 4 6 5 0 7 6 A7 _________B7 五、發明說明（29 ) (請先閱讀背面之注意事項再填寫本頁) 器1 2於測試時脈之下一上升緣被取入（參考時刻t 3 ) ’在該循環內，輸出信號το 「〇」，TO 「1」各成爲 「Η」’ 「Η」準位（參考時刻t 4 )。 之後’在測試時脈之下一上升緣之時，以確實被輸入 之保持時機（於圖12中，爲2ns)，使信號ΤΙ 「〇 」，ΤΙ 「1」各成爲「L」，「L」準位（參考時刻 t 5 )。這些信號藉由正反器1 2於下一測試時脈之上升 緣被取入（參考時刻t 6 )，在該循環內，信號T 0「〇 」’T〇「l」各成爲「L」，「L」準位（參考時刻 t 7 )。 接著，使設定時機只比指定時間（圖1 〇中爲1 n s )少一些，重複上述之步驟。藉由如此，輸出信號Τ 0「 〇」，丁0「1」各各一旦成爲「乙」’ 「L」準位之故 經濟部智慧財產局員工消費合作社印製 ，輸入信號ΤΙ 「〇」，ΤΙ 「1」之「Η」準位在未被 輸入時，即輸出信號Τ ◦ 「0」，Τ 0 「1」不成爲「Η 」準位時之1步驟前之準備時間成爲「Η」側之保持時間 。於圖12中，信號ΤΙ 「1」之「1^」之保持時間爲 Ins (參考時刻t8 ，t9)，信號ΤΙ 「1」之「Η 」側之保持時間爲0 n s (參考時刻t 1 0 ’ t 1 1 ) ° 最後在時刻t 1 2 —將重置命令輸入測試輸入端子群 2 0，此重置命令在測試時脈之下.一上升緣被取入正反器 1 2 ’由測試信號產生器1 4被輸出之輸入輸出接續信號 1 5成爲非活性狀態（參考時刻t 1 3 ) ° 接著，參考圖1 3說明決定「L」側之保持時機之方 -32- 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 46 50 7 6 A7 B7 五、發明說明（30 ) 法。 首先，將輸入輸出接續命令輸入測試輸入端子群2 0 (參考圖13之時刻t0)，使輸入輸出接續信號15成 爲活性狀態（參考時刻t 1 )。 接著，以確實能被輸入之設定時機（於圖1 3中，準 備時間爲2ns (未圖示出）），使輸入信號TI 「〇」 ，T I 「1」各成爲「L」’ 「L」準位（參考時刻t 2 )。這些信號藉由正反器12於測試時脈之下一上升緣被 取入（參考時刻t 3)，在該循環內’輸出信號TO「〇 」，τ〇「1」各成爲「L」’ 「L」準位（參考時刻 t 4 )。 之後’在測試時脈之下—上升緣之時，以確實被輸入 之保持時機（於圖1 3中，保持時間爲2 n s )，使信號 T I 「〇」，τΐ 「1」各成爲「Η」’ 「Η」準位（參 考時刻t 5 )。這些信號藉由正反器1 2於下一測試時脈 之上升緣被取入（參考時刻t 6 ) ’在該循環內’信號 τ〇「〇」，Τ〇「1」各成爲「Η」，「Η」準位（參 考時刻t 7 )。 接著，使設定時機只比指定時間（圖1 3中爲1 n s )少一些，重複上述之步驟。藉由如此’輸出信號τ〇「 〇」，TO「1」各各一旦成爲「H」’ 「Η」準位之故 ’輸入信號ΤΙ 「〇」，ΤΙ 「1」之「^」準位在未被 輸入時，即輸出信號TO「0」，TO「1」不成爲「L 」準位時之1步驟前之準備時間成爲「L」側之保持時間 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -33 - ---I ----- ----L U ----- 訂-- - -----線- (請先閱讀背面之注意事項再填寫本頁) 4 6 5 0 7 經濟部智慧財產局員工消費合作社印製 Α7 87 五、發明說明（31 ) 。於圖1 3中，信號T I 「1」之「L」之保持時間爲 1 n s (參考時刻t 8 ，t 9 )，信號T I 「1」之「L 」側之保持時間爲〇 n s (參考時刻t 1 Ο，t 1 1 )。 最後在時刻t 1 2 —將重置命令輸入測試輸入端子群 2 0 ，此重置命令在測試時脈之下一上升緣被取入正反器 1 2 ，由測試信號產生器1 4被輸出之輸入輸出接續信號 1 5成爲非活性狀態（參考時刻t 1 3 )。 由圖1 2 、圖1 3可以明白地，準備時間信號T I 「 0」爲0 n s ，信號T I 「1」爲1 n s之故，由測試機 4 0輸入之情形，設定：信號Τ I 「〇」爲〇 n s '信號 Τ I 「1」爲1 n s之準備時間。 如以上說明般地，可以設定測試輸入信號之準備時間 以及保持時間之故，於1個1個端子至測試電路1 〇之入 口爲止之路徑，可以容易進行校正，在可及範圍可以使測 試所需要時間縮短。 參考圖1 4說明利用上述之校正之高速測試之順序。 首先，利用圖1 0至圖1 3說明之方法（參考圖1 4之步 驟F 1 0 )，取得各端子之時滯値，即準備時間以及保持 時間（參考圖1 4之步驟F 1 1 )。此時滯値之取得係以 各晶片或各晶圓或各批次單位進行。而且’此被取得之時 滯値當成測試機4 0之變數而被取入’利用具有此時滯値 之信號進行高速測試（參考圖1 4之步驟F 1 2 )。 如此利用上述之校正機能’可以實施更正確之高速測 試。 -------------一裝---------訂---------線一. (請先間讀背面之注意事瑣再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） -34- 46 50 Α7 R7 五、發明說明（32 ) $，在測試上述之第3實施形態之記憶體混載半導體 胃Μ電路裝置之情形，在端子群2 0、2 1、2 2與測試 @ 4 〇之間利用導線配線4 2與探針卡針4 3接續。記憶 H Μ載半導體積體電路裝置如圖1 5所示般地，在以模組 胃腊2 8所密封之情·形，於藉由各端子群2 0、2 1、 2 2與銲線2 6被接續之外側之端子2 9 a ，2 9 b， 2 9 c接續測試機4 0之導線配線4 2即可。在此情形， 胃@ 2 6之長度全部相同之故，具有不須考慮由測試機 4 〇至記憶體混載半導體積體電路裝置爲止之時滯之優點 〇 又，本實施形態之記憶體混載半導體積體電路裝置1 之記憶體巨集5適用於同步式。 (第4實施形態） 接著，圖1 6係顯示依據本發明之記憶體混載半導體 積體電路裝置之第4實施形態之構成。此第4實施形態之 記憶體混載半導體積體電路裝置具備：未圖示出之邏輯部 ;以及記憶體巨集5 ;以及測試電路1 0 ;以及由η個之 測試輸入端子2 0。，…，2 0 u !形成之測試輸入端子群 2 0 ;以及由m個之測試輸出端子形成之測試輸出端子群 2 1 ;以及時脈信號C L K被輸入之C L K端子2 2 ;以 及控制信號2 8被輸入之控制信號輸入端子2 7。 測試電路1 0具備：時機調整電路5 CU........ 5 Ο η - 1 ;以及測試信號產生器1 4 ;以及測試資料輸出 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝----1訂------ 經濟部智慧財產局員工消費合作杜印製 -35- 4650 7 A7 ------B7_ 五、發明說明（33 ) 驅動器1 8。時機調整電路5 0 i (1=0’ ....... η (請先閱讀背面之注意事項再填寫本頁) - 1 )將透過測試輸入端子2 0 i被送至之測試輸入信號 (測試指令或測試資料）因應控制信號2 8與時脈信號 C L K同步取入，在1時脈後輸出，或即刻取入即刻輸出 地構成。此時機調整電路50 i ( i = ◦........η — 1 )例如如圖1 7所示般地，係由具有重置機能之D型正 反器5 1以及開關電路5 2構成。此時機調整電路5 0 i (i = 0 ........η - 1 )中，透過測試輸入端子群 2 0 1被送至之測試輸入信號被輸入於正反器5 1之輸入 端子，控制信號2 8被輸入重置端子，時脈信號C L K被 輸入時脈端子。又，開關電路5 2由〇 R電路5 2 a與 AND·電路5 2 b構成。而且，OR電路5 2 a依據測試 輸入信號與控制信號2 8進行〇 R運算，將運算結果送出 AND電路5 2 b。AND電路5 2 b依據正反器5 1之 輸出與OR電路5 2 a之輸出進行AND運算，將運算結 果之輸出信號5 5送出測試信號產生器1 4。 參考圖1 8說明上述時機調整電路5 0 i ( 1 =〇， 經濟部智慧財產局員工消費合作社印製 .......η — 1 )之動作。在初期狀態中，圖1 7所示之 正反器5 1內之節點Ν1與節點Ν2設爲「L」準位。控 制信號2 8在爲「Η」準位之狀態時，時脈信號C L Κ 一 被輸入，在此時脈信號C L Κ之上升時，測試輸入信號之 資料被閂鎖之同時，節點Ν 1之資料被轉送於節點Ν 2。 又，在時脈信號C L Κ之上升時，被閂鎖之資料雖被轉送 於節點Ν 1 ，但是，節點Ν 2之資料保持之前之値。因此 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公ϋ -36- 46507 6 A7 _B7 五、發明說明（34 ) (請先閱讀背面之注意事項再填寫本頁) ，在圖1 8所示之時刻t 〇，被閂鎖之測試輸入信號之資 料A在時刻t 1被轉送於節點N 1 ，在時刻t 2 ，由節點 N 1被轉送於節點N 2。因此，在時刻t 2後，資料A由 開關電路5 2當成輸出信號5 5被輸出。又，在時刻t 2 ，資料B被閂鎖之故，在時刻t 2之1時脈後之時刻t 3 ，資料B當成輸出信號5 5被輸出。 另一方面，控制信號2 8在爲「L」準位之狀態時， 正反器5 1之節點N 1以及節點N 2被固定爲「Η」準位 之故，不進行與時脈信號C L Κ同步之動作，被輸入之測 試輸入信號即刻由開關電路5 2被輸出。因此，於圖1 8 之時刻t 4時，控制信號2 8成爲「L」準位之故，被輸 入之測試輸入信號原樣地由開關電路5 2被輸出。 測試信號產生器1 4係解碼由時機調整電路50〇，·· 經濟部智慧財產局員工消費合作社印製 • · · ，5 0 η . !被送至之測試輸入信號（測試指令），產 生測試記憶體巨集5之測試信號1 7 a。又，時脈信號 C L K也被送至記憶體巨集5。接受測試信號1 7 a之記 憶體巨集5將測試資料輸出1 7 b透過測試資料輸出驅動 器1 8輸出於測試輸出端子群2 1。又，測試信號產生器 1 4也可以不解碼測試指令’將測試指令當成測試信號輸 出地構成。 如以上說明般地，於本實施形態中，時機調整電路 5 〇 i ( i = 〇 ' ....... η - 1 )將透過測試輸入端子 群2 0被輸入之測試輸入信號因應控制信號2 8與時脈信 號C L K同步取入，送出測試信號產生器1 4，或與時脈 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) .〇7 - A7 465070 B7_ 五、發明說明（35 ) ί言號C L K無關地，即刻取入便送出於測試信號產生器 1 4地構成之故，藉由使上述控制信號成爲「l」準位* 改® 1S憶體巨集5之輸入信號之時機進行測試成爲可能， 可以測試記憶體巨集5是否滿足關於輸入信號之延遲與提 前之規格。 又’藉由使控制信號成爲「Η」準位，與時脈信號 C L· Κ同步取入測試輸入信號，可以忽視輸入測試信號產 生器1 4之際之時滯，可以防止測試電路1 〇誤動作。 又，本實施形態之記憶體混載半導體積體電路裝置1 之記憶體巨集5適用於同步式。 (第5實施形態） 圖1 9係顯示依據本發明之記憶體混載半導體積體電 路裝置之第5實施形態之構成。此實施形態之記憶體混載 半導體積體電路裝置係將圖1 6所示之第4實施形態之記 憶體混載半導體積體電路裝置之測試信號產生器1 4置換 爲測試信號產生器1 4Α，同時去除控制信號輸入端子 2 7之構成。而且，測試信號產生器1 4 Α依據由透過測 試輸入端子群2 0以及時機調整電路5 0〇........ 5 Ο n i被送至之特定之測試指令，產生控制信號2 8， 解碼此以外之測試指令產生測試信號，送出於記憶體巨集 5地構成。 圖2 0係顯示產生此測試信號產生器1 4 A之控制信 號2 8之部份之具體之構成。此測試信號產生器1 4 A具 ---------1--4 48^ --------* 訂-- ---11 — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 38 - A7 46 5 0 7 6 B7_ 五、發明說明（36 ) 備：NAND閘極14a ，14b ;以及R—S型正反器 1 4 c。又，爲了簡化說明之故，於圖2 〇中，設測試輸 入端子2 0 Q，…，2 0 .. !之個數η爲3，因此，由時機 調整電路5 0。，…，5 0 " !被送至測試信號產生器1 4 A之測試指令輸出信號5 5係由3位元之指令輸入信號 55「0」，55「1」，55「2」形成。 N A N D閘極1 4 a係依據指令輸入信號5 5 「0」 ’ 55 「1」之反轉信號與指令輸入信號55 「2」進行 NAND運算，將運算結果送出R — S型正反器1 4 c之 設定端子S η。N A N D閘極1 4 b係依據指令輸入信號 55 「◦」，55 「1」與指令輸入信號55 「2」之反 轉信號進行運算，將運算結果送出R_S型正反器1 4 c 之重置端子R η。 R — S型正反器1 4 c在被輸入設定端子之信號S η 爲「L」準位，而且被輸入重置端子之信號R η爲「Η」 準位時，動作爲成爲控制信號2 8之輸出信號Q η成爲「 L」準位。又，信號Sn爲「Η」準位，而且信號Rn爲 「L」準位時，動作爲信號Q η成爲「Η」準位。又，信 號S η、R η皆成爲「Η」準位時，動作爲信號Q η保持 之前之狀態。又，信號S η、R η皆成爲「L」準位係被 禁止。 說明此測試信號產生器1 4 Α之動作。 控制信號2 8之初期狀態設爲「L」準位。此時，活 性化控制信號2 8用之測試指令，即指令輸入信號5 5 「 ------ —P ! ! -------1' 訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） -39- 465076 A7 B7 五、發明說明（37 ) 0」爲「：^」準位、信號55「1」爲「11」準位、信號 5 5 「2」爲「L」準位之測試指令一被輸入測試信號產 生器1 4A，NAND閘極1 4 a之輸出成爲「H」準位 、NAND閘極1 4b之輸出成爲「L」準位之故’ R — S型正反器1 4 c之輸出，即控制信號2 8成爲「Η」準 位，變成活性狀態。 另一方面，使控制信號2 8由活性狀態變成非活性狀 態之測試指令，即指令輸入信號5 5 「0」爲「L」準位 、信號55 「1」爲「L」準位、信號55 「2」爲「Η 」準位之測試指令一被輸入測試信號產生器1 4 A， NAND閘極1 4 a之輸出成爲「L」準位、NAND閘 極1 4 b之輸出成爲「H」準位之故，由R — S型正反器 1 4 c被輸出之控制信號2 8成爲「L」準位，變成非活 性狀態。 如以上說明般地，藉由輸入特定之測試指令，可以使 控制信號2 8成爲活性狀態、成爲非活性狀態之故，此第 5實施形態之記憶體混載半導體積體電路裝置也與第4實 施形態相同地可以進行測試。藉由此，可以具有與第4實 施形態相同之效果。 又，此第5實施形態與第4實施形態相比，可以省略 控制信號輸入端子2 7。 又，本實施形態之記憶體混載半導體積體電路裝置1 之記憶體巨集5係適用於同步式。 本紙張反度適用中國國家標準（CNS)A4規格（210 X 297公釐） {請先閲讀背面之注意事項再填寫本頁) ------11·訂---------Γ 經濟部智慧財產局員工消費合作社印製 -40- 465076 經濟部智慧財產局員工消費合作社印製 A7 ----------B7_____ 五、發明說明（邪） (第6實施形態） 1« 2 1係顯示依據本發明之記憶體混載半導體積體電 路裝置之第6實施形態之構成。此第6實施形態之記憶體 '混載半導體積體電路裝置係於圖1 9所示之第5實施形態 之記憶體混載半導體積體電路裝置中，將測試信號產生器 1 4 A '測試資料輸出驅動器1 8各置換爲測試信號產生 器1 4B、開關電路6 1之構成。 測試信號產生器1 4 B在第5實施形態之測試信號產 生器1 4 A之機能外，具有依據特定之測試指令，將輸出 切換信號6 0傳送於開關電路6 1之機能。開關電路6 1 因應輸出切換信號6 0選擇由記憶體巨集5被送至之測試 資料輸出或時機調整電路5 ........ 5 Ο π i之輸出 ，送出於測試輸出端子群2 1地構成。 圖2 2係顯示產生測試信號產生器1 4 B之控制信號 2 8之部份，以及產生輸出切換信號6 0之部份之具體之 構成。此測試信號產生器14B係具有：產生由NAND 閘極14a 、14b以及R - S型正反器14c形成之控 制信號2 8之部份，以及產生由N A N D閘極1 4 b、 1 4 d以及R_ S型正反器1 4 c形成之輸出切換信號 6 0之部份。產生控制信號2 8之部份在第5實施形態中 已經說明過之故，省略其說明。又，爲了簡化說明，於圖 2 2中，與第5實施形態之情形同樣地被輸入測試信號產 生器1 4 B之測試指令假定爲由3位元之指令輸入信號 55 「〇」，55 「1」，55 「2」所形成者。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公1 ) -41 - ------------J 裝-----1 i I 訂.！丨 1—！線一 C請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 4-6 50 7 6 A7 _ B7 五、發明說明（39 ) NAND閘極14d係依據指令輸入信號55 「〇」 之反轉信號、指令輸入信號55「1」，55 「2」進行： NAND運算，將運算結果送出R — S型正反器1 4 eg 設定端子S η。又，正反器1 4 e係於重置端子Rn被輔j 入NAND閘極1 4 b之輸出，輸出切換信號6 0由輸出 端子Q被輸出地構成。因此，於此例中，只有指令輸入信 號55 「0」爲「Η」準位、信號55 「1」，55 「2 」皆爲「L」準位時，輸出切換信號60成爲「Η」。 接著，圖2 3係顯示開關電路6 1之具體構成。圖 2 3所示之開關電路6 1係顯示在測試輸入端子群2 〇之 測試輸入端子之個數η與測試輸出端子群2 1之測試輸出 端子之個數m爲相同之情形，即m = η之情形的構成。此 開關電路6 1在每一時機調整電路50丨（丨=0，...· ··，η — 1 )具有：反相器6 2以及NAND鬧極6 4、 65,以及反相器67'68。 NAND閘極6 4係接受將輸出切換信號6 0藉由反 相器6 2反轉之信號以及記憶體巨集5之輸出（m個之輸 出中之1個輸出）17b ’進行NAND運算，將運算結 果送出NAND閘極6 6。NAND閘極6 6接受時機調 整電路5〇i (!，〇，......，11一1)之輸出55 1 ’以及輸出切換丨目號6 0進仃N A N D運算’將運算結果 送出NAND閘極6 6。NAND閙極6 6依據NAND 閘極6 4、6 5之輸出進行N A N D運算。N A N D閘極 6 6之輸出通過被串聯接續之反相器6 7、6 8成爲測試 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱〉-42 - --------------^ Μ ----I I II ^ ί -------線一 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（40 ) 輸出信號，被送出對應之輸出端子。 於此圖2 3所示之開關電路6 1中，輸出切換信號 6 0爲「Η」準位時，與記憶體巨集5之輸出無關地， N A N D閘極6 4之輸出經常成爲「Η」準位之故，測試 輸出信號成爲由時機調整電路5 0 i ( i = 0 ........ n—l)被送至之信號55i 。 另一方面，輸出切換信號6 0爲「L」準位時，與信 號5 5 i之値無關地，N A N D閘極6 5之輸出經常成爲 ^ Η」準位之故，測試輸出信號成爲記憶體巨集5之輸出 〇 如以上說明般地，於第6實施形態中，輸出切換信號 6 0例如在「Η」準位時，透過測試輸入端子群2 0被輸 入之測試輸入信號可以透過測試輸出端子群2 1獲得，又 ’輸出切換信號6 0爲「L」準位時，透過測試輸出端子 群2 1可以獲得由記憶體巨集5被送至之測試資料輸出。 藉由此’可以容易分析測試電路1 0內是否有不良，或記 憶體巨集5內是否有不良，在可及範圍可以減少測試解析 所需要時間。又，此第6實施形態也可以獲得與第5實施 形態同樣之效果。 又，於上述實施形態中，開關電路6 1之具體構成雖 設m = η之情形，但是，m古η之情形，使用在第1實施 形態說明過之例如圖4或圖5所示之開關電路1 6即可。 此時，輸入輸出接續信號1 5成爲輸出切換信號6 0。 又，上述第6實施形態之記憶體混載半導體積體電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -43- ----ί — fflli^-------—·訂---------線 《請先閱讀背面之注意事項再填寫本頁) 4 6 5 0 7 t. 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（41 ) 裝置1之記憶體巨集5係適用於同步式。 又，上述第6實施形態中，可以量測被輸入各測試輸 入端子群20 i ( 1 =0 .......，η — 1)之測試輸入 信號之時滯，利用此獲得之時滯値，可以每1種類的進行 校正。以下，參考圖2 4以及圖2 5說明此。 首先，如圖2 4之步驟F 2 1所示般地，使控制信號 2 8成爲Ο Ν，即成爲「Η」準位。如此一來，被輸入測 試輸入端子群2 0之測試輸入信號與時脈信號C L Κ同步 被取入時機調整電路5 0。........ 5 0 π i，被送出測 試信號產生器1 4B。此與參考圖1 0至圖1 3在第3實 施形態說明者相同，求得被輸入各測試輸入端子2 0 i之 測試輸入信號之準備時間以及保持時間（參考圖2 4之步 驟F 2 2，F 2 3 )。例如首先如圖2 5所示般地，使輸 出切換信號60成爲「H」準位，使測試輸入信號TI 「 ◦」，TI 「1」，TI 「2」透過時機調整電路50i 、開關電路6 1由測試輸出端子群2 1被輸出。之後，改 變各測試輸入信號T I 「0」，T I 「1」，T I 「2」 之設定時機進行測試，藉由檢查由測試輸出端子群2 1被 輸出之測試輸出信號T 0「0」，T 0 「1」，T〇「2 」，可以取得各銷（輸入端子）之時滯値，即準備時間以 及保持時間。 取得各時滯値後，使控制信號2 8成爲0 F F (參考 圖2 4之步驟F 2 4 )。之後，利用上述時滯値可以進行 校正，可以測試記憶體巨集5是否滿足關於輸入信號之延 本紙張尺度適用中困國家標準（CNS)A4規格（210 X 297公釐) -44 - ------------k K,----------------- (靖先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 A7 B7__ 五、發明說明（42 ) 遲與提前之規格（參考圖2 4之步驟F 25)。 上述時滯値係由測試輸入端子群2 0至測試電路1 0 爲止者，有必要將由測試電路1 0之入口至記憶體巨集5 之入口爲止之信號延遲時間加於上述時滞値，以修正上述 時滯値。由測試電路1 0之入口至記憶體巨集爲止不因產 品而異之故，延遲時間可以使用設計階段求得値，或實際 量測之値。如此修正時滯値，將具有此被修正之時滯値之 測試輸入信號輸入於測試輸入端子群2 0，進行記憶體巨 集5是否滿足規格之測試。 又，於上述第1至第6之實施形態中，測試電路與記 憶體巨集雖被分離，但是也可以在記憶體巨集內設置測試 電路。 如上述般地，依據本發明，在可及範圍內可以縮短測 試時間。 又，依據本發明，在可及範圍可以防止測試電路誤動 作。 又，依據本發明，可以測試記憶體巨集是否滿足關於 輸入之延遲以及提前之規格。 圖面之簡單說明 圖1係顯示本發明之第1實施形態之構成方塊圖。 圖2係說明第1實施形態之動作之時機圖。 圖3係顯示第1實施形態之記憶體混載半導體積體電 路裝置之測試順序流程圖。 -----i I I 1 I I L·^i I ---，訂---------’ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格<210 x297公釐） -45- 4 6 5 0 A7 ____B7___ 五、發明說明（43 ) 圖4係顯示依據本發明之記憶體混載半導體積體電路 裝置之開關電路之具體例之構成之電路圖。 圖5係顯示開關電路之其它之具體例之構成之電路圖 圖6係顯示測試信號產生器之具體例之構成之電路圖 〇 圖7係顯示本發明之第2實施形態之構成方塊圖》 圖8係說明第2實施形態之動作之時機圖。 圖9係顯示本發明之第3實施形態之構成方塊圖。 圖1 0係說明利用第3實施形態之記憶體混載半導體 積體電路裝置，求得準備時間之方法之時機圖。 圖1 1係說明利用第3實施形態之記憶體混載半導體 積體電路裝置，求得準備時間之方法之時機圖。 圖1 2係說明於第3實施形態中，求得保持時間之方 法之時機圖。 圖1 3係說明於第3實施形態中，求得保持時間之方 法之時機圖。 圖1 4係說明於第3實施形態之高速測試之方法之流 程圖。 圖1 5係顯示第3實施形態之變形例之構成方塊圖。 圖1 6係顯示本發明之第4實施形態之構成方塊圖。 圖1 7係顯示被使用於第4實施形態之時機調整電路 之具體例之電路圖。 圖1 8係說明圖1 7所示之時機調整電路之動作之時 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝---------訂----------缴 經濟部智慧財產局員工消費合作社印製 -46 - A7 465071 B7__ 五、發明說明（44 ) 機圖。 圖19係顯示本發明之第5實施形態之構成方塊圖。 圖2 0係顯示被使用於第5實施形態之測試信號產生 器之一具體例之電路圓。 圖2 1係顯示本發明之第6實施形態之構成方塊圖。 圖2 2係顯示被使用於第6實施形態之測試信號產生 器之一具體例之構成之電路圖。 圖2 3係顯示被使用於第6實施形態之開關電路之一 具體例之構成之電路圖。 圖2 4係說明第6實施形態之測試方法之流程圖。 圖2 5係說明第6實施形態之求得時滯値之方法之時 機圖。 圖2 6係顯示習知之記憶體混載半導體積體電路裝置 之第1例之方塊圖。 圖2 7係說明記憶體巨集之構成之模型圖。 圖2 8係顯示習知之記憶體混載半導體積體電路裝置 之第2例之方塊圖。 主要元件對照表 -----in--L.裝----- - -訂 i -------線 / (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 記 憶 體 巨 集 0 測 試 電 路 4 測 試 信 產 生 器 5 輸 入 輸 出 接 續 信號 6 開 關 電 路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -47- 經濟部智慧財產局員工消費合作社印製 4650 7 6 A7 _B7 五、發明說明（45 ) 1 7 a 測 試 信 號 1 7 b 測 試 資 料 輸 出 1 7 c 時 脈 輸 入 1 8 a 輸 入 1 8 b 資 料 輸 出 2 0 測 試 輸 入 乂而 子 群 2 1 測 試 輸 出 端 子 群 2 2 測 試 時 脈 輸 入 端 子 2 3 測 試 輸 入 配 線 2 4 測 s式 輸 出 配 線 2 5 測 試 時 脈 輸 入 配 線 2 6 銲 線 4 〇 測 試 機 4 2 導 線 配 線 4 3 探 針 卡 針 --------If---^ -----丨— I 訂---I----- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -48 -