JP2001256800A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来の半導体集積回路では、ワード線のダブ
ルアクセスを検出するためには、所定のビットパターン
を与えた状態で出力データの比較判定を実施する必要が
あり、テストプログラムが複雑になる等の課題があっ
た。 【解決手段】 半導体集積回路において、メモリ回路１
と、複数のビット線２と、ビットセレクタ３と、複数の
ワード線４と、ワードセレクタ５と、データバス信号線
１０と、各ワード線４の終端部にそれぞれ制御端子が接
続されるスイッチ手段を並列に接続して構成されるテス
ト用回路１１と、スイッチ手段に共通に接続されるテス
ト用ダミービット線１２と、テスト用ダミービット線１
２に接続されるテスト用ポート１３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
に係り、特にメモリテストにおいてワード線のダブルア
クセスを検出する手段を備えた半導体集積回路に関する
ものである。

【０００２】

【従来の技術】図５は、従来のメモリを実現する半導体
集積回路の構成を示す回路図である。図において、１０
１は行方向および列方向にメモリセルを配置して構成さ
れるメモリ回路、１０２はそれぞれ列方向に配置されて
いるメモリセルに接続されて延びるビット線、１０３は
複数のビット線１０２の中から特定の１つの列に係るビ
ット線１０２を選択するビットセレクタ、１０４はそれ
ぞれ行方向に配置されているメモリセルに接続されて延
びるワード線、１０５は複数のワード線１０４の中から
特定の１つの行に係るワード線１０４を選択するワード
セレクタ、１０６はビットセレクタ１０３により選択さ
れたビット線１０２とワードセレクタ１０５により選択
されたワード線１０４との交差部位にある指定メモリセ
ルの電圧レベルと同じ電圧が印加されるデータ線、１０
７はプリチャージ用電圧源、１０８はメモリデータを読
み出す前にオンして配線を“Ｈ”レベルにプリチャージ
するためのＮチャネルトランジスタ、１０９はデータ線
１０６に読み出された電圧レベルを所定のロジックレベ
ルに増幅するセンスアンプ、１１０はメモリ回路１０１
から読み出された信号を伝達するためのデータバス信号
線である。

【０００３】次に動作について説明する。図５に示され
る従来のメモリ回路に係るメモリテストでは、１ビット
を表す特定のメモリセルを指定するために、ビットセレ
クタ１０３およびワードセレクタ１０５により特定のメ
モリセルに対応するビット線１０２およびワード線１０
４を選択して、指定された特定のメモリセルの電圧レベ
ルに対応する信号をデータバス信号線１１０上に出力す
る。そして、テストプログラムを用いて、データバス信
号線１１０上に出力された電圧レベルと予め設定されて
いる基準電圧レベルとを比較することでメモリに欠陥が
あるか否かを判定していた。

【０００４】メモリテスト時における個別の判定では、
各メモリ回路１０１については、本来１ビットのメモリ
セルが選択されるのみである。ところで、メモリ回路１
０１内の配線上の欠陥等に起因してワード線のダブルア
クセスが生じると、複数ビットに係るメモリセルが選択
されることになる。このワード線のダブルアクセスが生
じた際に、選択されたメモリセルに係る論理値が“１”
と“０”または“０”と“１”の組み合せである場合に
はテストプログラムに設定された基準値と異なった値が
データバス信号線１１０上に出力されるために欠陥の存
在を検出することができる。しかし、ワード線のダブル
アクセスに起因して選択されたメモリセルに係る論理値
が“１”と“１”または“０”と“０”の組み合せであ
る場合には、データバス信号線１１０上に出力される値
が変化することはないので欠陥の存在を検出することが
できない。

【０００５】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、通常のメモリにお
いてワード線のダブルアクセスを検出するためには、ダ
ブルアクセスが生じる任意の２つのワード線について同
じビット線に接続されるメモリセルに対して異なる論理
値を与えた状態でデータバス信号線に出力される値に係
る比較判定を実施する必要があり、テストプログラムが
複雑になるとともにテストに時間を要するという課題が
あった。

【０００６】また、マスクＲＯＭを搭載した半導体集積
回路の場合には、マスクＲＯＭに対して予め所定のデー
タが書き込まれているので、ワード線のダブルアクセス
が生じる任意の２つのワード線に沿って与えられるビッ
ト列がともに同じ論理値の列を構成している場合には、
ワード線のダブルアクセスを検出することができないと
いう課題があった。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、複雑なテストプログラムを用いる
ことなく短時間でワード線のダブルアクセスを検出する
ことができる半導体集積回路を得ることを目的とする。

【０００８】また、この発明はマスクＲＯＭを搭載した
半導体集積回路についても確実にワード線のダブルアク
セスを検出することができる半導体集積回路を得ること
を目的とする。

【０００９】

【課題を解決するための手段】この発明に係る半導体集
積回路は、行方向および列方向にメモリセルを配置して
構成されるメモリ回路と、前記メモリ回路内においてそ
れぞれ列方向に配置されたメモリセルを接続して延びる
複数のビット線と、複数の前記ビット線のなかから特定
の１つの列に係るビット線を選択するビットセレクタ
と、前記メモリ回路内においてそれぞれ行方向に配置さ
れたメモリセルを接続して延びる複数のワード線と、複
数の前記ワード線のなかから特定の１つの行に係るワー
ド線を選択するワードセレクタと、指定されたアドレス
に係るメモリセルに記憶された論理値に対応する電圧レ
ベルの信号が出力されるデータバス信号線と、各ワード
線の終端部にそれぞれ制御端子が接続されるスイッチ手
段を並列に接続することで構成されるテスト用回路と、
並列に配置されたそれぞれの前記スイッチ手段に共通に
接続されるテスト用ダミービット線と、前記テスト用ダ
ミービット線に接続されたテスト用ポートとを備えるよ
うにしたものである。

【００１０】この発明に係る半導体集積回路は、テスト
用ダミービット線上に設けられて、テスト用ダミービッ
ト線の本線部分とテスト用ポートとを電気的に接続また
は遮断するメモリテスト用スイッチ手段を備えるように
したものである。

【００１１】この発明に係る半導体集積回路は、行方向
および列方向にメモリセルを配置して構成されるメモリ
回路と、前記メモリ回路内においてそれぞれ列方向に配
置されたメモリセルを接続して延びる複数のビット線
と、複数の前記ビット線のなかから特定の１つの列に係
るビット線を選択するビットセレクタと、前記メモリ回
路内においてそれぞれ行方向に配置されたメモリセルを
接続して延びる複数のワード線と、複数の前記ワード線
のなかから特定の１つの行に係るワード線を選択するワ
ードセレクタと、指定されたアドレスに係るメモリセル
に記憶された論理値に対応する電圧レベルの信号が出力
されるデータバス信号線と、各ワード線の終端部にそれ
ぞれ制御端子が接続されるスイッチ手段を並列に接続す
ることで構成されるテスト用回路と、並列に配置された
それぞれの前記スイッチ手段に共通に接続されるテスト
用ダミービット線とを有してそれぞれ構成される複数の
メモリユニットと、それぞれの前記メモリユニットから
延びる前記テスト用ダミービット線上にそれぞれ設けら
れて当該テスト用ダミービット線の導通と非導通とを切
り替えるメモリユニット切り替え用スイッチ手段と、複
数の前記テスト用ダミービット線にそれぞれ接続される
１または複数のテスト用ポートとを備えるようにしたも
のである。

【００１２】この発明に係る半導体集積回路は、複数の
テスト用ダミービット線が接続される共通線部分上に設
けられて、個々のテスト用ダミービット線とテスト用ポ
ートとを電気的に接続または遮断するメモリテスト用ス
イッチ手段を備えるようにしたものである。

【００１３】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体集積回路の構成を示す回路図である。図におい
て、１は行方向および列方向にＮチャネルトランジスタ
として与えられるメモリセルを配置して構成され各トラ
ンジスタを列方向における順番（第ｉ行）と行方向にお
ける順番（第ｊ列）とにより特定することができるメモ
リ回路、２はそれぞれ１つの列に属するトランジスタを
並列に接続して延びるビット線、３は複数のビット線２
の中から特定の１つの列に係るビット線２を選択するビ
ットセレクタ、４は１つの行に属するトランジスタの各
ゲートに接続して延びるワード線、５は複数のワード線
４の中から特定の１つの行に係るワード線４を選択する
ワードセレクタ、６はアドレスにより指定されたメモリ
セルに応じた電圧レベルの電圧が印加されるデータ線、
７はプリチャージ用電圧源、８はメモリデータを読み出
す前にオンして配線を“Ｈ”レベルにプリチャージする
ためのＮチャネルトランジスタ、９はデータ線６に読み
出された電圧レベルを所定のロジックレベルに増幅する
センスアンプ、１０はメモリ回路１から読み出された信
号を伝達するデータバス信号線、１１は各ワード線４の
終端部にそれぞれゲート（制御端子）が接続された複数
のＮチャネルトランジスタ（スイッチ手段）を並列に接
続することで構成されるテスト用回路、１２は並列に配
置された各トランジスタに共通に接続されるテスト用ダ
ミービット線、１３はテスト用ダミービット線１２に流
れる電流を観測するために半導体集積回路の外部に設け
られたテスト用外部出力ポート（テスト用ポート）であ
る。

【００１４】なお、この実施の形態では、メモリ回路１
はチャネルカットＲＯＭとして与えられている。メモリ
回路１の個々のメモリセルについては、論理値“０”を
与えるメモリセルの部位にはゲートがワード線４に接続
されて“Ｈ”レベルの信号が印加されるとオンする通常
のＮチャネルトランジスタを形成するとともに、論理値
“１”を与えるメモリセルの部位には常時開放状態にあ
るトランジスタを形成することでデータの書き込みを実
現する。したがって、メモリ回路１からのデータの読み
出しについては、データの読み出し前にＮチャネルトラ
ンジスタ８がオンしてデータ線６を“Ｈ”レベルにプリ
チャージした上で、通常のＮチャネルトランジスタが選
択されてオンするとデータ線６から電荷が引き抜かれて
データバス信号線１０からは“Ｌ”レベルの信号が出力
される。また、プリチャージした上で、常時開放状態に
あるトランジスタが選択されると、データ線６の電圧レ
ベルは“Ｈ”レベルに維持されるので、データバス信号
線１０からは“Ｈ”レベルの信号が出力される。

【００１５】次に動作について説明する。メモリテスト
時において、テストプログラム等を用いてメモリ回路１
内の任意のアドレスを指定すると、指定されたアドレス
に相当するメモリ回路１内の１ビットのメモリセルに係
るビット線２およびワード線４がビットセレクタ３およ
びワードセレクタ５によって選択されて、選択されたメ
モリセルに係る論理値に対応する電圧レベルがデータバ
ス信号線１０上に出力される。

【００１６】この際に、ワードセレクタが正常に動作し
て、１つのワード線のみが選択されている場合には、選
択されたワード線のみに対して“Ｈ”レベルの電圧が印
加されて、テスト用回路１１内においては１つのＮチャ
ネルトランジスタのみがオンとなる。

【００１７】しかし、ワード線のダブルアクセスが生じ
ている場合には、複数のワード線が選択されて、選択さ
れた複数のワード線に対して“Ｈ”レベルの電圧が印加
されるから、テスト用回路１１内において複数のＮチャ
ネルトランジスタがオンとなり、テスト用ダミー用ビッ
ト線１２に流れる電流は正常動作時と比較すると増加す
ることになる。

【００１８】テスト用外部出力ポート１３では、外部に
設置された観測装置を用いて、正常動作時にテスト用ダ
ミービット線１２を流れる電流の値をテスト基準値とし
て設定し、当該テスト用ダミービット線１２を流れる電
流を観測する。メモリテスト実施時には、メモリ回路１
内のメモリセルに対して１ビット毎にアクセスするの
で、ワード線のダブルアクセスが生じると、テスト用ダ
ミービット線１２すなわちテスト用外部出力ポート１３
においてテスト基準値より大きな電流が流れるから、こ
のテスト基準値より大きな電流を検出することで、ワー
ド線のダブルアクセスが生じていることを判定すること
ができる。

【００１９】以上のように、この実施の形態１によれ
ば、各ワード線４の終端部にそれぞれゲートが接続され
た複数のＮチャネルトランジスタを並列に接続すること
で構成されるテスト用回路１１と、並列に配置された各
トランジスタに共通に接続されるテスト用ダミービット
線１２と、テスト用ダミービット線１２に流れる電流を
観測するために半導体集積回路の外部に設けられたテス
ト用外部出力ポート１３とを備えるように構成したの
で、ワード線のダブルアクセスが生じると、複数のワー
ド線が選択されるとともに選択された複数のワード線に
対して“Ｈ”レベルの電圧が印加されるから、テスト用
回路１１内において複数のＮチャネルトランジスタがオ
ンとなってテスト用ダミービット線１２に流れる電流が
正常動作時と比較すると増加して、このテスト基準値よ
り大きな電流をテスト用外部出力ポート１３で検出する
ことで、ワード線のダブルアクセスが生じていることを
判定することができるから、複雑なテストプログラム等
を用いることなく短時間でワード線のダブルアクセスを
検出することができるという効果を奏する。また、テス
ト対象がマスクＲＯＭを搭載した半導体集積回路であっ
ても、ワード線のダブルアクセスが生じれば、必ずテス
ト用外部出力ポートに流れる電流が増加するので、マス
クＲＯＭを搭載した半導体集積回路についても確実にワ
ード線のダブルアクセスを検出することができるという
効果を奏する。

【００２０】なお、この実施の形態では、Ｎチャネルト
ランジスタを用いて種々のスイッチ手段を構成している
が、本願発明はこの様な態様に限定されるものではな
く、例えばＰチャネルトランジスタを用いてスイッチ手
段を構成し、“Ｌ”レベルの信号をゲートに印加するこ
とで当該スイッチ手段をオンとするようにしてもよい。

【００２１】実施の形態２．図２は、この発明の実施の
形態２による半導体集積回路の構成を示す回路図であ
る。図２において、図１と同一符号は同一または相当部
分を示すのでその説明を省略する。２１はテスト用ダミ
ービット線１２上に設けられてテスト用ダミービット線
１２の本線とテスト用外部出力ポート１３とを電気的に
接続または遮断するスイッチとして機能するＮチャネル
トランジスタ（メモリテスト用スイッチ手段）である。
テスト用外部出力ポート１３はトランジスタ２１に対し
て並列に半導体集積回路内の他の回路部分と接続されて
おり、トランジスタ２１がオフしてテスト用外部出力ポ
ート１３とテスト用ダミービット線１２とが電気的に遮
断される場合には、テスト用外部出力ポート１３は他の
回路部分との間で信号の送受信を実施する通常のポート
として機能する。また、メモリテスト時において、トラ
ンジスタ２１がオンしてテスト用外部出力ポート１３と
テスト用ダミービット線１２とが電気的に接続される場
合には、テスト用外部出力ポート１３においてテスト用
ダミービット線１２を流れる電流が観測される。

【００２２】なお、動作については、メモリテスト時に
トランジスタ２１をオンして、テスト用外部出力ポート
１３をテスト用ダミービット線１２を流れる電流観測用
ポートとして設定する動作を除いては、実施の形態１の
半導体集積回路における動作と同様であるので、その説
明を省略する。

【００２３】以上のように、この実施の形態２によれ
ば、実施の形態１によるのと同等の効果が得られるとと
もに、テスト用ダミービット線１２上に設けられて、テ
スト用ダミービット線１２の本線部分とテスト用外部出
力ポート１３とを電気的に接続または遮断可能なスイッ
チ用のＮチャネルトランジスタ２１を備えるように構成
したので、メモリテスト時以外においては、Ｎチャネル
トランジスタ２１をオフすることでテスト用外部出力ポ
ート１３をダブルアクセス検出用のテスト用回路１１か
ら遮断するとともに、テスト用外部出力ポート１３を適
宜他の回路部分に接続することで、テスト用外部出力ポ
ート１３を通常ポートとして使用することができるか
ら、ポートを有効利用することができるという効果を奏
する。

【００２４】実施の形態３．図３は、この発明の実施の
形態３による半導体集積回路の構成を示す回路図であ
る。図３において図１および図２と同一符号は同一また
は相当部分を示すのでその説明を省略する。３１，３２
はそれぞれテスト用回路１１から延びるテスト用ダミー
ビット線、３３，３４はそれぞれテスト用ダミービット
線３１，３２上に設けられて当該部位においてテスト用
ダミービット線３１，３２の導通と非導通とを切り替え
るスイッチとしてのＮチャネルトランジスタ（メモリユ
ニット切り替え用スイッチ手段）、３５，３６はそれぞ
れ読み出し時にメモリ回路１内でアクセスされる特定の
アドレスに応じて該当するメモリセルに記憶された論理
値に対応する信号を出力するメモリユニット、３７，３
８はそれぞれメモリユニット３５，３６から延びるデー
タバス信号線である。通常、マイクロコンピュータは一
度に複数ビットを取り扱うためにデータバスを構成する
データバス信号線は複数設けられ、それに応じて個々に
メモリ回路１を備えたメモリユニットもビット数に応じ
て複数設けられている。この実施の形態は、半導体集積
回路に係る上記のような態様を鑑みて構成されている点
で、実施の形態１および実施の形態２と相違する。な
お、例えば１つのメモリユニット３５には、データバス
信号線３７およびテスト用ダミービット線３１も含まれ
て、１つの構造単位を構成するものとみなすことができ
る。

【００２５】次に動作について説明する。図４は、トラ
ンジスタ３３のゲートに印加される信号φｗ１およびト
ランジスタ３４のゲートに印加される信号φｗ２の電圧
波形を示す図である。メモリテストを実施する際には、
スイッチ用トランジスタ２１をオンするとともに、各メ
モリユニットにおいて読み出し対象のアドレスを指定し
て、当該アドレスに係るワード線に対して“Ｈ”レベル
の電圧を印加する。対象となるワード線がアクティブと
なった後には、第１にメモリユニット３５についてワー
ド線のダブルアクセスに係るテストを実施するために、
トランジスタ３３のゲートに印加される信号φｗ１を
“Ｈ”レベルにすることでトランジスタ３３をオンにし
てメモリユニット３５のテスト用回路１１からの電流を
テスト用外部出力ポート１３に流して当該電流値の観測
を実施する。第２にメモリユニット３６についてワード
線のダブルアクセスに係るテストを実施するためには、
トランジスタ３４のゲートに印加される信号φｗ２を
“Ｈ”レベルにすることでトランジスタ３４をオンにし
てメモリユニット３６のテスト用回路１１からの電流を
テスト用外部出力ポート１３に流して当該電流値の観測
を実施する。

【００２６】テスト用外部出力ポート１３における電流
値の測定については、信号φｗ１および信号φｗ２を同
時に“Ｈ”レベルとならないように制御して、各メモリ
ユニットに係るワード線のダブルアクセスの検出を時分
割で実施する。なお、図３に示された実施の形態では、
説明を簡単にするために、２つのメモリユニットが設け
られているのみであるが、より多数のメモリユニットを
設けた場合でも、トランジスタ３３，３４と同様のスイ
ッチング用トランジスタを各メモリユニットに接続する
とともに、各トランジスタを時分割でアクティブにする
ことにより、１つのテスト用外部出力ポート１３を用い
て各メモリユニットに係るワード線のダブルアクセスを
検出することができる。

【００２７】以上のように、この実施の形態３によれ
ば、実施の形態１および実施の形態２によるのと同等の
効果が得られるとともに、各メモリユニットのテスト用
回路１１からそれぞれ延びる複数のテスト用ダミービッ
ト線３１，３２と、複数のテスト用ダミービット線が共
通に接続される単一のテスト用外部出力ポート１３と、
それぞれのテスト用ダミービット線上に設けられて当該
部位においてテスト用ダミービット線の導通と非導通と
を切り替えるスイッチとしてのＮチャネルトランジスタ
３３，３４とを備えるように構成したので、スイッチと
しての複数のＮチャネルトランジスタに対して印加する
信号について“Ｈ”レベルの信号部位が重畳しないよう
に制御することで、各メモリユニットのテスト用回路１
１から流れる電流の電流値を時分割に観測することがで
きるから、複数のメモリユニットに係るワード線のダブ
ルアクセスの検出を単一のテスト用外部出力ポートで実
施することができて、ポートの利用効率を向上すること
ができるという効果を奏する。

【００２８】なお、この実施の形態３では複数のテスト
用ダミービット線に対して単一の外部出力ポートが共通
に接続されている態様を示したが、本願発明はこのよう
な態様に限定されるものではなく、複数のダミービット
線に共通に接続される外部出力ポートを複数設ける構成
としてもよく、この場合でもメモリユニット数より少な
い数のテスト用外部出力ポートを用いてワード線のダブ
ルアクセスの検出を実施することができるから、ポート
の利用効率を向上することができるという効果を奏す
る。

【００２９】また、実施の形態１から実施の形態３で
は、メモリ回路１としてチャネルカットＲＯＭを用いた
態様を示したが、本願発明はこのような態様に限定され
るものではなく、他の形態のメモリ回路に対しても本願
発明を適用可能であることはいうまでもない。

【００３０】

【発明の効果】以上のように、この発明によれば、各ワ
ード線の終端部にそれぞれ制御端子が接続されて当該ワ
ード線が選択された際に導通状態となるスイッチ手段を
並列に接続することで構成されるテスト用回路と、並列
に配置されたそれぞれのスイッチ手段に共通に接続され
るテスト用ダミービット線と、テスト用ダミービット線
に接続されたテスト用ポートとを備えるように構成した
ので、ワード線のダブルアクセスが生じると、複数のワ
ード線が選択されてこれらのワード線に対応する複数の
スイッチ手段が導通状態となるので、テスト用ダミービ
ット線に流れる電流が正常動作時と比較すると増加し
て、テスト基準値より大きな電流をテスト用ポートで検
出することで、ワード線のダブルアクセスが生じている
ことを判定することができるから、複雑なテストプログ
ラム等を用いることなく短時間でワード線のダブルアク
セスを検出することができるという効果を奏する。ま
た、テスト対象がマスクＲＯＭを搭載した半導体集積回
路であっても、ワード線のダブルアクセスが生じれば、
必ずテスト用ポートに流れる電流が増加するので、マス
クＲＯＭを搭載した半導体集積回路についても確実にワ
ード線のダブルアクセスを検出することができるという
効果を奏する。

【００３１】この発明によれば、テスト用ダミービット
線上または複数のテスト用ダミービット線が接続される
共通線部分上に設けられて、個々のテスト用ダミービッ
ト線の本線とテスト用ポートとを電気的に接続または遮
断するメモリテスト用スイッチ手段を備えるように構成
したので、メモリテスト時以外においては、メモリテス
ト用スイッチ手段をオフすることでテスト用外部出力ポ
ートをダブルアクセス検出用のテスト用回路から遮断す
るとともに、テスト用出力ポートを適宜半導体集積回路
の他の回路部分に接続することで、テスト用ポートを通
常ポートとして使用することができるから、ポートを有
効利用することができるという効果を奏する。

【００３２】この発明によれば、複数のメモリユニット
と、それぞれのメモリユニットから延びるテスト用ダミ
ービット線上にそれぞれ設けられて当該テスト用ダミー
ビット線の導通と非導通とを切り替えるメモリユニット
切り替え用スイッチ手段と、複数のダミービット線にそ
れぞれ接続される１または複数のテスト用ポートとを備
えるように構成したので、同一のテスト用ポートに接続
される複数のメモリユニット切り替え用スイッチ手段に
対して印加する信号について当該スイッチ手段を導通状
態にする電圧レベルの信号部位が重畳しないように制御
することで、各メモリユニットのテスト用回路から流れ
る電流の電流値を時分割に観測することができるから、
複数のメモリユニットに係るワード線のダブルアクセス
の検出をメモリユニットより少ない数のテスト用ポート
で実施することができて、ポートの利用効率を向上する
ことができるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路の構成を示す回路図である。

【図２】 この発明の実施の形態２による半導体集積回
路の構成を示す回路図である。

【図３】 この発明の実施の形態３による半導体集積回
路の構成を示す回路図である。

【図４】 スイッチ用のトランジスタのゲートに印加さ
れる信号の電圧波形を示す図である。

【図５】 従来のメモリを実現する半導体集積回路の構
成を示す回路図である。

【符号の説明】

１ メモリ回路、２ ビット線、３ ビットセレクタ、
４ ワード線、５ ワードセレクタ、６ データ線、７
プリチャージ用電圧源、８ Ｎチャネルトランジス
タ、９ センスアンプ、１０，３７，３８ データバス
信号線、１１ テスト用回路、１２，３１，３２ テス
ト用ダミービット線、１３ テスト用外部出力ポート
（テスト用ポート）、２１ Ｎチャネルトランジスタ
（メモリテスト用スイッチ手段）、３３，３４ Ｎチャ
ネルトランジスタ（メモリユニット切り替え用スイッチ
手段）、３５，３６ メモリユニット。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 行方向および列方向にメモリセルを配置
   して構成されるメモリ回路と、前記メモリ回路内におい
   てそれぞれ列方向に配置されたメモリセルを接続して延
   びる複数のビット線と、複数の前記ビット線のなかから
   特定の１つの列に係るビット線を選択するビットセレク
   タと、前記メモリ回路内においてそれぞれ行方向に配置
   されたメモリセルを接続して延びる複数のワード線と、
   複数の前記ワード線のなかから特定の１つの行に係るワ
   ード線を選択するワードセレクタと、指定されたアドレ
   スに係るメモリセルに記憶された論理値に対応する電圧
   レベルの信号が出力されるデータバス信号線と、各ワー
   ド線の終端部にそれぞれ制御端子が接続されるスイッチ
   手段を並列に接続することで構成されるテスト用回路
   と、並列に配置されたそれぞれの前記スイッチ手段に共
   通に接続されるテスト用ダミービット線と、前記テスト
   用ダミービット線に接続されたテスト用ポートとを備え
   ることを特徴とする半導体集積回路。
2. 【請求項２】 テスト用ダミービット線上に設けられ
   て、テスト用ダミービット線の本線部分とテスト用ポー
   トとを電気的に接続または遮断するメモリテスト用スイ
   ッチ手段を備えることを特徴とする請求項１記載の半導
   体集積回路。
3. 【請求項３】 行方向および列方向にメモリセルを配置
   して構成されるメモリ回路と、前記メモリ回路内におい
   てそれぞれ列方向に配置されたメモリセルを接続して延
   びる複数のビット線と、複数の前記ビット線のなかから
   特定の１つの列に係るビット線を選択するビットセレク
   タと、前記メモリ回路内においてそれぞれ行方向に配置
   されたメモリセルを接続して延びる複数のワード線と、
   複数の前記ワード線のなかから特定の１つの行に係るワ
   ード線を選択するワードセレクタと、指定されたアドレ
   スに係るメモリセルに記憶された論理値に対応する電圧
   レベルの信号が出力されるデータバス信号線と、各ワー
   ド線の終端部にそれぞれ制御端子が接続されるスイッチ
   手段を並列に接続することで構成されるテスト用回路
   と、並列に配置されたそれぞれの前記スイッチ手段に共
   通に接続されるテスト用ダミービット線とを有してそれ
   ぞれ構成される複数のメモリユニットと、それぞれの前
   記メモリユニットから延びる前記テスト用ダミービット
   線上にそれぞれ設けられて当該テスト用ダミービット線
   の導通と非導通とを切り替えるメモリユニット切り替え
   用スイッチ手段と、複数の前記テスト用ダミービット線
   にそれぞれ接続される１または複数のテスト用ポートと
   を備えることを特徴とする半導体集積回路。
4. 【請求項４】 複数のテスト用ダミービット線が接続さ
   れる共通線部分上に設けられて、個々のテスト用ダミー
   ビット線とテスト用ポートとを電気的に接続または遮断
   するメモリテスト用スイッチ手段を備えることを特徴と
   する請求項３記載の半導体集積回路。