KR20060121523A - 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 공개한다. 이 장치는 외부로부터 인가되는 외부 클럭신호를 입력하여 정상 동작시에는 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작시에는 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1클럭신호 및 외부 클럭신호와 동일한 위상 및 외부 클럭신호의 주파수보다 높은 주파수를 가지는 제2클럭신호를 발생하는 클럭신호 발생회로, 정상 라이트 동작시에 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 메모리 셀 어레이로 출력하고, 테스트 라이트 동작시에는 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 메모리 셀 어레이로 출력하는 데이터 라이트 회로, 및 정상 및 테스트 리드 동작시에 제1클럭신호에 응답하여 메모리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 발생하고, 정상 리드 동작시에 제2클럭신호에 응답하여 소정 비트의 병렬 데이터를 직렬로 변환하여 제1데이터 레이트로 출력하고, 테스트 리드 동작시에 제2클럭신호에 응답하여 소정 비트의 병렬 데이터를 직렬로 변환하여 제2데이터 레이트로 출력하는 데이터 리드 회로로 구성되어 있다.

Description

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법{Semiconductor memory device and data write and read method thereof}
도1은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 직병렬 변환기의 실시예의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 직병렬 변환기의 실시예의 구성을 나타내는 것이다.
도4는 도2에 나타낸 테스트 패턴 데이터 발생기(44)의 실시예의 구성을 나타내는 것이다.
도5는 도1에 나타낸 클럭 발생회로의 실시예의 블록도이다.
도6은 도1에 나타낸 병직렬 변환기의 실시예의 구성을 나타내는 것이다.
도7은 도1에 나타낸 반도체 메모리 장치의 정상 동작시의 데이터 라이트 및 리드 동작을 설명하기 위한 타이밍도이다.
도8은 도1에 나타낸 반도체 메모리 장치의 테스트 동작시의 데이터 라이트 및 리드 동작을 설명하기 위한 타이밍도이다.
도9는 본 발명의 다른 실시예의 반도체 메모리 장치의 어드레스 입력버퍼의 실시예의 구성을 나타내는 블록도이다.
도10은 도9의 어드레스 입력버퍼가 적용된 본 발명의 반도체 메모리 장치의 정상 동작시의 동작을 설명하기 위한 타이밍도이다.
도11은 도9의 어드레스 입력버퍼가 적용된 본 발명의 반도체 메모리 장치의 테스트 동작시의 동작을 설명하기 위한 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고주파수로 동작하는 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법에 관한 것이다.
일반적으로, 1GHz이상의 주파수를 가진 클럭신호에 응답하여 동작을 수행하는 고주파수로 동작하는 반도체 메모리 장치를 테스트하기 위하여는 고가의 테스트 장치를 요구한다. 즉, 고가의 테스트 장치란 1GHz이상의 주파수를 가진 클럭신호를 발생할 수 있는 장치를 말한다. 그러나, 고가의 테스트 장비는 구입 비용이 많이 든다.
따라서, 기존의 1GHz미만의 주파수를 가진 클럭신호를 발생할 수 있는 테스트 장치를 이용하여 고주파수로 동작하는 반도체 메모리 장치를 테스트하는 것이 가능하다면 장치를 교체하지 않아도 될 것이다.
그러나, 기존의 테스트 장치는 고주파수의 클럭신호를 발생하는 것은 불가능하지만 반도체 메모리 장치로부터 고속으로 출력되는 데이터를 입력하는 것은 가능하다.
따라서, 반도체 메모리 장치 내부의 구성을 변경하게 되면 기존의 테스트 장 치를 이용하여 고주파수로 동작하는 반도체 메모리 장치를 테스트하는 것이 가능할 것이다.
본 발명의 목적은 기존의 테스트 장치에 의해서 테스트가 수행되더라도 정상 동작시와 동일한 속도로 데이터를 라이트 및 리드하는 것이 가능한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 데이터 라이트 및 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 데이터를 라이트 및 리드하는 메모리 셀 어레이, 외부로부터 인가되는 외부 클럭신호를 입력하여 정상 동작(정상 리드 및 라이트 동작 포함)시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작(테스트 리드 및 라이트 동작 포함)시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 상기 제1클럭신호 및 상기 외부 클럭신호와 동일한 위상 및 상기 외부 클럭신호의 주파수보다 높은 주파수를 가지는 상기 제2클럭신호를 발생하는 클럭신호 발생 수단, 상기 정상 라이트 동작시에 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 상기 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 상기 제1소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 상기 메모리 셀 어레이로 출력하는 데이터 라이트 수단, 및 정상 및 테스 트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 발생하고, 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 제1데이터 레이트로 출력하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 제2데이터 레이트로 출력하는 데이터 리드 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 정상 동작(정상 리드 및 라이트 동작 포함)시에 외부로부터 인가되는 외부 클럭신호의 상승 엣지에 응답하여 적어도 2회이상 연속적으로 인가되는 어드레스를 입력하여 버퍼하고, 테스트 동작(테스트 리드 및 라이트 동작 포함)시에 상기 외부 클럭신호의 상승 및 하강 엣지에 응답하여 적어도 2회이상 연속적으로 인가되는 어드레스를 입력하여 버퍼하는 어드레스 입력 수단, 상기 어드레스 응답하여 데이터를 라이트 및 리드하는 메모리 셀 어레이, 상기 외부 클럭신호를 입력하여 정상 동작시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 상기 제1클럭신호 및 상기 외부 클럭신호와 동일한 위상 및 상기 외부 클럭신호의 주파수보다 높은 주파수를 가지는 상기 제2클럭신호를 발생하는 클럭신호 발생 수단, 및 상기 정상 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 발생하고, 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬 로 변환하여 제1데이터 레이트로 출력하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 제2데이터 레이트로 출력하는 데이터 리드 수단을 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치는 상기 정상 동작시에 인가되는 상기 외부 클럭신호의 주파수가 상기 테스트 동작시에 인가되는 상기 외부 클럭신호의 주파수보다 높은 것을 특징으로 한다.
상기 제1 및 제2형태의 클럭신호 발생 수단은 상기 외부 클럭신호 및 상기 제1클럭신호의 위상 차를 검출하여 지연 클럭신호를 발생하는 지연 동기 루프, 상기 정상 동작시에 상기 지연 클럭신호를 상기 제1클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호를 소정 시간만큼 지연하여 상기 제1클럭신호로 발생하는 제1클럭신호 발생기, 및 상기 정상 동작시에 상기 지연 클럭신호를 상기 제2클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는 제2클럭신호 발생기를 구비하고, 상기 소정 시간은 상기 제2클럭신호 발생기가 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는데 소요되는 시간인 것을 특징으로 한다.
상기 제2형태의 반도체 메모리 장치의 상기 어드레스 입력 수단은 상기 정상 동작시에 상기 버퍼된 클럭신호의 상승 엣지에 응답하여 2회 직렬로 입력되는 어드레스를 버퍼하여 제1 및 제2어드레스를 발생하고, 상기 테스트 동작시에 상기 버퍼된 클럭신호의 상승 및 하강 엣지에 응답하여 2회 직렬로 입력되는 어드레스를 버 퍼하여 제1 및 제2어드레스를 발생하고, 상기 제1 및 제2어드레스를 이용하여 하나의 어드레스를 구성하는 것을 특징으로 하고, 상기 정상 및 테스트 동작시에 상기 버퍼된 클럭신호에 응답하여 상기 어드레스를 버퍼하여 제1어드레스를 발생하는 제1어드레스 입력버퍼, 상기 정상 동작시에 상기 버퍼된 클럭신호에 응답하여 상기 버퍼된 제1어드레스를 1클럭 사이클만큼 지연하여 제2어드레스를 발생하는 지연기, 및 상기 테스트 동작시에 상기 버퍼된 클럭신호의 반대 위상의 신호에 응답하여 상기 어드레스를 버퍼하여 상기 제2어드레스를 발생하는 제2어드레스 입력버퍼를 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치의 상기 데이터 리드 수단은 상기 정상 리드 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 제1소정 비트 수의 병렬 데이터를 입력하여 출력하는 데이터 리드 회로, 및 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 데이터 리드 회로로부터 출력되는 상기 제1소정 비트 수의 병렬 데이터를 직렬로 변환하여 상기 제1데이터 레이트로 출력하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 데이터 리드 회로로부터 출력되는 상기 제1소정 비트 수의 병렬 데이터를 직렬로 변환하여 상기 제2데이터 레이트로 출력하는 병직렬 변환기를 구비하는 것을 특징으로 한다.
그리고, 상기 제2형태의 반도체 메모리 장치는 상기 정상 라이트 동작시에 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 상기 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 상기 제1소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 상기 메모리 셀 어레이로 출력하는 제1형태의 데이터 라이트 수단을 더 구비하는 것을 특징으로 하거나, 상기 정상 라이트 동작시에 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 상기 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 상기 제1소정 비트 수보다 작은 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하고, 상기 제1소정 비트 수만큼 신장하여 상기 제1소정 비트 수의 병렬 데이터를 발생하고 상기 메모리 셀 어레이로 출력하는 제2형태의 데이터 라이트 수단을 더 구비하는 것을 특징으로 한다.
상기 제2형태의 데이터 라이트 수단은 상기 정상 라이트 동작시에 상기 제1클럭신호에 응답하여 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 상기 제1소정 비트 수의 병렬 데이터로 변환하고, 상기 테스트 라이트 동작시에 상기 제2클럭신호에 응답하여 상기 제1데이터 레이트로 인가되는 제1소정 비트 수보다 상기 제1데이터 레이트로 인가되는 상기 제1소정 비트 수보다 작은 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하고, 상기 제1소정 비트 수만큼 신장하여 상기 제1소정 비트 수의 병렬 데이터를 발생하는 직병렬 변환기, 및 상기 정상 라이트 및 상기 테스트 라이트 동작시에 상기 제1클럭신호에 응답하여 상기 직병렬 변환기로부터 출력되는 상기 제1소정 비트 수의 병렬 데이터를 입력하여 상기 메모리 셀 어레이로 라이트하는 데이터 라이트 회로를 구비하는 것을 특징으로 한다.
상기 제1데이터 레이트는 상기 제2데이터 레이트에 비해서 상기 외부 클럭신호의 1클럭 사이클내에 소정 배수의 데이터를 전송하는 것을 특징으로 하고, 상기 제1데이터 레이트는 더블 데이터 레이트이고, 상기 제2데이터 레이트는 쿼드 데이터 레이트인 것을 특징으로 한다.
또한, 상기 제1 및 제2형태의 반도체 메모리 장치는 모드 설정 동작시에 외부로부터 인가되는 코드 신호를 입력하여 상기 정상 동작과 상기 테스트 동작을 선택하는 선택신호 및 외부로부터/로 입출력되는 상기 소정 비트의 직렬 데이터의 비트 수를 설정하는 버스트 길이 신호를 발생하는 모드 설정 수단을 더 구비하고, 상기 정상 라이트 및 테스트 라이트 동작시에 상기 제2클럭신호에 응답하여 라이트 인에이블 클럭신호를 발생하고, 상기 정상 리드 및 테스트 리드 동작시에 상기 제2클럭신호 및 상기 버스트 길이 신호에 응답하여 상기 제1소정 비트 수의 직렬 데이터를 출력하기 위한 리드 인에이블 클럭신호를 발생하는 인에이블 클럭신호 발생기를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 라이트 및 리드 방법의 제1형태는 외부로부터 인가되는 외부 클럭신호를 입력하여 정상 동작(정상 리드 및 라이트 동작 포함)시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작(테스트 리드 및 라이트 동작 포함)시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 상기 제1클럭신호 및 상기 외부 클럭신호와 동일한 위상 및 상기 외부 클럭신호 의 주파수보다 높은 주파수를 가지는 상기 제2클럭신호를 발생하는 단계, 상기 정상 라이트 동작시에 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 상기 제1소정 비트 수의 병렬 데이터를 발생하고 상기 메모리 셀 어레이로 출력하는 데이터 라이트 단계, 및 상기 정상 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 메모리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 리드하고, 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 소정 비트의 직렬 데이터를 제1데이터 레이트로 출력하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 소정 비트의 직렬 데이터를 제2데이터 레이트로 출력하는 데이터 리드 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 라이트 및 리드 방법의 제2형태는 정상 동작(정상 리드 및 라이트 동작 포함)시에 외부로부터 인가되는 외부 클럭신호의 상승 엣지에 응답하여 적어도 2회이상 연속적으로 인가되는 어드레스를 입력하여 버퍼하고, 테스트 동작(테스트 리드 및 라이트 동작 포함)시에 상기 외부 클럭신호의 상승 및 하강 엣지에 응답하여 적어도 2회이상 연속적으로 인가되는 어드레스를 입력하여 버퍼하는 어드레스 입력 단계, 상기 외부 클럭신호를 입력하여 정상 동작시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 상기 제1클럭신호 및 상기 외부 클럭신호와 동일한 위상 및 상기 외부 클럭신호의 주파수보다 높은 주파수를 가지는 상기 제2클럭신호를 발생하는 클럭신호 발생 단계, 상기 정상 라이트 동작시에 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 상기 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 상기 제1소정 비트 수의 병렬 데이터를 발생하고 상기 메모리 셀 어레이로 출력하는 데이터 라이트 단계, 및 상기 정상 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 리드하고, 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 소정 비트의 직렬 데이터를 제1데이터 레이트로 발생하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 소정 비트의 직렬 데이터를 제2데이터 레이트로 발생하는 데이터 리드 수단을 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치의 데이터 라이트 및 리드 방법은 상기 정상 동작시에 인가되는 외부 클럭신호의 주파수가 상기 테스트 동작시에 인가되는 상기 외부 클럭신호의 주파수보다 높은 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치의 데이터 라이트 및 리드 방법의 상기 클럭신호 발생 단계는 상기 외부 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 단계, 상기 외부 클럭신호 및 상기 제1클럭신호의 위상 차를 검출하여 지연 클럭신호를 발생하는 단계, 상기 정상 동작시에 상기 지연 클럭신호를 상기 제1클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호를 소정 시간만큼 지연하여 상기 제1클럭신호로 발생하는 제1클럭신호 발생단계, 및 상기 정상 동작시에 상기 지연 클럭신호를 상기 제2클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는 제2클럭신호 발생단계를 구비하고, 상기 소정 시간은 상기 제2클럭신호 발생단계에서 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는데 소요되는 시간인 것을 특징으로 한다.
상기 어드레스 입력 단계는 상기 정상 동작시에 상기 버퍼된 클럭신호의 상승 엣지에 응답하여 2회 직렬로 입력되는 어드레스를 버퍼하여 제1 및 제2어드레스를 발생하고, 상기 테스트 동작시에 상기 버퍼된 클럭신호의 상승 및 하강 엣지에 응답하여 2회 직렬로 입력되는 어드레스를 버퍼하여 제1 및 제2어드레스를 발생하고, 상기 제1 및 제2어드레스를 이용하여 하나의 어드레스를 구성하는 것을 특징으로 하고, 상기 어드레스 입력 단계는 상기 정상 및 테스트 동작시에 상기 버퍼된 클럭신호에 응답하여 상기 어드레스를 버퍼하여 제1어드레스를 발생하는 제1어드레스 발생단계, 상기 정상 동작시에 상기 버퍼된 클럭신호에 응답하여 상기 버퍼된 제1어드레스를 1클럭 사이클만큼 지연하여 제2어드레스를 발생하는 지연 단계, 및 상기 테스트 동작시에 상기 버퍼된 클럭신호의 반대 위상의 신호에 응답하여 상기 어드레스를 버퍼하여 상기 제2어드레스를 발생하는 제2어드레스 발생단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(100), 어드레스 입력버퍼(10), 명령어 디코더(12), 모드 설정 회로(14), 클럭버퍼(16), 클럭 발생기(18), 로우 어드레스 디코더(20), 컬럼 어드레스 디코더(22), 데이터 라이트 회로(24), 직병렬 변환기(26), 데이터 리드 회로(28), 병직렬 변환기(30), 및 인에이블 클럭신호 발생기(32)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
어드레스 입력버퍼(10)는 액티브 동작시에 액티브 신호(ACT) 및 버퍼된 클럭신호(PCLK)에 응답하여 어드레스(ADD)를 입력하고 버퍼하여 로우 어드레스(ra)를 발생하고, 라이트 또는 리드 동작시에 라이트 또는 리드 신호(WE, RD) 및 버퍼된 클럭신호(PCLK)에 응답하여 어드레스(ADD)를 입력하고 버퍼하여 컬럼 어드레스(ca)를 발생한다. 명령어 디코더(12)는 명령 신호(CMD)를 버퍼된 클럭신호(PCLK)에 응답하여 디코딩하여 모드 설정 신호(MRS), 액티브 신호(ACT), 라이트 신호(WE), 및 리드 신호(RD)를 발생한다. 모드 설정 회로(14)는 모드 설정 동작시에 모드 설정 신호(MRS)에 응답하여 어드레스(ADD)가 인가되는 단자를 통하여 인가되는 코드 신호를 입력하여 선택신호(SEL), 캐스 레이턴시 신호(CL), 및 버스트 길이 신호(BL) 를 설정한다. 클럭버퍼(16)는 클럭신호(CLK)를 버퍼하여 버퍼된 클럭신호(PCLK)를 발생한다. 클럭 발생기(18)는 선택신호(SEL)에 응답하여 클럭신호들(CLK1, CLK2)을 발생한다. 즉, 정상 동작시에는 클럭신호(CLK)와 동일한 위상 및 주파수를 가지는 클럭신호들(CLK1, CLK2)을 발생하고, 테스트 동작시에는 클럭신호(CLK)와 동일한 위상 및 주파수를 가지는 클럭신호(CLK1)와 클럭신호(CLK)와 동일한 위상을 가지며 클럭신호(CLK)의 2배의 주파수를 가지는 클럭신호(CLK2)를 발생한다. 로우 어드레스 디코더(20)는 버퍼된 로우 어드레스(ra)를 디코딩하여 n개의 워드 선택신호들(WL1 ~ n)중의 하나의 신호를 활성화한다. 컬럼 어드레스 디코더(22)는 버퍼된 컬럼 어드레스(ca)를 디코딩하여 m개의 컬럼 선택신호들(CSL1 ~ m)중의 하나를 활성화한다. 직병렬 변환기(26)는 선택신호(SEL)에 응답하여 정상 동작시에는 클럭신호(CLK1) 및 라이트 인에이블 클럭신호(WCLK)에 응답하여 직렬 데이터(DI)를 병렬로 변환하여 버스트 길이에 해당하는 비트 수(k)를 가진 병렬 데이터(di)를 발생하고, 테스트 동작시에는 클럭신호(CLK1) 및 라이트 인에이블 클럭신호(WCLK)에 응답하여 직렬 데이터(DI)를 병렬로 변환하고 비트 수를 신장하여 버스트 길이에 해당하는 비트 수(k)를 가진 병렬 데이터를 발생한다. 이때 발생되는 테스트 패턴 데이터는 만일 정상 동작시에 입력되는 직렬 데이터의 비트 수(k)가 테스트 동작시에 입력되는 직렬 데이터의 비트 수(k/2)의 2배라면 테스트 동작시에 발생되는 병렬 데이터(di)는 k/2비트의 직렬 데이터(DI)를 2배로 신장한 k비트의 병렬 데이터가 된다. 데이터 라이트 회로(24)는 클럭신호(CLK1)에 응답하여 k비트의 병렬 데이터(di)를 입력하여 k비트의 병렬 라이트 데이터(I)를 발생한다. 데이터 리드 회로(28)는 메 모리 셀 어레이(100)로부터 출력되는 k비트의 병렬 리드 데이터(O)를 입력하여 k비트의 병렬 데이터(do)를 발생한다. 병직렬 변환기(30)는 정상 동작시 및 테스트 동작시에 리드 인에이블 클럭신호(RCLK)에 응답하여 k비트의 병렬 데이터(do)를 직렬로 변환하여 직렬 데이터(DO)를 발생한다. 인에이블 클럭신호 발생기(32)는 라이트 동작시에 라이트 신호(WE) 및 클럭신호(CLK2)에 응답하여 라이트 인에이블 클럭신호(WCLK)를 발생하고, 리드 동작시에 리드 신호(RD), 캐스 레이턴시 신호(CL), 버스트 길이 신호(BL), 및 클럭신호(CLK2)에 응답하여 리드 인에이블 클럭신호(RCLK)를 발생한다.
즉, 만일 도1에 나타낸 본 발명의 반도체 메모리 장치가 정상 동작시에 외부로부터 인가되는 클럭신호(CLK)와 동일한 위상과 주파수를 가지는 클럭신호들(CLK1, CLK2)에 응답하여 더블 데이터 레이트로 데이터를 라이트 및 리드한다면, 테스트 라이트 동작시에는 외부로부터 인가되는 클럭신호(CLK)와 동일한 위상을 가지는 클럭신호(CLK1)에 응답하여 더블 데이터 레이트로 데이터를 입력하고, 이 데이터를 신장하여 정상 라이트 동작시와 동일한 시간에 동일한 비트 수의 데이터를 라이트한다. 또한, 테스트 리드 동작시에는 외부로부터 인가되는 클럭신호(CLK)와 동일한 위상을 가지며 2배 또는 4배의 주파수를 가지는 클럭신호(CLK2)를 발생하고, 클럭신호(CLK2)에 응답하여 쿼드 데이터 레이트 또는 옥타드 데이터 레이트로 데이터를 리드한다. 여기에서, 더블 데이터 레이트는 클럭신호(CLK)의 1클럭 사이클내에 2비트의 데이터를 직렬로 전송하는 것을 말하고, 쿼드 데이터 레이트는 4비트의 데이터를 직렬로 전송하는 것을 말하고, 옥타드 데이터 레이트는 8비트의 데 이터를 직렬로 전송하는 것을 말한다.
결과적으로, 본 발명의 반도체 메모리 장치는 테스트 라이트 동작시에는 정상 라이트 동작시와 동일한 데이터 레이트로 정상 라이트 동작시보다 작은 비트 수의 데이터를 입력하여 정상 라이트 동작시와 동일한 시간에 동일한 비트 수의 데이터를 라이트하고, 테스트 리드 동작시에는 정상 동작시의 데이터 레이트에 비해서 높은 데이터 레이트로 데이터를 리드함으로써 동일한 시간에 동일한 비트 수의 데이터를 리드한다.
도2는 도1에 나타낸 직병렬 변환기의 실시예의 구성을 나타내는 블록도로서, 직병렬 변환회로(40), 선택기(42), 테스트 패턴 데이터 발생기(44), 및 지연기(46)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
직병렬 변환회로(40)는 클럭신호(CLK1) 및 라이트 인에이블 클럭신호(WCLK)에 응답하여 직렬 데이터(Di)를 k비트의 병렬 데이터로 변환한다. 선택기(42)는 선택신호(SEL)에 응답하여 정상 동작시에는 k비트의 병렬 데이터를 지연기(46)로 출력하고, 테스트 동작시에는 k/2비트의 병렬 데이터를 테스트 패턴 데이터 발생기(44)로 출력한다. 테스트 패턴 데이터 발생기(44)는 k/2비트의 병렬 데이터를 입력하여 2배로 신장하여 k비트의 병렬 데이터(di)를 발생한다. 지연기(46)는 k비트의 병렬 데이터를 지연하여 k비트의 병렬 데이터(di)를 발생한다. 지연기(46)의 지연시간은 k/2비트의 병렬 데이터가 테스트 패턴 데이터 발생기(44)를 통과하는데 걸리는 시간과 동일한 시간을 가진다.
도2의 실시예의 직병렬 변환기는 테스트 동작시에 k/2비트의 직렬 데이터가 입력되고, k/2비트의 직렬 데이터를 병렬로 변환하고 신장하여 k비트의 병렬 데이터를 발생한다. 그러나, 경우에 따라서는 k/4, 또는 k/8비트의 직렬 데이터가 입력될 수도 있으며, 이 경우에는 테스트 패턴 데이터 발생기(44)가 각각 k/4, k/8비트의 직렬 데이터를 4배, 8배로 신장하여 발생하도록 구성되면 된다.
도3은 도2에 나타낸 직병렬 변환회로의 실시예의 구성을 나타내는 것으로, D플립플롭들(DF1 ~ DF9) 및 스위치들(SW1 ~ SW8)로 구성되어 있다.
도3에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
D플립플롭들(DF1, DF3, DF5, DF7, DF9) 각각은 클럭신호(CLK1)의 상승 천이에 응답하여 데이터(DI) 및 전단의 D플립플롭들(DF2, DF4, DF6, DF8)의 출력 신호를 각각 입력하여 출력한다. D플립플롭들(DF2, DF4, DF6, DF8) 각각은 클럭신호(CLK1)의 하강 천이에 응답하여 전단의 D플립플롭들(DF1, DF3)의 출력 신호들, 데이터(Di), 및 D플립플롭(DF7)의 출력신호를 각각 입력하여 출력한다. 스위치들(SW1 ~ SW4)은 정상 라이트 동작시에는 선택신호(SEL) 및 라이트 인에이블 클럭신호(WCLK)에 응답하여 온되어 D플립플롭들(DF5, DF9, DF4, DF8)의 출력신호들을 4비트의 병렬 데이터(di1 ~ di4)로 출력하고, 테스트 라이트 동작시에는 선택신호(SEL)에 응답하여 오프되어 4비트의 병렬 데이터(di1 ~ di4)를 발생하지 않는다. 스위치들(SW5 ~ SW8)은 라이트 인에이블 클럭신호(WCLK)에 응답하여 D플립플롭들(DF3, DF7, DF2, DF6)의 출력신호들을 4비트의 병렬 데이터(di5 ~ di8)로 출력한다.
따라서, 만일 정상 동작시에 DI1 내지 DI8의 데이터(Di)가 직렬로 연속적으 로 도3의 직병렬 변환회로로 입력된다고 가정하면, 클럭신호(CLK1)에 응답하여 D플립플롭(DF5)에 DI8이, D플립플립(DF9)에 DI7이, D플립플롭(DF4)에 DI6이, D플립플롭(DF8)에 DI5가, D플립플롭(DF3)에 DI4가, D플립플롭(DF7)에 DI3가, D플립플롭(DF2)에 DI2가, D플립플롭(DF1)에 DI1이 저장되고 출력된다. 스위치들(SW1 ~ SW8)은 선택신호(SEL) 및 라이트 인에이블 클럭신호(WCLK)에 응답하여 온되어 정상 라이트 동작시에는 8비트의 병렬 데이터(di1 ~ di8)를 발생하고, 테스트 라이트 동작시에는 4비트의 병렬 데이터(di5 ~ di8)를 발생한다.
도3의 직병렬 변환회로는 정상 라이트 동작시에는 8비트의 직렬 데이터(DI)를 입력하여 8비트의 병렬 데이터(di1 ~ di8)를 발생하고, 테스트 라이트 동작시에는 4비트의 직렬 데이터(Di)를 입력하여 4비트의 병렬 데이터(di5 ~ di8)를 발생한다.
도4는 도2에 나타낸 테스트 패턴 데이터 발생기(44)의 실시예의 구성을 나타내는 것으로, 인버터들(INV1 ~ INV4)로 구성되어 있다.
도4에 나타낸 구성의 기능을 설명하면 다음과 같다.
인버터들(INV1 ~ INV4) 각각은 4비트의 병렬 데이터(di5 ~ di8)를 각각 반전하여 4비트의 병렬 데이터(di1 ~ di4)를 발생한다.
즉, 도4에 나타낸 테스트 패턴 데이터 발생기(44)는 4비트의 병렬 데이터(di5 ~ di8)를 반전하여 4비트의 병렬 데이터(di1 ~ di4)를 발생함으로써 총 8비트의 병렬 데이터(di1 ~ di8)를 발생한다.
도시하지는 않았지만, 테스트 패턴 데이터 발생기(44)는 인버터들(INV1 ~ INV4)을 제거하고, 4비트의 병렬 데이터(di5 ~ di8)를 4비트의 병렬 데이터(di1 ~ di4)로 그대로 발생하여도 상관없다.
도5는 도1에 나타낸 클럭 발생기의 실시예의 블록도로서, 지연 동기 루프(50), 선택기들(52, 56), 지연기(54), 및 체배기(58)로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
지연 동기 루프(50)는 외부로부터 인가되는 클럭신호(CLK)와 클럭신호(CLK1)의 위상 차를 비교하여 클럭신호(CLK)에 동기된 지연 동기 신호(DCLK)를 발생한다. 선택기(52)는 선택신호(SEL)에 응답하여 정상 동작시에는 지연 동기 신호(DCLK)를 그대로 클럭신호(CLK1)로 발생하고, 테스트 동작시에는 지연 동기 신호(DCLK)를 지연기(54)로 출력한다. 지연기(54)는 선택기(52)로부터 출력되는 지연 동기 신호(DCLK)를 소정 시간 지연하여 클럭신호(CLK1)로 발생한다. 선택기(56)는 선택신호(SEL)에 응답하여 정상 동작시에는 지연 동기 신호(DCLK)를 그대로 클럭신호(CLK2)로 발생하거나, 테스트 동작시에는 지연 동기 신호(DCLK)를 체배기(58)로 출력한다. 체배기(58)는 선택기(56)로부터 출력되는 지연 동기 신호(DCLK)의 주파수를 체배하여 클럭신호(CLK2)를 발생한다. 따라서, 클럭신호(CLK2)의 주파수는 클럭신호(CLK1)의 주파수의 2배가 된다. 그리고, 지연기(52)의 지연 시간은 지연 동기 신호(DCLK)가 체배기(54)를 통과하는데 걸리는 시간과 동일한 시간이다.
도6은 도1에 나타낸 병직렬 변환기의 실시예의 구성을 나타내는 것으로, 인버터들(INV5, INV6)로 구성된 래치들(LA1 ~ LA8), 및 스위치들(SW9 ~ SW16)로 구성되어 있다.
도6에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
래치들(LA1 ~ LA8)은 8비트의 병렬 데이터(do1 ~ do8)를 각각 래치한다. 스위치들(SW9 ~ SW16) 각각은 순차적으로 발생되는 리드 인에이블 클럭신호들(RCLK1 ~ RCLK8)에 응답하여 래치들(LA1 ~ LA8)에 래치된 데이터를 순차적으로 데이터(DO)로 발생한다.
즉, 도6에 나타낸 병직렬 변환기는 래치들(LA1 ~ LA8)에 의해서 8비트의 병렬 데이터(do1 ~ do8)를 래치하고, 리드 인에이블 클럭신호들(RCLK1 ~ RCLK8)에 응답하여 8비트의 병렬 데이터(do1 ~ do8)를 직렬로 변환하여 데이터(DO)를 발생한다.
도7은 도1에 나타낸 반도체 메모리 장치의 정상 동작시의 데이터 라이트 및 리드 동작을 설명하기 위한 타이밍도로서, 모드 설정 동작시에 모드 설정 회로(14)로 선택신호(SEL)를 로우레벨로 설정하고, 버스트 길이를 8로 설정하기 위한 코드 신호가 인가되어 선택신호(SEL)가 로우레벨로 설정되고, 버스트 길이 신호(BL)가 8로 설정된 경우의 동작을 나타내는 것이다. 그리고, 캐스 레이턴시 신호(CL)에 대응하는 캐스 레이턴시는 고려하지 않고 나타낸 것이다.
먼저, 클럭 버퍼(16)는 외부로부터 인가되는 클럭신호(CLK)를 버퍼하여 버퍼된 클럭신호(PCLK)를 발생하고, 클럭 발생기(18)는 로우레벨의 선택신호(SEL)에 응답하여 클럭신호(CLK)와 동일한 위상 및 주파수를 가진 클럭신호들(CLK1, CLK2)을 발생한다.
외부로부터 액티브 명령(ACT)과 함께 로우 어드레스(RA1)가 인가되면, 명령 어 디코더(12)는 내부적으로 액티브 명령(ACT)을 발생하고, 어드레스 입력버퍼(10)는 버퍼된 클럭신호(PCLK)에 응답하여 로우 어드레스(RA1)를 버퍼하여 버퍼된 로우 어드레스(ra1)를 발생한다. 로우 어드레스 디코더(20)는 버퍼된 로우 어드레스(ra1)를 디코딩하여 워드 라인 선택신호들(WL1 ~ n)을 발생하고, 이에 따라 워드 라인 선택신호들(WL1 ~ n)중의 하나의 선택신호가 활성화된다. 이 후, 외부로부터 라이트 명령(WE)과 함께 컬럼 어드레스(CA1)가 인가되면, 명령어 디코더(12)는 라이트 명령(WE)을 발생하고, 어드레스 입력버퍼(10)는 버퍼된 클럭신호(PCLK)에 응답하여 컬럼 어드레스(CA1)를 버퍼하여 버퍼된 컬럼 어드레스(ca1)를 발생한다. 컬럼 어드레스 디코더(22)는 버퍼된 컬럼 어드레스(ca1)를 디코딩하여 컬럼 선택신호들(CSL1 ~ m)을 발생하고, 이에 따라 컬럼 선택신호들(CSL1 ~ m)중의 하나의 컬럼 선택신호가 활성화된다. 인에이블 클럭신호 발생기(32)는 클럭신호(CLK2) 및 라이트 명령(WE)에 응답하여 유효 데이터 펄스폭을 가진 라이트 인에이블 클럭신호(WCLK)를 발생한다. 직병렬 변환기(26)는 클럭신호(CLK2), 로우레벨의 선택신호(SEL), 및 라이트 클럭신호(WCLK)에 응답하여 직렬로 입력되는 8비트의 데이터(DI1 ~ 8)를 병렬로 변환하여 8비트의 병렬 데이터(di1 ~ 8)를 발생한다. 데이터 라이트 회로(24)는 클럭신호(CLK1)에 응답하여 8비트의 병렬 데이터(di1 ~ 8)를 입력하여 데이터(I)를 발생하고, 이 데이터(I)는 메모리 셀 어레이(100)의 선택된 메모리 셀들로 라이트된다. 이와같은 방법으로 메모리 셀 어레이(100)에 데이터가 라이트된다.
이 후, 외부로부터 액티브 명령(ACT)과 함께 로우 어드레스(RA1)가 인가되 면, 상술한 액티브 명령(ACT)이 인가될 때와 동일한 방법으로 동작을 수행하여 워드 라인 선택신호들(WL1 ~ n)중의 하나의 선택신호가 활성화된다. 외부로부터 리드 명령(RD)과 함께 컬럼 어드레스(CA1)가 인가되면, 명령어 디코더(12)는 리드 명령(RD)을 발생하고, 어드레스 입력버퍼(10)는 버퍼된 클럭신호(PCLK)에 응답하여 컬럼 어드레스(CA1)를 버퍼하여 버퍼된 컬럼 어드레스(ca1)를 발생한다. 컬럼 어드레스 디코더(22)는 버퍼된 컬럼 어드레스(ca1)를 디코딩하여 컬럼 선택신호들(CSL1 ~ m)을 발생하고, 이에 따라 컬럼 선택신호들(CSL1 ~ m)중의 하나의 컬럼 선택신호가 활성화된다. 인에이블 클럭신호 발생기(32)는 클럭신호(CLK2), 리드 명령(RD), 버스트 길이 신호(BL), 및 캐스 레이턴시 신호(CL)에 응답하여 유효 데이터 펄스폭을 가진 리드 클럭신호들(RCLK1 ~ 8)을 발생한다. 데이터 리드 회로(28)는 클럭신호(CLK1)에 응답하여 메모리 셀 어레이(100)로부터 출력되는 8비트의 병렬 데이터(O)를 입력하여 데이터(do)를 발생한다. 병직렬 변환기(30)는 리드 클럭신호들(RCLK1 ~ RCLK8)에 응답하여 8비트의 병렬 데이터(do1 ~ 8)를 직렬로 변환하여 8비트의 직렬 데이터(DO)를 발생한다. 이와같은 방법으로 리드 동작이 수행된다. 도8은 도1에 나타낸 반도체 메모리 장치의 테스트 동작시의 데이터 라이트 및 리드 동작을 설명하기 위한 타이밍도로서, 모드 설정 동작시에 모드 설정 회로(14)로 선택신호(SEL)를 하이레벨로 설정하고, 버스트 길이를 8로 설정하기 위한 코드 신호가 인가되어 선택신호(SEL)가 하이레벨로 설정되고, 버스트 길이 신호(BL)가 8로 설정된 경우의 동작을 나타내는 것이다. 그리고, 캐스 레이턴시 신호(CL)에 대응하는 캐스 레이턴시는 고려하지 않고 나타낸 것이다.
먼저, 클럭 버퍼(16)는 외부로부터 인가되는 클럭신호(CLK)를 버퍼하여 버퍼된 클럭신호(PCLK)를 발생하고, 클럭 발생기(18)는 하이레벨의 선택신호(SEL)에 응답하여 클럭신호(CLK)와 동일한 위상 및 주파수를 가진 클럭신호(CLK1) 및 클럭신호(CLK)와 동일한 위상 및 2배의 주파수를 가진 클럭신호(CLK2)를 발생한다.
외부로부터 액티브 명령(ACT)과 함께 로우 어드레스(RA1)가 인가되면 상술한 액티브 명령(ACT)이 인가될 때와 동일한 방법으로 동작을 수행하여 워드 라인 선택신호들(WL1 ~ n)중의 하나의 선택신호가 활성화된다. 이 후, 외부로부터 라이트 명령(WE)과 함께 컬럼 어드레스(CA1)가 인가되면 상술한 라이트 명령(WE)이 인가될 때와 동일한 방법으로 동작을 수행하여 컬럼 선택신호들(CSL1 ~ m)중의 하나의 컬럼 선택신호가 활성화된다. 인에이블 클럭신호 발생기(32)는 클럭신호(CLK2) 및 라이트 명령(WE)에 응답하여 유효 데이터 펄스폭을 가진 라이트 클럭신호(WCLK)를 발생한다. 직병렬 변환기(26)는 클럭신호(CLK2), 로우레벨의 선택신호(SEL), 및 라이트 클럭신호(WCLK)에 응답하여 직렬로 입력되는 4비트의 데이터(DI)를 병렬로 변환하고 신장하여 8비트의 병렬 데이터(di1 ~ 8)를 발생한다. 데이터 라이트 회로(24)는 클럭신호(CLK1)에 응답하여 8비트의 병렬 데이터(di1 ~ 8)를 입력하여 데이터(I)를 발생하고, 이 데이터(I)는 메모리 셀 어레이(100)의 선택된 메모리 셀들로 라이트된다. 이와같은 방법으로 메모리 셀 어레이(100)에 데이터가 라이트된다. 테스트 동작시에 외부로부터 인가되는 클럭신호(CLK)의 주파수가 정상 동작시의 1/2의 주파수를 가지므로 클럭신호(CLK)에 응답하여 8비트의 데이터가 입력되면 테스트 데이터 라이트 시간이 2배가 되게 된다. 그래서, 테스트 동작시에 정상 동작시 와 동일한 시간에 동일한 비트 수의 데이터를 라이트하기 위하여 외부로부터 4비트의 직렬 데이터가 인가되면 클럭신호(CLK2)에 응답하여 8비트의 병렬 데이터를 발생한다.
이 후, 외부로부터 액티브 명령(ACT)과 함께 로우 어드레스(RA1)가 인가되면, 상술한 액티브 명령(ACT)이 인가될 때와 동일한 방법으로 동작을 수행하여 워드 라인 선택신호들(WL1 ~ n)중의 하나의 선택신호가 활성화된다. 이 후, 외부로부터 리드 명령(RD)과 함께 컬럼 어드레스(CA1)가 인가되면, 상술한 리드 명령(RD)이 인가될 때와 동일한 방법으로 동작을 수행하여 컬럼 선택신호들(CSL1 ~ m)중의 하나의 컬럼 선택신호가 활성화된다. 인에이블 클럭신호 발생기(32)는 클럭신호(CLK2), 리드 명령(RD), 버스트 길이 신호(BL), 및 캐스 레이턴시 신호(CL)에 응답하여 유효 데이터 펄스폭을 가진 리드 클럭신호들(RCLK1 ~ 8)을 발생한다. 데이터 리드 회로(28)는 클럭신호(CLK1)에 응답하여 메모리 셀 어레이(100)로부터 출력되는 8비트의 병렬 데이터(O)를 입력하여 데이터(do1 ~ 8)를 발생한다. 병직렬 변환기(30)는 리드 클럭신호들(RCLK1 ~ 8)에 응답하여 8비트의 병렬 데이터(do1 ~ 8)를 직렬로 변환하여 8비트의 직렬 데이터(DO)를 발생한다. 이와같은 방법으로 리드 동작이 수행된다. 테스트 동작시에 클럭신호(CLK1)의 2배의 주파수를 가진 클럭신호(CLK2)에 응답하여 8비트의 병렬 데이터를 직렬로 변환하여 출력 데이터(DO)를 발생한다.
따라서, 테스트 동작시에 테스트 장치로부터 정상 동작시의 외부로부터 인가되는 클럭신호의 주파수보다 낮은 주파수의 클럭신호가 인가되더라도 반도체 메모 리 장치가 더블 데이터 레이트로 인가되는 데이터를 쿼드 데이터 레이트로 변환하여 데이터를 라이트하고, 쿼드 데이터 레이트로 데이터를 리드하는 것이 가능하다. 따라서, 저주파수의 클럭신호를 발생하는 테스트 장치에 의해서 고주파수의 클럭신호에 의해서 동작하는 반도체 메모리 장치를 테스트 시간을 증가하지 않으면서 테스트하는 것이 가능하다.
상술한 실시예에서는 반도체 메모리 장치가 패턴 데이터 발생기를 내장하여 외부로부터 인가되는 데이터를 신장하여 메모리 셀 어레이로 라이트하는 것을 설명하였으나, 패턴 데이터 발생기를 구비하지 않고 외부로부터 인가되는 데이터를 그대로 메모리 셀 어레이로 라이트하더라도 상관없다. 물론, 이 경우에는 테스트 동작시에 메모리 셀 어레이내의 메모리 셀들로 데이터를 라이트하는 시간이 길어지게 된다는 단점이 있다.
상술한 실시예에서는 어드레스 입력 버퍼가 버퍼된 클럭신호(PCLK)에 응답하여 어드레스(ADD)를 한번에 입력하는 반도체 메모리 장치를 설명하였으나, 어드레스(ADD)를 한번에 입력하는 것이 아니라 어드레스(ADD)를 두 번에 나누어서 입력하는, 즉, 더블 펌핑 어드레스(double pumped address) 방식의 반도체 메모리 장치의 경우에는 어드레스 입력버퍼의 구성이 달라져야 한다.
도9는 본 발명의 다른 실시예의 반도체 메모리 장치의 어드레스 입력버퍼의 실시예의 구성을 나타내는 블록도로서, 어드레스 입력버퍼들(60, 64), 인버터(INV), 지연기(62), 래치(66), 및 선택기(68)로 구성되어 있다.
도9의 어드레스 입력버퍼는 어드레스(ADD)를 두 번에 나누어서 입력하는 반 도체 메모리 장치에 적용을 위한 구성이다.
도9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다. 어드레스 입력버퍼(60)는 버퍼된 클럭신호(PCLK)의 상승 엣지에 응답하여 외부로부터 인가되는 어드레스(ADD)를 버퍼하여 어드레스(add1)를 발생한다. 지연기(62)는 선택신호(SEL)에 응답하여 인에이블되고 버퍼된 클럭신호(PCLK)의 상승 엣지에 응답하여 어드레스(add1)를 지연하여 어드레스(add0)를 발생한다. 즉, 지연기(62)는 버퍼된 어드레스(add1)를 1클럭 사이클만큼 지연하여 어드레스(add0)를 발생한다. 어드레스 입력버퍼(64)는 선택신호(SEL)에 응답하여 인에이블되고 버퍼된 클럭신호(PCLK)의 하강 엣지에 응답하여 어드레스(ADD)를 버퍼하여 어드레스(add0)를 발생한다. 래치(66)는 정상 동작시에는 어드레스 입력버퍼(60) 및 지연기(62)로부터 출력되는 어드레스(add1, add0)를 래치하고, 테스트 동작시에는 어드레스 입력 버퍼들(60, 64)로부터 출력되는 어드레스(add1, add0)를 래치한다. 선택기(68)는 액티브 신호(ACT)에 응답하여 래치(66)에 래치된 어드레스를 로우 어드레스(ra)로 발생하고, 라이트 또는 리드 신호(WE, RD)에 응답하여 래치(66)에 래치된 어드레스를 컬럼 어드레스(ca)로 발생한다.
만일 어드레스(ADD)가 10비트의 어드레스(ADD10 ~ 1) 구성되고 하위 비트의 어드레스(ADD5 ~ 1)와 상위 비트의 어드레스(ADD10 ~ 6)가 순차적으로 입력되는 경우에, 어드레스 입력버퍼(60) 및 지연기(62)는 정상 동작시에 버퍼된 클럭신호(PCLK)의 상승 엣지에 응답하여 상위 비트의 어드레스(ADD10 ~ 6)와 하위 비트의 어드레스(ADD5 ~ 1)를 각각 어드레스(add1, add0)로 발생한다. 그리고, 어드레스 입력버퍼들(60, 64)은 테스트 동작시에 버퍼된 클럭신호(PCLK)의 상승 엣지 및 하강 엣지에 응답하여 상위 비트의 어드레스(ADD10 ~ 6)와 하위 비트의 어드레스(ADD5 ~ 1)를 각각 어드레스(add1, add0)로 발생한다.
도9에 나타낸 어드레스 입력버퍼는 외부로부터 입력되는 어드레스(ADD)의 상위 비트와 하위 비트가 나뉘어져 두 번에 걸쳐서 입력되고, 정상 동작시에는 어드레스(ADD)가 클럭신호(PCLK)의 상승 엣지에 응답하여 입력되고, 테스트 동작시에는 어드레스(ADD)가 클럭신호(PCLK)의 상승 및 하강 엣지에 응답하여 입력된다. 따라서, 테스트 동작시에 클럭신호(PCLK)의 주파수가 정상 동작시의 클럭신호(PCLK)의 주파수의 1/2이 되더라도 동일한 시간에 어드레스(ADD)가 반도체 메모리 장치로 입력될 수 있게 된다.
도10은 도9의 어드레스 입력버퍼가 적용된 본 발명의 반도체 메모리 장치의 정상 동작시의 동작을 설명하기 위한 타이밍도로서, 어드레스(ADD), 로우 어드레스(ra) 및 컬럼 어드레스(ca)의 타이밍을 제외하고는 도7의 타이밍도와 모두 동일하다. 그래서, 여기에서는 어드레스(ADD, ra, ca)의 타이밍에 관하여만 설명하기로 한다.
클럭신호(CLK)의 상승 엣지에 응답하여 액티브 명령(ACT) 및 하위 비트의 어드레스(RA10)가 입력된다. 도9의 어드레스 입력버퍼(60)는 버퍼된 클럭신호(PCLK)에 응답하여 하위 비트의 어드레스(RA10)를 버퍼하여 버퍼된 어드레스(add1)를 발생한다. 이 후, 클럭신호(CLK)의 상승 엣지에 응답하여 상위 비트의 어드레스(RA11)가 입력되면, 지연기(62)는 어드레스 입력버퍼(60)로부터 출력되는 버퍼된 어드레스(add1)를 1클럭 사이클만큼 지연하여 어드레스(add0)로 발생하고, 어드레스 입력버퍼(60)는 버퍼된 클럭신호(PCLK)에 응답하여 상위 비트의 어드레스(RA11)를 버퍼하여 버퍼된 어드레스(add1)를 발생한다. 래치(66)는 버퍼된 어드레스(add1, add0)를 래치하고, 선택기(68)는 액티브 신호(ACT)에 응답하여 래치(66)에 래치된 신호를 로우 어드레스(ra1)로 발생한다.
컬럼 어드레스(ca1)는 로우 어드레스(ra1)가 발생되는 것과 동일한 방법으로 발생된다.
도11은 도9의 어드레스 입력버퍼가 적용된 본 발명의 반도체 메모리 장치의 테스트 동작시의 동작을 설명하기 위한 타이밍도로서, 어드레스(ADD), 로우 어드레스(ra) 및 컬럼 어드레스(ca)의 타이밍을 제외하고는 도8의 타이밍도와 모두 동일하다. 그래서, 여기에서는 어드레스(ADD, ra, ca)의 타이밍에 관하여만 설명하기로 한다.
클럭신호(CLK)의 상승 엣지에 응답하여 액티브 명령(ACT) 및 하위 비트의 어드레스(RA10)가 입력된다. 도9의 어드레스 입력버퍼(60)는 버퍼된 클럭신호(PCLK)에 응답하여 하위 비트의 어드레스(RA10)를 버퍼하여 버퍼된 어드레스(add1)를 발생한다. 이 후, 클럭신호(CLK)의 하강 엣지에 응답하여 상위 비트의 어드레스(RA11)가 입력되면, 어드레스 입력버퍼(64)는 상위 비트의 어드레스(RA11)를 버퍼하여 버퍼된 어드레스(add0)를 발생한다. 래치(66)는 버퍼된 어드레스(add1, add0)를 래치하고, 선택기(68)는 액티브 신호(ACT)에 응답하여 래치(66)에 래치된 신호를 로우 어드레스(ra1)로 발생한다.
컬럼 어드레스(ca1)는 로우 어드레스(ra1)가 발생되는 것과 동일한 방법으로 발생된다.
도10 및 도11의 타이밍도로부터, 어드레스(ADD)가 상위 비트와 하위 비트로 나뉘어져서 입력되더라도 반도체 메모리 장치 내부에서 상위 비트와 하위 비트가 동시에 하나의 로우 어드레스(ra) 또는 하나의 컬럼 어드레스(ca)로 발생된다.
상술한 실시예에서는 어드레스(ADD)만 두 번에 나뉘어서 인가되는 경우의 본 발명의 반도체 메모리 장치에 대하여 설명하였으나, 명령 신호(CMD) 또한 두 번에 나뉘어서 인가되는 경우에는 명령어 디코더에 도9의 어드레스 입력버퍼와 같은 구성을 추가하면 된다.
또한, 상술한 실시예에서는 정상 동작시와 테스트 동작으로 구분하여 설명하였지만, 테스트 동작시가 아니라 본 발명의 반도체 메모리 장치를 적용하는 시스템이 저주파수의 클럭신호를 발생하는 경우에는 정상 동작시에도 테스트 동작으로 설정하여 동작할 수 있다. 즉, 본 발명의 반도체 메모리 장치는 반드시 테스트를 위한 테스트 동작시에만 테스트 동작으로 설정하여 동작하는 것이 아니라 정상 동작시에도 테스트 동작으로 설정하여 동작하게 할 수도 있다.
상술한 실시예에서는 반도체 메모리 장치가 정상 리드 동작시에 더블 데이터 레이트로 데이터를 출력하고, 테스트 리드 동작시에 쿼드 데이터 레이트로 데이터를 출력하는 경우를 예로 들어 설명하였지만, 반도체 메모리 장치가 정상 리드 동작시에 더블 데이터 레이트로 데이터를 출력하고, 테스트 리드 동작시에 옥타 데이터 레이트로 데이터를 출력하는 경우, 반도체 메모리 장치가 정상 리드 동작시에 쿼드 데이터 레이트로 데이터를 출력하고, 테스트 리드 동작시에 옥타 데이터 레이트로 데이터를 출력하는 경우에도 본 발명을 적용하는 것이 가능하다.
만일 반도체 메모리 장치가 정상 리드 동작시에 더블 데이터 레이트로 데이터를 출력하고, 테스트 리드 동작시에 옥타 데이터 레이트로 데이터를 출력하도록 하기 위하여는 도5의 체배기(58) 대신에 선택기(56)로부터 출력되는 클럭신호의 주파수를 4배로 만들기 위한 회로를 구성하여 제2클럭신호(CLK2)를 발생하도록 하면 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법은 저주파수의 클럭신호를 발생하는 테스트 장치에 의해서 테스트가 수행되더라도 정상 동작시와 동일한 속도로 데이터를 라이트 및 리드하는 것이 가능하여 테스트 시간을 줄일 수 있으며, 정확한 테스트가 가능하다.
또한, 고주파수로 동작하는 반도체 메모리 장치를 위한 별도의 테스트 장치가 요구되지 않으므로 테스트 장치 구입에 소모되는 비용을 절감할 수 있다.

Claims (33)

  1. 데이터를 라이트 및 리드하는 메모리 셀 어레이;
    외부로부터 인가되는 외부 클럭신호를 입력하여 정상 동작(정상 리드 및 라이트 동작 포함)시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작(테스트 리드 및 라이트 동작 포함)시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 상기 제1클럭신호 및 상기 외부 클럭신호와 동일한 위상 및 상기 외부 클럭신호의 주파수보다 높은 주파수를 가지는 상기 제2클럭신호를 발생하는 클럭신호 발생 수단;
    상기 정상 라이트 동작시에 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 상기 제1소정 비트 수의 병렬 데이터를 발생하여 상기 메모리 셀 어레이로 출력하는 데이터 라이트 수단; 및정상 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 발생하고, 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 제1데이터 레이트로 출력하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 제2데이터 레이트로 출력하는 데이터 리드 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 테스트 동작시에 인가되는 상기 외부 클럭신호의 주파수가 상기 정상 동작시에 인가되는 외부 클럭신호의 주파수보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 클럭신호 발생 수단은
    상기 외부 클럭신호 및 상기 제1클럭신호의 위상 차를 검출하여 지연 클럭신호를 발생하는 지연 동기 루프;
    상기 정상 동작시에 상기 지연 클럭신호를 상기 제1클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호를 소정 시간만큼 지연하여 상기 제1클럭신호로 발생하는 제1클럭신호 발생기; 및
    상기 정상 동작시에 상기 지연 클럭신호를 상기 제2클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는 제2클럭신호 발생기를 구비하고,
    상기 소정 시간은 상기 제2클럭신호 발생기가 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는데 소요되는 시간인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 데이터 리드 수단은
    상기 정상 리드 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 제1소정 비트 수의 병렬 데이터를 입력하여 출력하는 데이터 리드 회로; 및
    상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 데이터 리드 회로로부터 출력되는 상기 제1소정 비트 수의 병렬 데이터를 직렬로 변환하여 상기 제1데이터 레이트로 출력하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 데이터 리드 회로로부터 출력되는 상기 제1소정 비트 수의 병렬 데이터를 직렬로 변환하여 상기 제2데이터 레이트로 출력하는 병직렬 변환기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 데이터 라이트 수단은
    상기 정상 라이트 동작시에 상기 제1클럭신호에 응답하여 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 상기 제1소정 비트 수의 병렬 데이터로 변환하고, 상기 테스트 라이트 동작시에 상기 제2클럭신호에 응답하여 상기 제1데이터 레이트로 인가되는 제1소정 비트 수보다 상기 제1데이터 레이트로 인가되는 상기 제1소정 비트 수보다 작은 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하고, 제2소정 비트 수의 병렬 데이터를 상기 제1소정 비트 수로 신장하여 상기 제1소정 비트 수의 병렬 데이터를 발생하는 직병렬 변환기; 및
    상기 정상 라이트 및 상기 테스트 라이트 동작시에 상기 제1클럭신호에 응답하여 상기 직병렬 변환기로부터 출력되는 상기 제1소정 비트 수의 병렬 데이터를 입력하여 상기 메모리 셀 어레이로 라이트하는 데이터 라이트 회로를 구비하는 것 을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 제1데이터 레이트는 상기 제2데이터 레이트에 비해서 상기 외부 클럭신호의 1클럭 사이클내에 소정 배수의 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1데이터 레이트는 더블 데이터 레이트이고,
    상기 제2데이터 레이트는 쿼드 데이터 레이트인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는
    모드 설정 동작시에 외부로부터 인가되는 코드 신호를 입력하여 상기 정상 동작과 상기 테스트 동작을 선택하는 선택신호 및 외부로부터/로 입출력되는 상기 소정 비트의 직렬 데이터의 비트 수를 설정하는 버스트 길이 신호를 발생하는 모드 설정 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 반도체 메모리 장치는
    상기 정상 라이트 및 테스트 라이트 동작시에 상기 제2클럭신호에 응답하여 라이트 인에이블 클럭신호를 발생하고, 상기 정상 리드 및 테스트 리드 동작시에 상기 제2클럭신호 및 상기 버스트 길이 신호에 응답하여 상기 제1소정 비트 수의 직렬 데이터를 출력하기 위한 리드 인에이블 클럭신호를 발생하는 인에이블 클럭신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 정상 동작(정상 리드 및 라이트 동작 포함)시에 외부로부터 인가되는 외부 클럭신호의 상승 엣지에 응답하여 적어도 2회이상 연속적으로 인가되는 어드레스를 입력하여 버퍼하고, 테스트 동작(테스트 리드 및 라이트 동작 포함)시에 상기 외부 클럭신호의 상승 및 하강 엣지에 응답하여 적어도 2회이상 연속적으로 인가되는 어드레스를 입력하여 버퍼하는 어드레스 입력 수단;
    상기 어드레스 응답하여 데이터를 라이트 및 리드하는 메모리 셀 어레이;
    상기 외부 클럭신호를 입력하여 정상 동작시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 상기 제1클럭신호 및 상기 외부 클럭신호와 동일한 위상 및 상기 외부 클럭신호의 주파수보다 높은 주파수를 가지는 상기 제2클럭신호를 발생하는 클럭신호 발생 수단; 및
    상기 정상 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 발생하고, 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 제1데이터 레이트로 출력하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 제2데이터 레이트로 출력하는 데이터 리드 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장 치.
  11. 제10항에 있어서, 상기 정상 동작시에 인가되는 외부 클럭신호의 주파수가 상기 테스트 동작시에 인가되는 상기 외부 클럭신호의 주파수보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 클럭신호 발생 수단은
    상기 외부 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 클럭버퍼;
    상기 외부 클럭신호 및 상기 제1클럭신호의 위상 차를 검출하여 지연 클럭신호를 발생하는 지연 동기 루프;
    상기 정상 동작시에 상기 지연 클럭신호를 상기 제1클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호를 소정 시간만큼 지연하여 상기 제1클럭신호로 발생하는 제1클럭신호 발생기; 및
    상기 정상 동작시에 상기 지연 클럭신호를 상기 제2클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는 제2클럭신호 발생기를 구비하고,
    상기 소정 시간은 상기 제2클럭신호 발생기가 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는데 소요되는 시간인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 어드레스 입력 수단은
    상기 정상 동작시에 상기 버퍼된 클럭신호의 상승 엣지에 응답하여 2회 직렬로 입력되는 어드레스를 버퍼하여 제1 및 제2어드레스를 발생하고, 상기 테스트 동작시에 상기 버퍼된 클럭신호의 상승 및 하강 엣지에 응답하여 2회 직렬로 입력되는 어드레스를 버퍼하여 제1 및 제2어드레스를 발생하고, 상기 제1 및 제2어드레스를 이용하여 하나의 어드레스를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 어드레스 입력 수단은
    상기 정상 및 테스트 동작시에 상기 버퍼된 클럭신호에 응답하여 상기 어드레스를 버퍼하여 제1어드레스를 발생하는 제1어드레스 입력버퍼;
    상기 정상 동작시에 상기 버퍼된 클럭신호에 응답하여 상기 버퍼된 제1어드레스를 1클럭 사이클만큼 지연하여 제2어드레스를 발생하는 지연기; 및
    상기 테스트 동작시에 상기 버퍼된 클럭신호의 반대 위상의 신호에 응답하여 상기 어드레스를 버퍼하여 상기 제2어드레스를 발생하는 제2어드레스 입력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 데이터 리드 수단은
    상기 정상 리드 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 제1소정 비트 수의 병렬 데이터를 입력하여 출력하는 데이터 리드 회로; 및
    상기 정상 리드 및 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 데이터 리드 회로로부터 출력되는 제1소정 비트 수의 병렬 데이터를 직렬로 변환하여 상기 제1데이터 레이트로 출력하는 병직렬 변환기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항에 있어서, 상기 반도체 메모리 장치는
    상기 정상 라이트 동작시에 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 상기 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 상기 제1소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 상기 메모리 셀 어레이로 출력하는 데이터 라이트 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제11항에 있어서, 상기 반도체 메모리 장치는
    상기 정상 라이트 동작시에 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 상기 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 상기 제1소정 비트 수보다 작은 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하고, 제2소정 비트 수의 병렬 데이터를 상기 제1소정 비트 수로 신장하여 상기 제1소정 비트 수의 병렬 데이터를 발생하고 상기 메모리 셀 어 레이로 출력하는 데이터 라이트 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 데이터 라이트 수단은
    상기 정상 라이트 동작시에 상기 제1클럭신호에 응답하여 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 상기 제1소정 비트 수의 병렬 데이터로 변환하고, 상기 테스트 라이트 동작시에 상기 제2클럭신호에 응답하여 상기 제1데이터 레이트로 인가되는 제1소정 비트 수보다 상기 제1데이터 레이트로 인가되는 상기 제1소정 비트 수보다 작은 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하고, 제2소정 비트 수의 병렬 데이터를 상기 제1소정 비트 수로 신장하여 상기 제1소정 비트 수의 병렬 데이터를 발생하는 직병렬 변환기; 및
    상기 정상 및 테스트 동작시에 상기 제1클럭신호에 응답하여 상기 제1소정 비트 수의 병렬 데이터를 상기 메모리 셀 어레이로 라이트하는 데이터 라이트 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제11항에 있어서, 상기 제1데이터 레이트는 더블 데이터 레이트이고,
    상기 제2데이터 레이트는 쿼드 데이터 레이트인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 반도체 메모리 장치는
    모드 설정 동작시에 외부로부터 인가되는 코드 신호를 입력하여 상기 정상 동작과 상기 테스트 동작을 선택하는 선택신호 및 상기 소정 비트의 직렬 데이터의 비트 수를 설정하는 버스트 길이 신호를 발생하는 모드 설정 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 반도체 메모리 장치는
    상기 정상 라이트 및 테스트 라이트 동작시에 상기 제2클럭신호에 응답하여 라이트 인에이블 클럭신호를 발생하고, 상기 정상 리드 및 테스트 리드 동작시에 상기 제2클럭신호 및 상기 버스트 길이 신호에 응답하여 상기 제1소정 비트 수의 직렬 데이터를 출력하기 위한 리드 인에이블 클럭신호를 발생하는 인에이블 클럭신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 외부로부터 인가되는 외부 클럭신호를 입력하여 정상 동작(정상 리드 및 라이트 동작 포함)시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작(테스트 리드 및 라이트 동작 포함)시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 상기 제1클럭신호 및 상기 외부 클럭신호와 동일한 위상 및 상기 외부 클럭신호의 주파수보다 높은 주파수를 가지는 상기 제2클럭신호를 발생하는 단계;
    상기 정상 라이트 동작시에 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 메모리 셀 어 레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 상기 제1소정 비트 수의 병렬 데이터를 발생하고 상기 메모리 셀 어레이로 출력하는 데이터 라이트 단계; 및
    상기 정상 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 메모리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 리드하고, 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 소정 비트의 직렬 데이터를 제1데이터 레이트로 출력하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 소정 비트의 직렬 데이터를 제2데이터 레이트로 출력하는 데이터 리드 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  23. 제22항에 있어서, 상기 테스트 동작시에 인가되는 상기 외부 클럭신호의 주파수가 상기 정상 동작시에 인가되는 외부 클럭신호의 주파수보다 낮은 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  24. 제22항에 있어서, 상기 클럭신호 발생 단계는
    상기 외부 클럭신호 및 상기 제1클럭신호의 위상 차를 검출하여 지연 클럭신호를 발생하는 단계;
    상기 정상 동작시에 상기 지연 클럭신호를 상기 제1클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호를 소정 시간만큼 지연하여 상기 제1클럭신호로 발생하는 제1클럭신호 발생단계; 및
    상기 정상 동작시에 상기 지연 클럭신호를 상기 제2클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는 제2클럭신호 발생단계를 구비하고,
    상기 소정 시간은 상기 제2클럭신호 발생단계에서 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는데 소요되는 시간인 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  25. 제22항에 있어서, 상기 데이터 라이트 단계는
    상기 테스트 라이트 동작시에 상기 제2소정 비트 수가 상기 제1소정 비트 수와 동일하면 상기 제2소정 비트 수의 직렬 데이터를 병렬로 변환하여 상기 제1소정 비트 수의 병렬 데이터를 발생하고,
    상기 제2소정 비트 수가 상기 제1소정 비트 수보다 작으면 상기 제2소정 비트 수의 직렬 데이터를 병렬로 변환하고 신장하여 상기 제1소정 비트 수의 병렬 데이터를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  26. 제22항에 있어서, 상기 제1데이터 레이트는 상기 제2데이터 레이트에 비해서 상기 외부 클럭신호의 1클럭 사이클내에 소정 배수의 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  27. 정상 동작(정상 리드 및 라이트 동작 포함)시에 외부로부터 인가되는 외부 클럭신호의 상승 엣지에 응답하여 적어도 2회이상 연속적으로 인가되는 어드레스를 입력하여 버퍼하고, 테스트 동작(테스트 리드 및 라이트 동작 포함)시에 상기 외부 클럭신호의 상승 및 하강 엣지에 응답하여 적어도 2회이상 연속적으로 인가되는 어드레스를 입력하여 버퍼하는 어드레스 입력 단계;
    상기 외부 클럭신호를 입력하여 정상 동작시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 제1 및 제2클럭신호들을 발생하고, 테스트 동작시에는 상기 외부 클럭신호와 동일한 위상 및 주파수를 가지는 상기 제1클럭신호 및 상기 외부 클럭신호와 동일한 위상 및 상기 외부 클럭신호의 주파수보다 높은 주파수를 가지는 상기 제2클럭신호를 발생하는 클럭신호 발생 단계;
    상기 정상 라이트 동작시에 상기 제1데이터 레이트로 인가되는 제1소정 비트 수의 직렬 데이터를 입력하여 제1소정 비트 수의 병렬 데이터로 변환하여 상기 메모리 셀 어레이로 출력하고, 상기 테스트 라이트 동작시에는 상기 제1데이터 레이트로 인가되는 제2소정 비트 수의 직렬 데이터를 입력하여 병렬로 변환하여 상기 제1소정 비트 수의 병렬 데이터를 발생하고 상기 메모리 셀 어레이로 출력하는 데이터 라이트 단계; 및
    상기 정상 및 테스트 리드 동작시에 상기 제1클럭신호에 응답하여 상기 메모 리 셀 어레이로부터 출력되는 소정 비트의 병렬 데이터를 리드하고, 상기 정상 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 소정 비트의 직렬 데이터를 제1데이터 레이트로 발생하고, 상기 테스트 리드 동작시에 상기 제2클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 직렬로 변환하여 소정 비트의 직렬 데이터를 제2데이터 레이트로 발생하는 데이터 리드 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  28. 제27항에 있어서, 상기 정상 동작시에 인가되는 외부 클럭신호의 주파수가 상기 테스트 동작시에 인가되는 상기 외부 클럭신호의 주파수보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  29. 제27항에 있어서, 상기 클럭신호 발생 단계는
    상기 외부 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 단계;
    상기 외부 클럭신호 및 상기 제1클럭신호의 위상 차를 검출하여 지연 클럭신호를 발생하는 단계;
    상기 정상 동작시에 상기 지연 클럭신호를 상기 제1클럭신호로 발생하고, 상기 테스트 동작시에 상기 지연 클럭신호를 소정 시간만큼 지연하여 상기 제1클럭신호로 발생하는 제1클럭신호 발생단계; 및
    상기 정상 동작시에 상기 지연 클럭신호를 상기 제2클럭신호로 발생하고, 상 기 테스트 동작시에 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는 제2클럭신호 발생단계를 구비하고,
    상기 소정 시간은 상기 제2클럭신호 발생단계에서 상기 지연 클럭신호의 주파수를 소정 수만큼 체배하여 상기 제2클럭신호를 발생하는데 소요되는 시간인 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  30. 제29항에 있어서, 상기 어드레스 입력 단계는
    상기 정상 동작시에 상기 버퍼된 클럭신호의 상승 엣지에 응답하여 2회 직렬로 입력되는 어드레스를 버퍼하여 제1 및 제2어드레스를 발생하고, 상기 테스트 동작시에 상기 버퍼된 클럭신호의 상승 및 하강 엣지에 응답하여 2회 직렬로 입력되는 어드레스를 버퍼하여 제1 및 제2어드레스를 발생하고, 상기 제1 및 제2어드레스를 이용하여 하나의 어드레스를 구성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  31. 제30항에 있어서, 상기 어드레스 입력 단계는
    상기 정상 및 테스트 동작시에 상기 버퍼된 클럭신호에 응답하여 상기 어드레스를 버퍼하여 제1어드레스를 발생하는 제1어드레스 발생단계;
    상기 정상 동작시에 상기 버퍼된 클럭신호에 응답하여 상기 버퍼된 제1어드레스를 1클럭 사이클만큼 지연하여 제2어드레스를 발생하는 지연 단계; 및
    상기 테스트 동작시에 상기 버퍼된 클럭신호의 반대 위상의 신호에 응답하여 상기 어드레스를 버퍼하여 상기 제2어드레스를 발생하는 제2어드레스 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  32. 제28항에 있어서, 상기 데이터 라이트 단계는
    상기 테스트 라이트 동작시에 상기 제2소정 비트 수가 상기 제1소정 비트 수와 동일하면 상기 제2소정 비트 수의 직렬 데이터를 병렬로 변환하여 상기 제1소정 비트 수의 병렬 데이터를 발생하고,
    상기 제2소정 비트 수가 상기 제1소정 비트 수보다 작으면 상기 제2소정 비트 수의 직렬 데이터를 병렬로 변환하고 신장하여 상기 제1소정 비트 수의 병렬 데이터를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  33. 제28항에 있어서, 상기 제1데이터 레이트는 상기 제2데이터 레이트에 비해서 상기 외부 클럭신호의 1클럭 사이클내에 소정 배수의 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
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