KR100534095B1 - 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 Download PDF

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 공개한다. 이 장치는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부 클럭신호를 입력하여 DDR 또는 QDR 라이트 클럭신호 및 DDR 또는 QDR 리드 클럭신호를 발생하는 클럭신호 발생회로, 라이트 동작시에 DDR 또는 QDR로 입력 데이터를 입력하고, DDR 또는 QDR 라이트 클럭신호에 응답하여 DDR 또는 QDR로 입력된 입력 데이터를 메모리 셀 어레이로 출력하는 라이트 제어회로, 및 리드 동작시에 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 DDR 또는 QDR 리드 클럭신호에 응답하여 내부 출력 데이터를 DDR 또는 QDR로 출력하는 리드 제어회로로 구성되어 있다. 따라서, 시스템 설계자 또는 사용자의 요구에 따라 DDR 라이트와 QDR 리드 동작, QDR 라이트와 DDR 리드 동작, DDR 라이트와 리드 동작, 및 QDR 라이트와 리드 동작의 다양한 동작을 수행하는 것이 가능하다.

Description

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법{Semiconductor memory device and data write and read method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트 및 리드 동작시에 더블 데이터 레이트 및/또는 쿼드 데이터 레이트로 데이터를 입출력할 수 있는 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법에 관한 것이다.
종래의 더블 데이터 레이트(DDR; Double Data Rate) 반도체 메모리 장치는 라이트 및 리드 동작시에 클럭 신호의 상승 엣지 및 하강 엣지에서 데이터를 입출력한다. 그리고, 쿼드 데이터 레이트(QDR; Quad Data Rate) 반도체 메모리 장치는 라이트 및 리드 동작시에 클럭 신호의 2배의 주파수를 가지는 내부 클럭 신호의 상승 엣지 및 하강 엣지에서 데이터를 입출력한다. 즉, 더블 데이터 레이트 반도체 메모리 장치는 클럭 신호의 한 주기동안에 2개의 데이터를 입출력하고, 쿼드 데이터 레이트 반도체 메모리 장치는 클럭 신호의 반 주기동안에 2개의 데이터를 입출력한다.따라서, 쿼드 데이터 레이트 반도체 메모리 장치는 더블 데이터 레이트 반도체 메모리 장치에 비해서 동일 클럭 주기내에 2배의 데이터를 전송할 수 있다. 즉, 클럭신호의 한 주기동안에 4개의 데이터를 입출력한다.
일반적으로, 반도체 메모리 장치를 구비하는 시스템은 반도체 메모리 장치에 데이터를 라이트하는 라이트 동작보다 반도체 메모리 장치로부터 데이터를 리드하는 리드 동작이 더 많이 이루어진다. 따라서, 이 경우에는 라이트 동작시는 더블 데이터 레이트로 데이터를 라이트하고, 리드 동작시는 쿼드 데이터 레이트로 데이터를 리드함으로써 시스템의 동작의 효율성 및 안정성이 증가된다. 그리고, 경우에 따라서 드물기는 하지만 라이트 동작을 리드 동작보다 더 빠르게 수행하여야 하는 경우도 있을 수 있다. 이 경우에는 라이트 동작시는 쿼드 데이터 레이트로 데이터를 라이트하고, 리드 동작시는 더블 데이터 레이트로 데이터를 리드함으로써 시스템의 동작의 효율성 및 안정성이 증가된다. 또한, 라이트 동작과 리드 동작시의 데이터 레이트를 동일하게 함으로써 시스템의 동작의 효율성 및 안정성이 증가되는 경우도 있을 수 있다.
그런데, 종래의 DDR 반도체 메모리 장치 및 QDR 반도체 메모리 장치는 라이트 동작과 리드 동작시의 데이터 레이트가 동일하도록 설계되어 있음으로 인해서 반도체 메모리 장치를 구비하는 시스템의 동작의 효율성 및 안정성을 증가하기가 어렵다는 문제가 있다.
따라서, 시스템 사용자 또는 설계자의 요구에 따라 다양한 동작을 수행할 수 있는 반도체 메모리 장치가 요구되고 있다.
본 발명의 목적은 라이트 및 리드 동작시에 다른 데이터 레이트로 동작을 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 라이트 및 리드 동작시에 더블 데이터 레이트 및/또는 쿼드 데이터 레이트로 동작을 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적 및 다른 목적을 달성하기 위한 반도체 메모리 장치의 데이터 라이트 및 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부 클럭신호를 입력하여 DDR 라이트 클럭신호 및 QDR 리드 클럭신호를 발생하는 클럭신호 발생회로, 라이트 동작시에 DDR로 입력 데이터를 입력하고, 상기 DDR 라이트 클럭신호에 응답하여 상기 DDR로 입력된 입력 데이터를 상기 메모리 셀 어레이로 출력하는 라이트 제어회로, 및 리드 동작시에 상기 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 상기 QDR 리드 클럭신호에 응답하여 상기 내부 출력 데이터를 QDR로 출력하는 리드 제어회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부 클럭신호를 입력하여 QDR 라이트 클럭신호 및 DDR 리드 클럭신호를 발생하는 클럭신호 발생회로, 라이트 동작시에 QDR로 입력 데이터를 입력하고, 상기 QDR 라이트 클럭신호에 응답하여 상기 QDR로 입력된 입력 데이터를 상기 메모리 셀 어레이로 출력하는 이트 제어회로, 및 리드 동작시에 상기 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 상기 DDR 리드 클럭신호에 응답하여 DDR로 출력하는 리드 제어회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부 클럭신호를 입력하여 DDR 라이트 클럭신호 또는 QDR 라이트 클럭신호를 발생하는 클럭신호 발생회로, 및 라이트 동작시에 DDR로 입력 데이터를 입력하고, 상기 DDR 라이트 클럭신호에 응답하여 상기 DDR로 입력된 입력 데이터를 상기 메모리 셀 어레이로 출력하거나, QDR로 입력 데이터를 입력하고, 상기 QDR 라이트 클럭신호에 응답하여 상기 QDR로 입력되는 입력 데이터를 상기 메모리 셀 어레이로 출력하는 라이트 제어회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부 클럭신호를 입력하여 DDR 리드 클럭신호 또는 QDR 리드 클럭신호를 발생하는 클럭신호 발생회로, 및 리드 동작시에 상기 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 상기 DDR 리드 클럭신호에 응답하여 DDR로 출력하거나, 상기 QDR 리드 클럭신호에 응답하여 QDR로 출력하는 리드 제어회로를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 라이트 방법은 DDR 라이트 동작 및 QDR 라이트 동작을 선택하기 위한 제어신호의 상태를 설정하는 단계, 외부 클럭신호를 입력하고 상기 제어신호에 응답하여 DDR 라이트 클럭신호 또는 상기 QDR 라이트 클럭신호를 발생하는 클럭신호 발생단계, 및 DDR 라이트 동작시에 DDR로 입력 데이터를 입력하고 상기 DDR 라이트 클럭신호에 응답하여 상기 입력 데이터를 상기 메모리 셀 어레이로 출력하거나, QDR 라이트 동작시에 QDR로 입력 데이터를 입력하고 상기 QDR 라이트 클럭신호에 응답하여 상기 입력 데이터를 상기 메모리 셀 어레이로 출력하는 데이터 라이트 단계를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 리드 방법은 DDR 리드 동작 및 QDR 리드 동작을 선택하기 위한 제어신호의 상태를 설정하는 단계, 외부 클럭신호를 입력하고 상기 제어신호에 응답하여 DDR 리드 클럭신호 또는 상기 QDR 리드 클럭신호를 발생하는 클럭신호 발생단계, 및 DDR 리드 동작시에 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 입력하고 상기 DDR 리드 클럭신호에 응답하여 상기 내부 출력 데이터를 출력하고, QDR 리드 동작시에 상기 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 입력하고 상기 QDR 리드 클럭신호에 응답하여 상기 내부 출력 데이터를 출력하는 데이터 리드 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이(10), 로우 어드레스 디코더(12), 컬럼 어드레스 디코더(14), 라이트 제어회로(16), 리드 제어회로(18), 클럭신호 발생회로(20), 및 모드 선택신호 발생회로(22)로 구성되어 있다.
도1에서, WL은 하나의 대표적인 워드 라인을, BL, BLB는 하나의 대표적인 비트 라인쌍을, MC는 하나의 대표적인 메모리 셀을 나타낸다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 복수개의 워드 라인(WL)들과 복수개의 비트 라인쌍(BL, BLB)들사이에 연결된 메모리 셀(MC)들로 구성되어 라이트 동작시에 라이트 제어회로(16)로부터 출력되는 내부 입력 데이터(Din)를 저장하고, 리드 동작시에 내부 출력 데이터(Dout)를 리드 제어회로(18)로 출력한다. 로우 어드레스 디코더(12)는 액티브 동작시에 로우 어드레스(RA)를 디코딩하여 복수개의 워드 라인(WL)들중의 하나의 워드 라인을 선택하기 위한 워드 라인 선택신호들(wl)을 발생한다. 컬럼 어드레스 디코더(14)는 라이트 또는 리드 동작시에 컬럼 어드레스(CA)를 디코딩하여 복수개의 비트 라인쌍(BL, BLB)들중의 소정 개수의 비트 라인쌍들을 선택하기 위한 컬럼 선택신호들(csl)을 발생한다. 라이트 제어회로(16)는 라이트 동작시에 데이터 입력 스트로우브 신호(DSI)와 입력 데이터(DIN)를 입력하여 라이트 클럭신호(WCLK)에 응답하여 내부 입력 데이터(Din)를 발생한다. 리드 제어회로(18)는 리드 동작시에 내부 출력 데이터(Dout)를 입력하고 리드 클럭신호(RCLK)에 응답하여 출력 데이터(DOUT)와 데이터 출력 스트로우브 신호(DSO)를 발생한다. 클럭신호 발생회로(20)는 라이트 또는 리드 동작시에 제어신호들(C1, C2)에 응답하여 라이트 럭신호(WCLK) 및 리드 클럭신호(RCLK)를 발생한다. 즉, 제어신호들(C1, C2)이 각각 "로우"레벨, "로우"레벨로 설정되면 DDR 라이트 및 리드 동작을 위한 DDR 라이트 및 리드 클럭신호들(WCLK, RCLK)를 발생하고, "로우"레벨, "하이"레벨로 설정되면 DDR 라이트 및 QDR 리드 동작을 위한 DDR 라이트 및 QDR 리드 클럭신호들(WCLK, RCLK)을 발생하고, "하이"레벨, "로우"레벨로 설정되면 QDR 라이트 및 DDR 리드 동작을 위한 QDR 라이트 및 DDR 리드 클럭신호들(WCLK, RCLK)을 발생하고, "하이"레벨, "하이"레벨로 설정되면 QDR 라이트 및 리드 동작을 위한 QDR 라이트 및 리드 클럭신호들(WCLK, RCLK)을 발생한다. 모드 선택신호 발생회로(22)는 제어신호들(C1, C2)을 설정한다. 제어신호들(C1, C2)은 모드 설정 동작시에 모드 설정 신호에 응답하여 제어신호들(C1, C2)의 상태를 설정하는 것이 가능하다. 일례로 모드 설정 동작은 소정의 명령어에 응답하여 설정되며, 모드 설정 신호는 소정 개수의 어드레스 핀들을 통하여 인가된다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 제어신호들(C1, C2)의 상태를 달리함에 의해서 DDR 또는 QDR 라이트 동작 및 DDR 또는 QDR 리드 동작을 수행하는 것이 가능하다.
도2는 도1에 나타낸 라이트 제어회로의 실시예의 구성을 나타내는 것으로, 직병렬 변환회로(30) 및 전송 회로(32)로 구성되어 있다. 직병렬 변환회로(30)는 5개의 플립플롭들(FF1 ~ FF5)로 구성되고, 전송 회로(32)는 인버터(I1) 및 CMOS전송 게이트들(T1 ~ T4)로 구성되어 있다.
도2에 나타낸 실시예의 라이트 제어회로는 하나의 핀(미도시)을 통하여 직렬로 입력되는 4비트의 입력 데이터(DIN)를 제어하여 출력하는 회로 구성을 나타내는 것이다.
도2에 나타낸 라이트 제어회로의 기능을 설명하면 다음과 같다.
직병렬 변환회로(30)는 데이터 입력 스트로우브 신호(DSI)의 상승 및 하강엣지에 응답하여 입력되는 4비트의 직렬 입력 데이터(DIN)를 병렬로 변환하여 4비트의 병렬 데이터(di1 ~ di4)를 발생한다. 전송 회로(32)는 라이트 클럭신호(WCLK)에 답하여 직병렬 변환회로(30)로부터 출력되는 4비트의 병렬 데이터(di1 ~ di4)를 내부 입력 데이터(Din1 ~ Din4)로 발생한다.
플립플롭(FF1)은 데이터 입력 스트로우브 신호(DSI)의 첫번째 상승 엣지에 응답하여 첫번째 입력 데이터(DIN)를 래치하고 출력한다. 플립플롭(FF2)은 데이터 입력 스트로우브 신호(DSI)의 첫번째 하강 엣지에 응답하여 플립플롭(FF1)의 출력 데이터를 래치하여 데이터를 발생한다. 동시에 데이터 입력 스트로우브 신호(DSI)의 첫번째 하강 엣지에 응답하여 플립플롭(FF4)에 두번째 입력 데이터가 래치되고 출력된다. 플립플롭(FF3)은 데이터 입력 스트로우브 신호(DSI)의 두번째 상승 엣지에 응답하여 플립플롭(FF2)의 출력 데이터를 래치하여 데이터(di1)를 발생하고, 플립플롭(FF5)은 데이터 입력 스트로우브 신호(DSI)의 두번째 상승 엣지에 응답하여 플립플롭(FF4)의 출력 데이터를 래치하여 데이터(di2)를 발생한다. 동시에, 플립플롭(FF1) 또한 데이터 입력 스트로우브 신호(DSI)의 두번째 상승 엣지에 응답하여 세번째 입력 데이터(DIN)를 래치하고 출력한다. 그리고, 데이터 입력 스트로브 신호(DS1)의 두번째 하강엣지에 응답하여 플립플롭(FF2)에 플립플롭(FF1)의 출력데이터가 래치되고 세번째 데이터(di3)를 출력한다. 또한, 플립플롭(FF4)에는 데이터 력 스트로브 신호(DS1)의 두번째 하강엣지에 응답하여 네번째 입력 데이터(DIN)를 래치하고 네번째 데이터(di4)를 출력한다. 즉, 플립플롭들(FF1 ~ FF5)은 데이터 입력 스트로우브 신호(DSI)의 상승 엣지 및 하강 엣지에 응답하여 입력되는 4비트의 직렬 입력 데이터(DIN)를 4비트의 병렬 데이터(di1 ~ di4)로 변환한다. CMOS전송 게이트들(T1 ~ T4)은 "하이"레벨의 라이트 클럭신호(WCLK)에 응답하여 온되어 4비트의 병렬 데이터(di1 ~ di4)를 내부 입력 데이터(Din1 ~ Din4)로 전송한다.
도2에 나타낸 본 발명의 라이트 제어회로는 데이터 입력 스트로우브 신호(DSI)에 응답하여 4비트의 직렬 입력 데이터를 병렬로 변환하여 출력하고, 라이트 클럭신호(WCLK)에 응답하여 4비트의 병렬 데이터(di1 ~ din4)를 4비트의 내부 입력 데이터(Din1 ~ Din4)로 출력한다.
도3은 도1에 나타낸 본 발명의 리드 제어회로의 실시예의 구성을 나타내는 것으로, 인버터들(I2 ~ I5) 및 CMOS전송 게이트들(T5 ~ T8)로 구성되어 있다.
도3에 나타낸 리드 제어회로는 4비트의 병렬 내부 출력 데이터(Dout1 ~ Dout4)를 제어하여 하나의 핀(미도시)을 통하여 4비트의 직렬 출력 데이터(DOUT)를 발생하는 경우의 구성을 나타내는 것이다.
도3에 나타낸 리드 제어회로의 기능을 설명하면 다음과 같다.
CMOS전송 게이트들(T5 ~ T8)들 각각은 "하이"레벨의 리드 클럭신호들(RCLK1, RCLK2, RCLK3, RCLK4) 각각에 응답하여 4비트의 내부 출력 데이터(Dout1 ~ Dout4)를 순차적으로 출력 데이터(DOUT)로 전송한다.
즉, 도3에 나타낸 리드 제어회로는 병직렬 변환회로로 구성되어 병렬로 출력되는 4비트의 내부 출력 데이터(Dout1 ~ 4)를 리드 클럭신호(RCLK1, RCLK2, RCLK3, RCLK4)에 응답하여 직렬로 변환하여 4비트의 직렬 출력 데이터(DOUT)를 발생한다.
도4는 도1에 나타낸 클럭신호 발생회로의 실시예의 구성을 나타내는 것으로, 이트 클럭신호 발생회로(40) 및 리드 클럭신호 발생회로(50)로 구성되어 있다.
도4에서, 라이트 클럭신호 발생회로(40)는 라이트 클럭신호 검출회로(42), 제1지연회로(44), 제2지연회로(46), 및 선택회로(48)로 구성되고, 리드 클럭신호 발생회로(50)는 리드 클럭신호 검출회로(52), 주파수 체배기(54), 선택회로(56), 카운터들(58, 60), 및 AND게이트들(AND1 ~ AND4)로 구성되어 있다.
도4에 나타낸 클럭신호 발생회로의 기능을 설명하면 다음과 같다.
라이트 클럭신호 검출회로(42)는 라이트 동작시에 라이트 명령(WR)과 함께 입력되는 클럭신호(CLK)를 검출하여 클럭신호(WC)를 발생한다. 제1지연회로(44)는 클럭신호(WC)를 제1지연시간만큼 지연하여 클럭신호(WC1)를 발생한다. 제1지연시간은 DDR 라이트 동작을 수행하기 위하여 필요한 지연시간으로, 클럭신호(WC1)는 클럭신호와 동일한 주기를 갖는 DDR 데이터 입력 스트로우브 신호에 응답하여 입력되는 4비트의 직렬 입력 데이터가 장치 내부로 입력된 후에 발생되는 신호이다. 제2지연회로(46)는 클럭신호(WC)를 제2지연시간만큼 지연하여 클럭신호(WC2)를 발생한다. 제2지연시간은 QDR 라이트 동작을 수행하기 위하여 필요한 지연시간으로, 클럭신호(WC2)는 클럭신호에 비해 2배의 주기를 갖는 QDR 데이터 입력 스트로우브 신호에 응답하여 입력되는 4비트의 직렬 입력 데이터가 장치 내부로 입력된 후에 발생되는 신호이다. 선택회로(48)는 제어신호(C1)가 "로우"레벨이면 클럭신호(WCl)를 DDR 라이트 클럭신호(WCLK)로 발생하고, "하이"레벨이면 클럭신호(WC2)를 QDR 라이트 클럭신호(WCLK)로 발생한다. 리드 클럭신호 검출회로(52)는 리드 동작시에 리드 명령(RE)에 응답하여 소정 시간 후에 입력되는 클럭신호(CLK)를 클럭신호(CLK1)로 발생한다. 주파수 체배기(54)는 리드 클럭신호 검출회로(52)로부터 출력되는 클럭신호(CLK1)의 2배의 주파수를 가진 클럭신호를 클럭신호(CLK2)로 발생한다. 선택회로(56)는 제어신호(C2)가 "로우"레벨이면 클럭신호(CLK1) 및 클럭신호(CLK1)의 반전된 클럭신호를 클럭신호들(P, PB)로 발생하고, "하이"레벨이면 클럭신호(CLK2) 및 클럭신호(CLK2)의 반전된 클럭신호를 클럭신호들(P, PB)로 발생한다. 카운터(58)는 클럭신호(P)를 계수하여 클럭신호(P)의 1/2배의 주파수를 가진 클럭신호 및 이 클럭신호의 반전된 클럭신호를 클럭신호들(S1, S1B)로 발생하고, 카운터(60)는 클럭신호(PB)를 계수하여 클럭신호(PB)의 1/2배의 주파수를 가진 클럭신호 및 이 클럭신호의 반전된 클럭신호를 클럭신호들(S2, S2B)로 발생한다. AND게이트(AND1)는 클럭신호들(P, S1)을 논리곱하여 리드 클럭신호(RCLK1)를 발생한다. AND게이트(AND2)는 클럭신호들(PB, S2)을 논리곱하여 리드 클럭신호(RCLK2)를 발생한다. AND게이트(AND3)는 클럭신호들(P, S1B)을 논리곱하여 리드 클럭신호(RCLK3)를 발생한다. AND게이트(AND4)는 클럭신호들(PB, S2B)을 논리곱하여 리드 클럭신호(RCLK4)를 발생한다. 제어신호(C2)가 "로우"레벨일 때 발생되는 리드 클럭신호들(RCLK1 ~ RCLK4)은 DDR 리드 클럭신호들(RCLK1 ~ RCLK4)이 되고, "하이"레벨일 때 발생되는 리드 클럭신호들(RCLK1 ~ RCLK4)은 QDR 리드 클럭신호들(RCLK1 ~ RCLK4)이 된다.
도5a는 도4에 나타낸 클럭신호 발생회로의 동작을 설명하기 위한 동작 타이밍도로서, 라이트 클럭신호 발생회로의 동작을 설명하기 위한 것이다.
라이트 클럭신호 검출회로(42)는 라이트 명령(WR)과 함께 입력되는 클럭신호(CLK)를 검출하여 클럭신호(WC)를 발생한다. 제1지연회로(44)는 클럭신호(WC)를 제1지연시간(도5A에서, 3클럭주기)만큼 지연하여 클럭신호(WC1)를 발생한다. 제2지연회로(46)는 클럭신호(WC)를 제2지연시간(도5A에서, 2클럭주기)만큼 지연하여 클럭신호(WC2)를 발생한다. 선택회로(48)는 제어신호(C1)가 "로우"레벨이면 클럭신호(WC1)를 DDR 라이트 클럭신호(WCLK)로 발생하고, "하이"레벨이면 클럭신호(WC2)를 QDR 라이트 클럭신호(WCLK)로 발생한다.
도5b는 도4에 나타낸 클럭신호 발생회로의 동작을 설명하기 위한 동작 타이밍도로서, 제어신호(C2)가 "로우"레벨로 설정된 경우의 리드 클럭신호 발생회로의 동작을 설명하기 위한 것이다.
리드 클럭신호 검출회로(52)는 리드 명령(RE)에 응답하여 소정 시간(도5B에서, 1클럭주기) 지연 후에 입력되는 클럭신호(CLK)를 클럭신호(CLK1)로 발생한다. 주파수 체배기(54)는 클럭신호(CLK1)를 곱셈하여 클럭신호(CLK1)의 2배의 주파수를 가진 클럭신호(CLK2)를 발생한다. 선택회로(56)는 "로우"레벨의 제어신호(C2)에 응답하여 클럭신호(CLK1) 및 클럭신호(CLK1)를 반전한 클럭신호를 클럭신호들(P, PB)로 발생한다. 카운터(58)는 클럭신호(P)를 입력하여 클럭신호(P)의 1/2배의 주파수를 가진 클럭신호들(S1, S1B)을 발생하고, 카운터(60)는 클럭신호(PB)를 입력하여 클럭신호(PB)의 1/2배의 주파수를 가진 클럭신호들(S2, S2B)을 발생한다. AND게이트들(AND1 ~ AND4) 각각은 클럭신호(CLK)와 동일한 주기를 가지는 DDR 리드 클럭신호들(RCLK1 ~ RCLK4)을 순차적으로 발생한다.
도5c는 도4에 나타낸 클럭신호 발생회로의 동작을 설명하기 위한 동작 타이밍도로서, 제어신호(C2)가 "하이"레벨로 설정된 경우의 리드 클럭신호 발생회로의 동작을 설명하기 위한 것이다.
선택회로(56)는 "하이"레벨의 제어신호(C2)에 응답하여 클럭신호(CLK2) 및 클럭신호(CLK2)를 반전한 클럭신호를 클럭신호들(P, PB)로 발생한다. 카운터(58)는 클럭신호(P)를 입력하여 클럭신호(P)의 1/2배의 주파수를 가진 클럭신호들(S1, S1B)을 발생하고, 카운터(60)는 클럭신호(PB)를 입력하여 클럭신호(PB)의 1/2배의 주파수를 가진 클럭신호들(S2, S2B)을 발생한다. AND게이트들(AND1 ~ AND4) 각각은 클럭신호(CLK)의 1/2의 주기를 가지는 QDR 리드 클럭신호들(RCLK1 ~ RCLK4)을 순차적으로 발생한다.
도6a는 도1에 나타낸 본 발명의 반도체 메모리 장치의 DDR 라이트 동작을 설명하기 위한 동작 타이밍도로서, 제어신호(C1)가 "로우"레벨로 설정된 경우의 동작을 설명하기 위한 것이다.
외부로부터 클럭신호(CLK)에 응답하여 액티브 명령과 함께 로우 어드레스가 인가되면, 로우 어드레스 디코더(12)가 로우 어드레스(RA)를 디코딩하여 워드 라인 선택신호들(wl)을 발생한다. 그러면, 복수개의 워드 라인중의 하나의 워드 라인(WL)이 선택된다.
이 후, 외부로부터 클럭신호(CLK)에 응답하여 라이트 명령(WR)과 함께 컬럼 어드레스가 인가되면, 컬럼 어드레스 디코더(14)가 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호들(csl)을 발생한다. 그러면, 컬럼 선택신호들(csl)에 응답하여 복수개의 비트 라인쌍들중의 선택된 비트 라인쌍(BL, BLB)들이 선택된다. 이 상태에서, 외부로부터 DDR 데이터 입력 스트로우브 신호(DSI)와 입력 데이터(DIN1 ~ DIN4)가 인가된다. 4비트의 입력 데이터(DIN1 ~ DIN4)는 DDR 데이터 입력 스트로우브 신호(DSI)의 상승 엣지 및 하강 엣지에 응답하여 순차적으로 입력된다. 그러면, 도2에 나타낸 라이트 제어회로(16)는 DDR 데이터 입력 스트로우브 신호(DSI)에 응답하여 직렬로 입력되는 4비트의 입력 데이터(DIN1 ~ DIN4)를 병렬로 변환하여 4비트의 병렬 데이터(di1 ~ di4)를 발생하고, 라이트 명령(WR)이 인가되고 클럭신호(CLK)의 3주기 후에 발생되는 라이트 클럭신호(WCLK)에 응답하여 4비트의 병렬 데이터(di1 ~ di4)를 내부 입력 데이터(Din1 ~ Din4)로 출력한다.
도6b는 도1에 나타낸 본 발명의 반도체 메모리 장치의 QDR 라이트 동작을 설명하기 위한 동작 타이밍도로서, 제어신호(C2)가 "하이"레벨로 설정된 경우의 동작을 설명하기 위한 것이다.
도6a의 동작 설명에서와 마찬가지 방법으로 메모리 셀 어레이(10)의 워드 라인(WL)과 비트 라인쌍(BL, BLB)이 선택된다. 이 상태에서, 외부로부터 QDR 데이터 입력 스트로우브 신호(DSI)와 입력 데이터가 인가된다. 4비트의 입력 데이터(DIN1 ~ DIN4)는 QDR 데이터 입력 스트로우브 신호(DSI)의 상승 엣지 및 하강 엣지에 응답하여 순차적으로 입력된다. 이때 입력되는 QDR 데이터 입력 스트로우브 신호(DSI)는 클럭신호(CLK)의 1/2의 주기를 가지며, 이에 따라 클럭신호(CLK)의 한 주기동안에 4개의 데이터가 입력된다. 도2에 나타낸 라이트 제어회로(16)는 QDR 데이터 입력 스트로우브 신호(DSI)에 응답하여 직렬로 입력되는 4비트의 입력 데이터(DIN1 ~ DIN4)를 병렬로 변환하여 4비트의 병렬 데이터(di1 ~ di4)를 발생하고, 라이트 명령(WR)이 인가되고 클럭신호(CLK)의 2주기 후에 발생되는 QDR 라이트 클럭신호(WCLK)에 응답하여 4비트의 병렬 데이터(di1 ~ di4)를 내부 입력 데이터(Din1 ~ Din4)로 출력한다.
도6a, 6b에 나타낸 바와 같은 방법으로 DDR 및 QDR 라이트 동작을 수행하여 4비트의 입력 데이터를 메모리 셀 어레이에 라이트한다.
도6a, 6b로부터 알 수 있듯이, QDR 라이트 동작이 DDR 라이트 동작에 비해서 고속으로 입력 데이터를 메모리 셀 어레이에 라이트한다.
도7a는 도1에 나타낸 본 발명의 반도체 메모리 장치의 DDR 리드 동작을 설명하기 위한 동작 타이밍도로서, 제어신호(C2)가 "로우"레벨로 설정된 경우의 동작을 설명하기 위한 것이다.
도6a의 동작 설명에서와 마찬가지 방법으로 메모리 셀 어레이(10)의 워드 라인(WL)과 비트 라인쌍(BL, BLB)이 선택된다. 그러면, 메모리 셀 어레이(10)의 선택된 메모리 셀들로부터 내부 출력 데이터(Dout1 ~ Dout4)가 발생된다. 도3에 나타낸 리드 제어회로(18)는 순차적으로 발생되는 도5B에 나타낸 바와 같은 DDR 리드 클럭신호들(RCLK1 ~ RCLK4)에 응답하여 출력 데이터(DOUT1 ~ DOUT4)를 순차적으로 발생한다. 이때, 출력 데이터(DOUT1 ~ DOUT4)의 발생 시점에 맞추어서 DDR 데이터 출력 스트로우브 신호(DSO)가 발생된다.
도7b는 도1에 나타낸 본 발명의 반도체 메모리 장치의 QDR 리드 동작을 설명하기 위한 동작 타이밍도로서, 제어신호(C2)가 "하이"레벨로 설정된 경우의 동작을 설명하기 위한 것이다.
도6a의 동작 설명에서와 마찬가지 방법으로 메모리 셀 어레이(10)의 워드 라인(WL)과 비트 라인쌍(BL, BLB)이 선택된다. 그러면, 메모리 셀 어레이(10)의 선택된 메모리 셀들로부터 내부 출력 데이터(Dout1 ~ Dout4)가 발생된다. 도3에 나타낸 리드 제어회로(18)는 순차적으로 발생되는 도5C에 나타낸 바와 같은 QDR 리드 클럭신호들(RCLK1 ~ RCLK4)에 응답하여 출력 데이터(DOUT1 ~ DOUT4)를 순차적으로 발생한다. 이때, 출력 데이터(DOUT1 ~ DOUT4)의 발생 시점에 맞추어서 QDR 데이터 출력 스트로우브 신호(DSO)가 발생된다.
도7a, 7b에 나타낸 바와 같은 방법으로 DDR 및 QDR 리드 동작을 수행하여 메모리 셀 어레이로부터 출력되는 4비트의 내부 출력 데이터를 외부로 리드한다.
도7a 및 7b로부터 알 수 있듯이, QDR 리드 동작이 DDR 리드 동작에 비해서 고속으로 출력 데이터를 외부로 출력한다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 제어신호들(C1, C2)의 상태를 달리함에 의해서 DDR 및 QDR 라이트 및 리드 동작을 수행하는 것이 가능하다. 그리고, 상술하지는 않았지만, 본딩 옵션 또는 퓨즈 옵션을 사용하여 제어신호들(C1, C2)의 상태를 한가지 상태로 고정함으로써 라이트 및 리드 동작을 한가지 동작으로 고정하는 것도 가능하다.
그리고, 본 발명의 반도체 메모리 장치는 테스트시에 메모리 테스터에 의해서 인가될 수 있는 클럭신호의 주파수가 반도체 메모리 장치의 동작 주파수의 1/2인 경우에 반도체 메모리 장치를 DDR 라이트 동작 및 QDR 리드 동작으로 설정함으로써 메모리 테스터에 의한 테스트를 가능하게 한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 시스템 설계자 또는 사용자의 요구에 따라 DDR 또는 QDR 라이트 및 리드 동작을 수행하는 것이 가능하다.
또한, 본 발명의 반도체 메모리 장치는 테스터에 의해서 인가될 수 있는 클럭신호의 주파수가 반도체 메모리 장치의 동작 주파수보다 낮은 경우에도 테스터에 의한 테스트가 수행될 수 있게 한다.
도1은 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 라이트 제어회로의 실시예의 구성을 나타내는 것이다.
도3은 도1에 나타낸 본 발명의 리드 제어회로의 실시예의 구성을 나타내는 것이다.
도4는 도1에 나타낸 클럭신호 발생회로의 실시예의 구성을 나타내는 것이다.
도5a ~ 5c는 도4에 나타낸 클럭신호 발생회로의 동작을 설명하기 위한 동작 타이밍도이다.
도6a, b는 도1에 나타낸 본 발명의 반도체 메모리 장치의 DDR, QDR 라이트 동작을 설명하기 위한 동작 타이밍도이다.
도7a, b는 도1에 나타낸 본 발명의 반도체 메모리 장치의 DDR, QDR 리드 동작을 설명하기 위한 동작 타이밍도이다.

Claims (24)

  1. 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    외부 클럭신호를 입력하여 DDR 라이트 클럭신호 및 QDR 리드 클럭신호를 발생하는 클럭신호 발생회로;
    라이트 동작시에 DDR로 입력 데이터를 입력하고, 상기 DDR 라이트 클럭신호에 응답하여 상기 DDR로 입력된 입력 데이터를 상기 메모리 셀 어레이로 출력하는 라이트 제어회로; 및
    리드 동작시에 상기 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 상기 QDR 리드 클럭신호에 응답하여 상기 내부 출력 데이터를 QDR로 출력하는 리드 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 클럭신호 발생회로는
    라이트 동작시에 상기 외부 클럭신호를 입력하고 제어신호에 응답하여 상기 DDR 라이트 클럭신호를 발생하는 라이트 클럭신호 발생회로; 및
    리드 동작시에 상기 외부 클럭신호를 입력하고 제어신호에 응답하여 상기 QDR 리드 클럭신호를 발생하는 리드 클럭신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 라이트 제어회로는
    직렬로 입력되는 소정 비트의 상기 입력 데이터를 병렬로 변환하여 소정 비트의 상기 병렬 데이터를 발생하는 직병렬 변환회로; 및
    상기 DDR 라이트 클럭신호에 응답하여 소정 비트의 상기 병렬 데이터를 상기 메모리 셀 어레이로 전송하는 전송 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 리드 제어회로는
    병렬로 출력되는 소정 비트의 상기 내부 출력 데이터를 상기 QDR 리드 클럭신호에 응답하여 직렬로 변환하여 상기 내부 출력 데이터를 QDR로 순차적으로 출력하는 병직렬 변환회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    외부 클럭신호를 입력하여 QDR 라이트 클럭신호 및 DDR 리드 클럭신호를 발생하는 클럭신호 발생회로;
    라이트 동작시에 QDR로 입력 데이터를 입력하고, 상기 QDR 라이트 클럭신호에 응답하여 상기 QDR로 입력된 입력 데이터를 상기 메모리 셀 어레이로 출력하는 이트 제어회로; 및
    리드 동작시에 상기 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 상기 DDR 리드 클럭신호에 응답하여 DDR로 출력하는 리드 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 클럭신호 발생회로는
    라이트 동작시에 상기 외부 클럭신호를 입력하고 제어신호에 응답하여 상기 QDR 라이트 클럭신호를 발생하는 라이트 클럭신호 발생회로; 및
    리드 동작시에 상기 외부 클럭신호를 입력하고 상기 제어신호에 응답하여 상기 DDR 리드 클럭신호를 발생하는 리드 클럭신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 라이트 제어회로는
    직렬로 입력되는 소정 비트의 상기 입력 데이터를 병렬로 변환하여 소정 비트의 상기 병렬 데이터를 발생하는 직병렬 변환회로; 및
    상기 QDR 라이트 클럭신호에 응답하여 소정 비트의 상기 병렬 데이터를 상기 메모리 셀 어레이로 전송하는 전송 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 리드 제어회로는
    병렬로 출력되는 소정 비트의 상기 내부 출력 데이터를 상기 DDR 리드 클럭신호에 응답하여 직렬로 변환하여 DDR로 순차적으로 출력하는 병직렬 변환회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    외부 클럭신호를 입력하여 DDR 라이트 클럭신호 또는 QDR 라이트 클럭신호를 발생하는 클럭신호 발생회로; 및
    라이트 동작시에 DDR로 입력 데이터를 입력하고, 상기 DDR 라이트 클럭신호에 응답하여 상기 DDR로 입력된 입력 데이터를 상기 메모리 셀 어레이로 출력하거나, QDR로 입력 데이터를 입력하고, 상기 QDR 라이트 클럭신호에 응답하여 상기 QDR로 입력되는 입력 데이터를 상기 메모리 셀 어레이로 출력하는 라이트 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 클럭신호 발생회로는
    라이트 동작시에 상기 외부 클럭신호를 입력하고 제어신호에 응답하여 상기 DDR 라이트 클럭신호 또는 QDR 라이트 클럭신호를 발생하는 라이트 클럭신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 라이트 클럭신호 발생회로는
    라이트 동작시에 상기 외부 클럭신호를 검출하는 라이트 클럭신호 검출회로;
    상기 라이트 클럭신호 검출회로로부터 출력되는 클럭신호를 제1지연시간만큼 지연하여 제1라이트 클럭신호를 발생하는 제1지연회로;
    상기 라이트 클럭신호 검출회로로부터 출력되는 클럭신호를 제2지연시간만큼 지연하여 제2라이트 클럭신호를 발생하는 제2지연회로; 및
    상기 제1라이트 클럭신호와 상기 제2라이트 클럭신호를 입력하고 제어신호에 응답하여 상기 제1라이트 클럭신호를 상기 DDR 라이트 클럭신호로 발생하거나, 상기 제2라이트 클럭신호를 상기 QDR 라이트 클럭신호로 발생하는 선택회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 라이트 제어회로는
    직렬로 입력되는 소정 비트의 상기 입력 데이터를 병렬로 변환하여 소정 비트의 상기 병렬 데이터를 발생하는 직병렬 변환회로; 및
    상기 DDR 라이트 클럭신호 또는 상기 QDR 라이트 클럭신호에 응답하여 소정 비트의 상기 병렬 데이터를 상기 메모리 셀 어레이로 전송하는 전송 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    외부 클럭신호를 입력하여 DDR 리드 클럭신호 또는 QDR 리드 클럭신호를 발생하는 클럭신호 발생회로; 및
    리드 동작시에 상기 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 상기 DDR 리드 클럭신호에 응답하여 DDR로 출력하거나, 상기 QDR 리드 클럭신호에 응답하여 QDR로 출력하는 리드 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 클럭신호 발생회로는
    리드 동작시에 상기 외부 클럭신호를 입력하고 제어신호에 응답하여 상기 DDR 리드 클럭신호 또는 상기 QDR 리드 클럭신호를 발생하는 리드 클럭신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 리드 클럭신호 발생회로는
    리드 동작시에 상기 외부 클럭신호를 검출하는 리드 클럭신호 검출회로;
    상기 리드 클럭신호 검출회로로부터 출력되는 클럭신호의 2배의 주파수를 가지는 클럭신호를 발생하는 주파수 체배기;
    제어신호에 응답하여 상기 리드 클럭신호 검출회로로부터 출력되는 클럭신호를 발생하거나, 상기 주파수 체배기로부터 출력되는 클럭신호를 입력하고 상기 주파수 체배기로부터 출력되는 클럭신호를 발생하는 선택회로; 및
    상기 선택회로로부터 출력되는 상기 리드 클럭신호 검출회로로부터 출력되는 클럭신호를 입력하여 직렬로 입력되는 소정 비트의 상기 입력 데이터와 동일한 수의 상기 DDR 리드 클럭신호를 순차적으로 발생하거나, 상기 선택회로로부터 출력되는 상기 주파수 체배기로부터 출력되는 클럭신호를 입력하여 직렬로 입력되는 소정 비트의 상기 입력 데이터와 동일한 수의 상기 QDR 리드 클럭신호를 순차적으로 발생하는 논리 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서, 상기 리드 제어회로는
    병렬로 출력되는 소정 비트의 상기 내부 출력 데이터를 상기 DDR 리드 클럭신호에 응답하여 직렬로 변환하여 DDR로 순차적으로 출력하거나, 상기 QDR 리드 클럭신호에 응답하여 직렬로 변환하여 QDR로 순차적으로 출력하는 병직렬 변환회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. DDR 라이트 동작 및 QDR 라이트 동작을 선택하기 위한 제어신호의 상태를 설정하는 단계;
    외부 클럭신호를 입력하고 상기 제어신호에 응답하여 DDR 라이트 클럭신호 또는 상기 QDR 라이트 클럭신호를 발생하는 클럭신호 발생단계; 및
    DDR 라이트 동작시에 DDR로 입력 데이터를 입력하고 상기 DDR 라이트 클럭신호에 응답하여 상기 입력 데이터를 상기 메모리 셀 어레이로 출력하거나, QDR 라이트 동작시에 QDR로 입력 데이터를 입력하고 상기 QDR 라이트 클럭신호에 응답하여 상기 입력 데이터를 상기 메모리 셀 어레이로 출력하는 데이터 라이트 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 방법.
  18. 제17항에 있어서, 상기 데이터 라이트 단계는
    상기 DDR로 입력 데이터를 입력시에 상기 입력 데이터와 DDR 데이터 입력 스트로우브 신호를 함께 입력하고, 상기 QDR로 입력 데이터를 입력시에 상기 입력 데이터와 QDR 데이터 입력 스트로우브 신호를 함께 입력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 방법.
  19. 제17항에 있어서, 상기 클럭신호 발생단계는
    DDR 라이트 동작시에 상기 외부 클럭신호를 입력하여 상기 DDR로 입력되는 입력 데이터가 입력된 후에 발생되는 상기 DDR 라이트 클럭신호를 발생하고, QDR 라이트 동작시에 상기 외부 클럭신호를 입력하여 상기 QDR로 입력되는 입력 데이터가 입력된 후에 발생되는 상기 QDR 라이트 클럭신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 방법.
  20. 제17항에 있어서, 상기 데이터 라이트 단계는
    직렬로 입력되는 소정 비트의 상기 입력 데이터를 병렬로 변환하여 소정 비트의 상기 병렬 데이터를 발생하는 단계; 및
    상기 DDR 라이트 클럭신호에 응답하여 소정 비트의 상기 병렬 데이터를 상기 메모리 셀 어레이로 전송하거나, 상기 QDR 라이트 클럭신호에 응답하여 상기 소정 비트의 병렬 데이터를 상기 메모리 셀 어레이로 전송하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 방법.
  21. DDR 리드 동작 및 QDR 리드 동작을 선택하기 위한 제어신호의 상태를 설정하는 단계;
    외부 클럭신호를 입력하고 상기 제어신호에 응답하여 DDR 리드 클럭신호 또는 상기 QDR 리드 클럭신호를 발생하는 클럭신호 발생단계; 및
    DDR 리드 동작시에 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 입력하고 상기 DDR 리드 클럭신호에 응답하여 상기 내부 출력 데이터를 출력하고, QDR 리드 동작시에 상기 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 입력하고 상기 QDR 리드 클럭신호에 응답하여 상기 내부 출력 데이터를 출력하는 데이터 리드 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  22. 제21항에 있어서, 상기 데이터 리드 단계는
    상기 내부 출력 데이터를 DDR로 출력시에 상기 내부 출력 데이터와 DDR 데이터 출력 스트로우브 신호를 함께 출력하고, QDR로 출력시에 상기 내부 출력 데이터와 QDR 데이터 출력 스트로우브 신호를 함께 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  23. 제21항에 있어서, 상기 클럭신호 발생단계는
    DDR 리드 동작시에 상기 외부 클럭신호를 입력하여 상기 내부 출력 데이터가 상기 메모리 셀 어레이로부터 출력된 후에 발생되는 상기 DDR 리드 클럭신호를 발생하거나, QDR 리드 동작시에 상기 외부 클럭신호의 2배의 주파수를 가지는 클럭신호를 입력하여 상기 내부 출력 데이터가 상기 메모리 셀 어레이로부터 출력된 후에 발생되는 상기 QDR 리드 클럭신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  24. 제21항에 있어서, 상기 데이터 리드 단계는
    병렬로 출력되는 소정 비트의 상기 내부 출력 데이터를 상기 DDR 리드 클럭신호에 응답하여 직렬로 변환하여 DDR로 순차적으로 출력하거나, 상기 QDR 리드 클럭신호에 응답하여 직렬로 변환하여 QDR로 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
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