KR20160143972A

KR20160143972A - 이미지 센싱 장치 및 그의 리드아웃 방법

Info

Publication number: KR20160143972A
Application number: KR1020150079912A
Authority: KR
Inventors: 신민석
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-06-05
Filing date: 2015-06-05
Publication date: 2016-12-15
Also published as: US20160360135A1; US10057525B2

Abstract

이미지 센싱 장치 및 그의 리드아웃 방법에 관한 것으로, 소오스 어드레스신호와 소오스 클럭신호에 응답하여, 상기 소오스 어드레스신호에 대응하는 선택 어드레스신호 및 적어도 하나의 어드레스용 클럭신호와, 상기 소오스 클럭신호보다 고주파수의 져지 클럭신호를 생성하기 위한 리드아웃 제어블록; 및 상기 선택 어드레스신호, 상기 어드레스용 클럭신호, 및 상기 져지 클럭신호에 응답하여 복수의 픽셀신호를 리드아웃하기 위한 리드아웃블록을 포함하는 이미지 센싱 장치가 제공된다.

Description

이미지 센싱 장치 및 그의 리드아웃 방법{IMAGE SENSING DEVICE AND METHOD OF READING-OUT THE SAME}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치 및 그의 리드아웃 방법에 관한 것이다.

일반적으로, 이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.

한편, 이미지 센싱 장치는 리드아웃 속도를 향상시키기 위하여 컬럼 페러렐(column-parallel) 방식을 채택하고 있다.

도 1에는 종래기술에 따른 이미지 센싱 장치(10)의 구성도가 도시되어 있다.

도 1을 참조하면, 이미지 센싱 장치(10)는 픽셀블록(11), 및 리드아웃블록(13)을 포함한다.

픽셀블록(11)은 로우(row) 방향과 컬럼(column) 방향으로 배열된 복수의 픽셀을 포함한다. 도 1에는 8*2 개의 픽셀이 도시되어 있으나 이는 일부만이 도시되어 있음에 유의한다. 픽셀블록(11)은 컬럼 페러렐 방식에 따라 로우별로 픽셀신호들(V<1:8>)을 출력한다. 예컨대, 픽셀블록(11)은 제1 로우(ROW1)에 배열된 픽셀들로부터 픽셀신호들(V<1:8>)을 출력한 다음, 제2 로우(ROW1)에 배열된 픽셀들로부터 픽셀신호들(V<1:8>)을 출력한다.

리드아웃블록(13)은 소오스 클럭신호(COL_CLK)에 응답하여 픽셀신호들(V<1:8>)을 디지털신호(D<1:8>)로 변환하여 공통 채널(CH1)로 순차적으로 출력한다.

그런데, 상기와 같이 구성되는 이미지 센싱 장치(10)는 다음과 같은 문제점이 있다.

픽셀블록(11)에 포함된 픽셀의 개수가 많아질수록, 즉 이미지 센싱 장치(10)의 해상도가 증가할수록 로우 라인의 개수와 컬럼 라인의 개수가 증가함에 따라 단위 로우 시간 동안 처리해야 하는 픽셀신호의 개수가 증가하고 있다. 다시 말해, 리드아웃블록(13)은 제한된 단위 로우 시간 동안 공통 채널(CH1)로 출력할 수 있는 픽셀신호의 개수가 제한된다. 이에, 이미지 센싱 장치(10)는 해상도가 증가할수록 모든 컬럼 라인에 대응하는 픽셀신호들을 제한된 단위 로우 시간 내에 처리할 수 없는 문제점이 있다.

본 발명은 리드아웃 속도를 향상시키면서도 면적 증가를 최소화한 이미지 센싱 장치를 제공하는 것이다.

또한, 본 발명은 리드아웃 속도를 향상시키고 면적 증가를 최소화하면서도 리드아웃 동작의 신뢰성을 향상시킨 이미지 센싱 장치를 제공하는 것이다.

본 발명의 일 측면에 따르면, 이미지 센싱 장치는 소오스 어드레스신호와 소오스 클럭신호에 응답하여, 상기 소오스 어드레스신호에 대응하는 선택 어드레스신호 및 적어도 하나의 어드레스용 클럭신호와, 상기 소오스 클럭신호보다 고주파수의 져지 클럭신호를 생성하기 위한 리드아웃 제어블록; 및 상기 선택 어드레스신호, 상기 어드레스용 클럭신호, 및 상기 져지 클럭신호에 응답하여 복수의 픽셀신호를 리드아웃하기 위한 리드아웃블록을 포함할 수 있다.

본 발명의 다른 측면에 따르면, 이미지 센싱 장치는 소오스 어드레스신호와 소오스 클럭신호에 응답하여 선택 어드레스신호와 제1 지연 클럭신호를 생성하기 위한 어드레스 제어부; 상기 소오스 클럭신호와 상기 제1 지연 클럭신호에 응답하여, 상기 소오스 클럭신호보다 고주파수의 져지 클럭신호, 및 상기 져지 클럭신호와 동일한 주파수의 프리차지신호를 생성하기 위한 리드아웃 제어부; 상기 선택 어드레스신호와 상기 제1 지연 클럭신호에 응답하여, 상기 소오스 클럭신호의 한 주기당 N(1 이상의 자연수) 개의 픽셀신호를 M(2 이상의 자연수) 회에 걸쳐 N 개의 채널을 통해 순차적으로 리드아웃하기 위한 제1 리드아웃부; 및 상기 져지 클럭신호와 상기 프리차지신호에 응답하여 상기 N 개의 채널을 통해 순차적으로 리드아웃된 M*N 개의 디지털신호를 예정된 그룹 단위로 순차적으로 리드아웃하기 위한 제2 리드아웃부를 포함할 수 있다.

본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치의 리드아웃방법은 소오스 클럭신호와 함께 소오스 어드레스신호가 순차적으로 입력되는 단계; 및 상기 소오스 클럭신호와 상기 소오스 어드레스신호에 응답하여 적어도 하나의 채널을 통해 DDR(double data rate) 방식으로 복수의 픽셀신호를 리드아웃하는 단계를 포함할 수 있다.

본 발명의 실시예는 리드아웃 속도를 향상시키면서도 면적 증가를 최소화할 수 있으므로, 해상도 등 이미지 센싱 장치의 성능을 향상시키는데 기여할 수 있는 효과가 있다.

또한, 본 발명의 실시예는 리드아웃 동작시 필요한 프리차지 시간을 충분히 제공함으로써 리드아웃 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.

도 1은 종래기술에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 비교예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 3은 도 2에 도시된 리드아웃 제어블록의 내부 구성도이다.
도 4는 도 2에 도시된 리드아웃 수행블록의 내부 구성도이다.
도 5는 도 4에 도시된 제1 리드아웃 그룹 및 제1 내지 제8 채널 사이의 접속 구조를 보인 도면이다.
도 6은 도 2에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 8은 도 7에 도시된 리드아웃 제어블록의 내부 구성도이다.
도 9는 도 8에 도시된 어드레스 제어부의 내부 구성도이다.
도 10은 도 8에 도시된 리드아웃 제어부의 내부 구성도이다.
도 11은 도 7에 도시된 리드아웃 수행블록의 내부 구성도이다.
도 12는 도 11에 도시된 제1 및 제2 리드아웃 그룹과 제1 내지 제4 채널 사이의 접속 구조를 보인 도면이다.
도 13은 도 11에 도시된 출력부의 내부 구성도이다.
도 14는 도 13에 도시된 데이터 정렬부의 내부 구성도이다.
도 15는 도 7에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 17은 도 16에 도시된 리드아웃 제어블록에 포함된 리드아웃 제어부의 내부 구성도이다.
도 18은 도 17에 도시된 프리차지 제어부의 내부 구성도이다.
도 19는 도 16에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2에는 비교예에 따른 이미지 센싱 장치(100)가 블록 구성도로 도시되어 있다.

도 2를 참조하면, 이미지 센싱 장치(100)는 픽셀블록(110), 리드아웃 제어블록(120), 및 리드아웃 수행블록(130)을 포함한다.

픽셀블록(110)은 로우(row) 방향과 컬럼(column) 방향으로 배열된 복수의 픽셀(도면에 미도시)을 포함한다. 예컨대, 픽셀블록(110)은 X*Y 개의 픽셀을 포함한다. 픽셀블록(110)은 로우별로 복수의 픽셀신호(V<1:X>)를 생성한다. 예컨대, 픽셀블록(110)은 제1 내지 제X 픽셀신호(V<1:X>)를 Y번 생성한다. 즉, 픽셀블록(110)은 제1 단위 로우 시간 동안 첫 번째 로우에 배열된 X 개의 픽셀들로부터 제1 내지 제X 픽셀신호(V<1:X>)를 제1 내지 제X 컬럼 라인을 통해 동시에 출력하고, 제2 단위 로우 시간 동안 두 번째 로우에 배열된 X 개의 픽셀들로부터 제1 내지 제X 픽셀신호(V<1:X>)를 상기 제1 내지 제X 컬럼 라인을 통해 동시에 출력하고, (중략), 제Y 단위 로우 시간 동안 Y 번째 로우에 배열된 X 개의 픽셀들로부터 제1 내지 제X 픽셀신호(V<1:X>)를 상기 제1 내지 제X 컬럼 라인을 통해 동시에 출력한다. 이하에서는 제1 내지 제8 픽셀신호(V<1:8>)를 제1 픽셀 그룹신호(V<1:8>)라 칭하고, 제9 내지 제16 픽셀신호(V<9:16>)를 제2 픽셀 그룹신호(V<9:16>)라 칭하고, (중략), 제X-7 내지 제X 픽셀신호(V<X-7:X>)를 제K 픽셀 그룹신호(V<X-7:X>)라 칭하기로 한다.

리드아웃 제어블록(120)은 소오스 클럭신호(COL_CLK)와 소오스 어드레스신호(COL_ADD)에 응답하여 리드아웃 수행블록(130)의 동작을 제어하기 위한 컬럼 어드레스신호(COL_ADDR), 져지 클럭신호(JDG_CLK), 및 프리차지신호(PCG)를 생성한다.

리드아웃 수행블록(130)은 컬럼 어드레스신호(COL_ADDR), 져지 클럭신호(JDG_CLK), 및 프리차지신호(PCG)에 응답하여 제1 내지 제K 픽셀 그룹신호(V<1:8>, V<9:16>, …, V<X-7:X>)를 데이터 그룹신호(DOUT)로써 순차적으로 리드아웃한다.

도 3에는 도 1에 도시된 리드아웃 제어블록(120)의 내부 구성도가 도시되어 있다.

도 3을 참조하면, 리드아웃 제어블록(120)은 제1 지연부(121), 에지 검출부(123), 제2 지연부(125), 및 샘플링부(127)를 포함한다.

제1 지연부(121)는 소오스 클럭신호(COL_CLK)를 예정된 제1 지연시간만큼 지연시켜 져지 클럭신호(JDG_CLK)를 생성한다.

에지 검출부(123)는 져지 클럭신호(JDG_CLK)의 라이징 에지를 검출하여 프리차지신호(PCG)를 생성한다.

제2 지연부(125)는 져지 클럭신호((JDG_CLK)를 예정된 제2 지연시간만큼 지연시켜 지연 클럭신호(DLY_CK)를 생성한다.

샘플링부(127)는 지연 클럭신호(DLY_CLK)에 기초하여 소오스 어드레스신호(COL_ADD)를 샘플링하여 컬럼 어드레스신호(COL_ADDR)를 생성한다.

도 4에는 도 2에 도시된 리드아웃 수행블록(130)의 내부 구성도가 도시되어 있고, 도 5에는 도 4에 도시된 리드아웃부(133)와 제1 내지 제8 채널(CH1 ~ CH8) 사이의 접속 구조를 더욱 상세하게 설명하기 위한 도면이 도시되어 있다.

도 4를 참조하면, 리드아웃 수행블록(130)은 어드레스 디코딩부(131), 리드아웃부(133), 및 출력부(135)를 포함한다.

어드레스 디코딩부(131)는 컬럼 어드레스신호(COL_ADDR)를 디코딩하여 제1 내지 제K 인에이블신호(EN<1:K>)를 순차적으로 생성한다.

리드아웃부(133)는 제1 내지 제K 리드아웃 그룹(133_1 ~ 133_K)을 포함한다. 제1 내지 제K 리드아웃 그룹(133_1 ~ 133_K)은 제1 내지 제K 인에이블신호(EN<1:K>)에 응답하여 순차적으로 동작하며, 각각 8 개의 컬럼 라인에 대응하는 8 개의 아날로그 디지털 컨버터(ADC)를 포함한다. 예컨대, 제1 리드아웃 그룹(133_1)에 포함된 제1 내지 제8 아날로그 디지털 컨버터(ADC1 ~ ADC8)는 제1 내지 제8 컬럼 라인을 통해 전송되는 제1 픽셀 그룹신호(V<1:8>)를 동시에 제1 내지 제8 디지털신호(D<1:8>)로 변환한 다음, 제1 인에이블신호(EN<1>)에 응답하여 제1 내지 제8 디지털신호(D<1:8>)를 제1 내지 제8 채널(CH1 ~ CH8)로 동시에 리드아웃한다. 그리고, 제2 리드아웃 그룹(133_2)에 포함된 제9 내지 제16 아날로그 디지털 컨버터(ADC9 ~ ADC16)은 제9 내지 제16 컬럼 라인을 통해 전송되는 제2 픽셀 그룹신호(V<9:16>)를 동시에 제9 내지 제16 디지털신호(D<9:16>)로 변환한 다음, 제2 인에이블신호(EN<2>)에 응답하여 제9 내지 제16 디지털신호(D<9:16>)를 제1 내지 제8 채널(CH1 ~ CH8)로 동시에 리드아웃한다. (중략) 그리고, 제K 리드아웃 그룹(133_K)에 포함된 제X-7 내지 제X 아날로그 디지털 컨버터(ADCX-7 ~ ADCX)는 제X-7 내지 제X 컬럼 라인을 통해 전송되는 제K 픽셀 그룹신호(V<X-7:X>)를 동시에 제X-7 내지 제X 디지털신호(D<X-7:X>)로 변환한 다음, 제K 인에이블신호(EN<K>)에 응답하여 제X-7 내지 제X 디지털신호(D<X-7:X>)를 제1 내지 제8 채널(CH1 ~ CH8)로 동시에 리드아웃한다. 이하에서는 제1 내지 제8 디지털신호(D<1:8>)를 제1 디지털 그룹신호(D<1:8>)라 칭하고, 제9 내지 제16 디지털신호(D<9:16>)를 제2 디지털 그룹신호(D<9:16>)라 칭하고, (중략), 제X-7 내지 제X 디지털신호(D<X-7:X>)를 제K 디지털 그룹신호(D<X-7:X>)라 칭하기로 한다.

한편, 리드아웃부(133)와 제1 내지 제8 채널(CH1 ~ CH8) 사이의 접속 구조를 도 5를 참조하여 더욱 자세하게 설명한다. 이때, 제1 리드아웃 그룹(133_1)과 제1 내지 제8 채널(CH1 ~ CH8) 사이의 접속 구조를 대표적으로 설명한다.

도 5를 참조하면, 제1 리드아웃 그룹(133_1)으로부터 출력되는 제1 디지털신호(D<1>)의 출력 라인은 제1 채널(CH1)에 접속되고, 제1 리드아웃 그룹(133_1)으로부터 출력되는 제2 디지털신호(D<2>)의 출력 라인은 제2 채널(CH2)에 접속되고, 제1 리드아웃 그룹(133_1)으로부터 출력되는 제3 디지털신호(D<3>)의 출력 라인은 제3 채널(CH3)에 접속되고, 제1 리드아웃 그룹(133_1)으로부터 출력되는 제4 디지털신호(D<4>)의 출력 라인은 제4 채널(CH4)에 접속되고, 제1 리드아웃 그룹(133_1)으로부터 출력되는 제5 디지털신호(D<5>)의 출력 라인은 제5 채널(CH5)에 접속되고, 제1 리드아웃 그룹(133_1)으로부터 출력되는 제6 디지털신호(D<6>)의 출력 라인은 제6 채널(CH6)에 접속되고, 제1 리드아웃 그룹(133_1)으로부터 출력되는 제7 디지털신호(D<7>)의 출력 라인은 제7 채널(CH7)에 접속되며, 제1 리드아웃 그룹(133_1)으로부터 출력되는 제8 디지털신호(D<8>)의 출력 라인은 제8 채널(CH8)에 접속된다.

여기서, 제1 내지 제8 채널(CH1 ~ CH8)은 각각 차동 라인을 포함한다. 예컨대, 제1 채널(CH1)은 제1 차동 라인(P1, N1)을 포함한다. 물론 도면에 도시되지 않았지만, 제2 내지 제8 채널(CH2 ~ CH8)은 제2 내지 제8 차동 라인(P2 ~ P8, N2 ~ N8)을 포함할 것이다. 이는 실질적으로 제1 내지 제X 디지털신호(D<1:X>)가 각각 차동 신호를 포함하기 때문이다. 예컨대, 제1 디지털신호(D<1>)는 제1 차동신호(DOUTP<1>, DOUTN<1>)를 포함하며, 제1 차동신호(DOUTP<1>, DOUTN<1>)는 제1 차동 라인(P1, N1)으로 리드아웃된다. 물론 도면에 도시되지 않았지만, 제2 내지 제8 디지털신호(D<2:8>)는 제2 내지 제8 차동신호(DOUTP<2:8>, DOUTN<2:8>)를 포함하며, 제2 내지 제8 차동신호(DOUTP<2:8>, DOUTN<2:8>)는 제2 내지 제8 차동 라인(P2 ~ P8, N2 ~ N8)으로 리드아웃될 것이다.

다시 도 4를 참조하면, 출력부(135)는 져지 클럭신호(JDG_CLK)와 프리차지신호(PCG)에 응답하여 제1 내지 제8 채널(CH1 ~ CH8)로 리드아웃된 제1 내지 제K 디지털 그룹신호(D<1:8>, D<9:16>, …, D<X-7:X>)를 증폭한다. 예컨대, 제1 디지털 그룹신호(D<1:8>)에 포함된 제1 디지털신호(D<1>)를 대표적으로 설명하면, 출력부(135)는 프리차지신호(PCG)에 응답하여 제1 차동 라인(P1, N1)을 동일한 전압 레벨로 프리차지하고, 이후 제1 차동신호(DOUTP<1>, DOUTN<1>)가 리드아웃됨에 따라 제1 차동 라인(P1, N1) 사이에 발생한 전압 차이(voltage difference)를 감지 및 증폭한다.

도 6에는 도 1에 도시된 이미지 센싱 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

먼저, 도면에는 도시되지 않았지만, 픽셀블록(110)의 동작을 간단하게 설명한다. 픽셀블록(110)은 단위 로우 시간마다 제1 내지 제X 픽셀신호(V<1:X>)를 생성한다. 예컨대, 픽셀블록(110)은 첫 번째 단위 로우 시간 동안 첫 번째 로우에 배열된 제1 내지 제X 픽셀(도면에 미도시)로부터 제1 내지 제X 픽셀신호(V<1:X>)를 생성하고, 두 번째 단위 로우 시간 동안 두 번째 로우에 배열된 제1 내지 제X 픽셀(도면에 미도시)로부터 제1 내지 제X 픽셀신호(V<1:X>)를 생성하며, (중략), 마지막 단위 로우 시간 동안 마지막 로우에 배열된 제1 내지 제X 픽셀(도면에 미도시)로부터 제1 내지 제X 픽셀신호(V<1:X>)를 생성한다.

한편, 도 6을 참조하면, 리드아웃 제어블록(120)은 소오스 클럭신호(COL_CLK)를 상기 제1 지연시간만큼 지연시켜 져지 클럭신호(JDG_CLK)를 생성하고, 져지 클럭신호(JDG_CLK)의 라이징 에지를 검출하고 그 검출결과에 기초하여 상기 라이징 에지마다 펄싱하는 프리차지신호(PCG)를 생성하고, 져지 클럭신호(JDG_CLK)를 상기 제2 지연시간만큼 지연시켜 지연 클럭신호(DLY_CLK)를 생성하며, 소오스 어드레스신호(COL_ADD)를 지연 클럭신호(DLY_CLK)에 동기시켜 컬럼 어드레스신호(COL_ADDR)로써 생성한다.

리드아웃 수행블록(130)은 프리차지신호(PCG)에 응답하여 제1 내지 제8 채널(CH1 ~ CH8)을 주기적으로 프리차지하고, 져지 클럭신호(COL_CLK)와 컬럼 어드레스신호(COL_ADDR)에 응답하여 제1 내지 제X 픽셀신호(V<1:X>)를 컬럼 그룹별로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다.

리드아웃 수행블록(130)은 프리차지신호(PCG)에 응답하여 제1 내지 제8 채널(CH1 ~ CH8)을 예정된 전압레벨로 프리차지한다. 예컨대, 리드아웃 수행블록(130)은 제1 내지 제8 차동라인(P1 ~ P8, N1 ~ N8)을 고전압(VDD) 레벨로 프리차지한다.

그리고, 리드아웃 수행블록(130)은 컬럼 어드레스신호(COL_ADDR)에 응답하여 제1 내지 제K 픽셀 그룹신호(V<1:8>, V<9:16>, …, V<X-7:X>)에 대응하는 제1 내지 제K 디지털 그룹신호(D<1:8>, D<9:16>, …, D<X-7:X>)를 순차적으로 제1 내지 제8 채널(CH1 ~ CH8)에 제공하며, 져지 클럭신호(JDG_CLK)에 응답하여 제1 내지 제8 채널(CH1 ~ CH8)에 제공된 제1 내지 제K 디지털 그룹신호(D<1:8>, D<9:16>, …, D<X-7:X>)를 컬럼 그룹별로 증폭하여 데이터 그룹신호(DOUT)로써 순차적으로 리드아웃한다. 이를 더욱 자세하게 설명하면, 어드레스 디코딩부(131)는 지연 클럭신호(DLY_CLK)의 주기마다 컬럼 어드레스신호(COL_ADDR)를 디코딩하여 제1 내지 제K 인에이블신호(EN<1:K>)를 순차적으로 생성하고, 제1 내지 제K 리드아웃 그룹(133_1 ~ 133_K)은 제1 내지 제K 인에이블신호(EN<1:K>)에 응답하여 제1 내지 제K 디지털 그룹신호(D<1:8>, D<9:16>, …, D<X-7:X>)를 순차적으로 제1 내지 제8 채널(CH1 ~ CH8)로 출력한다. 예컨대, 제1 리드아웃 그룹(133_1)은 제1 인에이블신호(EN<1>)에 응답하여 제1 픽셀 그룹신호(V<1:8>)를 제1 디지털 그룹신호(D<1:8>)로 변환하여 제1 내지 제8 채널(CH1 ~ CH8)로 출력하고, 제2 리드아웃 그룹(133_2)은 제2 인에이블신호(EN<2>)에 응답하여 제2 픽셀 그룹신호(V<9:16>)를 제2 디지털 그룹신호(D<9:16>)로 변환하여 제1 내지 제8 채널(CH1 ~ CH8)로 출력하고, (중략), 제K 리드아웃 그룹(133_K)은 제K 인에이블신호(EN<K>)에 응답하여 제K 픽셀 그룹신호(V<X-7:X>)를 제K 디지털 그룹신호(D<X-7:X>)로 변환하여 제1 내지 제8 채널(CH1 ~ CH8)로 출력한다.

여기서, 제1 내지 제8 채널(CH1 ~ CH8)은 각각 차동 라인을 포함하고, 제1 내지 제X 디지털신호(D<1:X>)는 각각 차동 신호를 포함한다. 이하에서는 제1 채널(CH1)로 출력되는 디지털신호들(D<1>, D<9>, …, D<X-7>)만을 대표적으로 설명한다. 제1 채널(CH1)에 대응하는 제1 차동 라인(P1, N1)에는 제1 인에이블신호(EN<1>)의 활성화 구간 동안 제1 디지털신호(D<1>)에 대응하는 제1 차동신호(DOUTP<1>, DOUTN<1>)가 출력되고, 제2 인에이블신호(EN<2>)의 활성화 구간 동안 제9 디지털신호(D<9>)에 대응하는 제9 차동신호(DOUTP<9>, DOUTN<9>)가 출력되고, (중략), 제K 인에이블신호(EN<K>)의 활성화 구간 동안 제X-7 디지털신호(D<X-7>)에 대응하는 제X-7 차동신호(DOUTP<X-7>, DOUTN<X-7>)가 출력된다.

정리하면, 출력부(135)는 프리차지신호(PCG)에 응답하여 져지 클럭신호(JDG_CLK)의 제1 라이징 에지에 대응하는 소정의 구간 동안 제1 내지 제8 채널(CH1 ~ CH8)을 예정된 전압레벨로 프리차지한다. 예컨대, 출력부(135)는 제1 차동 라인(P1, N1)을 고전압(VDD) 레벨로 프리차지한다. 그리고, 제1 리드아웃 그룹(133_1)은 지연 클럭신호(DLY_CLK)의 제1 주기 동안, 제1 픽셀 그룹신호(V<1:8>)에 대응하는 제1 디지털 그룹신호(D<1:8>)를 제1 내지 제8 채널(CH1 ~ CH8)로 출력한다. 예컨대, 제1 리드아웃 그룹(133_1)은 제1 디지털신호(D<1>)에 기초하여 제1 차동 라인(P1, N1) 중 어느 하나만을 저전압(VSS) 레벨로 구동한다. 그리고, 출력부(135)는 져지 클럭신호(JDG_CLK)의 제2 라이징 에지에 대응하는 시점에 제1 내지 제8 채널(CH1 ~ CH8)로 출력된 제1 디지털 그룹신호(D<1:8>)를 증폭하여 데이터 그룹신호(DOUT)로써 리드아웃한 다음, 프리차지신호(PCG)에 응답하여 져지 클럭신호(JDG_CLK)의 제2 라이징 에지에 대응하는 소정의 구간 동안 제1 내지 제8 채널(CH1 ~ CH8)을 예정된 전압레벨로 프리차지한다. 예컨대, 출력부(135)는 제1 차동 라인(P1, N1)에 발생한 전압 차이를 증폭하여 데이터 그룹신호(DOUT)를 생성한 다음 제1 차동 라인(P1, N1)을 다시 고전압(VDD) 레벨로 프리차지한다. 이후, 리드아웃 수행블록(130)은 제2 내지 제K 픽셀 그룹신호(V<9:16>, …, V<X-7:X>)를 대상으로 상기의 과정을 반복적으로 실시함으로써, 제2 내지 제K 픽셀 그룹신호(V<9:16>, …, V<X-7:X>)에 대응하는 데이터 그룹신호(DOUT)가 순차적으로 리드아웃된다.

이와 같은 비교예에 따르면, 이미지 센싱 장치(100)는 제1 내지 제8 채널(CH1 ~ CH8)을 이용하여 리드아웃 동작을 실시함으로써 리드아웃 속도를 향상시킬 수 있다.

그러나, 상기와 같은 구성을 가지는 이미지 센싱 장치(100)는 제1 내지 제8 채널(CH1 ~ CH8)이 차지하는 면적에 따른 문제점이 대두될 수 있다.

이에, 본 발명의 실시예에서는 비교예에 상응하는 리드아웃 속도를 발휘하면서도 면적이 최소화된 이미지 센싱 장치를 제공한다.

본 발명의 실시예에서는 제1 내지 제4 채널을 통해 DDR(double data rate) 방식으로 리드아웃 동작을 수행하는 이미지 센싱 장치를 예로 들어 설명한다.

도 7에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치(200)가 블록 구성도로 도시되어 있다.

도 7을 참조하면, 이미지 센싱 장치(200)는 픽셀블록(210), 리드아웃 제어블록(220), 및 리드아웃 수행블록(230)을 포함할 수 있다.

픽셀블록(210)은 로우(row) 방향과 컬럼(column) 방향으로 배열된 복수의 픽셀(도면에 미도시)을 포함할 수 있다. 예컨대, 픽셀블록(210)은 X*Y 개의 픽셀을 포함할 수 있다. 픽셀블록(210)은 로우별로 복수의 픽셀신호(V<1:X>)를 생성할 수 있다. 예컨대, 픽셀블록(210)은 제1 내지 제X 픽셀신호(V<1:X>)를 Y번 생성할 수 있다. 즉, 픽셀블록(210)은 제1 단위 로우 시간 동안 첫 번째 로우에 배열된 X 개의 픽셀들로부터 제1 내지 제X 픽셀신호(V<1:X>)를 제1 내지 제X 컬럼 라인을 통해 동시에 출력할 수 있고, 제2 단위 로우 시간 동안 두 번째 로우에 배열된 X 개의 픽셀들로부터 제1 내지 제X 픽셀신호(V<1:X>)를 상기 제1 내지 제X 컬럼 라인을 통해 동시에 출력할 수 있고, (중략), 제Y 단위 로우 시간 동안 Y 번째 로우에 배열된 X 개의 픽셀들로부터 제1 내지 제X 픽셀신호(V<1:X>)를 상기 제1 내지 제X 컬럼 라인을 통해 동시에 출력할 수 있다. 이하에서는 제1 내지 제4 픽셀신호(V<1:4>)를 제1 픽셀 그룹신호(V<1:4>)라 칭하고, 제5 내지 제8 픽셀신호(V<5:8>)를 제2 픽셀 그룹신호(V<5:8>)라 칭하고, (중략), 제X-3 내지 제X 픽셀신호(V<X-3:X>)를 제2K 픽셀 그룹신호(V<X-3:X>)라 칭하기로 한다. 한편, 픽셀블록(210)은 앞서 설명한 비교예에 따른 이미지 센싱 장치(100)에 포함된 픽셀블록(110)과 동일한 구성일 수 있다.

리드아웃 제어블록(220)은 소오스 클럭신호(COL_CLK)와 소오스 어드레스신호(COL_ADD)에 응답하여 리드아웃 수행블록(230)의 동작을 제어하기 위한 컬럼 어드레스신호(COL_ADDR), 지연 클럭신호(DLY_CLK), 져지 클럭신호(JDG_CLK), 및 프리차지신호(PCG)를 생성할 수 있다.

리드아웃 수행블록(230)은 컬럼 어드레스신호(COL_ADDR), 지연 클럭신호(DLY_CLK), 져지 클럭신호(JDG_CLK), 및 프리차지신호(PCG)에 응답하여 제1 내지 제2K 픽셀 그룹신호(V<1:4>, V<5:8>, …, V<X-3:X>)를 리드아웃할 수 있다.

도 8에는 도 7에 도시된 리드아웃 제어블록(220)의 내부 구성도가 도시되어 있다.

도 8을 참조하면, 리드아웃 제어블록(220)은 어드레스 제어부(221), 및 리드아웃 제어부(223)를 포함할 수 있다.

어드레스 제어부(221)는 소오스 어드레스신호(COL_ADD)와 소오스 클럭신호(COL_CLK)에 응답하여 컬럼 어드레스신호(COL_ADDR)와 지연 클럭신호(DLY_CLK)를 생성할 수 있다. 어드레스 제어부(221)는 아래에서 더욱 자세하게 설명될 것이다.

리드아웃 제어부(223)는 소오스 클럭신호(COL_CLK)와 지연 클럭신호(DLY_CLK)에 응답하여 져지 클럭신호(JDG_CLK), 및 프리차지신호(PCG)를 생성할 수 있다. 리드아웃 제어부(223)는 아래에서 더욱 자세하게 설명될 것이다.

도 9에는 도 8에 도시된 어드레스 제어부(221)의 내부 구성도가 도시되어 있다.

도 9를 참조하면, 어드레스 제어부(221)는 지연부(221_1), 및 샘플링부(221_3)를 포함할 수 있다.

지연부(221_1)는 소오스 클럭신호(COL_CLK)에 응답하여 소오스 클럭신호(COL_CLK)보다 예정된 지연시간만큼 지연된 지연 클럭신호(DLY_CLK)를 생성할 수 있다. 예컨대, 지연부(221_1)는 인버터 체인을 포함할 수 있다.

샘플링부(221_3)는 지연 클럭신호(DLY_CLK)에 기초하여 소오스 어드레스신호(COL_ADD)를 컬럼 어드레스신호(COL_ADDR)로써 샘플링할 수 있다. 예컨대, 샘플링부(221_3)는 D 플립플롭을 포함할 수 있다.

도 10에는 도 8에 도시된 리드아웃 제어부(223)의 내부 구성도가 도시되어 있다.

도 10을 참조하면, 리드아웃 제어부(223)는 져지 제어부(223_1), 및 프리차지 제어부(223_3)를 포함할 수 있다.

져지 제어부(223_1)는 소오스 클럭신호(COL_CLK)와 지연 클럭신호(DLY_CLK)에 응답하여 소오스 클럭신호(COL_CLK)의 주파수보다 2배 높은 져지 클럭신호(JDG_CLK)를 생성할 수 있다. 예컨대, 져지 제어부(223_1)는 소오스 클럭신호(COL_CLK)와 지연 클럭신호(DLY_CLK)를 배타적 논리합(exclusive OR : XOR) 연산하여 져지 클럭신호(JDG_CLK)를 출력하기 위한 배타적 논리합 게이트를 포함할 수 있다.

프리차지 제어부(223_3)는 져지 클럭신호(JDG_CLK)에 응답하여 져지 클럭신호(JDG_CLK)와 동일한 주파수의 프리차지신호(PCG)를 생성할 수 있다. 여기서, 프리차지신호(PCG)는 져지 클럭신호(JDG_CLK)와 다른 위상을 가질 수 있다. 예컨대, 프리차지 제어부(223_3)는 져지 클럭신호(COL_CLK)의 폴링 에지를 검출하여 프리차지신호(PCG)를 생성하기 위한 에지 검출기(edge detector)를 포함할 수 있다.

도 11에는 도 7에 도시된 리드아웃 수행블록(230)의 내부 구성도가 도시되어 있고, 도 12에는 도 11에 도시된 리드아웃부(233)와 제1 내지 제4 채널(CH1 ~ CH4) 사이의 접속 구조를 더욱 상세하게 설명하기 위한 도면이 도시되어 있다.

도 11을 참조하면, 리드아웃 수행블록(230)은 어드레스 디코딩부(231), 리드아웃부(233), 및 출력부(235)를 포함할 수 있다.

어드레스 디코딩부(231)는 컬럼 어드레스신호(COL_ADDR)와 지연 클럭신호(DLY_CLK)를 디코딩하여 제1 내지 제2K 인에이블신호(EN<1:2K>)를 순차적으로 생성할 수 있다. 여기서, 어드레스 디코딩부(231)는 지연 클럭신호(DLY_CLK)를 하나의 입력 비트로써 이용함에 따라 앞서 설명한 비교예에 비하여 2배 많은 제1 내지 제2K 인에이블신호(EN<1:2K>)를 생성할 수 있다. 즉, 어드레스 디코딩부(231)는 소오스 클럭신호(COL_CLK)의 한 주기당 2 개의 인에이블신호를 순차적으로 생성할 수 있다. 예컨대, 어드레스 디코딩부(231)는 소오스 클럭신호(COL_CLK)의 제1 주기 동안 제1 및 제2 인에이블신호(EN<1:2>)를 순차적으로 생성할 수 있고, 소오스 클럭신호(COL_CLK)의 제2 주기 동안 제3 및 제4 인에이블신호(EN<3:4>)를 순차적으로 생성할 수 있고, (중략), 소오스 클럭신호(COL_CLK)의 제K 주기 동안 제2K-1 및 제2K 인에이블신호(EN<2K-1:2K>)를 순차적으로 생성할 수 있다.

리드아웃부(233)는 제1 내지 제2K 인에이블신호(EN<1:2K>)와 1대 1 대응하는 제1 내지 제2K 리드아웃 그룹(233_1 ~ 233_2K)을 포함할 수 있다. 제1 내지 제2K 리드아웃 그룹(233_1 ~ 233_2K)은 제1 내지 제2K 인에이블신호(EN<1:2K>)에 응답하여 순차적으로 동작할 수 있으며, 각각 4 개의 컬럼 라인에 대응하는 4 개의 아날로그 디지털 컨버터(ADC)를 포함할 수 있다. 예컨대, 제1 리드아웃 그룹(233_1)에 포함된 제1 내지 제4 아날로그 디지털 컨버터(ADC1 ~ ADC4)는 제1 내지 제4 컬럼 라인을 통해 전송되는 제1 픽셀 그룹신호(V<1:4>)를 동시에 제1 내지 제4 디지털신호(D<1:4>)로 변환한 다음, 제1 인에이블신호(EN<1>)에 응답하여 제1 내지 제4 디지털신호(D<1:4>)를 제1 내지 제4 채널(CH1 ~ CH4)로 동시에 리드아웃할 수 있다. 그리고, 제2 리드아웃 그룹(233_2)에 포함된 제5 내지 제8 아날로그 디지털 컨버터(ADC5 ~ ADC8)는 제5 내지 제8 컬럼 라인을 통해 전송되는 제2 픽셀 그룹신호(V<5:8>)를 동시에 제5 내지 제8 디지털신호(D<5:8>)로 변환한 다음, 제2 인에이블신호(EN<2>)에 응답하여 제5 내지 제8 디지털신호(D<5:8>)를 제1 내지 제4 채널(CH1 ~ CH4)로 동시에 리드아웃할 수 있다. (중략) 그리고, 제2K 리드아웃 그룹(233_2K)에 포함된 제X-3 내지 제X 아날로그 디지털 컨버터(ADCX-3 ~ ADCX)는 제X-3 내지 제X 컬럼 라인을 통해 전송되는 제2K 픽셀 그룹신호(V<X-3:X>)를 동시에 제X-3 내지 제X 디지털신호(D<X-3:X>)로 변환한 다음, 제2K 인에이블신호(EN<2K>)에 응답하여 제X-3 내지 제X 디지털신호(D<X-3:X>)를 제1 내지 제4 채널(CH1 ~ CH4)로 동시에 리드아웃할 수 있다. 이하에서는 제1 내지 제4 디지털신호(D<1:4>)를 제1 디지털 그룹신호(D<1:4>)라 칭하고, 제5 내지 제8 디지털신호(D<5:8>)를 제2 디지털 그룹신호(D<5:8>)라 칭하고, (중략), 제X-3 내지 제X 디지털신호(D<X-3:X>)를 제2K 디지털 그룹신호(D<X-3:X>)라 칭하기로 한다.

여기서, 리드아웃부(233)는 제1 내지 제2K 인에이블신호(EN<1:2K>)에 응답하여 동작함에 따라 소오스 클럭신호(COL_CLK)의 한 주기당 2 개의 디지털 그룹신호를 제1 내지 제4 채널(CH1 ~ CH4)에 순차적으로 리드아웃할 수 있다. 예컨대, 리드아웃부(233)는 소오스 클럭신호(COL_CLK)의 제1 주기 동안 제1 및 제2 디지털 그룹신호(D<1:4>, D<5:8>)를 제1 내지 제4 채널(CH1 ~ CH4)에 순차적으로 리드아웃할 수 있고, 소오스 클럭신호(COL_CLK)의 제2 주기 동안 제3 및 제4 디지털 그룹신호(D<9:12>, D<13:16>)를 제1 내지 제4 채널(CH1 ~ CH4)에 순차적으로 리드아웃할 수 있고, (중략), 소오스 클럭신호(COL_CLK)의 제K 주기 동안 제2K-1 및 제2K 디지털 그룹신호(D<X-7:X-4>, D<X-3:X>)를 제1 내지 제4 채널(CH1 ~ CH4)에 순차적으로 리드아웃할 수 있다.

한편, 리드아웃부(233)와 제1 내지 제4 채널(CH1 ~ CH4) 사이의 접속 구조를 도 12를 참조하여 더욱 자세하게 설명한다. 이때, 도 12에는 제1 리드아웃 그룹(233_1)과 제2 리드아웃 그룹(233_2), 및 제1 내지 제4 채널(CH1 ~ CH4) 사이의 접속 구조만이 대표적으로 도시되어 있음에 유의한다.

도 12를 참조하면, 제1 리드아웃 그룹(233_1)으로부터 출력되는 제1 디지털신호(D<1>)의 출력 라인은 제1 채널(CH1)에 접속될 수 있고, 제1 리드아웃 그룹(233_1)으로부터 출력되는 제2 디지털신호(D<2>)의 출력 라인은 제2 채널(CH2)에 접속될 수 있고, 제1 리드아웃 그룹(233_1)으로부터 출력되는 제3 디지털신호(D<3>)의 출력 라인은 제3 채널(CH3)에 접속될 수 있으며, 제1 리드아웃 그룹(233_1)으로부터 출력되는 제4 디지털신호(D<4>)의 출력 라인은 제4 채널(CH4)에 접속될 수 있다. 이와 유사하게, 제2 리드아웃 그룹(233_2)으로부터 출력되는 제5 디지털신호(D<5>)의 출력 라인은 제1 채널(CH1)에 접속될 수 있고, 제2 리드아웃 그룹(233_2)으로부터 출력되는 제6 디지털신호(D<6>)의 출력 라인은 제6 채널(CH2)에 접속될 수 있고, 제2 리드아웃 그룹(233_2)으로부터 출력되는 제7 디지털신호(D<7>)의 출력 라인은 제3 채널(CH2)에 접속될 수 있으며, 제2 리드아웃 그룹(233_2)으로부터 출력되는 제8 디지털신호(D<8>)의 출력 라인은 제4 채널(CH4)에 접속될 수 있다. 도 12에는 도시되지 않았지만, 당업자라면 제3 내지 제2K 리드아웃 그룹(233_3 ~ 233_2K)과 제1 내지 제4 채널(CH1 ~ CH4) 사이의 접속 구조를 충분히 유추할 수 있을 것이다.

한편, 제1 내지 제4 채널(CH1 ~ CH4)은 각각 차동 라인을 포함할 수 있다. 예컨대, 제1 채널(CH1)은 제1 차동 라인(P1, N1)을 포함할 수 있다. 물론 도면에 도시되지 않았지만, 제2 내지 제4 채널(CH2 ~ CH4)은 제2 내지 제4 차동 라인(P2 ~ P4, N2 ~ N4)을 포함할 것이다. 이는 실질적으로 제1 내지 제X 디지털신호(D<1:X>)가 각각 차동 신호를 포함할 수 있기 때문이다. 예컨대, 제1 디지털신호(D<1>)는 제1 차동신호(DOUTP<1>, DOUTN<1>)를 포함할 수 있으며, 제1 차동신호(DOUTP<1>, DOUTN<1>)는 제1 차동 라인(P1, N1)으로 리드아웃될 수 있다. 물론 도면에 도시되지 않았지만, 제2 내지 제8 디지털신호(D<2:8>)는 제2 내지 제8 차동신호(DOUTP<2:8>, DOUTN<2:8>)를 포함할 수 있으며, 제2 내지 제8 차동신호(DOUTP<2:8>, DOUTN<2:8>)는 제1 내지 제4 차동 라인(P1 ~ P4, N1 ~ N4)으로 리드아웃될 것이다.

다시 도 11을 참조하면, 출력부(235)는 져지 클럭신호(JDG_CLK)와 지연 클럭신호(DLY_CLK)와 프리차지신호(PCG)에 응답하여 제1 내지 제4 채널(CH1 ~ CH4)을 통해 순차적으로 리드아웃된 제1 내지 제2K 디지털 그룹신호(D<1:4>, D<5:8>, …, D<X-3:X>)를 데이터 그룹신호(DOUT)로써 출력할 수 있다. 이때, 출력부(235)는 소오스 클럭신호(COL_CLK)의 한 주기당 2개의 디지털 그룹신호에 대응하는 데이터 그룹신호(DOUT)를 출력할 수 있다. 예컨대, 출력부(235)는 제1 및 제2 디지털 그룹신호(D<1:4>, D<5:8>)를 데이터 그룹신호(DOUT)로써 동시에 출력한 다음, 제3 및 제4 디지털 그룹신호(D<9:12>, D<13:16>)를 데이터 그룹신호(DOUT)로써 동시에 출력한 다음, (중략), 제2K-1 및 제2K 디지털 그룹신호(D<X-7:X-4>, D<X-3:X>)를 데이터 그룹신호(DOUT)로써 동시에 출력할 수 있다.

도 13에는 도 11에 도시된 출력부(235)의 내부 구성도가 도시되어 있다.

도 13을 참조하면, 출력부(235)는 증폭부(235_1), 및 데이터 정렬부(235_3)를 포함할 수 있다.

증폭부(235_1)는 프리차지신호(PCG)에 응답하여 제1 내지 제4 채널(CH1 ~ CH4)을 주기적으로 예정된 전압 레벨로 프리차지할 수 있다. 예컨대, 증폭부(235_1)는 져지 클럭신호(JDG_CLK)의 폴링 에지에 대응하는 소정의 구간마다 제1 내지 제4 채널(CH1 ~ CH4)을 고전압(VDD) 레벨로 프리차지할 수 있다. 그리고, 증폭부(235_1)는 져지 클럭신호(JDG_CLK)에 응답하여 제1 내지 제4 채널(CH1 ~ CH4)을 통해 순차적으로 전송되는 제1 내지 제2K 디지털 그룹신호(D<1:4>, D<5:8>, …, D<X-3:X>)를 증폭하여 증폭 그룹신호(AMP_OUT)로써 출력할 수 있다. 이때, 증폭부(235_1)는 소오스 클럭신호(COL_CLK)의 한 주기당 2 개의 디지털 그룹신호에 대응하는 이전 증폭 그룹신호와 현재 증폭 그룹신호를 증폭 그룹신호(AMP_OUT)로써 순차적으로 출력할 수 있다. 예컨대, 증폭부(235_1)는 소오스 클럭신호(COL_CLK)의 제1 주기에 대응하는 제1 증폭 구간 동안 제1 및 제2 디지털 그룹신호(D<1:4>, D<5:8>)를 순차적으로 증폭하여 제1 이전 증폭 그룹신호와 제1 현재 증폭 그룹신호를 증폭 그룹신호(AMP_OUT)로써 순차적으로 출력할 수 있고, 소오스 클럭신호(COL_CLK)의 제2 주기에 대응하는 제2 증폭 구간 동안 제3 및 제4 디지털 그룹신호(D<9:12>, D<13:16>)를 순차적으로 증폭하여 제2 이전 증폭 그룹신호와 제2 현재 증폭 그룹신호를 증폭 그룹신호(AMP_OUT)로써 순차적으로 출력할 수 있고, (중략), 소오스 클럭신호(COL_CLK)의 제K 주기에 대응하는 제K 증폭 구간 동안 제2K-1 및 제2K 디지털 그룹신호(D<X-7:X-4>, D<X-3:X>)를 순차적으로 증폭하여 제K 이전 증폭 그룹신호와 제K 현재 증폭 그룹신호를 증폭 그룹신호(AMP_OUT)로써 순차적으로 출력할 수 있다.

참고로, 제1 디지털 그룹신호(D<1:4>)에 포함된 제1 디지털신호(D<1>)를 기준으로 증폭부(235_1)를 더욱 자세하게 설명하면, 증폭부(235_1)는 프리차지신호(PCG)에 응답하여 제1 차동 라인(P1, N1)을 동일한 전압 레벨로 프리차지한 다음, 제1 차동신호(DOUTP<1>, DOUTN<1>)가 리드아웃됨에 따라 제1 차동 라인(P1, N1) 사이에 발생한 전압 차이(voltage difference)를 져지 클럭신호(JDG_CLK)에 응답하여 감지 및 증폭할 수 있다.

예컨대, 증폭부(235_1)는 제1 내지 제4 채널(CH1 ~ CH4)과 1대 1로 대응하는 제1 내지 제4 감지 증폭기(sense amplifier)를 포함할 수 있다.

데이터 정렬부(235_3)는 지연 클럭신호(DLY_CLK)에 응답하여 증폭 그룹신호(AMP_OUT)를 데이터 그룹신호(DOUT)로써 정렬 및 출력할 수 있다.

도 14에는 도 13에 도시된 데이터 정렬부(235_3)의 내부 구성도가 도시되어 있다.

도 14를 참조하면, 데이터 정렬부(235_3)는 임시 저장부(235_31), 제1 데이터 출력부(235_33), 및 제2 데이터 출력부(235_35)를 포함할 수 있다.

임시 저장부(235_31)는 지연 클럭신호(DLY_CLK)에 응답하여 증폭 그룹신호(AMP_OUT) 중 상기 이전 증폭 그룹신호를 저장할 수 있다. 예컨대, 임시 저장부(235_31)는 지연 클럭신호(DLY_CLK)의 폴링 에지에 동기되어 상기 이전 증폭 그룹신호를 저장할 수 있다.

제1 데이터 출력부(235_33)는 임시 저장부(235_31)에 저장된 저장신호(DFF_OUT)를 지연 클럭신호(DLY_CLK)에 응답하여 데이터 그룹신호(DOUT) 중 절반에 대응하는 제1 하프 데이터 그룹신호(DATA1~4, DATA9~12, …, DATAX-7~X-4)로써 출력할 수 있다. 예컨대, 제1 데이터 출력부(235_33)는 지연 클럭신호(DLY_CLK)의 라이징 에지에 동기되어 저장신호(DFF_OUT)에 대응하는 제1 하프 데이터 그룹신호(DATA1~4, DATA9~12, …, DATAX-7~X-4)를 순차적으로 출력할 수 있다.

제2 데이터 출력부(235_35)는 지연 클럭신호(DLY_CLK)에 응답하여 증폭 그룹신호(AMP_OUT) 중 상기 현재 증폭 그룹신호를 데이터 그룹신호(DOUT) 중 나머지 절반에 대응하는 제2 하프 데이터 그룹신호(DATA5~8, DATA13~16, …, DATAX-3~X)로써 출력할 수 있다. 예컨대, 제2 데이터 출력부(235_35)는 지연 클럭신호(DLY_CLK)의 라이징 에지에 동기되어 상기 현재 증폭 그룹신호에 대응하는 제2 하프 데이터 그룹신호(DATA5~8, DATA13~16, …, DATAX-3~X)를 출력할 수 있다.

예컨대, 임시 저장부(235_31), 제1 데이터 출력부(235_33), 및 제2 데이터 출력부(235_35)는 각각 D 플립플롭을 포함할 수 있다.

도 15에는 도 7에 도시된 이미지 센싱 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

먼저, 도면에는 도시되지 않았지만, 픽셀블록(210)의 동작을 간단하게 설명한다. 픽셀블록(210)은 단위 로우 시간마다 제1 내지 제X 픽셀신호(V<1:X>)를 생성할 수 있다. 예컨대, 픽셀블록(210)은 첫 번째 단위 로우 시간 동안 첫 번째 로우에 배열된 제1 내지 제X 픽셀(도면에 미도시)로부터 제1 내지 제X 픽셀신호(V<1:X>)를 생성할 수 있고, 두 번째 단위 로우 시간 동안 두 번째 로우에 배열된 제1 내지 제X 픽셀(도면에 미도시)로부터 제1 내지 제X 픽셀신호(V<1:X>)를 생성할 수 있으며, (중략), 마지막 단위 로우 시간 동안 마지막 로우에 배열된 제1 내지 제X 픽셀(도면에 미도시)로부터 제1 내지 제X 픽셀신호(V<1:X>)를 생성할 수 있다.

한편, 도 15를 참조하면, 리드아웃 제어블록(220)은 소오스 클럭신호(COL_CLK)를 예정된 지연시간만큼 지연시켜 지연 클럭신호(DLY_CLK)를 생성할 수 있고, 소오스 어드레스신호(COL_ADD)를 지연 클럭신호(DLY_CLK)에 동기시켜 컬럼 어드레스신호(COL_ADDR)로써 생성할 수 있다. 그리고, 리드아웃 제어블록(220)은 소오스 클럭신호(COL_CLK)와 지연 클럭신호(DLY_CLK)를 논리 조합하여 소오스 클럭신호(COL_CLK)의 주파수보다 2배 높은 져지 클럭신호(JDG_CLK)를 생성할 수 있고, 져지 클럭신호(JDG_CLK)의 폴링 에지마다 펄싱하는 프리차지신호(PCG)를 생성할 수 있다.

그러면, 리드아웃 수행블록(230)은 프리차지신호(PCG), 컬럼 어드레스신호(COL_ADDR), 지연 클럭신호(DLY_CLK), 및 져지 클럭신호(COL_CLK)에 응답하여 제1 내지 제X 픽셀신호(V<1:X>)를 컬럼 그룹별로 리드아웃할 수 있다. 즉, 리드아웃 수행블록(230)은 제1 내지 제2K 픽셀 그룹신호(V<1:4>, V<5:8>, …, V<X-3:X>)를 순차적으로 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.

리드아웃 수행블록(230)은 프리차지신호(PCG)에 응답하여 제1 내지 제4 채널(CH1 ~ CH4)을 주기적으로 예정된 전압레벨로 프리차지할 수 있다. 예컨대, 리드아웃 수행블록(230)은 져지 클럭신호(JDG_CLK)의 상기 폴링 에지에 대응하는 소정의 구간마다 제1 내지 제4 차동라인(P1 ~ P4, N1 ~ N4)을 고전압(VDD) 레벨로 프리차지할 수 있다.

그리고, 리드아웃 수행블록(230)은 컬럼 어드레스신호(COL_ADDR)와 지연 클럭신호(DLY_CLK)에 응답하여 제1 내지 제2K 픽셀 그룹신호(V<1:4>, V<5:8>, …, V<X-3:X>)에 대응하는 제1 내지 제2K 디지털 그룹신호(D<1:4>, D<5:8>, …, D<X-3:X>)를 순차적으로 제1 내지 제4 채널(CH1 ~ CH4)에 제공할 수 있다. 이때, 리드아웃 수행블록(230)은 소오스 클럭신호(COL_CLK)의 한 주기당 2 개의 디지털 그룹신호를 순차적으로 제1 내지 제4 채널(CH1 ~ CH4)에 제공할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.

어드레스 디코딩부(231)는 컬럼 어드레스신호(COL_ADDR)와 지연 클럭신호(DLY_CLK)를 디코딩함으로써 단위 로우 시간 동안 제1 내지 제2K 인에이블신호(EN<1:2K>)를 순차적으로 생성할 수 있다. 특히, 어드레스 디코딩부(231)는 도면에 도시되지 않았지만, 소오스 클럭신호(COL_CLK)의 제1 주기에 대응하는 제1 인에이블구간 동안 제1 및 제2 인에이블신호(EN<1>, EN<2>)를 순차적으로 생성할 수 있고, 소오스 클럭신호(COL_CLK)의 제2 주기에 대응하는 제2 인에이블구간 동안 제3 및 제4 인에이블신호(EN<3>, EN<4>)를 순차적으로 생성할 수 있고, (중략), 소오스 클럭신호(COL_CLK)의 제K 주기에 대응하는 제K 인에이블구간 동안 제2K-1 및 제2K 인에이블신호(EN<2K-1>, EN<2K>)를 순차적으로 생성할 수 있다.

제1 내지 제2K 리드아웃 그룹(233_1 ~ 233_2K)은 제1 내지 제2K 인에이블신호(EN<1:2K>)에 응답하여 제1 내지 제2K 픽셀 그룹신호(V<1:4, V<5:8>, …, V<X-3:X>)에 대응하는 제1 내지 제2K 디지털 그룹신호(D<1:4>, D<5:8>, …, D<X-3:X>)를 순차적으로 제1 내지 제4 채널(CH1 ~ CH4)로 출력할 수 있다. 예컨대, 제1 리드아웃 그룹(233_1)은 제1 인에이블신호(EN<1>)에 응답하여 제1 픽셀 그룹신호(V<1:4>)를 제1 디지털 그룹신호(D<1:4>)로 변환하여 제1 내지 제4 채널(CH1 ~ CH4)로 출력할 수 있고, 제2 리드아웃 그룹(233_2)은 제2 인에이블신호(EN<2>)에 응답하여 제2 픽셀 그룹신호(V<5:8>)를 제2 디지털 그룹신호(D<5:8>)로 변환하여 제1 내지 제4 채널(CH1 ~ CH4)로 출력할 수 있고, (중략), 제2K 리드아웃 그룹(233_2K)은 제2K 인에이블신호(EN<2K>)에 응답하여 제2K 픽셀 그룹신호(V<X-3:X>)를 제2K 디지털 그룹신호(D<X-3:X>)로 변환하여 제1 내지 제4 채널(CH1 ~ CH4)로 출력할 수 있다. 이때, 제1 및 제2 리드아웃 그룹(233_1, 233_2)은 소오스 클럭신호(COL_CLK)의 제1 주기에 대응하는 제1 리드아웃 구간 동안 제1 및 제2 디지털 그룹신호(D<1:4>, D<5:8>)를 순차적으로 제1 내지 제4 채널(CH1 ~ CH4)로 출력할 수 있고, 제3 및 제4 리드아웃 그룹(233_3, 233_4)은 소오스 클럭신호(COL_CLK)의 제2 주기에 대응하는 제2 리드아웃 구간 동안 제3 및 제4 디지털 그룹신호(D<9:12>, D<13:16>)를 순차적으로 제1 내지 제4 채널(CH1 ~ CH4)로 출력할 수 있고, (중략), 제2K-1 및 제2K 리드아웃 그룹(233_2K-1, 233_2K)은 소오스 클럭신호(COL_CLK)의 제K 주기에 대응하는 제K 리드아웃 구간 동안 제2K-1 및 제2K 디지털 그룹신호(D<X-7:X-4>, D<X-3:X>)를 순차적으로 제1 내지 제4 채널(CH1 ~ CH4)로 출력할 수 있다.

여기서, 제1 내지 제4 채널(CH1 ~ CH4)은 각각 차동 라인을 포함할 수 있고, 제1 내지 제X 디지털신호(D<1:X>)는 각각 차동 신호를 포함할 수 있다. 이하에서는 제1 채널(CH1)로 출력되는 디지털신호들(D<1>, D<5>, …, D<X-3>)만을 대표적으로 설명한다. 제1 채널(CH1)에 대응하는 제1 차동 라인(P1, N1)에는 제1 인에이블신호(EN<1>)의 활성화 구간 동안 제1 디지털신호(D<1>)에 대응하는 제1 차동신호(DOUTP<1>, DOUTN<1>)가 출력될 수 있고, 제2 인에이블신호(EN<2>)의 활성화 구간 동안 제5 디지털신호(D<5>)에 대응하는 제5 차동신호(DOUTP<5>, DOUTN<5>)가 출력될 수 있고, (중략), 제2K 인에이블신호(EN<2K>)의 활성화 구간 동안 제X-3 디지털신호(D<X-3>)에 대응하는 제X-3 차동신호(DOUTP<X-3>, DOUTN<X-3>)가 출력될 수 있다.

그리고, 리드아웃 수행블록(230)은 져지 클럭신호(JDG_CLK)에 응답하여 제1 내지 제4 채널(CH1 ~ CH4)에 제공된 제1 내지 제2K 디지털 그룹신호(D<1:4>, D<5:8>, …, D<X-3:X>)를 증폭하여 데이터 그룹신호(DOUT)로써 리드아웃할 수 있다. 이때, 리드아웃 수행블록(230)은 소오스 클럭신호(COL_CLK)의 한 주기당 2개의 디지털 그룹신호에 대응하는 데이터 그룹신호(DOUT)를 출력할 수 있다. 예컨대, 출력부(235)는 제1 및 제2 디지털 그룹신호(D<1:4>, D<5:8>)를 데이터 그룹신호(DOUT)로써 동시에 출력한 다음, 제3 및 제4 디지털 그룹신호(D<9:12>, D<13:16>)를 데이터 그룹신호(DOUT)로써 동시에 출력한 다음, (중략), 제2K-1 및 제2K 디지털 그룹신호(D<X-7:X-4>, D<X-3:X>)를 데이터 그룹신호(DOUT)로써 동시에 출력할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.

증폭부(235_1)는 프리차지신호(PCG)에 응답하여 제1 내지 제4 채널(CH1 ~ CH4)을 주기적으로 예정된 전압 레벨로 프리차지할 수 있다. 예컨대, 증폭부(235_1)는 져지 클럭신호(JDG_CLK)의 폴링 에지에 대응하는 소정의 구간마다 제1 내지 제4 채널(CH1 ~ CH4)을 고전압(VDD) 레벨로 프리차지할 수 있다. 도면에는 제1 채널(CH1)의 파형만이 도시되어 있음에 유의한다. 그리고, 증폭부(235_1)는 져지 클럭신호(JDG_CLK)에 응답하여 제1 내지 제4 채널(CH1 ~ CH4)을 통해 순차적으로 전송되는 제1 내지 제2K 디지털 그룹신호(D<1:4>, D<5:8>, …, D<X-3:X>)를 증폭하여 증폭 그룹신호(AMP_OUT)로써 출력할 수 있다. 이때, 증폭부(235_1)는 소오스 클럭신호(COL_CLK)의 한 주기당 2 개의 디지털 그룹신호에 대응하는 이전 증폭 그룹신호와 현재 증폭 그룹신호를 증폭 그룹신호(AMP_OUT)로써 순차적으로 출력할 수 있다. 예컨대, 증폭부(235_1)는 소오스 클럭신호(COL_CLK)의 제1 주기에 대응하는 제1 증폭 구간 동안 제1 및 제2 디지털 그룹신호(D<1:4>, D<5:8>)를 순차적으로 증폭하여 제1 이전 증폭 그룹신호(DATA1~4)와 제1 현재 증폭 그룹신호(DATA5~8)를 증폭 그룹신호(AMP_OUT)로써 순차적으로 출력할 수 있고, 소오스 클럭신호(COL_CLK)의 제2 주기에 대응하는 제2 증폭 구간 동안 제3 및 제4 디지털 그룹신호(D<9:12>, D<13:16>)를 순차적으로 증폭하여 제2 이전 증폭 그룹신호(DATA9~12)와 제2 현재 증폭 그룹신호(DATA13~16)를 증폭 그룹신호(AMP_OUT)로써 순차적으로 출력할 수 있고, (중략), 소오스 클럭신호(COL_CLK)의 제K 주기에 대응하는 제K 증폭 구간 동안 제2K-1 및 제2K 디지털 그룹신호(D<X-7:X-4>, D<X-3:X>)를 순차적으로 증폭하여 제K 이전 증폭 그룹신호(DATAX-7~X-4)와 제K 현재 증폭 그룹신호(DATAX-3~X)를 증폭 그룹신호(AMP_OUT)로써 순차적으로 출력할 수 있다.

참고로, 제1 디지털 그룹신호(D<1:4>)에 포함된 제1 디지털신호(D<1>)를 기준으로 증폭부(235_1)의 증폭 동작을 더욱 자세하게 설명하면, 증폭부(235_1)는 프리차지신호(PCG)에 응답하여 제1 채널(CH1)에 대응하는 제1 차동 라인(P1, N1)을 동일한 전압 레벨로 프리차지한 다음, 제1 디지털신호(D<1>)에 대응하는 제1 차동신호(DOUTP<1>, DOUTN<1>)가 제1 차동 라인(P1, N1)으로 리드아웃됨에 따라 제1 차동 라인(P1, N1) 사이에 발생한 전압 차이(voltage difference)를 져지 클럭신호(JDG_CLK)에 응답하여 감지 및 증폭할 수 있다.

데이터 정렬부(235_3)는 지연 클럭신호(DLY_CLK)의 폴링 에지에 동기되어 증폭 그룹신호(AMP_OUT) 중 이전 증폭 그룹신호(DATA1~4, DATA9~12, …, DATAX-7~X-4)를 임시 저장한 다음, 지연 클럭신호(DLY_CLK)의 라이징 에지에 동기되어 증폭 그룹신호(AMP_OUT) 중 현재 증폭 그룹신호(DATA5~8, DATA13~16, …, DATAX-3~X)와 임시 저장된 이전 증폭 그룹신호(DATA1~4, DATA9~12, …, DATAX-7~X-4)를 동시에 데이터 그룹신호(DOUT)로써 출력할 수 있다. 다시 말해, 데이터 정렬부(235_3)는 소오스 클럭신호(COL_CLK)의 한 주기당 이전 증폭 그룹신호에 포함된 4 개의 데이터신호와 현재 증폭 그룹신호에 포함된 4 개의 데이터신호를 졍렬하고 그 정렬된 8 개의 데이터신호를 데이터 그룹신호(DOUT)로써 동시에 출력할 수 있다.

정리하면, 이미지 센싱 장치(200)의 리드아웃 방법은 소오스 클럭신호(COL_CLK)와 함께 소오스 어드레스신호(COL_ADD)가 순차적으로 입력되는 제1 단계와, 소오스 클럭신호(COL_CLK)와 소오스 어드레스신호(COL_ADD)에 응답하여 제1 내지 제4 채널(CH1 ~ CH4)을 통해 DDR(double data rate) 방식으로 제1 내지 제2K 픽셀 그룹신호(V<1:4>, V<5:8>, …, V<X-3:X>)를 순차적으로 리드아웃하는 제2 단계와, 제1 내지 제4 채널(CH1 ~ CH4)을 통해 상기 DDR 방식으로 리드아웃된 제1 내지 제2K 디지털 그룹신호(D<1:4>, D<5:8>, …, D<X-3:X>)를 소오스 클럭신호(COL_CLK)당 2 개씩 동시에 리드아웃하는 제3 단계를 포함할 수 있다.

여기서, 상기 제2 단계는 소오스 클럭신호(COL_CLK)의 주파수보다 2배 높은 져지 클럭신호(JDG_CLK)를 생성하고 소오스 어드레스신호(COL_ADD) 당 2 개의 인에이블신호(EN<1:2>, E<3:4>, …, E<2K-1:2K>)를 순차적으로 생성하는 단계, 및 져지 클럭신호(JDG_CLK)와 제1 내지 제2K 인에이블신호(EN<1:2K>)에 응답하여 소오스 클럭신호(COL_CLK)의 한 주기당 제1 내지 제2K 픽셀 그룹신호(V<1:4>, V<5:8>, …, V<X-3:X>) 중 2 개의 픽셀 그룹신호를 제1 내지 제4 채널(CH1 ~ CH4)을 통해 순차적으로 리드아웃하는 단계를 포함할 수 있다.

그리고, 상기 제3 단계는 소오스 클럭신호(COL_CLK)의 폴링 에지에 대응하여 2 개의 디지털 그룹신호 중 먼저 리드아웃된 디지털신호를 임시 저장하는 단계와, 소오스 클럭신호(COL_CLK)의 라이징 에지에 대응하여 상기 2 개의 디지털 그룹신호 중 나중에 리드아웃된 디지털신호와 상기 임시 저장된 디지털신호를 데이터 그룹신호(DOUT)로써 동시에 리드아웃하는 단계를 포함할 수 있다.

이와 같은 본 발명의 제1 실시예에 따르면, 앞서 설명한 비교예와 유사하게 소오스 클럭신호당 8 개의 데이터신호를 리드아웃할 수 있으면서도 상기 비교예에 비하여 채널의 개수를 줄일 수 있는 이점이 있다.

도 16에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치(300)의 블록 구성도가 도시되어 있다.

도 16을 참조하면, 이미지 센싱 장치(300)는 픽셀블록(310), 리드아웃 제어블록(320), 및 리드아웃 수행블록(330)을 포함할 수 있다.

여기서, 픽셀블록(310) 및 리드아웃 수행블록(330)은 본 발명의 제1 실시예의 픽셀블록(210) 및 리드아웃 수행블록(230)과 동일한 구성이므로, 이하에서는 픽셀블록(310) 및 리드아웃 수행블록(330)에 대한 자세한 설명은 생략하고, 리드아웃 제어블록(320)에 대해서만 설명한다. 단, 리드아웃 제어블록(320)의 내부 구성 중 본 발명의 제1 실시예의 리드아웃 제어블록(220)과 상이한 구성, 즉 리드아웃 제어부(323)만을 설명하기로 한다. 물론 리드아웃 제어블록(320)의 내부 구성 중 설명하지 않은 구성들은 본 발명의 제1 실시예와 동일할 수 있다.

도 17에는 도 16에 도시된 리드아웃 제어블록(320)의 내부 구성 중 리드아웃 제어부(323)의 내부 구성도가 도시되어 있다.

도 17을 참조하면, 리드아웃 제어부(323)는 져지 제어부(323_1), 및 프리차지 제어부(323_3)를 포함할 수 있다.

져지 제어부(323_1)는 소오스 클럭신호(COL_CLK)와 지연 클럭신호(DLY_CLK)에 응답하여 소오스 클럭신호(COL_CLK)의 주파수보다 2배 높은 져지 클럭신호(JDG_CLK)를 생성할 수 있다. 이하에서는 설명의 편의상 지연 클럭신호(DLY_CLK)를 제1 지연 클럭신호(DLY_CLK)라 칭하여 설명한다. 예컨대, 져지 제어부(223_1)는 소오스 클럭신호(COL_CLK)와 제1 지연 클럭신호(DLY_CLK)를 배타적 논리합(exclusive OR : XOR) 연산하여 져지 클럭신호(JDG_CLK)를 출력하기 위한 배타적 논리합 게이트를 포함할 수 있다. 져지 제어부(323_1)는 본 발명의 제1 실시예의 져지 제어부(223_1)와 동일한 구성일 수 있다.

프리차지 제어부(323_3)는 제1 지연 클럭신호(DLY_CLK)에 응답하여 져지 클럭신호(JDG_CLK)와 동일한 주파수의 프리차지신호(PCG)를 생성할 수 있다. 여기서, 프리차지신호(PCG)는 져지 클럭신호(JDG_CLK)와 다른 위상을 가질 수 있다. 그리고, 프리차지신호(PCG)는 제1 지연 클럭신호(DLY_CLK)에 기초하여 생성되기 때문에 져지 클럭신호(JDG_CLK)의 펄스폭에 영향을 받지않을 수 있다. 다시 말해, 프리차지신호(PCG)는 져지 클럭신호(JDG_CLK)의 펄스폭에 상관없이 충분한 마진의 펄스폭을 가질 수 있다.

도 18에는 도 17에 도시된 프리차지 제어부(323_3)의 내부 구성도가 도시되어 있다.

도 18을 참조하면, 프리차지 제어부(323_3)는 지연부(323_31), 및 펄스폭 확장부(323_33)를 포함할 수 있다.

지연부(323_31)는 제1 지연 클럭신호(DLY_CLK)를 예정된 지연시간(이하 "제2 지연시간"이라 칭함)만큼 지연시켜 제2 지연 클럭신호(DLY2_CLK)를 생성할 수 있다.

펄스폭 확장부(323_33)는 제1 지연 클럭신호(DLY_CLK)와 제2 지연 클럭신호(DLY2_CLK)에 응답하여 프리차지신호(PCG)를 생성할 수 있다. 예컨대, 펄스폭 확장부(323_33)는 제1 지연 클럭신호(DLY_CLK)와 제2 지연 클럭신호(DLY_CLK)를 배타적 논리합(exclusive OR : XOR) 연산하여 프리차지신호(PCG)를 출력하기 위한 배타적 논리합 게이트를 포함할 수 있다.

이하, 상기와 같은 구성을 가지는 이미지 센싱 장치(300)의 동작을 도 19를 참조하여 설명한다.

도 19에는 도 16에 도시된 이미지 센싱 장치(300)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

본 발명의 제2 실시예에 따른 이미지 센싱 장치(300)의 동작은 본 발명의 제1 실시예에 따른 이미지 센싱 장치(200)의 동작과 매유 유사하다. 다만, 프리차지신호(PCG)를 생성하는 과정이 상이하므로, 이하에서는 프리차지신호(PCG)를 생성하는 과정에 대해서만 설명하기로 한다.

도 19를 참조하면, 프리차지 제어부(323_3)는 제1 지연 클럭신호(DLY_CLK)에 응답하여 져지 클럭신호(JDG_CLK)와 동일한 주파수를 가지지만 져지 클럭신호(JDG_CLK)와 다른 위상을 가지는 프리차지신호(PCG)를 생성할 수 있다. 특히, 프리차지 제어부(323_3)는 져지 클럭신호(JDG_CLK)의 펄스폭보다 큰 펄스폭을 가지는 프리차지신호(PCG)를 생성할 수 있다.

예컨대, 프리차지 제어부(323_3)는 제1 지연 클럭신호(DLY_CLK)를 상기 제2 지연시간만큼 지연시켜 제2 지연 클럭신호(DLY2_CLK)를 생성할 수 있고, 제1 지연 클럭신호(DLY_CLK)와 제2 지연 클럭신호(DLY2_CLK)를 배타적 논리합(XOR) 연산하여 프리차지신호(PCG)를 생성할 수 있다. 여기서, 프리차지신호(PCG)의 펄스폭은 상기 제2 지연시간에 대응할 수 있다. 이와는 달리, 져지 클럭신호(JDG)의 펄스폭은 소오스 클럭신호(COL_CLK)에 기초하여 제1 지연 클럭신호(DLY_CLK)를 생성할 때 반영되는 지연시간(이하 "제1 지연시간"이라 칭함)에 대응할 수 있다. 만약 상기 제2 지연시간이 상기 제1 지연시간보다 크게 설정된다면, 프리차지신호(PCG)의 펄스폭은 져지 클럭신호(JDG)의 펄스폭보다 크게 생성될 것이다.

따라서, 리드아웃 수행블록(330)은 프리차지신호(PCG)에 응답하여 충분한 프리차지 시간 동안 제1 내지 제4 채널(CH1 ~ CH4)을 프리차지할 수 있다.

이와 같은 본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예에 상응하는 리드아웃 속도 및 면적에 따른 이점을 가지면서도, 충분한 프리차지 시간을 제공할 수 있는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 본 발명의 실시예에서는 제1 내지 제4 채널을 이용하는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 그 이상 또는 그 이하의 채널을 이용할 수도 있다.

또한, 본 발명의 실시예에서는 DDR(double data rate) 방식을 기반으로 한 리드아웃 동작을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, QDR(quad data rate) 방식 등과 같이 다른 데이터 전송량으로 리드아웃 동작을 수행할 수도 있다.

200 : 이미지 센싱 장치 210 : 픽셀블록
220 : 리드아웃 제어블록 221 : 어드레스 제어부
221_1 : 지연부 221_3 : 샘플링부
223 : 리드아웃 제어부 223_1 : 져지 제어부
223_3 : 프리차지 제어부 230 : 리드아웃 수행블록
231 : 어드레스 디코딩부 233 : 리드아웃부
233_1 ~ 233_2K : 제1 내지 제2K 리드아웃 그룹
CH1 ~ CH4 : 제1 내지 제4 채널 235 : 출력부
235_1 : 증폭부 235_3 : 데이터 졍렬부
235_31 : 임시 저장부 235_33 : 제1 데이터 출력부
235_35 : 제2 데이터 출력부

Claims

소오스 어드레스신호와 소오스 클럭신호에 응답하여, 상기 소오스 어드레스신호에 대응하는 선택 어드레스신호 및 적어도 하나의 어드레스용 클럭신호와, 상기 소오스 클럭신호보다 고주파수의 져지 클럭신호를 생성하기 위한 리드아웃 제어블록; 및
상기 선택 어드레스신호, 상기 어드레스용 클럭신호, 및 상기 져지 클럭신호에 응답하여 복수의 픽셀신호를 리드아웃하기 위한 리드아웃블록
을 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 리드아웃 제어블록은 상기 소오스 클럭신호보다 예정된 지연시간만큼 지연된 지연 클럭신호에 기초하여 상기 소오스 어드레스신호를 상기 선택 어드레스신호로써 샘플링하고, 상기 지연 클럭신호를 상기 어드레스용 클럭신호로써 출력하는 이미지 센싱 장치.
제1항에 있어서,
상기 리드아웃 제어블록은 상기 소오스 클럭신호의 주파수보다 2배 높은 상기 져지 클럭신호를 생성하는 이미지 센싱 장치.
소오스 어드레스신호와 소오스 클럭신호에 응답하여 선택 어드레스신호와 제1 지연 클럭신호를 생성하기 위한 어드레스 제어부;
상기 소오스 클럭신호와 상기 제1 지연 클럭신호에 응답하여, 상기 소오스 클럭신호보다 고주파수의 져지 클럭신호, 및 상기 져지 클럭신호와 동일한 주파수의 프리차지신호를 생성하기 위한 리드아웃 제어부;
상기 선택 어드레스신호와 상기 제1 지연 클럭신호에 응답하여, 상기 소오스 클럭신호의 한 주기당 N(1 이상의 자연수) 개의 픽셀신호를 M(2 이상의 자연수) 회에 걸쳐 N 개의 채널을 통해 순차적으로 리드아웃하기 위한 제1 리드아웃부; 및
상기 져지 클럭신호와 상기 프리차지신호에 응답하여 상기 N 개의 채널을 통해 순차적으로 리드아웃된 M*N 개의 디지털신호를 예정된 그룹 단위로 순차적으로 리드아웃하기 위한 제2 리드아웃부
를 포함하는 이미지 센싱 장치.
제4항에 있어서,
상기 어드레스 제어부는,
상기 소오스 클럭신호보다 제1 지연시간만큼 지연된 상기 제1 지연 클럭신호를 생성하기 위한 제1 지연부; 및
상기 제1 지연 클럭신호에 기초하여 상기 소오스 어드레스신호를 상기 선택 어드레스신호로써 샘플링하기 위한 샘플링부를 포함하는 이미지 센싱 장치.
제5항에 있어서,
상기 리드아웃 제어부는,
상기 소오스 클럭신호와 상기 제1 지연 클럭신호에 응답하여 상기 져지 클럭신호를 생성하기 위한 져지 제어부; 및
상기 져지 클럭신호에 응답하여 상기 져지 클럭신호와 다른 위상의 상기 프리차지신호를 생성하기 위한 프리차지 제어부를 포함하는 이미지 센싱 장치.
제6항에 있어서,
상기 져지 제어부는 배타적 논리합(exclusive OR : XOR) 게이트를 포함하는 이미지 센싱 장치.
제6항에 있어서,
상기 프리차지 제어부는,
상기 져지 클럭신호의 라이징 에지 또는 폴링 에지를 검출하여 상기 프리차지신호를 생성하기 위한 에지 검출기(edge detector)를 포함하는 이미지 센싱 장치.
제6항에 있어서,
상기 프리차지 제어부는,
상기 져지 클럭신호를 제2 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연부; 및
상기 제2 지연 클럭신호와 상기 져지 클럭신호에 응답하여 상기 져지 클럭신호의 펄스폭보다 큰 펄스폭을 가지는 상기 프리차지신호를 생성하기 위한 펄스폭 확장부를 포함하는 이미지 센싱 장치.
제9항에 있어서,
상기 펄스폭 확장부는 배타적 논리합(exclusive OR : XOR) 게이트를 포함하는 이미지 센싱 장치.
제9항에 있어서,
상기 제2 지연시간은 상기 제1 지연시간보다 큰 이미지 센싱 장치.
제4항에 있어서,
상기 제1 리드아웃부는,
상기 선택 어드레스신호와 상기 제1 지연 클럭신호를 디코딩하여 상기 소오스 클럭신호의 한 주기당 M 개의 인에이블신호를 순차적으로 생성하기 위한 어드레스 디코딩부; 및
상기 M 개의 인에이블신호에 응답하여 상기 소오스 클럭신호의 한 주기당 상기 N 개의 픽셀신호를 상기 M 회에 걸쳐 상기 N 개의 채널로 순차적으로 출력하기 위한 컬럼 동작부를 포함하는 이미지 센싱 장치.
제4항에 있어서,
상기 제2 리드아웃부는,
상기 소오스 클럭신호의 한 주기당 상기 N 개의 디지털신호를 상기 M 회에 걸쳐 증폭하여 M*N 개의 데이터신호를 생성하기 위한 증폭부; 및
상기 제1 지연 클럭신호에 응답하여 상기 M*N 개의 데이터신호를 정렬 및 출력하기 위한 데이터 정렬부를 포함하는 이미지 센싱 장치.
제13항에 있어서,
상기 데이터 정렬부는,
상기 제1 지연 클럭신호의 라이징 에지와 폴링 에지 중 어느 하나의 에지에 동기되어 상기 증폭부로부터 첫 번째로 생성된 상기 N 개의 데이터신호를 저장하기 위한 제1 저장부;
상기 제1 지연 클럭신호의 라이징 에지와 폴링 에지 중 나머지 하나의 에지에 동기되어 상기 제1 저장부에 저장된 N 개의 데이터신호를 저장하기 위한 제2 저장부; 및
상기 나머지 하나의 에지에 동기되어 상기 증폭부로부터 두 번째로 생성된 상기 N 개의 데이터신호를 저장하기 위한 제3 저장부를 포함하는 이미지 센싱 장치.
제4항에 있어서,
상기 제1 리드아웃부는, 상기 선택 어드레스신호와 상기 제1 지연 클럭신호에 응답하여, 상기 소오스 클럭신호의 한 주기당 4 개의 픽셀신호를 2 회에 걸쳐 4 개의 채널을 통해 순차적으로 리드아웃하고,
상기 제2 리드아웃부는, 상기 져지 클럭신호와 상기 프리차지신호에 응답하여, 상기 4 개의 채널을 통해 순차적으로 리드아웃된 8 개의 디지털신호를 동시에 리드아웃하는 이미지 센싱 장치.
소오스 클럭신호와 함께 소오스 어드레스신호가 순차적으로 입력되는 단계; 및
상기 소오스 클럭신호와 상기 소오스 어드레스신호에 응답하여 적어도 하나의 채널을 통해 DDR(double data rate) 방식으로 복수의 픽셀신호를 리드아웃하는 단계
를 포함하는 이미지 센싱 장치의 리드아웃 방법.
제16항에 있어서,
상기 복수의 픽셀신호를 리드아웃하는 단계는,
상기 소오스 클럭신호의 주파수보다 2배 높은 져지 클럭신호 및 프리차지신호를 생성하고, 상기 소오스 어드레스신호 당 제1 및 제2 인에이블신호를 생성하는 단계; 및
상기 져지 클럭신호와 상기 프리차지신호와 상기 제1 및 제2 인에이블신호에 응답하여 상기 소오스 클럭신호의 한 주기당 상기 채널별로 2 개의 픽셀신호를 순차적으로 리드아웃하는 단계를 포함하는 이미지 센싱 장치의 리드아웃 방법.
제17항에 있어서,
상기 프리차지신호는 상기 져지 클럭신호의 라이징 에지 또는 폴링 에지를 검출함으로써 생성되거나, 또는 상기 소오스 클럭신호로부터 파생된 둘 이상의 지연 클럭신호를 논리 조합함으로써 생성되는 이미지 센싱 장치의 리드아웃 방법.
제16항에 있어서,
상기 복수의 픽셀신호를 리드아웃하는 단계에서 상기 소오스 클럭신호의 한 주기당 상기 DDR 방식으로 리드아웃된 2*N(상기 채널의 개수) 개의 디지털신호를 동시에 리드아웃하는 단계를 더 포함하는 이미지 센싱 장치의 리드아웃 방법.
제19항에 있어서,
상기 소오스 클럭신호의 한 주기당 상기 2*N 개의 디지털신호를 동시에 리드아웃하는 단계는,
상기 소오스 클럭신호의 라이징 에지 및 폴링 에지 중 어느 하나의 에지에 대응하여, 상기 2*N 개의 디지털신호 중 먼저 리드아웃된 N 개의 디지털신호를 임시 저장하는 단계; 및
상기 소오스 클럭신호의 라이징 에지 및 폴링 에지 중 나머지 하나의 에지에 대응하여, 상기 2*N 개의 디지털신호 중 나중에 리드아웃된 N 개의 디지털신호와 상기 임시 저장된 N 개의 디지털신호를 동시에 리드아웃하는 단계를 포함하는 이미지 센싱 장치의 리드아웃 방법.