KR20200032969A - 고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서 - Google Patents

고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서 Download PDF

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Abstract

본 기술은 고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서에 관한 것으로, 에스램(SRAM)을 사용하는 카운터를 구비한 씨모스 이미지 센서(CIS)에서 레플리카 지연기를 사용하여 센스 증폭기의 노이즈 마진을 증가시키기 위한 고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서를 제공한다. 이러한 데이터 리드아웃 장치는, 컬럼 어드레스에 따라 선택된 워드 라인 인에이블 신호에 따라 동작하는 카운터 어레이; 및 레플리카 지연기를 이용하여 저지 클럭과 프리차지 펄스 신호를 지연시켜 상기 카운터 어레이로부터 데이터를 리드하기 위한 센스 증폭기 어레이를 포함할 수 있다.

Description

고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서{High Speed Data Readout Apparatus, and CMOS Image Sensor Using That}
본 발명의 몇몇 실시예들은 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에 관한 것으로, 더욱 상세하게는 에스램(SRAM)을 내부 래치(Latch)로 사용하는 카운터로부터 리드 동작 수행 중 레플리카 지연기(Replica Delay)를 사용하여 센스 증폭기(Sense Amplifier)의 전압 스윙 마진(Voltage Swing Margin, 즉, 노이즈 마진)을 증가시키기 위한 고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서에 관한 것이다.
씨모스 이미지 센서(CIS)는 속도(Speed)와 파워(Power)가 트레이드-오프(Trade-off) 관계를 가진다. 따라서 현재 씨모스 이미지 센서에서는 속도와 파워가 최적의 트레이드-오프 형태를 가지는 컬럼-패러럴(Column-parallel) 구조를 주로 사용하고 있으며, 이로 인하여 아날로그-디지털 변환 장치(ADC : Analog to Digital Converter)를 좁은 픽셀 폭에 집적해야 하는 어려움이 있으므로, 간단한 형태의 싱글-슬롭(Single-Slope) 아날로그-디지털 변환 장치(ADC)를 주로 사용하고 있다.
또한, 씨모스 이미지 센서(CIS)는 카운터가 1 로우 타임(Row Time) 동안 이미지 데이터를 카운팅하여 디지털 코드로 변환한 다음에 후단의 디지털 블럭(Digital Block)으로 전달하게 된다. 이때, 카운터는 크게 로컬 카운터(Local Counter)와 글로벌 카운터(Global Counter)로 구분할 수 있으며, 지금까지는 주로 로컬 카운터를 이용하여 씨모스 이미지 센서를 구현하였으나, 최근에는 글로벌 카운터를 사용하여 씨모스 이미지 센서를 개발 또는 양산 중에 있다. 그 이유는 글로벌 카운터가 로컬 카운터에 비하여 소면적 및 저전력으로 씨모스 이미지 센서의 구현을 가능하게 하여 제품 경쟁력을 향상시킬 수 있는 장점이 있기 때문이다. 특히, 에스램 셀(SRAM Cell)을 이용하여 구현한 에스램 기반 글로벌 카운터를 사용할 경우 면적을 더욱 감소시킬 수 있다.
이러한 에스램 기반 글로벌 카운터에 대하여 좀 더 상세히 살펴보면 다음과 같다. 일반적으로, 씨모스 이미지 센서의 절대 다수는 저 전압 및 저 노이즈 특성 때문에 컬럼-패러럴 싱글-슬롭 아날로그-디지털 변환 장치(Column-parallel Single-Slope ADC)를 사용한다. 이때, 컬럼-패러럴 싱글-슬롭 아날로그-디지털 변환 장치는 램프 신호 발생 장치, 비교기 및 컬럼 카운터(Column Counter) 등을 포함한다. 여기서, 컬럼 카운터는 CDS(Correlated Double Sampling) 또는 DDS(Digital Double Sampling) 동작을 컬럼에서 수행하기 위해 매 컬럼마다 리플 카운터(Ripple Counter)를 구비하는 구조로 사용되어 왔다. 그런데, 최근에는 고해상도 및 고속 사양에 대한 사용자의 요구가 증가되어 컬럼 카운터의 클럭 속도가 GHz에 도달하고 있으며, 이에 따라 컬럼 카운터의 파워 노이즈(Power Noise)가 센서 노이즈 특성에 영향을 미치게 되었다. 따라서 현재에는 글로벌 카운터 및 하이브리드 카운터(Hybrid Counter) 구조가 저 전압 및 저 노이즈 특성을 확보하기 위해 연구되고 있다. 그런데, 글로벌 카운터는 컬럼 내에 신호 처리를 할 수 있는 장치가 없기 때문에 래치의 개수가 많이 필요하고, 이에 따라 면적이 증가될 수 있다. 이에 면적을 감소시키기 위해 에스램(SRAM)을 래치로 사용하는 에스램(SRAM) 기반 글로벌 카운터를 구현하는 것이 바람직하다. 그리고 글로벌 카운터는 수천 개의 컬럼마다 레지스터(에스램 래치로 구현)들이 배치된다.
그리고 글로벌 카운터는 클럭 및 제어 신호들이 모든 컬럼에 글로벌하게 연결되기 때문에 용량성 로드(Capacitive Load)가 크고, 이 때문에 비 오버랩(Non-overlap)이 필요한 신호들은 타이밍 마진(Timing Margin)을 크게 가져가야 한다. 하지만, 리드아웃 동작 시간이 짧고 제한된 시간동안에 글로벌 데이터 라인을 프리차지시키고 비 오버랩 타이밍을 이용하여 에스램(SRAM)의 워드 라인을 읽어야 하기 때문에 프리차지 이후 전압 스윙을 크게 만들기 어려운 문제점이 있다.
본 발명의 실시예는 에스램(SRAM)을 사용하는 카운터를 구비한 씨모스 이미지 센서(CIS)에서 레플리카 지연기를 사용하여 센스 증폭기의 노이즈 마진을 증가시키기 위한 고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서를 제공한다.
본 발명의 일 실시예에 따른 데이터 리드아웃 장치는, 컬럼 어드레스에 따라 선택된 워드 라인 인에이블 신호에 따라 동작하는 카운터 어레이; 및 레플리카 지연기를 이용하여 저지 클럭과 프리차지 펄스 신호를 지연시켜 상기 카운터 어레이로부터 데이터를 리드하기 위한 센스 증폭기 어레이를 포함할 수 있다.
본 발명의 일 실시예에 따른 씨모스 이미지 센서는, 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이; 상기 픽셀 어레이 내의 픽셀을 로우 라인별로 각각 선택하여 제어하기 위한 로우 디코더; 상기 픽셀 어레이로부터 출력되는 각 픽셀 신호를 리드아웃하여 데이터를 출력하기 위한 데이터 리드아웃 장치; 및 상기 로우 디코더와 상기 데이터 리드아웃 장치의 동작을 제어하기 위한 제어부를 포함하고, 상기 데이터 리드아웃 장치는, 컬럼 어드레스에 따라 선택된 워드 라인 인에이블 신호에 따라 동작하는 카운터 어레이; 및 레플리카 지연기를 이용하여 저지 클럭과 프리차지 펄스 신호를 지연시켜 상기 카운터 어레이로부터 데이터를 리드하기 위한 센스 증폭기 어레이를 포함할 수 있다.
본 발명의 실시예에 따르면, 에스램(SRAM)을 내부 래치로 사용하는 카운터로부터의 리드 동작 수행 중 레플리카 지연기를 사용하여 센스 증폭기의 전압 스윙 마진(즉, 노이즈 마진)을 증가시킬 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 씨모스 이미지 센서(CIS)의 고속 동작을 지원할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서의 일 예시도,
도 2는 본 발명의 실시예에 대한 이해를 돕기 위한 에스램(SRAM) 기반 글로벌 카운터를 이용한 데이터 리드아웃 장치의 구성도,
도 3은 본 발명의 실시예에 대한 이해를 돕기 위한 에스램 셀의 회로도,
도 4는 도 2의 데이터 리드아웃 장치의 타이밍도,
도 5는 본 발명의 일 실시예에 따른 데이터 리드아웃 장치의 구성도,
도 6은 도 5의 데이터 리드아웃 장치의 타이밍도,
도 7은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 구성도이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서의 일 예시도로서, 일반적인 싱글-슬롭 아날로그-디지털 변환 장치(Single-Slope Analog to Digital Converter)를 이용하여 구현한 컬럼 패러럴(Column Parallel) 구조의 씨모스 이미지 센서를 나타내고 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서는, 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이(10)와, 제어부(80)의 제어에 따라 픽셀 어레이(10) 내의 픽셀을 로우 라인별로 각각 선택하여 그 동작을 제어하기 위한 로우 디코더(20)와, 제어부(80)의 제어에 따라 램프 신호를 발생하기 위한 램프 신호 발생 장치(30)와, 램프 신호 발생 장치(30)로부터 인가되는 램프 신호의 값과 픽셀 어레이(10)로부터 출력되는 각 픽셀 신호의 값을 제어부(80)의 제어에 따라 비교하기 위한 비교부(40)와, 비교부(40)로부터의 각 출력 신호에 따라 제어부(80)로부터의 클럭을 카운팅하기 위한 카운팅부(50)와, 제어부(80)의 제어에 따라 카운팅부(50)로부터의 카운팅 정보를 각각 저장하기 위한 메모리부(60)와, 로우 디코더(20)와 램프 신호 발생 장치(30)와 비교부(40)와 카운팅부(50)와 메모리부(60)와 컬럼 리드아웃 회로(70)의 동작을 제어하기 위한 제어부(80), 및 메모리부(60)의 데이터를 제어부(80)의 제어에 따라 순차적으로 픽셀 데이터(PXDATA)로 출력하기 위한 컬럼 리드아웃 회로(70)를 포함한다.
이때, 일반적으로 씨모스 이미지 센서에서는 픽셀 자체적으로 가지고 있는 오프셋(Offset) 값을 제거하기 위해 광신호가 입사되기 전과 후의 픽셀 신호(픽셀 출력 전압)를 비교하여 실제로 입사광에 의한 픽셀 신호만을 측정할 수 있도록 하며, 이러한 기법을 상호상관 이중 샘플링(CDS : Correlated Double Sampling)이라고 한다. 이러한 상호상관 이중 샘플링 동작은 비교부(40)에서 수행된다.
여기서, 비교부(40)는 복수의 비교기를 포함하고, 카운팅부(50)는 복수의 카운터를 포함하며, 메모리부(60)는 복수의 메모리를 포함한다. 즉, 비교기와 카운터와 메모리가 각 컬럼별로 구비된다.
다음으로, 도 1을 참조하여 하나의 비교기와 카운터와 메모리의 동작을 예를 들어 살펴보면, 다음과 같다.
먼저, 첫 번째의 비교기(41)는 픽셀 어레이(10)의 제 1 컬럼으로부터 출력되는 픽셀 신호를 일측 단자로 입력받고, 램프 신호 발생 장치(30)로부터 인가되는 램프 신호를 타측 단자로 입력받아 제어부(80)로부터의 제어 신호에 따라 두 신호의 값을 비교하여 비교 신호를 출력한다.
여기서, 램프 신호(VRAMP)는 초기화 시작 이후에 시간이 경과함에 따라 일정한 크기로 전압 레벨이 감소 또는 증가하는 신호이기 때문에, 결국 각 비교기에 입력되는 두 신호의 값이 일치하는 시점이 생기게 된다. 이렇게 일치하는 시점을 지나게 되면서 각 비교기에서 출력되는 비교 신호의 값에 반전이 일어난다.
그에 따라, 첫 번째의 카운터(51)는 램프 신호가 하강하는 시점부터 비교기(41)로부터 출력되는 비교 신호가 반전되는 순간까지 제어부(80)로부터의 클럭을 카운팅하여 카운팅 정보를 출력한다. 여기서, 각각의 카운터는 제어부(80)로부터의 리셋 제어 신호에 따라 초기화된다.
그러면, 첫 번째의 메모리(61)는 제어부(80)로부터의 로드 제어 신호에 따라 카운터(51)로부터의 카운팅 정보를 저장하고 있다가 컬럼 리드아웃 회로(70)로 출력한다.
이때, 씨모스 이미지 센서에서는 리셋 신호(리셋 전압)에 대하여 카운팅을 수행한 후에 영상 신호(시그널 전압)에 대하여 카운팅을 수행한다.
한편, 도 1에서는 로컬 카운터 구조의 씨모스 이미지 센서에 대하여 설명하고 있으나, 다른 예로 공지의 글로벌 카운터 구조를 이용하여 씨모스 이미지 센서를 구현할 수도 있다. 즉, 도 1의 각 카운터 위치에 로직을 각각 구비하고 각 로직에 글로벌하게 연결되는 하나의 카운터를 컬럼 외부에 구비하는 글로벌 카운터 구조로 씨모스 이미지 센서를 구현할 수도 있다. 이때, 하나의 카운터에서 출력되는 코드는 각 컬럼의 로직에 공통적으로 전달된다.
도 2는 본 발명의 실시예에 대한 이해를 돕기 위한 에스램(SRAM) 기반 글로벌 카운터를 이용한 데이터 리드아웃 장치의 구성도로서, 센스 증폭기 어레이(210)가 카운터 어레이(220)로부터 데이터를 리드하는 경우를 설명하기 위한 도면이다.
여기서, 센스 증폭기 어레이(210)는 외부의 디지털 타이밍 발생기(도면에 도시되지 않음)로부터 공급되는 컬럼 클럭(col_clk)과 컬럼 어드레스(col_addr)를 입력받아 컬럼 어드레스를 샘플링하여 카운터 어레이(220)의 어드레스 디코더(221)로 전달하기 위한 어드레스 샘플러(211), 외부의 디지털 타이밍 발생기(도면에 도시되지 않음)로부터 공급되는 컬럼 클럭(col_clk)을 입력받아 저지 클럭(judge_clk)을 생성하기 위한 지연기(212), 지연기(212)에서 생성된 저지 클럭(judge_clk)을 입력받아 프리차지 펄스 신호를 발생하기 위한 프리차지 펄스 발생기(213), 프리차지 펄스 발생기(213)에서 발생된 프리차지 펄스 신호를 반전시켜 워드 라인 인에이블(wl_en) 신호를 카운터 어레이(220)의 로직 게이트(222)로 전달하기 위한 인버터(214), 지연기(212)에서 생성된 저지 클럭(judge_clk)과 프리차지 펄스 발생기(213)에서 발생된 프리차지 펄스 신호를 입력받아 카운터 어레이(220)의 레지스터(223, 즉, 에스램)로부터 입력되는 차동 데이터(doutp, doutn)를 분해하고, 차동 데이터 라인을 초기화시키기 위한 센스 증폭기 및 프리차지 드라이버(215)를 포함한다.
그리고 카운터 어레이(220)는 센스 증폭기 어레이(210)의 어드레스 샘플러(211)로부터 전달받은 컬럼 어드레스(col_addr)에 따라 해당 컬럼을 인식하기 위한 복수의 어드레스 디코더(221), 센스 증폭기 어레이(210)의 인버터(214)로부터 전달받은 에스램(SRAM)의 워드 라인 인에이블 신호(후술되는 도 3 참조)를 상응하는 어드레스 디코더(221)로부터의 신호에 따라 선택적으로 바이패스(Bypass)시키기 위한 복수의 로직 게이트(222), 및 상응하는 로직 게이트(222)로부터의 워드 라인 인에이블 신호에 따라 동작하는 에스램(SRAM)을 래치로 사용하는 복수의 레지스터(223)를 포함한다. 여기서, 어드레스 디코더(221), 로직 게이트(222) 및 레지스터(223)는 각 컬럼마다 구비된다.
한편, 전술한 도 2의 데이터 리드아웃 장치에서는 어드레스 디코딩 방식을 사용한 경우를 설명하고 있지만, 쉬프트 레지스터(Shift Register)를 이용하여 구현할 수도 있다.
그리고 카운터 어레이(220) 내의 로직 게이트(222)는 실제 라이트(Write) 동작에 의해서도 제어되기 때문에 복잡한 로직을 형성하며, 이에 따라 지연이 발생되게 된다.
도 3은 본 발명의 실시예에 대한 이해를 돕기 위한 에스램 셀의 회로도로서, 도 2의 에스램으로 사용될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 에스램 셀은, 소스 단자에 전원 전압(VDD)이 인가되는 피모스 트랜지스터 PM21, 소스 단자에 전원 전압(VDD)이 인가되는 피모스 트랜지스터 PM22, 소스 단자에 피모스 트랜지스터 PM21의 드레인 단자가 연결되고 게이트 단자에 워드 라인 인에이블 신호가 인가되며 드레인 단자에 정 비트 라인이 연결된 엔모스 트랜지스터 NM21, 소스 단자에 피모스 트랜지스터 PM22의 드레인 단자가 연결되고 게이트 단자에 워드 라인 인에이블 신호가 인가되며 드레인 단자에 부 비트 라인이 연결된 엔모스 트랜지스터 NM22, 피모스 트랜지스터 PM21의 드레인 단자와 엔모스 트랜지스터 NM21의 소스 단자가 공통으로 연결된 정 셀 노드(A), 피모스 트랜지스터 PM22의 드레인 단자와 엔모스 트랜지스터 NM22의 소스 단자가 공통으로 연결된 부 셀 노드(B), 정 셀 노드(A)에 드레인 단자가 연결되고 게이트 단자에 부 셀 노드(B)와 피모스 트랜지스터 PM21의 게이트 단자가 공통으로 연결되며 소스 단자에 접지 전압(VSS)이 인가되는 엔모스 트랜지스터 NM23, 및 부 셀 노드(B)에 드레인 단자가 연결되고 게이트 단자에 정 셀 노드(A)와 피모스 트랜지스터 PM22의 게이트 단자가 공통으로 연결되며 소스 단자에 접지 전압(VSS)이 인가되는 엔모스 트랜지스터 NM24를 구비한다.
상기와 같은 에스램 셀은 풀 업(Pull up) 기능을 수행하는 두 개의 피모스 트랜지스터 PM21, PM22와 풀 다운(Pull down) 기능을 수행하는 두 개의 엔모스 트랜지스터 NM23, NM24로 이루어진 CMOS 래치 회로(PM21, PM22, NM23, NM24에 의한 인버터의 교차 결합)를 구성한다.
다시 말하면, 피모스 트랜지스터 PM21과 엔모스 트랜지스터 NM23으로 이루어진 제 1 인버터의 출력 노드는 정 셀 노드(A)에 접속되고, 정 셀 노드(A)는 워드 라인 인에이블 신호에 의해 구동되는 엔모스 트랜지스터 NM21을 통해 정 비트 라인에 접속된다.
한편, 피모스 트랜지스터 PM22와 엔모스 트랜지스터 NM24로 이루어진 제 2 인버터의 출력 노드는 부 셀 노드(B)에 접속되고, 부 셀 노드(B)는 워드 라인 인에이블 신호에 의해 유사하게 구동되는 엔모스 트랜지스터 NM22를 통해 부 비트 라인에 접속된다.
상기와 같이 6개의 트랜지스터로 이루어진 에스램 셀의 데이터의 리드 및 라이트 동작은 비트 라인 쌍으로 구동되는데, 먼저 라이트 동작 시, 정 비트 라인과 부 비트 라인에 서로 반전 관계인 값, 예컨대 '정 비트 라인=0', '부 비트 라인=1'을 구동한 후 워드 라인 인에이블 신호로 '1'을 인가하여 스위칭 기능을 수행하는 두 개의 엔모스 트랜지스터 NM21, NM22를 턴온시킨다. 그러면, 제 1 및 제 2 인버터 쌍은 워드 라인 인에이블 신호에 의해 스위칭 온되는 두 개의 엔모스 트랜지스터 NM21, NM22를 통해 전환된다. 즉, 정 셀 노드(A)는 '1'에서 '0'으로, 부 셀 노드(B)는 '0'에서 '1'로 반전된다(도 3의 저장 값 참조).
다음으로, 에스램 셀의 데이터를 리드하기 위한 동작은 프리차지 구간 동안 정 비트 라인과 부 비트 라인을 동일한 전압으로 프리차지한 후, 센싱 구간 동안 워드 라인 인에이블 신호로 '1'을 인가하여 정 셀 노드(A) 및 부 셀 노드(B)에 저장된 값에 의해 정 비트 라인과 부 비트 라인의 전압 중 어느 하나의 전압을 변화시켜 서로 간에 전압 차이가 나도록 하여 그 양단 전압 차이값을 인지한다.
도 4는 도 2의 데이터 리드아웃 장치의 타이밍도로서, 로직 게이트(222)로 인한 워드 라인 인에이블 신호의 지연으로 센스 증폭기의 노이즈 마진(Noise Margin)이 감소하는 현상을 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 컬럼 클럭(col_clk)의 라이징 에지(Rising Edge)에 맞추어 컬럼 어드레스(col_addr)가 샘플링되어 매 컬럼 클럭(col_clk)마다 변경된다. 그리고 지연기(212)와 프리차지 펄스 발생기(213)와 인버터(214)에 의해서 저지 클럭(judge_clk)과 프리차지 펄스 신호와 워드 라인 인에이블 신호가 생성된다. 이상적으로는 프리차지 펄스 신호가 하이(High)일 때 차동 데이터 라인은 모두 특정 전압(예를 들어, 전원 전압(VDD))으로 초기화되고, 프리차지 펄스 신호가 로우(Low)가 되면 워드 라인 인에이블 신호가 하이로 변하게 되어 에스램(SRAM)이 저장하고 있는 데이터에 의해서 차동 데이터(doutp, doutn)가 유지 또는 전압 하강하게 된다. 여기서, 워드 라인 인에이블 신호는 프리차지 펄스 신호의 반전 신호로 구현할 수 있다.
하지만, 실제로는 로직 게이트(222)로 인하여 에스램(SRAM)의 워드 라인 인에이블 신호가 지연되고, 이에 따라 차동 데이터 라인 간의 전압 차가 감소하게 된다. 이러한 전압 차 감소는 센스 증폭기의 노이즈 마진(즉, 전압 스윙 마진)을 열화시킨다. 특히, 에스램(SRAM)의 경우 셀 크기를 제어할 수 없기 때문에 싱크 전류 레벨(Sink Current Level)이 고정되어 있어 일반 래치를 사용하는 경우와 대비하여 워드 라인이 인에이블되어 있는 시간이 중요하다.
따라서 본 발명의 실시예에서는 에스램(SRAM)을 사용하는 카운터를 구비한 씨모스 이미지 센서(CIS)에서 레플리카 지연기를 사용하여 센스 증폭기의 노이즈 마진을 증가시킬 수 있으며, 이를 도 5 내지 도 7을 참조하여 상세히 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 데이터 리드아웃 장치의 구성도로서, 센스 증폭기의 노이즈 마진을 증가시키기 위해 레플리카 지연기를 사용하는　데이터 리드아웃 장치를 나타내는 도면이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 데이터 리드아웃 장치는, 컬럼 어드레스(col_addr)에 따라 선택된 워드 라인 인에이블 신호에 따라 동작하는 카운터 어레이(520), 및 레플리카 지연기(514)를 이용하여 워드 라인 인에이블 신호가 하이가 되는 시간을 고려하여 저지 클럭(judge_clk)과 프리차지 펄스 신호를 지연시켜 카운터 어레이(520)로부터 데이터를 리드하기 위한 센스 증폭기 어레이(510)를 포함한다. 이때, 데이터 리드아웃 장치는 에스램(SRAM) 기반 글로벌 카운터를 이용하여 구현할 수 있다.
여기서, 센스 증폭기 어레이(510)는 외부의 디지털 타이밍 발생기(도면에 도시되지 않음)로부터 공급되는 컬럼 클럭(col_clk)과 컬럼 어드레스(col_addr)를 입력받아 컬럼 어드레스를 샘플링하여 카운터 어레이(520)의 어드레스 디코더(521)로 전달하기 위한 어드레스 샘플러(511), 외부의 디지털 타이밍 발생기(도면에 도시되지 않음)로부터 공급되는 컬럼 클럭(col_clk)을 입력받아 프리차지 펄스 신호를 발생하기 위한 프리차지 펄스 발생기(512), 프리차지 펄스 발생기(512)에서 발생된 프리차지 펄스 신호를 반전시켜 워드 라인 인에이블 신호를 카운터 어레이(520)의 로직 게이트(522)로 전달하기 위한 인버터(513), 프리차지 펄스 발생기(512)에서 발생된 프리차지 펄스 신호를 입력받아 워드 라인 인에이블 신호가 하이가 되는 시간을 고려하여 저지 클럭(judge_clk)과 프리차지 펄스 신호를 지연시키기 위한 레플리카 지연기(514), 및 레플리카 지연기(514)에서 지연된 저지 클럭(judge_clk)과 프리차지 펄스 신호를 입력받아 카운터 어레이(520)의 레지스터(523, 즉, 에스램)로부터 입력되는 차동 데이터(doutp, doutn)를 분해하고, 차동 데이터 라인을 초기화시키기 위한 센스 증폭기 및 프리차지 드라이버(515)를 포함한다. 이때, 레플리카 지연기(514)는 내부 지연 값을 모델링한 후에 버퍼, 낸드(NAND), 노어(NOR) 등과 같은 회로를 이용하여 구현하는 일반적인 지연 방식을 사용하여 구현할 수 있다.
그리고 카운터 어레이(520)는 센스 증폭기 어레이(510)의 어드레스 샘플러(511)로부터 전달받은 컬럼 어드레스(col_addr)에 따라 해당 컬럼을 인식하기 위한 복수의 어드레스 디코더(521), 센스 증폭기 어레이(510)의 인버터(513)로부터 전달받은 에스램(SRAM)의 워드 라인 인에이블 신호를 상응하는 어드레스 디코더(521)로부터의 신호에 따라 선택적으로 바이패스(Bypass)시키기 위한 복수의 로직 게이트(522), 및 상응하는 로직 게이트(522)로부터의 워드 라인 인에이블 신호에 따라 동작하는 에스램(SRAM)을 래치로 사용하는 복수의 레지스터(523)를 포함한다. 여기서, 어드레스 디코더(521), 로직 게이트(522) 및 레지스터(523)는 각 컬럼마다 구비될 수 있다.
이처럼, 본 발명의 일 실시예에 따른 데이터 리드아웃 장치에서는 카운터 어레이(520)의 로직 게이트(522)로 인한 워드 라인 인에이블 신호의 지연을 보상하기 위하여 센스 증폭기 어레이(510) 내에 레플리카 지연기(514)를 구비하여 실제 워드 라인 인에이블 신호가 하이가 되는 시간을 고려하여 센스 증폭기에서 필요한 저지 클럭(judge_clk)과 프리차지 펄스 신호를 지연시킨다.
도 6은 도 5의 데이터 리드아웃 장치의 타이밍도로서, 레플리카 지연기(514)를 통하여　증가된 센스 증폭기의 노이즈 마진을　설명하기 위한 도면이다.
도 6에 도시된 바와 같이, 컬럼 클럭(col_clk)의 라이징 에지에 맞추어 컬럼 어드레스(col_addr)가 샘플링되어 매 컬럼 클럭(col_clk)마다 변경된다. 그리고 프리차지 펄스 발생기(512)와 인버터(513)와 레플리카 지연기(514)에 의해서 워드 라인 인에이블 신호가 생성되고 저지 클럭(judge_clk)과 프리차지 펄스 신호가 지연된다.
그리고 워드 라인 인에이블 신호는 도 4에서의 타이밍과 동일하지만 저지 클럭(judge_clk)과 프리차지 펄스 신호가 지연되어 전압 스윙 마진을 증가시키게 된다.
도 7은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 씨모스 이미지 센서는, 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이(710)와, 제어부(740)의 제어에 따라 픽셀 어레이(710) 내의 픽셀을 로우 라인별로 각각 선택하여 그 동작을 제어하기 위한 로우 디코더(720)와, 픽셀 어레이(710)로부터 출력되는 각 픽셀 신호를 제어부(740)의 제어에 따라 리드아웃하여 데이터를 출력하기 위한 데이터 리드아웃 장치(730), 및 로우 디코더(720)와 데이터 리드아웃 장치(730)의 동작을 제어하기 위한 제어부(740)를 포함한다. 여기서, 데이터 리드아웃 장치(730)는 본 발명의 실시예에 따른 도 5의 데이터 리드아웃 장치를 이용하여 구현한다. 이때, 데이터 리드아웃 장치(730)는 도 1에서 전술한 바와 같이 램프 신호 발생 장치, 비교부 등을 포함할 수 있다.
전술한 바와 같은 본 발명의 일 실시예에 따른 데이터 리드아웃 장치는 씨모스 이미지 센서뿐만 아니라 다양한 종류의 대규모의 에스램(SRAM) 어레이에 사용될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
510 : 센스 증폭기 어레이 514 : 레플리카 지연기
520 : 카운터 어레이

Claims (10)

  1. 컬럼 어드레스에 따라 선택된 워드 라인 인에이블 신호에 따라 동작하는 카운터 어레이; 및
    레플리카 지연기를 이용하여 저지 클럭과 프리차지 펄스 신호를 지연시켜 상기 카운터 어레이로부터 데이터를 리드하기 위한 센스 증폭기 어레이
    를 포함하는 데이터 리드아웃 장치.
  2. 제 1항에 있어서,
    상기 센스 증폭기 어레이는,
    외부의 디지털 타이밍 발생기로부터 공급되는 컬럼 클럭과 컬럼 어드레스를 입력받아 컬럼 어드레스를 샘플링하여 상기 카운터 어레이로 전달하기 위한 어드레스 샘플러;
    상기 외부의 디지털 타이밍 발생기로부터 공급되는 컬럼 클럭을 입력받아 프리차지 펄스 신호를 발생하기 위한 프리차지 펄스 발생기;
    상기 프리차지 펄스 발생기에서 발생된 프리차지 펄스 신호를 반전시켜 워드 라인 인에이블 신호를 상기 카운터 어레이로 전달하기 위한 인버터;
    상기 프리차지 펄스 발생기에서 발생된 프리차지 펄스 신호를 입력받아 워드 라인 인에이블 신호가 하이가 되는 시간을 고려하여 저지 클럭과 프리차지 펄스 신호를 지연시키기 위한 상기 레플리카 지연기; 및
    상기 레플리카 지연기에서 지연된 저지 클럭과 프리차지 펄스 신호를 입력받아 상기 카운터 어레이로부터 입력되는 차동 데이터를 분해하고, 차동 데이터 라인을 초기화시키기 위한 센스 증폭기 및 프리차지 드라이버
    를 포함하는 데이터 리드아웃 장치.
  3. 제 1항에 있어서,
    상기 카운터 어레이는,
    상기 센스 증폭기 어레이로부터 전달받은 컬럼 어드레스에 따라 해당 컬럼을 인식하기 위한 복수의 어드레스 디코더;
    상기 센스 증폭기 어레이로부터 전달받은 워드 라인 인에이블 신호를 상응하는 상기 어드레스 디코더로부터의 신호에 따라 바이패스시키기 위한 복수의 로직 게이트; 및
    상응하는 상기 로직 게이트로부터의 워드 라인 인에이블 신호에 따라 동작하는 에스램(SRAM)을 래치로 사용하는 복수의 레지스터
    를 포함하는 데이터 리드아웃 장치.
  4. 제 3항에 있어서,
    상기 어드레스 디코더, 상기 로직 게이트 및 상기 레지스터는,
    각 컬럼마다 구비되는, 데이터 리드아웃 장치.
  5. 제 1항에 있어서,
    상기 데이터 리드아웃 장치는,
    에스램(SRAM) 기반 글로벌 카운터를 이용하여 구현된, 데이터 리드아웃 장치.
  6. 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이;
    상기 픽셀 어레이 내의 픽셀을 로우 라인별로 각각 선택하여 제어하기 위한 로우 디코더;
    상기 픽셀 어레이로부터 출력되는 각 픽셀 신호를 리드아웃하여 데이터를 출력하기 위한 데이터 리드아웃 장치; 및
    상기 로우 디코더와 상기 데이터 리드아웃 장치의 동작을 제어하기 위한 제어부를 포함하고,
    상기 데이터 리드아웃 장치는,
    컬럼 어드레스에 따라 선택된 워드 라인 인에이블 신호에 따라 동작하는 카운터 어레이; 및
    레플리카 지연기를 이용하여 저지 클럭과 프리차지 펄스 신호를 지연시켜 상기 카운터 어레이로부터 데이터를 리드하기 위한 센스 증폭기 어레이
    를 포함하는 씨모스 이미지 센서.
  7. 제 6항에 있어서,
    상기 센스 증폭기 어레이는,
    외부의 디지털 타이밍 발생기로부터 공급되는 컬럼 클럭과 컬럼 어드레스를 입력받아 컬럼 어드레스를 샘플링하여 상기 카운터 어레이로 전달하기 위한 어드레스 샘플러;
    상기 외부의 디지털 타이밍 발생기로부터 공급되는 컬럼 클럭을 입력받아 프리차지 펄스 신호를 발생하기 위한 프리차지 펄스 발생기;
    상기 프리차지 펄스 발생기에서 발생된 프리차지 펄스 신호를 반전시켜 워드 라인 인에이블 신호를 상기 카운터 어레이로 전달하기 위한 인버터;
    상기 프리차지 펄스 발생기에서 발생된 프리차지 펄스 신호를 입력받아 워드 라인 인에이블 신호가 하이가 되는 시간을 고려하여 저지 클럭과 프리차지 펄스 신호를 지연시키기 위한 상기 레플리카 지연기; 및
    상기 레플리카 지연기에서 지연된 저지 클럭과 프리차지 펄스 신호를 입력받아 상기 카운터 어레이로부터 입력되는 차동 데이터를 분해하고, 차동 데이터 라인을 초기화시키기 위한 센스 증폭기 및 프리차지 드라이버
    를 포함하는 씨모스 이미지 센서.
  8. 제 6항에 있어서,
    상기 카운터 어레이는,
    상기 센스 증폭기 어레이로부터 전달받은 컬럼 어드레스에 따라 해당 컬럼을 인식하기 위한 복수의 어드레스 디코더;
    상기 센스 증폭기 어레이로부터 전달받은 워드 라인 인에이블 신호를 상응하는 상기 어드레스 디코더로부터의 신호에 따라 바이패스시키기 위한 복수의 로직 게이트; 및
    상응하는 상기 로직 게이트로부터의 워드 라인 인에이블 신호에 따라 동작하는 에스램(SRAM)을 래치로 사용하는 복수의 레지스터
    를 포함하는 씨모스 이미지 센서.
  9. 제 8항에 있어서,
    상기 어드레스 디코더, 상기 로직 게이트 및 상기 레지스터는,
    각 컬럼마다 구비되는, 씨모스 이미지 센서.
  10. 제 6항에 있어서,
    상기 데이터 리드아웃 장치는,
    에스램(SRAM) 기반 글로벌 카운터를 이용하여 구현된, 씨모스 이미지 센서.
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