まず、従来技術における課題について述べる。
上述したA/D変換回路では、カラムA/D変換回路は、画素列に対応して設けられるため、撮像領域の幅に相当する広範囲に渡って配置される。よって、撮像装置の光学サイズが大きい場合は必然的にリードビット線対も長距離に渡って配線されることになる。
ドライバが活性化されてから、センスアンプが画素データを検出できるまでの時間は、リードビット線対の寄生抵抗及び寄生容量に大きく依存する。よって、リードビット線対が長い場合には多くの信号伝達時間がかかることになり、読み出し周波数の悪化を招く。
近年MOSイメージセンサの用途は一眼レフ、及びミラーレス一眼カメラなど多画素かつ大型のセンサを搭載したカメラに広がっている。また、放送用及びシネマカメラではより高いフレームレートが要望されている。つまり、大きな光学サイズを有するMOSセンサにおいて、より速い読み出し速度を達成することが望まれている。このように、大型化と高速化との相反する要求を満たしつつ消費電力を抑えることが必要である。
例えば、リードビット線対の配線幅を広げることで寄生抵抗を下げることができる。これにより、転送バスの寄生抵抗を削減できるので高速化を図ることができる。しかしながら、この方法は、転送バスの寄生容量の増大及びチップ面積の増大を引き起こすため、高速化に限界がある。
また、特許文献1に示されているデータ転送回路の構成はデータ転送遅延を根本的に解決するものでは無い。この構成は、ラッチ回路(メモリセル)に記憶されたデータをサブリード回路及び共通ビット線gBLを用いて、再度伝達する構成である。
よって、サブメモリセルブロックを複数配置することで1つのドライバに接続される寄生抵抗及び寄生容量を削減できたとしても、サブリード回路に接続される共通ビット線gBLの寄生抵抗及び寄生容量が極端に大きい場合は共通ビット線gBLのRC遅延が支配的になり結果として読み出し速度の向上には繋がらない。
本開示は上記課題に着目してなされたものであり、読み出し速度を向上できる固体撮像装置を提供する。
以下、本開示の実施形態について図面を参照しながら説明する。
なお、以下で説明する実施形態は、いずれも本開示の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
(実施形態1)
図1Aは、本開示の実施形態1に係る撮像装置100(カメラ又はカメラモジュール)の構成を示すブロック図である。同図に示すように撮像装置100は、光学系900、固体撮像装置1000、及び画像信号処理部1001(画像信号処理LSI)を備えている。なお、以下に説明する各実施形態の固体撮像装置では、画素(受光部)から読み出した信号レベルから、同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるCDS(相関二重サンプリング)動作を、S/H(サンプルホールド)容量などを用いてアナログ領域で行っている。なお、CDS動作に係る回路及び説明は省略する。
光学系900は、レンズ901と、メカニカルシャッタ902とを備えている。レンズ901は、被写体からの光(例えば可視光)を集光して固体撮像装置1000の撮像領域102上に画像イメージを形成する。メカニカルシャッタ902は、レンズ901と固体撮像装置1000との間の光路上に位置し、撮像領域102上に導かれる光量を制御する。
画像信号処理部1001は、固体撮像装置1000が出力したデジタルの出力データOUTPUTに対して各種信号処理(画像処理)を行う外部LSIである。
固体撮像装置1000は、撮像領域102、行走査回路930、AD変換回路109、及び、データ転送回路110を備えている。
図1Bは、AD変換回路109及びその周辺回路の構成を示す図である。図1Cは、データ転送回路110及びその周辺回路の構成を示す図である。図1B及び図1Cに示すように、固体撮像装置1000は、さらに、複数のフリップフロップ回路111、クロック生成部120、タイミング生成部340を備えている。また、AD変換回路109は、バイナリカウンタ104、D/A変換回路(以下DACと省略)105、複数のカラムA/D変換回路106、及び複数のカウンタ−ラッチ間データ転送バス108(108_1_1・・・108_1_X、108_2_1・・・108_2_X)を備えている。
行走査回路930は、行単位で単位セル101からの信号を読み出すために、複数の単位セル101を行単位で走査する。
クロック生成部120は、クロック信号(基準クロック信号)を生成し、当該クロック信号をバイナリカウンタ104及びカラムA/D変換回路106に供給する。
バイナリカウンタ104は、クロック信号(基準クロック信号)をカウントし、カウントした値(バイナリ値)をDAC105に供給する。
撮像領域102は、行列状に配置されている複数の単位セル101(画素)を含む。ここで、単位セル101は、光電変換を行う光電変換素子を含む受光部を有する。例えば、光電変換素子は、フォトダイオード或いはフォトゲートなどの光感応素子、アモルファスシリコンで構成される光電変換膜、又は、有機光電変換膜である。単位セル101は、さらに、必要に応じて、光電変換により生じた信号を読み出すためのデバイス、及び初期化動作を行うためのデバイスを有する。
カラムA/D変換回路106は、単位セル101の1/2列、1列、又は複数列ごとに設けられ、対応する単位セル101から出力されたアナログ信号をデジタル信号に変換し、当該デジタル信号を保持する。図1A〜図1Cでは、複数のカラムA/D変換回路106は、撮像領域102内の垂直信号線V1_1・・・V1_X、V2_1・・・V2_Xと一対一に対応する。つまり、2X個のカラムA/D変換回路106が設けられている。各カラムA/D変換回路106は、アナログ信号をnビットのデジタル信号に変換する機能を有する。カラムA/D変換回路106は、nビットのカウンタ回路208を有している。また、カラムA/D変換回路106には、クロック生成部120から基準クロック信号が供給される。
DAC105は、バイナリカウンタ104から入力されたバイナリ値に従ってアナログランプ電圧(三角波)を生成する。このアナログランプ電圧はカラムA/D変換回路106内の比較器107に入力されている。
各カラムA/D変換回路106は、比較器107及びカウンタ回路208を備えている。
比較器107は、DAC105によって生成されたアナログランプ電圧と、行線H1・・・Hy毎に、単位セル101から垂直信号線V1_1・・・V1_X、V2_1・・・V2_Xを介して得られる画素信号のうち、対応する列の画素信号とを比較する。
カラムA/D変換回路106に含まれるnビットのカウンタ回路208は、単位セル101毎に垂直信号線の電圧値とアナログランプ電圧とが一致するまでの比較時間をカウントする(カウント動作)。このカウント値が画素データである。
データ転送回路110は、複数のラッチドライバ回路209A及び209Bと、センスアンプ210A及び210Bと、列走査回路及びタイミング信号生成回路300とを備えている。
ラッチドライバ回路209A及び209Bの各々は、ラッチ回路213及びドライバ回路214を含む。ドライバ回路214は、ラッチ回路213並びに、リードビット線RBL1及びNRBL1(又はRBL2及びNRBL2)に接続されている。
ラッチ回路213は、カウンタ回路208に対応するnビットのラッチ回路である。カウント動作完了後にカウンタ回路208内のnビットのカウント値はカウンタ−ラッチ間データ転送バス108を通して、データ転送回路110内のラッチ回路213に転送される。つまり、画素データがラッチ回路213に格納される。
リードワード線RWL1_1・・・RWL1_X、RWL2_1・・・RWL2_Xのいずれかが選択されると、その選択されたリードワード線に接続されているラッチドライバ回路209A又は209B内のラッチ回路213に保持された画素データがリードビット線RBL1及びNRBL1(又はRBL2及びNRBL2)に伝達される。
列走査回路及びタイミング信号生成回路300には、クロック生成部120からクロック信号CLKが供給される。列走査回路及びタイミング信号生成回路300は、リードワード線RWL1_1、RWL1_2・・・RWL1_X、RWL2_1、RWL2_2・・・RWL2_Xを駆動するパルス信号、及びセンスアンプ210A及び210Bに接続されたセンスアンプイネーブル信号線を駆動するためのパルス信号(センスアンプイネーブル信号SAE1及びSAE2)を生成する。
列走査回路及びタイミング信号生成回路300によってリードワード線RWL1_1、RWL1_2・・・RWL1_X、RWL2_1、RWL2_2・・・RWL2_Xが順次選択される。そして、選択されたリードワード線に対応するラッチドライバ回路209A又は209Bに含まれるラッチ回路213に保持されているデータがリードビット線RBL1及びNRBL1(又はRBL2及びNRBL2)に伝達される。
センスアンプ210Aは、このリードビット線RBL1及びNRBL1に伝達された信号を増幅することで当該信号をデジタル信号に変換する。得られたデジタル信号はフリップフロップ回路111から出力される。センスアンプ210Bは、リードビット線RBL2及びNRBL2に伝達された信号を増幅することで当該信号をデジタル信号に変換する。
なお、図1Cでは、ラッチ回路213のデータを読み出すために必要なプリチャージ回路(後述)は省略している。
このデータ転送回路110に関して、図2のブロック図、図3A〜図3Dの回路詳細図及び図4の波形図を用いて説明する。
なお、以降の図ではカウンタ回路208からラッチ回路213への画素データの書き込みに関する図及び記載は省略しており、ラッチ回路213には後述する画素データが保持されていることを前提に説明する。
また、図2では、説明の簡略化のため、nビットのデータ転送回路110のうち、1ビットに対応する構成のみを記載している。
データ転送回路110は、第1セグメント2001と、第2セグメント2002と、列走査回路及びタイミング信号生成回路300とを備える。第1セグメント2001は、それぞれがリードビット線RBL1及びNRBL1に接続された、センスアンプ210A、プリチャージ回路215A、複数のラッチドライバ回路209A、及び中間ラッチドライバ回路216を有する。第2セグメント2002は、それぞれがリードビット線RBL2及びNRBL2に接続された、センスアンプ210B、プリチャージ回路215B、及び複数のラッチドライバ回路209Bを有する。
図1A〜図1Cで示したように、画素は水平方向に2X個配置されており、画素データを保持するためのラッチドライバ回路209A及び209Bが2X個配置されている。
また、第2セグメント2002内のセンスアンプ210Bの出力端子は第1セグメント2001内の中間ラッチドライバ回路216に接続されている。
第1セグメント2001内において、センスアンプ210Aには、列走査回路及びタイミング信号生成回路300によって生成されたセンスアンプイネーブル信号SAE1が入力されている。センスアンプ210Aは、センスアンプイネーブル信号SAE1がH(ハイ)レベルに活性化された場合に、リードビット線RBL1及びNRBL1の微小電位差をデジタル信号に増幅及び変換し、得られた信号を出力端子SAOUT1及びNSAOUT1に出力する。
センスアンプ210Aの出力端子SAOUT1は、フリップフロップ回路111の入力端子に接続されており、センスアンプ210Aから出力された信号は出力データOUTPUTとして出力される。
プリチャージ回路215Aには、列走査回路及びタイミング信号生成回路300によって生成されたプリチャージ信号NPCG1が入力される。プリチャージ回路215Aは、プリチャージ信号NPCG1がL(ロウ)レベルに活性化された場合にリードビット線RBL1及びNRBL1をHレベルにプリチャージする。
図1Cにて説明したように、複数のラッチドライバ回路209Aは、リードワード線RWL1_1・・・RWL1_Xに接続されている。ラッチドライバ回路209Aは、列走査回路及びタイミング信号生成回路300により、対応するリードワード線がHレベルに活性化された場合にドライバ回路214を通じてラッチ回路213のデータをリードビット線RBL1及びNRBL1に出力する。
中間ラッチドライバ回路216は、リードワード線RWL1_X+1に接続されており、リードワード線RWL1_X+1がHレベルに活性化された場合に、中間ドライバ回路218を通じて中間ラッチ回路217のデータをリードビット線RBL1及びNRBL1に出力する。
第2セグメント2002内において、センスアンプ210Bには、列走査回路及びタイミング信号生成回路300によって生成されたセンスアンプイネーブル信号SAE2、及びリードビット線RBL2及びNRBL2の信号が入力される。センスアンプ210Bは、センスアンプイネーブル信号SAE2がHレベルに活性化された場合に、リードビット線RBL2及びNRBL2の微小電位差をデジタル信号に増幅及び変換し、得られた信号を出力端子SAOUT2及びNSAOUT2に出力する。これにより、第1セグメント2001内の中間ラッチドライバ回路216内の中間ラッチ回路217にリードビット線RBL2及びNRBL2に読み出されたデータが書き込まれる。
プリチャージ回路215Bには、列走査回路及びタイミング信号生成回路300によって生成されたプリチャージ信号NPCG2が入力される。プリチャージ回路215Bは、プリチャージ信号NPCG2がLレベルに活性化された場合に、リードビット線RBL2及びNRBL2をHレベルにプリチャージする。
複数のラッチドライバ回路209Bは、リードワード線RWL2_1・・・RWL2_Xに接続されている。ラッチドライバ回路209Bは、列走査回路及びタイミング信号生成回路300により、対応するリードワード線がHレベルに活性化された場合に、ドライバ回路214を通じてラッチ回路213のデータをリードビット線RBL2及びNRBL2に出力する。
図3A〜図3Dは、図2で示したデータ転送回路110の構成を詳細に示す図である。
図3Aに示すセンスアンプ210Aは、Pchトランジスタ11、12、17及び18と、Nchトランジスタ13、14及び19と、トライステートインバータ15及び16とを含む。
Pchトランジスタ11及びNchトランジスタ13で構成されるインバータと、Pchトランジスタ12及びNchトランジスタ14で構成されるインバータとは、クロスカップル接続されている。Pchトランジスタ11及び12のソースは電源に接続され、Nchトランジスタ13及び14のソースはNchトランジスタ19のドレインに接続されている。Nchトランジスタ19のソースはグランドに接続されている。
またPchトランジスタ11及びNchトランジスタ13で構成されるインバータの出力端子は、データ線DATA1を通じてトライステートインバータ15の入力端子に接続されている。Pchトランジスタ12及びNchトランジスタ14で構成されるインバータの出力端子は、データ線NDATA1を通じてトライステートインバータ16の入力端子に接続されている。トライステートインバータ15及び16の制御端子には、センスアンプイネーブル信号SAE1が入力されている。
Pchトランジスタ17のドレイン及びソースはそれぞれリードビット線RBL1及びデータ線DATA1に接続されている。Pchトランジスタ18のドレイン及びソースはそれぞれリードビット線NRBL1及びデータ線NDATA1に接続されている。
センスアンプイネーブル信号SAE1がLレベルである非活性状態である場合、センスアンプ210Aはリードビット線RBL1及びNRBL1の電位差をデータ線DATA1及びNDATA1に伝達する。
センスアンプイネーブル信号SAE1がHレベルに活性化された場合、センスアンプ210Aはデータ線DATA1及びNDATA1の微小な電位差を電源電圧又はグランド電位にまで増幅し、得られた信号を、トライステートインバータ15及び16を通じて出力端子SAOUT1及びNSAOUT1に出力する。
なお、ここでは、第1セグメント2001内のセンスアンプ210Aの構成及び動作を説明したが、第2セグメント2002内のセンスアンプ210Bの構成及び動作も同様である。
プリチャージ回路215Aは、3つのPchトランジスタ20、21及び22を備える。
Pchトランジスタ20、21及び22のゲートにはプリチャージ信号NPCG1が入力されている。プリチャージ回路215Aは、プリチャージ信号NPCG1がLレベルに活性化された場合に、リードビット線RBL1及びNRBL1を電源電圧までプリチャージするイコライズ動作を行う。
なお、ここでは、第1セグメント2001内のプリチャージ回路215Aの構成及び動作を説明したが、第2セグメント2002内のプリチャージ回路215Bの構成及び動作も同様である。
ラッチ回路213は、クロスカップル接続された2つのインバータを含む。各インバータの出力端子(ストレージノードSN及びNSN)はドライバ回路214に接続されている。
列走査回路及びタイミング信号生成回路300は、センスアンププリチャージイネーブル生成回路301A及び301Bと、スタートアドレス生成回路302Aと、複数のリードワード線信号生成回路303A及び303Bと、中間リードワード線信号生成回路304とを備える。
リードワード線信号生成回路303Aは、フリップフロップ32及びAND素子33を備える。なお、リードワード線信号生成回路303Bの構成もリードワード線信号生成回路303Aと同様である。リードワード線RWL1_1〜RWL1_Xに信号を出力する複数のリードワード線信号生成回路303Aは、直列に接続されており、シフトレジスタとして機能する。同様に、リードワード線RWL2_1〜RWL2_Xに信号を出力する複数のリードワード線信号生成回路303Bは直列に接続されており、シフトレジスタとして機能する。
中間リードワード線信号生成回路304は、フリップフロップ39、OR素子41及びAND素子40を備え、リードワード線RWL1_X+1に信号を出力する。フリップフロップ39のD入力端子はOR素子41の出力端子に接続されている。フリップフロップ39のQ出力端子はOR素子41の一方の入力端子及びAND素子40の一方の入力端子に接続されている。
リードワード線RWL1_Xに信号を出力するリードワード線信号生成回路303Aの出力端子は中間リードワード線信号生成回路304内のOR素子41の他方の入力端子に接続されている。リードワード線RWL1_X−1に信号を出力するリードワード線信号生成回路303Aのフリップフロップ39のQ出力端子は、リードワード線RWL2_1に信号を出力するリードワード線信号生成回路303B内のフリップフロップ32のD入力端子に接続されている。
リードワード線信号生成回路303A及び303B、並びに中間リードワード線信号生成回路304に含まれるフリップフロップ32及び39のリセット端子には、リセット信号RSTが入力されている。フリップフロップ32及び39は、リセット信号RSTがHレベルに活性化された場合、Q出力端子をLレベルにリセットする。
スタートアドレス生成回路302A内のフリップフロップ31のリセット端子には、リセット信号RSTが入力されている。フリップフロップ31は、リセット信号RSTがHレベルに活性化された場合、NQ出力端子をHレベルにリセットする。
センスアンププリチャージイネーブル生成回路301Aは、遅延素子34、AND素子35、NAND素子38、並びに、インバータ素子36及び37を備えている。センスアンププリチャージイネーブル生成回路301Aには、クロック信号CLKが入力されている。また、センスアンププリチャージイネーブル生成回路301A及び301Bは、センスアンプイネーブル信号SAE1及びSAE2、並びにプリチャージ信号NPCG1及びNPCG2を出力する。なお、この動作に関しては後述する。また、センスアンププリチャージイネーブル生成回路301Bの構成も、センスアンププリチャージイネーブル生成回路301Aの構成と同様である。
図4は、図3A〜図3Dに示したデータ転送回路110の動作を具体的に示すタイミングチャートである。説明の便宜上、クロック信号CLKの上に1から2X+1までのサイクル名を記載している。本説明ではXは偶数である。
また、本説明では、リードワード線RWL1_1に対応するラッチ回路213のストレージノードSNにはLレベルが保持されており、ストレージノードNSNにはHレベルが保持されている(画素データ:L)。リードワード線RWL1_2に対応するラッチ回路213のストレージノードSNにはHレベルが保持されており、ストレージノードNSNにはLレベルが保持されている(画素データ:H)。以降の隣り合うラッチ回路213には互いに逆のデータが記憶されている。
同様にリードワード線RWL2_1に対応するラッチ回路213のストレージノードSNにはLレベルが保持されており、ストレージノードNSNにはHレベルが保持されている(画素データ:L)。リードワード線RWL2_2に対応するラッチ回路213のストレージノードSNにはHレベルが保持されており、ストレージノードNSNにはLレベルが保持されている(画素データ:H)。以降の隣り合うラッチ回路213には互いに逆のデータが記憶されている。
サイクル1以前において、列走査回路及びタイミング信号生成回路300の内部を初期化するためリセット信号RSTが活性化される。これによりフリップフロップ31、32及び39が初期化される。これによりリードワード線RWL1_1に信号を出力するリードワード線信号生成回路303A内のフリップフロップ32のD入力端子がHレベルにセットされる。
また、サイクル1以前において、クロック信号CLKはLレベルであるためセンスアンププリチャージイネーブル生成回路301Aによってプリチャージ信号NPCG1がLレベルに活性化されている。これにより、プリチャージ回路215Aによってリードビット線RBL1及びNRBL1はHレベルにプリチャージされる(プリチャージ動作)。
このときセンスアンプイネーブル信号SAE1はLレベルの不活性状態である。
サイクル1においてクロック信号CLKがHレベルに立ち上がるとプリチャージ信号NPCG1はHレベルになる。これにより、プリチャージ回路215Aが不活性化されることでプリチャージ動作が解除される。
これと同時にクロック信号CLKのHレベルへの立ち上がりエッジにて、リードワード線RWL1_1に接続されているリードワード線信号生成回路303A内のフリップフロップ32のQ出力端子がHレベルに活性化されることで、AND素子33によりリードワード線RWL1_1が活性化される。リードワード線RWL1_1はクロックサイクルの半分の期間においてHレベルになる。
このリードワード線RWL1_1の活性化動作によって読み出されるラッチ回路213のデータは前述の様にLレベルの画素データである。よって、リードワード線RWL1_1がHレベルに活性化されると、ドライバ回路214が活性化されることで、プリチャージされていたリードビット線RBL1の電圧は電源電圧よりも低いレベルに遷移する。
センスアンプ210AのPchトランジスタ17及び18は活性化されている状態であるので、リードビット線RBL1と同様にデータ線DATA1の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線NRBL1の電圧レベルは維持される。
サイクル1においてクロック信号CLKがLレベルに立ち下がるとセンスアンププリチャージイネーブル生成回路301Aはセンスアンプイネーブル信号SAE1をHレベルに活性化する。このときデータ線DATA1の電圧はデータ線NDATA1の電圧よりも低いためデータ線DATA1の電圧がLレベルに下がる(センス動作)。
同時にトライステートインバータ15及び16が活性化されることで、出力端子SAOUT1はLレベルに下がる。
クロック信号CLKがLレベルに立ち下がってからの一定期間後(遅延素子34の遅延時間分後)、センスアンププリチャージイネーブル生成回路301A内のAND素子35にLレベルが伝達されることでセンスアンプイネーブル信号SAE1が立ち下がる。同時にプリチャージ信号NPCG1が立ち下がることで、リードビット線RBL1及びNRBL1のプリチャージが開始され、次サイクルに備えられる。
サイクル2においてクロック信号CLKがHレベルに遷移するとフリップフロップ回路111はセンスアンプ210Aの出力端子SAOUT1のデータを取り込み、リードワード線RWL1_1に対応するラッチ回路213のLレベルの画素データを出力データOUTPUTとして出力する。なお、説明の都合上、出力データOUTPUTの波形に、リードワード線RWL1_1に対応する画素データを意味するDATA1_1を併記している。
以後のサイクル2の動作は、活性化されるリードワード線がリードワード線RWL1_2である点を除き、サイクル1と同様である。サイクル2ではリードワード線RWL1_2に対応するラッチ回路213のデータとしてHレベルの画素データが保持されているためサイクル3におけるクロック信号CLKの立ち上がりと同時にHレベルの画素データ(DATA1_2)が出力される。
以後同様の動作が続けられる。サイクルXではリードワード線RWL1_Xに接続されているリードワード線信号生成回路303A内のフリップフロップ32のD入力端子がHレベルになり、かつセグメントイネーブル信号SEGENがクロック信号CLKの立ち上がり時に活性化されていることにより、リードワード線RWL1_X及びRWL2_1の2つのリードワード線が活性化される。
なお、サイクルXにおいて、リードワード線RWL1_Xに対応するラッチ回路213のHレベルの画素データをリードビット線RBL1及びNRBL1を経由し読み出す動作が行われる点は上記と変わらない。一方、第2セグメント2002内のリードワード線RWL2_1が活性化されることでリードワード線RWL2_1に対応するラッチ回路213のLレベルの画素データがリードビット線RBL2及びNRBL2に出力される。ここではデータがLレベルの画素データであるので、リードビット線RBL2の電圧は電源電圧よりも低いレベルに遷移する。
センスアンプイネーブル信号SAE2及びプリチャージ信号NPCG2は、センスアンプイネーブル信号SAE1及びプリチャージ信号NPCG1と同様に変化するので、同サイクルでは、第2セグメント2002内のセンスアンプ210Bは、第1セグメント2001内の中間ラッチ回路217に、出力端子SAOUT2及びNSAOUT2を通じてデータを出力する。
中間ラッチ回路217は、ラッチ回路213と同様に、クロスカップル接続された2個のインバータを備え、データを保持する。この中間ラッチ回路217は、センスアンプイネーブル信号SAE2がHレベルに活性化されるまでの期間データを保持し続ける。つまりサイクルXにおいて第2セグメント2002のリードワード線RWL2_1に対応するデータが、第1セグメント2001内の中間ラッチ回路217に転送される。
なお、中間ラッチ回路217からのデータの読み出しはクロック信号CLKのHレベルの期間に行われ、ラッチ回路213への画素データの書き込み動作はクロック信号CLKがLレベルへ遷移した後の一定期間に行われる。よって、ラッチ回路213への書き込み動作は同サイクルにおいて中間ラッチ回路217の読み出し動作に干渉しない。
サイクルX+1においてクロック信号CLKの立ち上がりではデータDATA1_Xが出力され、リードワード線RWL1_X+1が活性化される。このリードワード線RWL1_X+1に対応する中間ラッチ回路217には、前サイクルXにて第2セグメント2002内のリードワード線RWL2_1に対応するラッチ回路213に保持されていた画素データが保持されている。リードワード線RWL1_X+1に対応する画素データは、前サイクル同様に第1セグメント2001内のリードビット線RBL1及びNRBL1、並びにセンスアンプ210Aを通じて出力端子SAOUT1へ読み出される。その一方このサイクルではリードワード線RWL2_2に対応するラッチ回路213のデータがリードビット線RBL2及びNRBL2を通じて読み出され、このデータが、センスアンプイネーブル信号SAE2の活性化と同時に第1セグメント2001内の中間ラッチ回路217に転送される。
中間リードワード線信号生成回路304は、フリップフロップ39と、AND素子40と、OR素子41とを含む。ホールドループ用のOR素子41の入力端子には、フリップフロップ39のQ出力端子が接続されている。よって、フリップフロップ39のQ出力端子が一旦Hレベルになるとリセット動作が行われない限りは、当該Q出力端子はHレベルに維持される。この構成により、以降のサイクルにおいて、リードワード線RWL1_X+1が活性化されている状態が維持される。
サイクルX+2においてクロック信号CLKの立ち上がりではデータDATA2_1が出力され、サイクルX+1と同様に読み出し動作が行われる。
以降順次、読み出しが行われ、サイクル2X+1にて全てのラッチ回路のデータの読み出しが完了する。
なお、図4ではサイクル2Xにおいて第2セグメント2002に含まれる、いずれのリードワード線も選択されていない。これは第2セグメント2002における、リードワード線に対する順次シフト動作が終了したためである。故にサイクル2X+1においては中間ラッチ回路217内のデータが不定になる。そのためサイクル2X+1において、リードビット線RBL1及びNRBL1を不定と記載している。
このように、データ転送回路110では、リードビット線が分割され、各セグメントにセンスアンプが配置される。これにより、データ転送回路110は、複数のラッチ回路213内のデータを連続して読み出すことが可能である。一般にリードビット線の信号伝達時間はリードビット線のRC積で決定されるので、リードビット線の距離が短いほど信号伝達時間は短い。本構造ではリードビット線の長さが、分割しない場合の1/2であるので、リードビット線のR及びCはともに分割しない場合の1/2である。よって、リードビット線の信号伝達時間は、分割しない場合の1/4に削減される。
つまりリードビット線を分割した場合には、分割しない場合の4倍の動作周波数を実現できる。リードビット線の信号は前述の様に微小振幅で伝達されることからより少ない電力ペナルティで高速な読み出しが可能になる。
また、読み出しの周波数が向上することから、本技術を適用した固体撮像装置は高いフレームレートを実現できるので、より高画質な撮影を実現することが可能である。
なお、本構成は、固体撮像装置のみならず、順次読み出しを行う半導体記憶装置における読み出しの高速化にも応用可能である。
以上のように、本実施形態に係る固体撮像装置1000は、行列状に配置されている複数の画素(単位セル101)と、複数の第1のラッチ回路(複数のラッチドライバ回路209Aに含まれるラッチ回路213)と、第1のリードビット線(リードビット線RBL1及びNRBL1)と、複数の第1のドライバ回路(複数のラッチドライバ回路209Aに含まれるドライバ回路214)と、第1の増幅器(センスアンプ210A)と、複数の第2のラッチ回路(複数のラッチドライバ回路209Bに含まれる複数のラッチ回路213)と、第2のリードビット線(リードビット線RBL2及びNRBL2)と、複数の第2のドライバ回路(複数のラッチドライバ回路209Bに含まれる複数のドライバ回路214)と、第2の増幅器(センスアンプ210B)と、第3のラッチ回路(中間ラッチ回路217)と、第3のドライバ回路(中間ドライバ回路218)と、出力ドライバ(フリップフロップ回路111)と、列走査回路(列走査回路及びタイミング信号生成回路300)とを備える。
前記複数の第1のラッチ回路の各々は、複数の第1単位列(V1_1〜V1_X)の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第1の画素データを保持する。ここで、単位列とは、1以上の列を含む列の単位である。言い換えるとは、第1のラッチ回路は、1列毎又は複数列毎に設けられる。なお、単位列は、1/2列に対応する単位であってもよい。
前記複数の第1のドライバ回路の各々は、前記複数の第1単位列の各々に対応して設けられ、対応する単位列に設けられている前記第1のラッチ回路に保持されている前記第1の画素データを前記第1のリードビット線に出力する。
前記第1の増幅器は、前記第1のリードビット線の電圧を増幅することにより第1のデータを生成する。
前記複数の第2のラッチ回路は、前記複数の第1単位列とは異なる複数の第2単位列(V2_1〜V2_X)の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第2の画素データを保持する。また、例えば、複数の第1単位列は連続する単位列であり、複数の第2単位列は連続する単位列である。
前記複数の第2のドライバ回路は、前記複数の第2単位列の各々に対応して設けられ、対応する単位列に設けられている前記第2のラッチ回路に保持されている前記第2の画素データを前記第2のリードビット線に出力する。
前記第2の増幅器は、前記第2のリードビット線の電圧を増幅することにより第2のデータを生成する。
前記第3のラッチ回路は、前記第2の増幅器により生成された前記第2のデータを保持する。前記第3のドライバ回路は、前記第3のラッチ回路に保持されている前記第2のデータを前記第1のリードビット線に出力する。前記出力ドライバは、前記第1のデータを出力する。
前記列走査回路は、(1)前記複数の第1のドライバ回路を順次選択することにより、前記複数の第1単位列に対応する複数の前記第1の画素データを、前記第1のリードビット線を介して、前記第1の増幅器に順次出力し、(2)前記複数の第2のドライバ回路を順次選択し、かつ、前記第3のドライバ回路を選択することにより、前記複数の第2単位列に対応する複数の前記第2の画素データを、前記第2のリードビット線、前記第2の増幅器、前記第3のラッチ回路、前記第3のドライバ回路及び前記第1のリードビット線を介して、前記第1の増幅器に順次出力する。
この構成により、本実施形態に係る固体撮像装置では、2本のリードビット線が用いられる。これにより、単一のリードビット線が用いられる場合に比べ、各リードビット線の負荷(抵抗及び容量成分)を低減できるので、リードビット線を介して信号伝達を高速に行うことができる。これにより、読み出し速度を向上できる。
(実施形態2)
本実施形態では、上記実施形態1の変形例について説明する。なお、以下の実施形態では、先の実施形態と同様の要素については説明を省略し、主に相違点を説明する。
図5は、本実施形態に係る列走査回路及びタイミング信号生成回路310の構成を示す図である。この列走査回路及びタイミング信号生成回路310は、図3C及び図3Dに示す実施形態1に係る列走査回路及びタイミング信号生成回路300に対して、センスアンププリチャージイネーブル生成回路301Bが、中間センスアンププリチャージイネーブル生成回路311Bに変更されている点が異なる。
具体的には、リードワード線RWL1_X+1に対応する中間リードワード線信号生成回路304内のOR素子41の出力信号が、中間センスアンププリチャージイネーブル生成回路311B内のAND素子42に入力されている。これ以外の回路構成は実施形態1と同じ構成である。
列走査回路及びタイミング信号生成回路310により生成されるセンスアンプイネーブル信号SAE2は、中間リードワード線信号生成回路304内のOR素子41の出力信号によってゲーティングされている。よって、OR素子41の出力信号がHレベルに活性化されて初めてセンスアンプイネーブル信号SAE2が活性化される。
このセンスアンプイネーブル信号SAE2が活性化されるのはリードワード線RWL1_Xが活性化されるサイクル以降であり、図6に示すサイクルX以降である。
図6に示した通りサイクル1からサイクルX−1までのサイクルでは第2セグメント2002内のいかなるリードワード線RWL2_1、RWL2_2・・・RWL2_Xも活性化されておらず第2セグメント2002内の中間センスアンププリチャージイネーブル生成回路311Bが活性化される必要は無い。
サイクルX以降では第2セグメント2002の各リードワード線RWL2_1、RWL2_2・・・が順次活性化されるので、サイクルX以降でのみセンスアンプイネーブル信号SAE2が活性化される。
このような構成とすることで、実施形態2では実施形態1に比べて回路動作に不要な動作を削減することができる。これにより、第1セグメント2001及び第2セグメント2002内の各ラッチ回路213に保持されている画素データを読み出すために必要な電力を更に削減することができる。
以上のように、前記第2の増幅器(センスアンプ210B)は、前記複数の第2のドライバ回路(複数のラッチドライバ回路209Bに含まれる複数のドライバ回路214)のいずれかが活性化されるサイクルにのみ活性化される。これにより、第2の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
(実施形態3)
図7は、本実施形態に係るデータ転送回路113の構成を示す図である。なお、図7では、図2と同様に、1ビットに対応する構成のみを記載している。このデータ転送回路113は、実施形態1に係る図2で示すデータ転送回路110に対して、第1セグメント2001の代わりに第1セグメント2003を備える。第1セグメント2003では、中間ラッチドライバ回路216が、リードワード線RWL1_Xに接続されているラッチドライバ回路と共用されている。つまり、図7に示す第1セグメント2003及び第2セグメント2002に含まれるラッチドライバ回路(中間ラッチドライバ回路216を含む)の数は水平方向に配置されている画素数2Xと一致している。
図8A及び図8Bは、図7に示す構成を詳細に示す回路図である。
センスアンプ210A、プリチャージ回路215A、ラッチドライバ回路209A、中間ラッチ回路217、及び第2セグメント2002の構成は実施形態1及び2と同じである。また、列走査回路及びタイミング信号生成回路320を構成するセンスアンププリチャージイネーブル生成回路301A、スタートアドレス生成回路302A、リードワード線信号生成回路303A及び303B、並びに中間リードワード線信号生成回路304は、実施形態1及び2と同じであり、中間センスアンププリチャージイネーブル生成回路311Bは実施形態2と同じである。
また、中間ラッチ回路217にV1_X列の画素データが保持される点が実施形態1及び2と異なる。
以下、図9の波形を用いて動作を説明する。
なお、本説明では実施形態1と同様に、リードワード線RWL1_1に対応するラッチ回路213のストレージノードSNにはLレベルが保持されており、ストレージノードNSNにはHレベルが保持されている(画素データ:L)。リードワード線RWL1_2に対応するラッチ回路213のストレージノードSNにはHレベルが保持されており、ストレージノードNSNにはLレベルが保持されている(画素データ:H)。以降の隣り合うラッチ回路213及び中間ラッチ回路217には、互いに逆のデータが記憶されている。
同様に、リードワード線RWL2_1に対応するラッチ回路213のストレージノードSNにはLレベルが保持されており、ストレージノードNSNにはHレベルが保持されている(画素データ:L)。リードワード線RWL2_2に対応するラッチ回路213のストレージノードSNにはHレベルが保持されており、ストレージノードNSNにはLレベルが保持されている(画素データ:H)。以降の隣り合うラッチ回路213及び中間ラッチ回路217には、互いに逆のデータが記憶されている。
先の実施形態と同様にここではXは偶数であることを前提として説明する。
サイクル1以前のリセット動作及びサイクル1からサイクルX−1までの動作は実施形態2と同様であり、各サイクルにおいて各リードワード線RWL1_1・・・RWL1_X−1が順次選択され、センスアンプ210Aによってリードビット線RBL1及びNRBL1に伝達された信号が増幅され、増幅された信号が出力端子SAOUT1に出力され、出力された信号がフリップフロップを通して、出力データOUTPUTとして出力される。
サイクルXにおいてセグメントイネーブル信号SEGENがHレベルに活性化されていることから、リードワード線RWL1_X及びRWL2_1が同時に活性化される。
中間ラッチ回路217内に保持されているHレベルの画素データはリードワード線RWL1_Xの立ち上がりと同時にリードビット線RBL1及びNRBL1に伝達される。この信号は、クロック立下りから発生されるセンスアンプイネーブル信号SAE1のHレベルへの活性化により出力端子SAOUT1に出力される。
また、中間センスアンププリチャージイネーブル生成回路311B内のAND素子42には中間リードワード線信号生成回路304内のフリップフロップ39のQ出力端子が接続されている。これにより、このサイクルXでは、リセット信号RSTの活性化後に初めてセンスアンプイネーブル信号SAE2が活性化される。このサイクルXではリードワード線RWL2_1に対応するラッチ回路213のデータがリードビット線RBL2及びNRBL2に伝達される。また、サイクルX内のクロック立下りから発生されるセンスアンプイネーブル信号SAE2のHレベルへの活性化により、このデータが中間ラッチ回路217へ書き込まれ保持される。
上記動作によりサイクルXの完了時には、リードワード線RWL1_Xに対応する中間ラッチ回路217に保持されていたHレベルの画素データが出力端子SAOUT1に出力される。また、中間ラッチ回路217にはリードワード線RWL2_1に対応するラッチ回路213に保持されていたLレベルの画素データが保持される。
サイクルX+1では先ず前のサイクルXにおいて出力端子SAOUT1に出力された、リードワード線RWL1_Xに対応する中間ラッチ回路217に保持されていたV1_Xに対応するHレベルの画素データがフリップフロップ回路111を通じて出力される。
前サイクルにおいて中間リードワード線信号生成回路304内のフリップフロップ39のQ出力端子が活性化されたことから、以降、OR素子41によりD入力端子がHレベルに維持される。よって、リードワード線RWL1_Xは、以後リセット信号RSTが活性化されるまでの間、クロック信号CLKに応じて活性化される。
中間ラッチ回路217にはサイクルXで読み出されたリードワード線RWL2_1に対応するラッチ回路213のLレベルの画素データが保持されている。この画素データは、以前のサイクル同様にリードワード線RWL1_Xの活性化及びセンスアンプイネーブル信号SAE1の活性化によりセンスアンプ210Aの出力端子SAOUT1に出力される。
同時にリードワード線RWL2_2に対応するラッチ回路213内に保持されているHレベルの画素データが、前サイクル同様に、第2セグメント2002内センスアンプ210Bにより中間ラッチ回路217に書き込まれ保持される。
以降のサイクルでは順次リードワード線RWL2_3・・・RWL2_Xが活性化され画素データが第2セグメント2002内センスアンプ210B、中間ラッチ回路217、第1セグメント2003内センスアンプ210A、及びフリップフロップ回路111を通じて、出力データOUTPUTとして出力される。
前述のように第1セグメント2003及び第2セグメント2002に含まれるラッチドライバ回路の数は水平方向に配置されている画素数2Xの数と一致しており、ラッチ回路213及び中間ラッチ回路217は画素データを保持するために必要な数しか配置されていない。画素数2Xのラッチ回路213に加え、中間ラッチ回路217を設けている先の実施形態に比べ、本実施形態では素子数を削減できるのでデータ転送回路の面積を削減することが可能である。
以上のように、前記第3のラッチ回路(中間ラッチ回路217)は、さらに、第3単位列(V1_X)に対応して設けられ、前記複数の画素のうち、前記第3単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第3の画素データを保持する。前記第3のドライバ回路(中間ドライバ回路218)は、前記第3のラッチ回路に保持されている前記第3の画素データを前記第1のリードビット線(リードビット線RBL1及びNRBL1)に出力する。前記列走査回路(列走査回路及びタイミング信号生成回路320)は、前記複数の第1のドライバ回路(複数のラッチドライバ回路209Aに含まれるドライバ回路214)及び前記第3のドライバ回路を順次選択することにより、前記複数の第1単位列(V1_1〜V1_X−1)及び前記第3単位列(V1_X)に対応する複数の前記第1の画素データ及び前記第3の画素データを、前記第1のリードビット線を介して、前記第1の増幅器(センスアンプ210A)に順次出力する。
これにより、単位列の数と同数のラッチ回路を用いて、2本のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
(実施形態4)
図10は、実施形態4に係るデータ転送回路114の構成を示す図である。なお、図10では、図2と同様に、1ビットに対応する構成のみを記載している。実施形態1から3までではデータ転送回路110又は113を第1セグメント2001又は2003と第2セグメント2002との二つのセグメントに分けている。本実施形態では、データ転送回路114は3つ以上のセグメントに分割されている。
ここでは、データ転送回路114がs個のセグメントに分割され、各セグメントに配置されるラッチ回路はH個である。つまり、データ転送回路114は、s×H列の画素データを保持し読み出す回路構成である。
第1セグメント2003から第s−1セグメント2003の各々は、H個のラッチ回路213及び中間ラッチ回路217を備える。第sセグメント2002はH個のラッチ回路213を備える。
それぞれのセグメントは直列接続されている。つまり、あるセグメントのセンスアンプ210A又は210Bと、その前段のセグメントの中間ラッチ回路217とが接続されている。
動作に関しては実施形態3と同様であり、第2セグメント2003以降のラッチ回路に保持されているデータは2つ以上のセンスアンプ210Aを通じて出力データOUTPUTとして出力される。
例えば第3セグメント2003に含まれる、リードワード線RWL3_1に対応するラッチドライバ回路209Aは、あるサイクルにおいて第2セグメント2003内の中間ラッチドライバ回路216内の中間ラッチ回路217に書き込まれ保持され、次のサイクルで第1セグメント2003内の中間ラッチドライバ回路216内の中間ラッチ回路217に書き込まれ保持され、さらに次サイクルにてセグメント2003内のセンスアンプ210Aにて読み出し動作が行われ、さらに次サイクルにて出力データOUTPUTとして出力される。このように、リードワード線RWL3_1に対応するデータが出力される。
それぞれの画素のデータが連続して読み出される点に関しては実施形態1から3までと同様である。
この構成では実施形態1から3よりもドライバ回路214及び中間ドライバ回路218が駆動するリードビット線が短くなるので信号伝達時間を大幅に削減することができる。これにより、読み出しのための周波数を大幅に高速化することが可能である。
言い換えると、データ読み出しに必要な周波数にあわせてセグメントの分割数を設定することが可能である。
なお、ここでは、各セグメント内のラッチドライバ回路209A及び中間ラッチドライバ回路216の個数は全て同じ場合を説明しているが、これらの数は異なっていても同様の読み出しが可能である。
なお、中間ラッチ回路217は、実施形態1又は2と同様に、画素の列とは独立して設けられてもよいし、実施形態3と同様に、通常のラッチ回路213と共用されてもよい。また、本実施形態では、第1〜第s−1セグメントに実施形態2と同様のセグメント2003を用いているが、実施形態1と同様のセグメント2001を用いてもよい。
以上より、前記固体撮像装置1000は、互いに異なる単位列群に対応付けられたm(mは2以上の整数)個のセグメント(第1〜第s−1セグメント2003)を含む。
前記m個のセグメントの各々は、前記複数の第1のラッチ回路(複数のラッチドライバ回路209Aに含まれるラッチ回路213)と、前記複数の第1のドライバ回路(複数のラッチドライバ回路209Aに含まれるドライバ回路214)と、前記第1のリードビット線(リードビット線RBL1及びNRBL1)と、前記第3のラッチ回路(中間ラッチ回路217)と、前記第3のドライバ回路(中間ドライバ回路218)と、前記第1の増幅器(センスアンプ210A)とを含む。
j−1(jは2からmまでの任意の整数)番目のセグメントに含まれる前記第3のラッチ回路は、j番目のセグメントに含まれる前記第1の増幅器により生成された前記第1のデータを保持する。m番目のセグメントに含まれる前記第3のラッチ回路は、前記第2の増幅器(センスアンプ210B)により生成された前記第2のデータを保持する。前記出力ドライバ(フリップフロップ回路111)は、1番目のセグメントに含まれる前記第1の増幅器により生成された前記第1のデータを出力する。
前記列走査回路(列走査回路及びタイミング信号生成回路330)は、1番目のセグメントに含まれる前記複数の第1のドライバ回路を順次選択することにより、1番目の単位列群に対応する前記複数の第1の画素データを、前記1番目のセグメントに含まれる前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力する。また、前記列走査回路は、j番目のセグメントに含まれる前記複数の第1のドライバ回路を順次選択し、かつ1番目からj−1番目のセグメントに含まれる前記第3のドライバ回路を選択することにより、j番目の単位列群に対応する前記複数の第1の画素データを、前記j番目から1番目のセグメントに含まれる複数の前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力する。また、前記列走査回路は、前記複数の第2のドライバ回路を順次選択し、かつ、1番目からm番目のセグメントに含まれる複数の前記第3のドライバ回路を選択することにより、前記複数の第2単位列に対応する複数の前記第2の画素データを、前記第2のリードビット線、及び、前記m番目から1番目のセグメントに含まれる複数の前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力する。
これにより、当該固体撮像装置では、3本以上のリードビット線が用いられるので、さらに、読み出し速度を向上できる。
また、前記j番目のセグメントに含まれる前記第1の増幅器は、当該j番目のセグメントに含まれる前記複数の第1のドライバ回路及び前記第3のドライバ回路のいずれかが活性化されるサイクルにのみ活性化されてもよい。また、前記第2の増幅器(センスアンプ210B)は、前記複数の第2のドライバ回路(複数のラッチドライバ回路209Bに含まれる複数のドライバ回路214)のいずれかが活性化されるサイクルにのみ活性化されてもよい。
これにより、第1の増幅器及び第2の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
また、各セグメントに含まれる前記第3のラッチ回路は、さらに、対応する単位列群に含まれる第3単位列(V1_H、V2_H、・・・、Vs−1_H)に対応して設けられ、前記複数の画素のうち、前記第3単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第3の画素データを保持し、前記第3のドライバ回路は、前記第3のラッチ回路に保持されている前記第3の画素データを前記第1のリードビット線に出力し、前記列走査回路は、(1)前記1番目のセグメントに含まれる前記複数の第1のドライバ回路及び前記第3のドライバ回路を順次選択することにより、前記1番目の単位列群に対応する前記複数の第1の画素データを、前記1番目のセグメントに含まれる前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力し、(2)j番目のセグメントに含まれる前記複数の第1のドライバ回路及び前記第3のドライバ回路を順次選択し、かつ、1番目からj−1番目のセグメントに含まれる前記第3のドライバ回路を選択することにより、j番目の単位列群に対応する前記複数の第1の画素データを、前記j番目から1番目のセグメントに含まれる複数の前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力してもよい。
これにより、単位列の数と同数のラッチ回路を用いて、3本以上のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
(実施形態5)
図11は、実施形態5に係るデータ転送回路115の構成を示す図である。なお、図11では、図2と同様に、1ビットに対応する構成のみを記載している。図11に示すデータ転送回路115は、実施形態1に係る図2に示す構成に加え、反転列走査回路400及びセレクタ回路47を備える。
列走査回路及びタイミング信号生成回路300の構成は実施形態1で示した構成と同様であり、各リードワード線RWL1_1からRWL2_Xまでの信号は図11に示す複数のセレクタ回路47に入力されている。また、センスアンプイネーブル信号SAE1及びSAE2並びにプリチャージ信号NPCG1及びNPCG2の接続関係は実施形態1と同様である。
図12は、反転列走査回路400の構成を示す図である。反転列走査回路400は、スタートアドレス生成回路302C、リードワード線信号生成回路303C及び303D、反転動作用中間リードワード線信号生成回路401並びにフリップフロップ48を備えている。リードワード線信号生成回路303C及び303Dの構成は実施形態1で示したリードワード線信号生成回路303A及び303Bと同様である。
フリップフロップ48と、リードワード線信号生成回路303C及び303Dに含まれるフリップフロップ32とは直列に接続されており、シフトレジスタとして機能する。
反転動作用中間リードワード線信号生成回路401はAND素子43、フリップフロップ44、OR素子45、及びインバータ素子46を備えている。フリップフロップ44のQ出力端子は、ホールドループ用のOR素子45の入力端子に接続されている。これにより、Q出力端子が一旦Hレベルになるとリセット動作が行われない限り、Q出力端子はHレベルに維持される。
複数のセレクタ回路47は、列走査回路及びタイミング信号生成回路300から出力されるリードワード線FRWL1_1からFRWL2_Xの複数の信号と、反転列走査回路400から出力される反転走査リードワード線RRWL1_1からRRWL2_Xの複数の信号との一方を、反転動作信号REVに応じて選択し、選択した複数の信号をリードワード線RWL1_1からRWL2Xへ出力する。
以下では、このセレクタ回路47が、反転走査リードワード線RRWL1_1からRRWL2_Xの複数の信号を選択した場合を説明する。
図13は、この場合の信号波形を示す図である。
実施形態1と同様に説明の便宜上、クロック信号CLKの上に1から2X+2までのサイクル名を記載している。本説明ではXは偶数である。
また、本説明では、リードワード線RWL1_1に対応するラッチ回路213のストレージノードSNにはLレベルが保持されており、ストレージノードNSNにはHレベルが保持されている(画素データ:L)。リードワード線RWL1_2に対応するラッチ回路213のストレージノードSNにはHレベルが保持されており、ストレージノードNSNにはLレベルが保持されている(画素データ:H)。以降の隣り合うラッチ回路213には互いに逆のデータが記憶されている。
同様に、リードワード線RWL2_1に対応するラッチ回路213のストレージノードSNにはLレベルが保持されおり、ストレージノードNSNにはHレベルが保持されている(画素データ:L)。リードワード線RWL2_2に対応するラッチ回路213のストレージノードSNにはHレベルが保持されており、ストレージノードNSNにはLレベルが保持されている(画素データ:H)。以降の隣り合うラッチ回路213には互いに逆のデータが記憶されている。
また、中間ラッチ回路217の初期状態では、ストレージノードSNにはLレベルが保持されており、ストレージノードNSNにはHレベルが保持されている(データ:L)。
サイクル1以前では反転列走査回路400の内部を初期化するためにリセット信号RSTが活性化される。これによりフリップフロップ31、32、44及び48が初期化される。
これにより、リードワード線RRWL2_Xに対応するリードワード線信号生成回路303C内のフリップフロップ32のD入力端子がHレベルにセットされる。
また、サイクル1以前ではクロック信号CLKはLレベルであるため、列走査回路及びタイミング信号生成回路300内のセンスアンププリチャージイネーブル生成回路301A及び301Bによってプリチャージ信号NPCG1及びNPCG2がLレベルに活性化されている。これにより、プリチャージ回路215A及び215Bによってリードビット線RBL1、NRBL1、RBL2及びNRBL2がHレベルにプリチャージされる。ことのきセンスアンプイネーブル信号SAE1及びSAE2はLレベルの不活性状態である。
サイクル1においてクロック信号CLKがHレベルに立ち上がるとプリチャージ信号NPCG1及びNPCG2はHレベルになる。これにより、プリチャージ回路215A及び215Bが不活性化されることでプリチャージ動作が解除される。
また、リードワード線RWL1_X+1に対応する反転動作用中間リードワード線信号生成回路401内のフリップフロップ44のQ出力端子がLレベルである。よって、これと同時にクロック信号CLKのHレベルへの立ち上がりエッジにて、AND素子43を通してリードワード線RWL1_X+1が活性化される。
また、同時にクロック信号CLKのHレベルへの立ち上がりエッジにてリードワード線RWL2_Xに対応するリードワード線信号生成回路303C内のフリップフロップ32のQ出力端子がHレベルに活性化される。これにより、AND素子33を通してリードワード線RWL2_Xが活性化される。また、リードワード線RWL1_X+1及びRWL2_Xはクロックサイクルの半分の期間においてHレベルになる。
次に、リードワード線RWL1_X+1がHレベルに活性化されると、ドライバ回路218が活性化される。前述の様に中間ラッチ回路217内のデータはLデータであることから、プリチャージされていたリードビット線RBL1の電圧は電源電圧よりも低いレベルに遷移する。
第1セグメント2001内のセンスアンプ210AのPchトランジスタ17及び18が活性化されている状態であることからリードビット線RBL1と同様にデータ線DATA1の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線NRBL1の電圧レベルは維持される。
同時にリードワード線RWL2_Xの活性化動作によって読み出されるラッチ回路213のデータは前述の様にHデータであることからリードワード線RWL2_XがHレベルに活性化されるとドライバ回路214が活性化されプリチャージされていたリードビット線NRBL2の電圧は電源電圧よりも低いレベルに遷移する。
第2セグメント2002内のセンスアンプ210BのPchトランジスタ17及び18は活性化されている状態であることからリードビット線NRBL2と同様にデータ線NDATA2の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線RBL2の電圧レベルは維持される。
同サイクルにおいてクロック信号CLKがLレベルに立ち下がるとセンスアンププリチャージイネーブル生成回路301Aはセンスアンプイネーブル信号SAE1をHレベルに活性化する。このときデータ線DATA1の電圧はデータ線NDATA1の電圧よりも低いためデータ線DATA1の電圧がLレベルに下がる(センス動作)。
同時にトライステートインバータ15及び16が活性化されることで出力端子SAOUT1はLレベルになる。
同時に、センスアンププリチャージイネーブル生成回路301Bは、センスアンプイネーブル信号SAE2をHレベルに活性化する。このときデータ線NDATA2の電圧はデータ線DATA2の電圧よりも低いためデータ線NDATA1の電圧がLレベルに下がる(センス動作)。
同時にトライステートインバータ15及び16が活性化されることで、出力端子SAOUT2はHレベルになり出力端子NSAOUT2はLレベルになる。
この動作により中間ラッチ回路217にはリードワード線RWL2_Xに対応するラッチ回路213の画素データが書き込まれ保持される。中間ラッチ回路217からのデータの読み出しはクロック信号CLKのHレベルに期間に行われ、ラッチ回路213への画素データの書き込みはクロック信号CLKがLレベルへの遷移した後の一定期間に行われる。よって、ラッチ回路213への書き込み動作は同サイクルにおいて中間ラッチ回路217の読み出し動作に干渉しない。
サイクル2でクロック信号CLKがHレベルに遷移するとフリップフロップ回路111は、センスアンプ210Aの出力端子SAOUT1のデータを取り込み、リードワード線RWL1_X+1に対応する中間ラッチ回路217のLレベルのデータを出力データOUTPUTとして出力する。なお、説明の都合上、出力データOUTPUTの波形に、リードワード線RWL1_X+1に対応するデータを意味するDATA1_X+1を併記している。なお、DATA1_X+1は画素データでは無く、中間ラッチ回路217の初期値である。
サイクル2の動作は活性化されるリードワード線がリードワード線RWL1_X+1及びRWL2_X−1である点を除き、サイクル1と同様である。
サイクル2では中間ラッチ回路217にはリードワード線RWL2_Xに対応するラッチ回路213と同じHレベルのデータが書き込まれていることから、第1セグメント2001ではHレベルの画素データをリードビット線RBL1及びNRBL1を通して読み出す動作が行われる。一方で第2セグメント2002ではリードワード線RWL2_X−1に対応するラッチ回路213のLレベルの画素データをリードビット線RBL2及びNRBL2並びに第2セグメント2002内のセンスアンプ210Bを通し、中間ラッチ回路217に書き込む動作が行われる。このリードワード線RWL2_X−1に対応するラッチ回路213のデータは、サイクル3にてリードビット線RBL1及びNRBL1並びに第1セグメント2001内のセンスアンプ210Aを通し出力端子SAOUT1に出力される。そして、サイクル4にて出力データOUTPUTとしてDATA2_X−1が出力される。
以降、順次リードワード線が走査され読み出し動作が行われる。
サイクルXの動作は、活性化されるリードワード線がリードワード線RWL1_X+1及びRWL2_1である点を除き、サイクル1と同様である。
サイクルXでは中間ラッチ回路217にはリードワード線RWL2_2に対応するラッチ回路213と同じHレベルのデータが書き込まれていることから、第1セグメント2001ではこのHレベルのデータをリードビット線RBL1及びNRBL1を通して読み出す動作が行われる。
サイクルX+1の動作では、活性化されるリードワード線はRWL1_X+1のみである。先のサイクルXにてリードワード線RWL2_1に対応するラッチ回路213のデータをリードビット線RBL1及びNRBL1を通じて出力端子SAOUT1に読み出す動作が行われる。このサイクルではリードワード線信号生成回路303Cからクロック信号CLK毎に順次シフトされた信号により、反転列走査回路400内のフリップフロップ48は、D入力端子のHレベルの信号を取り込む。つまり、クロック信号CLKがHレベルに遷移した後にQ出力端子(RSHIFTSIG)がHレベルになる。また、この2サイクル前に読み出された、リードワード線RWL2_2に対応するラッチ回路213のデータ(DATA2_2)が出力データOUTPUTとして出力される。
サイクルX+2の動作では、クロック信号CLKのHレベルの遷移時にRSHIFTSIGがHレベルであることから、反転動作用中間リードワード線信号生成回路401内のフリップフロップ44のD入力端子にHレベルの信号が入力される。また、この信号はインバータ素子46を通じてAND素子43に入力される。つまり、AND素子43にLレベルの信号が入力される。そのためAND素子43がクロック信号CLKをゲーティングする動作を行うので、リードワード線RWL1_X+1は不活性化される。一方リードワード線RRWL1_Xに対応するリードワード線信号生成回路303D内のフリップフロップ32は、D入力端子のHレベルの信号を取り込む。これにより、同回路内のAND素子33を通じてリードワード線RRWL1_X及びRWL1_Xが活性化される。
リードワード線RWL1_Xが活性化されることにより、リードワード線RWL1_Xに対応するラッチ回路213のHレベルの画素データがリードビット線RBL1及びNRBL1並びに第1セグメント2001内のセンスアンプ210Aを通じて出力端子SAOUT1に出力される。また、このデータDATA1_XはX+3サイクルに出力データOUTPUTとして出力される。
以降、サイクル2X+2までクロック信号CLKを入力し続けることによりDATA1_1までの全ての画素データが出力される。
このように、実施形態1から4まででは、出力データOUTPUTが出力される出力端子に近い側の画素列から順次データを読み出す方式を用いているのに対して、本実施形態では、データを走査する方向を反転動作信号REVにて任意に選択できる。つまり、本実施形態では、出力データOUTPUTが出力された出力端子に近い側の画素列から順次データを読み出す方式と、上記出力端子に遠い画素列から順次データを読み出す方式とを選択することが可能である。
固体撮像装置と画像信号処理LSIの組み合わせによってはこれら機能が必要な場合があり、その場合、本構成をとることにより走査方向を任意に選択が可能である。
以上より、前記列走査回路(列走査回路及びタイミング信号生成回路300)は、前記複数の第1のドライバ回路及び前記複数の第2のドライバ回路(複数のドライバ回路214)を順方向に順次選択することで、前記複数の第1の画素データ及び前記複数の第2の画素データを、前記出力ドライバ(フリップフロップ回路111)に近い側の単位列の画素データから遠い側の単位列の画素データの順で前記第1の増幅器に順次出力する。
前記固体撮像装置1000は、さらに、前記複数の第1のドライバ回路及び前記複数の第2のドライバ回路を逆方向に順次選択することで、前記複数の第1の画素データ及び前記複数の第2の画素データを、前記出力ドライバに遠い側の単位列の画素データから近い側の単位列の画素データの順で前記第1の増幅器に順次出力する反転列走査回路400を備える。
これにより、当該固体撮像装置は、複数の単位列を順方向及び逆方向の両方で走査できる。
(実施形態6)
図14及び図15は本実施形態に係る画素(単位セル101)と、ラッチドライバ回路209A及び209B、中間ラッチドライバ回路216、センスアンプ210A及び210B、並びに、プリチャージ回路215A及び215Bとの配置状態を示す図である。
例えば、実施形態3では、画素列の数と、ラッチドライバ回路及び中間ラッチドライバ回路の数とは一致している。
図14は、ラッチドライバ回路209A及び209B及び中間ラッチドライバ回路216が単位セル101の幅より細い領域にレイアウト可能な場合を示している。つまり、隣接するラッチドライバ回路209A又は209Bの間、及びラッチドライバ回路209A又は209Bと中間ラッチドライバ回路216との間には空き領域が存在する。ここでは、列V1_Xの画素に対応する中間ラッチドライバ回路216と、列V2_1の画素に対応するラッチドライバ回路209Bとの間にセンスアンプ210B及びプリチャージ回路215Bが配置されている。
この様な配置を行うことで画素ピッチとラッチドライバ回路209A及び209B、並びに中間ラッチドライバ回路216を等しいピッチで配置することが可能であり、画素とラッチドライバ回路209A及び209B、並びに中間ラッチドライバ回路216とのピッチの不整合に起因する余分な配線の引き回し、及び、各列のラッチドライバ回路の配線の不均一性を低減することができる。
また、図15は、ラッチドライバ回路209A及び209B、並びに中間ラッチドライバ回路216の幅が、画素の幅と等しい場合のレイアウト配置例を示す。
ここでは、2組のラッチドライバ回路209A及び209B、中間ラッチドライバ回路216、センスアンプ210A及び210B、プリチャージ回路215A及び215Bが配置されている。これらの2組の回路は互いに異なる行に並んで配置されている。
一組目に含まれるラッチドライバ回路209A及び209Bは、奇数列の画素に対応して配置されている。これらのラッチドライバ回路209A及び209Bは、リードビット線oRBL1、oNRBL1、oRBL2及びoNRBL2に接続されており、奇数列の画素データがリードビット線oRBL1、oNRBL1、oRBL2及びoNRBL2を介して読み出される。
同様に二組目に含まれるラッチドライバ回路209A及び209Bは、偶数列の画素に対応して配置されている。これらのラッチドライバ回路209A及び209Bは、リードビット線eRBL1、eNRBL1、eRBL2及びeNRBL2に接続されており、偶数列の画素データがリードビット線eRBL1、eNRBL1、eRBL2及びeNRBL2を介して読み出される。また、本構成により、偶数列及び奇数列の画素データを同時に読み出すこともできる。
この様な配置を行うことで、隣接するラッチドライバ回路209A或いは209Bの間、又はラッチドライバ回路209A或いは209Bと中間ラッチドライバ回路216との間に、センスアンプ210A及び210B並びにプリチャージ回路215A及び215Bを配置するスペースを確保することができる。
また、この様な配置を行うことで、画素ピッチの倍のピッチでラッチドライバ回路209A及び209B、並びに中間ラッチドライバ回路216を配置することが可能であり、画素と、ラッチドライバ回路209A及び209B、並びに中間ラッチドライバ回路216とのピッチの不整合に起因する余分な配線の引き回し、及び各列のラッチドライバ回路の配線の不均一性を低減できる。
なお、図15に示す例では画素の奇数列及び偶数列に対応する2組の回路群を用いる場合を示したが、3組以上の回路群を用いて、3並列以上の並列読み出しを行ってもよい。
例えば、センスアンプ210A及び210B、並びにプリチャージ回路215A及び215Bの幅が広く、画素の幅に対応する領域にこれらの回路をレイアウトすることができない場合には、3並列以上の並列読み出しを行う構成を用いることで、ラッチドライバ回路209A及び209B、並びに中間ラッチドライバ回路216を等ピッチに配置することができる。
なお、ここでは、ラッチドライバ回路が画素列毎に設けられる例を述べたが、ラッチドライバ回路は、1以上の列を含む単位列毎に設けられてもよい。また、単位列は、1/2列に対応する単位であってもよい。この場合、上記画素の幅及び画素ピッチを単位列の幅及び単位列のピッチと置き換えればよい。
以上より、図14に示すように、前記複数の第1のドライバ回路(複数のラッチドライバ回路209Aに含まれるドライバ回路214)、前記複数の第2のドライバ回路(複数のラッチドライバ回路209Bに含まれるドライバ回路214)及び前記第3のドライバ回路(中間ラッチドライバ回路216に含まれる中間ドライバ回路218)は、単位列のピッチと同じピッチで配置される。前記第2の増幅器(センスアンプ210B)は、前記複数の第1のドライバ回路が配置されている領域と前記複数の第2のドライバ回路が配置されている領域との間の領域に配置されている。
これにより、複数の第1のドライバ回路、複数の第2のドライバ回路及び第3のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
また、図15に示すように、前記固体撮像装置1000は、第1の回路群(図15の上段の回路群)と、第2の回路群(図15の下段の回路群)とを含んでもよい。
前記第1の回路群及び前記第2の回路群の各々は、前記複数の第1のラッチ回路と、前記複数の第1のドライバ回路と、前記第1のリードビット線と、前記第1の増幅器と、前記複数の第2のラッチ回路と、前記第2のリードビット線と、前記複数の第2のドライバ回路と、前記第2の増幅器と、前記第3のラッチ回路と、前記第3のドライバ回路を含む。
前記第1の回路群に対応する前記複数の第1単位列及び前記第2単位列は、N(Nは2以上の整数)単位列間隔で配置されている複数の第4単位列(例えば、奇数列)であり、前記第2の回路群に対応する前記複数の第1単位列及び前記第2単位列は、前記N単位列間隔で配置されており、前記複数の第4単位列と異なる第5単位列U(例えば、偶数列)である。
前記第1の回路群と、前記第2の回路群とは、列の並び方向と直交する方向(図15の縦方向)に並んで配置される。
前記第1の回路群及び前記第2の回路群の各々において、(1)前記複数の第1のドライバ回路と、前記複数の第2のドライバ回路と、前記第3のドライバ回路とは、単位列のピッチのN倍のピッチで配置され、(2)前記第2の増幅器は、前記複数の第1のドライバ回路が配置されている領域と前記複数の第2のドライバ回路が配置されている領域との間の領域に配置されている。
これにより、各ドライバ回路のレイアウトの幅が、単位列の画素のレイアウトの幅より、広い場合であっても、複数の第1のドライバ回路、複数の第2のドライバ回路及び第3のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。さらに、画素データの並列読み出しを実現できる。
(実施形態7)
図16は実施形態7に係る画素とラッチドライバ回路209A及び209B、中間ラッチドライバ回路216、センスアンプ210A及び210B、並びに、プリチャージ回路215A及び215Bの配置状態を示す図である。
図16に示す構成は、実施形態6で示した図14に対して、プリチャージ回路215Aをリードビット線RBL1及びNRBL1に対して2つ配置し、プリチャージ回路215Bをリードビット線RBL2及びNRBL2に対して2つ配置した点が異なる。また、前述の様にラッチドライバ回路209A及び209B、並びに中間ラッチドライバ回路216を、画素の幅より細い領域にレイアウト可能な場合には、ラッチドライバ回路209A及び209B、並びに中間ラッチドライバ回路216の間にプリチャージ回路215A及び215Bが配置される。
このように、プリチャージ回路を分散させて配置することでリードビット線RBL1、NRBL1、RBL2及びNRBL2をプリチャージするための時間を低減させることができるので、より高速な動作が可能になる。
以上のように、前記固体撮像装置1000は、さらに、隣接する2つの前記第1のドライバ回路の間、又は、隣接する前記第1のドライバ回路と前記第3のドライバ回路との間に配置されており、前記第1のリードビット線に接続された1つ又は複数の第1のプリチャージ回路(プリチャージ回路215A)と、隣接する2つの前記第2のドライバ回路の間、又は、隣接する前記第2のドライバ回路と前記第3のドライバ回路との間に配置されており、前記第2のリードビット線に接続された一つ又は複数の第2のプリチャージ回路(プリチャージ回路215B)とを備えてもよい。
これにより、プリチャージ回路を用いる場合においても、複数の第1のドライバ回路、複数の第2のドライバ回路及び第3のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
以上、本開示の実施形態に係る固体撮像装置について説明したが、本開示は、この実施形態に限定されるものではない。
また、上記実施形態に係る固体撮像装置又は撮像装置に含まれる各処理部は典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。
また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGA(Field Programmable Gate Array)、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、上記実施形態に係る、固体撮像装置又は撮像装置の機能の一部を、CPU等のプロセッサがプログラムを実行することにより実現してもよい。
さらに、本開示は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子(トランジスタ)、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施形態における「接続される」とは、2つの端子(ノード)が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該2つの端子(ノード)が、素子を介して接続される場合も含む。
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ/ローにより表される論理レベル又はオン/オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本開示を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のn型及びp型等は、本開示を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
また、上記説明では、MOSトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
以上、一つまたは複数の態様に係る固体撮像装置について、実施形態に基づいて説明したが、本開示は、この実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。