JP6519378B2 - データ転送回路、撮像回路装置及び電子機器 - Google Patents
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Description
N(Nは3以上の整数)個のアナログ信号の転送タイミングをそれぞれ制御する、直列接続されたN段のレジスター部を含み、
第n(1<n<N)段のレジスター部は、
前記N個のアナログ信号の一つを転送する第1転送ゲートと、
クロック信号中の一クロックを転送して、第(n+1)段のレジスター部への第(n+1)スタート信号を生成する第2転送ゲートと、
前記第1転送ゲートおよび前記第2転送ゲートの制御信号を生成する制御信号生成回路と、
前記制御信号生成回路の出力ノードに一端が接続され、前記出力ノードの電圧を保持する保持キャパシターと、
を含み、
前記制御信号生成回路は、第(n−1)段のレジスター部からの第nスタート信号に基づいて、前記第nスタート信号を転送する第3転送ゲートを含み、
前記第3転送ゲートをCMOS論理回路としたデータ転送回路に関する。
複数の画素にそれぞれ受光素子が配置される画素部と、
前記画素部から電荷を読み出す読み出し回路部と、
読み出された電荷に基づいて画素信号を出力するための制御を行う制御回路部と、
を含む撮像回路装置であって、
前記読み出し回路部は、上記のいずれかに記載のデータ転送回路を含む撮像回路装置に関する。
図1は、本発明に係る電子機器の一実施形態である例えばコンタクトイメージセンサー(CIS)方式のスキャナー装置に用いられるCISモジュール10を示す図である。図1において、CISモジュール10は、原稿1に光を照射するライトガイド11と、原稿1からの反射光を結像させるレンズアレー12と、結像位置の画素にフォトダイオード等の光学素子を有するイメージセンサー13とを有する。
2.1.回路レイアウト
図3に、イメージセンサーチップ20の概略ブロック図を示す。イメージセンサーチップ20は、複数の画素(例えば864画素)にそれぞれ受光素子(例えばフォトダイオード)が配置される画素部30と、画素部30から電荷を電圧に変換して読み出す読み出し回路部40と、読み出し回路部40からの出力電圧に基づいて画素信号を出力するための制御を行う制御回路部50と、を含むことができる。図3では、制御回路部50は、出力部60とロジック部(ロジック回路)70を有する例を示している。
2.2.1.画素部及び読み出し回路部の動作原理
図4は、一画素とその読み出し部とを示す回路図である。図4において、画素部30の一画素には光電変換機能を有する受光素子例えばフォトダイオードPDが配置される。フォトダイオードPDは、受光された光強度に応じた電荷をカソードに蓄積する。
2.2.2.1.実施形態の構成
図3に示す読み出し回路部40の最終段には、図5に示すデータ転送回路300が設けられる。ここでは、図4に示す選択トランジスター310の機能は、画素部30ではなく、データ転送回路300に含まれている。
図5に示す本実施形態のデータ転送回路300の動作について、図6のタイミングチャートを参照して説明する。クロック信号CLK1がHIGHになると(時刻t1)、例えばNMOSで構成された第1リセットトランジスター341(n)がオンして、入力ノードND2は電圧VSSとなる。
ここで、第1転送ゲート310(n)、第2転送ゲート320(n)及び第3転送ゲート330(n)を、NMOSやPMOSのどちらか一方のトランジスター種を用いて構成した場合は、トランジスターの閾値Vthの変動や電源電圧の低下に対して脆弱であり、スタート信号などの電圧がシフト方向下流に向かうほど低下してしまう恐れがあるとともに、画素信号の電圧が変動してしまう恐れがある。また、閾値Vthの制約が求められるとプロセスマージンが小さくなってしまう。これに対し、本実施形態では、これらをCMOS論理回路で形成しているため、トランジスターの閾値Vthの変動や電源電圧の低下の影響を受けることなく、スタート信号や画素信号を安定して転送および出力することができる。
Claims (11)
- N(Nは3以上の整数)個のアナログ信号の転送タイミングをそれぞれ制御する、直列接続されたN段のレジスター部を含み、
第n(1<n<N)段のレジスター部は、
前記N個のアナログ信号の一つを転送する第1転送ゲートと、
クロック信号中の一クロックを転送して、第(n+1)段のレジスター部への第(n+1)スタート信号を生成する第2転送ゲートと、
前記第1転送ゲートおよび前記第2転送ゲートの制御信号を生成する制御信号生成回路と、
前記制御信号生成回路の出力ノードに一端が接続され、前記出力ノードの電圧を保持する保持キャパシターと、
を含み、
前記制御信号生成回路は、第(n−1)段のレジスター部からの第nスタート信号に基づいて、前記第nスタート信号を転送する第3転送ゲートを含み、
前記第3転送ゲートはCMOS論理回路で形成されることを特徴とするデータ転送回路。 - 請求項1に記載のデータ転送回路において、
前記制御信号生成回路は、
前記クロック信号に基づいて、前記第3転送ゲートの入力ノードの電位をリセットする第1リセットトランジスターと、
前記第(n+1)段のレジスター部の第2転送ゲートから出力される第(n+2)スタート信号に基づいて、前記出力ノードの電位をリセットする第2リセットトランジスターと、
を含むことを特徴とするデータ転送回路。 - 請求項2に記載のデータ転送回路において、
前記第n段の前記レジスター部の前記第2転送ゲートに入力される前記クロック信号と、前記第(n+1)段のレジスター部の前記第2転送ゲートに入力されるクロック信号とは、互いに反転関係にあることを特徴とするデータ転送回路。 - 請求項3に記載のデータ転送回路において、
前記第2転送ゲートはCMOS論理回路で形成されることを特徴とするデータ転送回路。 - 請求項3または4に記載のデータ転送回路において、
前記第1転送ゲートはCMOS論理回路で形成されることを特徴とするデータ転送回路。 - 請求項2乃至5のいずれか一項に記載のデータ転送回路において、
前記第2のリセットトランジスターによりリセットされた前記出力ノードのリセット電位を、前記リセットトランジスターがオフになった後も維持するリセット状態維持回路をさらに有することを特徴とするデータ転送回路。 - 請求項4または5に記載のデータ転送回路において、
前記出力ノードとグランドとに接続されるNMOSトランジスターと、
前記出力ノードの電圧を反転させて、前記CMOS論理回路で形成される前記第1転送ゲート及び前記第2転送ゲートの少なくとも一方の制御端子と、前記NMOSトランジスターのゲートとに供給する反転論理回路と、
をさらに有することを特徴とするデータ転送回路。 - 請求項4または5に記載のデータ転送回路において、
前記出力ノードの電圧を反転させて、前記CMOS論理回路で形成される前記第1転送ゲート及び前記第2転送ゲートの少なくとも一方の制御端子に供給する第1反転論理回路と、
前記第1反転論理回路に並列接続され、前記第1反転論理回路の出力を反転させる第2反転論理回路と、
をさらに有することを特徴とするデータ転送回路。 - 請求項1乃至8のいずれか一項に記載のデータ転送回路において、
前記保持キャパシターの他端は、所定の電位に固定されることを特徴とするデータ転送回路。 - 複数の画素にそれぞれ受光素子が配置される画素部と、
前記画素部から電荷を読み出す読み出し回路部と、
読み出された電荷に基づいて画素信号を出力するための制御を行う制御回路部と、
を含む撮像回路装置であって、
前記読み出し回路部は、請求項1乃至9のいずれか一項に記載のデータ転送回路を含むことを特徴とする撮像回路装置。 - 請求項10に記載の撮像回路装置を一つ有し、または直列接続された複数の前記撮像回路装置を有することを特徴とする電子機器。
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