以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
図1(a)は、撮像装置ISの概略を示すブロック図である。撮像装置ISは、半導体基板1、制御部2、垂直走査部3、画素部4、列回路部5、水平走査部6、信号出力部7を備える。制御部2は、外部の制御装置からの同期信号などの制御信号および動作モードなどの設定信号を受けて動作する。画素部4は、複数の行および複数の列をなすように配置された(n+1)行(m+1)列の複数の画素回路P(0,0)〜P(m,n)を備える。ここで、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。また、画素回路P(m,n)の括弧内の添字は順に列番号、行番号を示している。また、先頭行の行番号は0行目であり、先頭列の列番号は0列目であるものとする。同じ行に属する複数の画素回路Pを画素回路群として扱う。画素回路群は行の数だけ列方向に配置される。
垂直走査部3は、制御部2からの制御信号を受けて、画素部4の読み出し走査と、電子シャッタ走査とを行う。なお、シャッタ走査とは、画素部4の一部または全部の行の画素回路に対して、順次光電変換素子のリセットを行い、露光を開始する動作をいう。読み出し走査とは、画素部4の一部または全部の行の画素回路に対して光電変換素子に蓄積された電荷に基づく信号を順次出力させる動作をいう。列回路部5は、増幅回路、アナログデジタル変換(AD変換)回路およびメモリを備える。列回路部5は、画素部4からの信号を増幅し、AD変換を行い、デジタル信号としてメモリに保持する。水平走査部6は、制御部2からの制御信号を受けて、列回路部5のメモリに保持された信号を順次走査し出力する。信号出力部7は、デジタル処理部とパラレル・シリアル変換回路とLVDS(Low Voltage Differential Signaling)などの出力回路とを備える。信号出力部7は、水平走査部6から出力された信号をデジタル処理し、シリアルデータとして撮像装置の外部に出力する。なお、列回路部5がAD変換の機能を有することは必須ではなく、例えば、撮像装置の外部でAD変換を行うように構成を変形してもよい。この場合、水平走査部6および信号出力部7の構成もアナログ信号の処理に適合するように適宜変形される。
図1(b)を用いて撮像装置ISについて説明する。図5(a)は撮像装置ISを用いて構築された撮像システムSYSの構成の一例を示す。撮像システムSYSは、カメラや撮影機能を有する情報端末である。撮像装置ISは撮像デバイスICを収容するパッケージPKGをさらに備えることもできる。パッケージPKGは、撮像デバイスICが固定された基体と、半導体基板に対向するガラス等の蓋体と、基体に設けられた端子と撮像デバイスICに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。なお、撮像デバイスICにおいて、図1(a)の例では全ての回路ブロックが単一の半導体基板1に設けられた単一チップの例を示しているが、これに限ったものではない。例えば、画素部4を有する撮像チップと、制御部2、垂直走査部3、列回路部5、水平走査部6および信号出力部7の少なくともいずれかが配された信号処理チップと、を積層して撮像デバイスICとしてもよい。また、或る回路ブロックの一部を撮像チップに配し、同回路ブロックの残りの一部を信号処理チップに配してもよい。例えば、後述する駆動ユニットの読出用記憶部、蓄積用記憶部および演算部を信号処理チップに配し、レベルシフタを撮像チップに配してもよい。
撮像システムSYSは、撮像装置ISに結像する光学系OUを備え得る。また、撮像システムSYSは、制御装置CU,処理装置PU、表示装置DU、記憶装置MUの少なくともいずれかを備え得る。制御装置CUは撮像装置ISを制御する。処理装置PUは撮像装置ISから出力された信号を処理する。表示装置DUは撮像装置ISで得られた画像を表示し、記憶装置MUは、撮像装置ISで得られた画像を記憶する。
図2は、本実施例に係る画素回路Pを含む画素部4の回路図である。図2において、画素回路P(m,n)は、画素部4のn行m列に配置される1つの画素回路を表している。図2には画素部4における4つの画素回路P(0,0)、P(0,n)、P(m,0)、P(m,n)を代表して示している。画素回路PはフォトダイオードPD1、PD2、検出ノードDN、転送トランジスタM1、M2、リセットトランジスタM3、増幅トランジスタM4、選択トランジスタM5を備える。フォトダイオードPD1、PD2は、光電変換を行い、入射光に応じた電荷を生成して蓄積する光電変換素子である。フォトダイオードPD1、PD2の上にそれぞれ別々に集光可能なマイクロレンズが配置されうる。マイクロレンズを画素の単位と考えれば、本例の画素回路Pは2画素分の信号を生成するための画素回路である。検出ノードDNは少なくとも1つのフローティングディフュージョンFDを含み、所定の静電容量を有する。検出ノードDNは、増幅トランジスタM4の入力ノードでもあり、フローティングノードである。転送トランジスタM1はPD1からの電荷を検出ノードDNのフローティングディフュージョンFDへ転送する。同様に転送トランジスタM2はPD2からの電荷を検出ノードDNのフローティングディフュージョンFDに転送する。検出ノードDNに含まれるフローティングディフュージョンFDは、転送トランジスタM1を介して転送されたPD1の電荷、あるいは転送トランジスタM2を介して転送されたPD2の電荷を保持する。このように、フォトダイオードPD1が転送トランジスタM1を介して検出ノードDNに接続され、かつ、フォトダイオードPD1が転送トランジスタM2を介して接続された検出ノードDNに接続されている。つまり、複数のフォトダイオードPD1、PD2が1つの検出ノードDNを共有している。なお、1つの画素回路Pは3つ以上のフォトダイオードを含むことができる。例えば、さらにフォトダイオードPD3とフォトダイオードPD4を含むことができる。その場合、フォトダイオードPD1、PD2、PD3、PD4とで検出ノードDNを共有することができる。また、フォトダイオードPD1とフォトダイオードPD3とで1つのマイクロレンズを共有し、フォトダイオードPD2とフォトダイオードPD4とで1つのマイクロレンズを共有することができる。この場合、フォトダイオードPD1とフォトダイオードPD3の信号レベルの相違を検出することで、位相差検出方式による焦点検出が可能となる。マイクロレンズを画素の単位と考えれば、フォトダイオードPD1とフォトダイオードPD3とで1つの画素を構成することになる。リセットトランジスタM3は、検出ノードDNの電圧を所定の電圧にリセットする。リセットトランジスタM3のソースおよびドレインの一方が検出ノードDNに接続されている。増幅トランジスタM4は、転送された電荷に応じて変動する検出ノードDNの電位に基づく信号を、選択トランジスタM5を介してm列目の垂直出力線Vline(m)に出力する。増幅トランジスタM4のゲートが検出ノードDNに接続されている。リセットトランジスタM3および増幅トランジスタM4のドレインは画素回路電源VCCに電気的に接続される。増幅トランジスタM4のソースは、選択トランジスタM5、垂直出力線Vline(m)を介して不図示の電流源に電気的に接続されており、ソースフォロワ回路として動作する。すなわち、増幅トランジスタM4は、ゲート端子に接続された検出ノードDNの電位に応じた信号を出力することができる。なお、各トランジスタは、Nチャネルトランジスタにより構成され得るが、Pチャネルトランジスタにより構成されてもよい。
信号PTX1(n)は、n行目の転送トランジスタM1を制御する信号であり、転送トランジスタM1のゲートに入力される。同様に、信号PTX2(n)は、n行目の転送トランジスタM2を制御する信号であり、転送トランジスタM2のゲートに入力される。信号PRES(n)は、n行目のリセットトランジスタM3を制御する信号であり、リセットトランジスタM3のゲートに入力される。信号PSEL(n)は、n行目の選択トランジスタM4を制御する信号であり、選択トランジスタM4のゲートに入力される。各トランジスタはゲートに入力される信号がハイレベルのときに導通状態となり、ローレベルのときに非導通状態になるものとする。また、ハイレベルが論理値「1」に対応し、ローレベルが論理値「0」に対応するものとする。なお、以下の説明において、P(0、n)やPTX1(1)など、「(0,n)」や「(1)」が付されて区別されるものについて、任意のものを指す場合には、P(x,n)、PTX1(x)のように、特定の値の代わりに「x」を付すことにする。
図3は、垂直走査部3のブロック図である。垂直走査部3は、アドレスデコーダ31と(n+1)個の駆動ユニット9とを備える。アドレスデコーダ31は、制御部2で生成されたアドレス信号vaddrをデコードしてデコード信号addr(0)〜addr(n)を生成し、各々の駆動ユニット9に出力する。アドレス信号vaddrは、画素部4の駆動される行番号を示す信号であり、デコード信号addr(0)〜addr(n)は画素部4の駆動される行に対応する駆動ユニット9を選択するための選択信号である。デコード信号addr(0)〜addr(n)は、画素部4の駆動されない行に対応する駆動ユニット9を非選択にするための選択信号でもある。
駆動ユニット9は、読出用記憶部90、蓄積用記憶部91、演算部92およびレベルシフタ93を含む。なお、信号rd_latch_en、rd_reset、sh_latch1_en、sh_latch2_en、sh_reset、rd_gate、sh_gateは、制御部2において生成される制御信号である。また信号ptx_sh、ptx1_rd、ptx2_rd、pres_b、pselも、制御部2において生成される制御信号である。これらの信号は(n+1)個の駆動ユニット9に共通して用いられる。以下の説明においては主として0行目の駆動ユニット9の構成について説明するが、他の行の駆動ユニット9も同様の構成を備えることができる。以下の説明では、各行の駆動ユニット9が全て同じ構成を備えるものとして説明するが、必要に応じて、異なる行の駆動ユニット9の構成を異ならせてもよい。
読出用記憶部90は、AND回路900、SRラッチ901、Dラッチ902を備える。アドレスデコーダ31から出力されたデコード信号addr(0)はAND回路900の一方の入力端子に入力される。AND回路900の他方の入力端子には信号rd_latch_enが入力される。したがって、デコード信号addr(0)と信号rd_latch_enの論理積が、AND回路900から出力され、SRラッチ901のセット端子Sに入力される。また、SRラッチ901のリセット端子Rには、信号rd_resetが入力される。SRラッチ901の出力端子Qから出力される信号lat_rd(0)は、Dラッチ902のデータ入力端子Dに入力される。Dラッチ902のゲート入力端子Gには、信号rd_gateが入力される。デコード信号addr(0)と信号rd_latch_enがともにハイレベルになったとき、SRラッチ901は「1」を記憶する。次に、信号rd_gateがハイレベルになると、Dラッチ902は「1」を記憶し、続いて信号rd_resetがハイレベルになると、SRラッチ901の記憶値は「0」に戻る。そして信号rd_gateが再度ハイレベルになると、Dラッチ902の記憶値も「0」に戻る。SRラッチ901の出力端子Qからの出力信号lat_rd(0)と、Dラッチ902の出力端子Qからの出力信号lat_rd_d1(0)は、演算部92に入力される。演算部92は、信号lat_rd(0)と信号lat_rd_d1(0)の状態に応じた駆動信号を生成することで、画素部4からの信号の読み出しを行う行を選択し、画素信号を読み出す。
蓄積用記憶部91は、AND回路910、913と、SRラッチ911、914と、Dラッチ912、915とを備える。アドレスデコーダ31から出力されたデコード信号addr(0)はAND回路910の一方の入力端子に入力される。AND回路910の他方の入力端子には信号sh_latch1_enが入力される。したがって、デコード信号addr(0)と信号sh_latch1_enの論理積が、AND回路910から出力され、SRラッチ911のセット端子Sに入力される。また、SRラッチ911のリセット端子Rには、信号sh_resetが入力される。SRラッチ911の出力端子Qから出力される信号は、Dラッチ912のデータ入力端子Dに入力される。またDラッチ912のゲート入力端子Gには、信号sh_gateが入力される。デコード信号addr(0)と信号sh_latch1_enがともにハイレベルとなったとき、SRラッチ911は「1」を記憶する。続いて、信号sh_gateがハイレベルとなると、Dラッチ912が「1」を記憶する。同様に、アドレスデコーダ31から出力されたデコード信号addr(0)はAND回路913の一方の入力端子に入力される。AND回路913の他方の入力端子には信号sh_latch2_enが入力される。したがって、デコード信号addr(0)と信号sh_latch2_enの論理積が、AND回路913から出力され、SRラッチ914のセット端子Sに入力される。また、SRラッチ914のリセット端子Rには、信号sh_resetが入力される。SRラッチ914の出力端子Qから出力される信号は、Dラッチ915のデータ入力端子Dに入力される。またDラッチ915のゲート入力端子Gには、信号sh_gateが入力される。デコード信号addr(0)と信号sh_latch2_enがともにハイレベルとなったとき、SRラッチ914は「1」を記憶する。続いて、信号sh_gateがハイレベルとなると、Dラッチ915が「1」を記憶する。Dラッチ912の出力端子Qからの出力信号lat_sh1_d1(0)およびDラッチ915の出力端子Qからの出力信号lat_sh2_d1(0)は、演算部92に入力される。信号lat_sh1_d1(0)は、画素部4における画素回路PのフォトダイオードPD1をリセットし、その後リセットを解除して電荷蓄積状態にする行の選択に用いられる。同様に、信号lat_sh2_d1(0)は、画素部4における画素回路PのフォトダイオードPD2をリセットし、その後リセットを解除して電荷蓄積状態にする行の選択に用いられる。
演算部92は、リセット信号演算部920と、AND回路921、924、925、927、928と、OR回路926、929とを備える。リセット信号演算部920は、OR回路922、NAND回路923を備える。演算部92には、読出用記憶部90から出力される信号lat_rd(0)と信号lat_rd_d1(0)、蓄積用記憶部91から出力される信号lat_sh1_d1(0)と信号lat_sh2_d1(0)が入力される。演算部92は、これらの入力信号と、信号ptx_sh、ptx1_rd、ptx2_rd、pres_b、pselとの論理演算を行う組み合わせ論理回路である。演算部92の後段にはレベルシフタ93が設けられている。レベルシフタ93は、電圧レベルを変換して出力する回路である。レベルシフタ93によって電圧レベルが変換された信号は、画素部4に入力される。
読出用記憶部90から出力される信号lat_rd_d1(0)は、AND回路921の一方の入力端子に入力される。AND回路921の他方の入力端子には、信号pselが入力される。したがって、信号lat_rd_d1(0)と信号pselの論理積がAND回路921から出力される。この出力信号は、レベルシフタ93を介して信号PSEL(0)として画素部4に出力される。
リセット信号演算部920は、信号lat_rd_d1(0)、信号lat_rd(0)と、信号pres_bの組み合わせ論理回路で構成する。信号lat_rd_d1(0)は、OR回路922の一方の入力端子に入力される。OR回路922の他方の入力端子には、信号lat_rd(0)が入力される。したがって、信号lat_rd_d1(0)と信号lat_rd(0)の論理和がOR回路922から出力され、NAND回路923の一方の入力端子に入力される。NAND回路923の他方の入力端子には、信号pres_bが入力される。OR回路922の出力信号と、信号pres_bの論理積の反転値がNAND回路923から出力される。この出力信号は、レベルシフタ93を介して信号PRES(0)として画素部4に出力される。
信号lat_rd_d1(0)は、AND回路924の一方の入力端子に入力される。AND回路924の他方の入力端子には、信号ptx1_rdが入力され、信号lat_rd_d1(0)と信号ptx1_rdの論理積がAND回路924から出力される。信号lat_sh1_d1(0)は、AND回路925の一方の入力端子に入力される。AND回路925の他方の入力端子には、信号ptx_shが入力され、信号lat_sh1_d1(0)と信号ptx_shの論理積がAND回路925から出力される。OR回路926の一方の入力端子には、AND回路924の出力信号が入力され、他方の入力端子には、AND回路925の出力信号が入力される。したがって、これらの信号の論理和がOR回路926から出力される。この信号は、レベルシフタ93を介して信号PTX1(0)として画素部4に出力される。
同様に、信号lat_rd_d1(0)は、AND回路927の一方の入力端子に入力される。AND回路927の他方の入力端子には、信号ptx2_rdが入力され、信号lat_rd_d1(0)と信号ptx2_rdの論理積がAND回路927から出力される。信号lat_sh2_d1(0)は、AND回路928の一方の入力端子に入力される。AND回路928の他方の入力端子には、信号ptx_shが入力され、信号lat_sh2_d1(0)と信号ptx_shの論理積がAND回路928から出力される。OR回路929の一方の入力端子には、AND回路927の出力信号が入力され、他方の入力端子には、AND回路928の出力信号が入力される。したがって、これらの信号の論理和がOR回路929から出力される。この信号は、レベルシフタ93を介して信号PTX2(0)として画素部4に出力される。
図4は、本実施例に係る垂直走査部3および画素部4の駆動方法を示すタイミング図である。本駆動方法では、2行ずつ、順次、電子シャッタと読み出し走査とを行う例を示す。以下、図1〜図4を参照しながら、垂直走査部3および画素部4の動作を説明する。なお、図4に示される信号レベルの変動について、画素部4の走査に対して重要でない箇所、繰り返しとなる箇所などについては説明を省略することもある。
時刻t100〜時刻t108の期間において、画素部4の0〜1行目の画素回路P(0,0)〜P(m,1)の電子シャッタが行われる。0行目に注目して、その動作について説明する。
時刻t100において、制御部2は、信号sh_resetをハイレベル、ローレベルと遷移させる。これにより、SRラッチ911、914がリセットされる。
時刻t101において、制御部2がアドレス信号vaddrを「0」にすると、アドレスデコーダ31は「0」をデコードしてデコード信号addr(0)をハイレベルにする。
時刻t102において、制御部2は、信号sh_latch1_enをハイレベル、ローレベルと遷移させる。このとき、AND回路910に入力される信号sh_latch1_enとデコード信号addr(0)はいずれもハイレベルとなるため、これらの論理積であるAND回路910の出力もハイレベルとなる。この出力は、SRラッチ911のセット端子Sに入力される。これにより、SRラッチ911に「1」が保持され、その出力信号がハイレベルとなる。
時刻t103において、制御部2は、信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ912は、そのゲート入力端子Gに入力される信号sh_gateがハイレベルとなるタイミングで、SRラッチ911からDラッチ912のデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、蓄積用記憶部91から出力される信号lat_sh1_d1(0)がハイレベルとなる。このとき、OR回路926の出力信号は、信号lat_rd_d1(0)がローレベルであるため、信号ptx_shの値、すなわちローレベルとなる。これにより信号PTX1(0)はローレベルとなる。
時刻t104において、制御部2は、信号ptx_shをハイレベルに遷移させる。このとき、信号lat_rd_d1(0)がローレベルであり、信号lat_sh1_d1(0)がハイレベルであるため、信号PTX1(0)は信号ptx_shの値と一致することから、信号PTX1(0)はハイレベルに遷移する。このとき、画素回路P(0,0)〜P(m,0)に入力されている信号PRES(0)がハイレベルであるため、リセットトランジスタM3は導通状態にある。したがって、検出ノードDNの電位がVCCの電位に応じて初期化されている。信号PTX1(0)もハイレベルであるため、転送トランジスタM1が導通状態となる。これにより、フォトダイオードPD1に蓄積された電荷が排出され、フォトダイオードPD1がリセットされる。その後、制御部2は信号ptx_shをローレベルに遷移させ、信号PTX1(0)再びローレベルになると、画素回路P(0,0)〜P(0,m)の転送トランジスタM1が非導通状態となる。これにより、フォトダイオードPD1のリセット状態が解除され、フォトダイオードPD1は電荷蓄積状態となる。
また、時刻t104において、制御部2は、信号sh_resetをハイレベル、ローレベルと遷移させる。これにより、これにより、SRラッチ911、914がリセットされる。そして、制御部2がアドレス信号vaddrを再度「0」にすると、アドレスデコーダ31は「0」をデコードしてデコード信号addr(0)をハイレベルにする。
時刻t105において、制御部2は、信号sh_latch2_enをハイレベル、ローレベルと遷移させる。このとき、AND回路913に入力される信号sh_latch2_enとデコード信号addr(0)はいずれもハイレベルとなるため、これらの論理積であるAND回路913の出力もハイレベルとなる。この出力は、SRラッチ914のセット端子Sに入力される。これにより、SRラッチ914に「1」が保持され、その出力信号がハイレベルとなる。
時刻t106において、制御部2は、信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ912は、そのゲート入力端子Gに入力される信号sh_gateがハイレベルとなるタイミングで、SRラッチ911からDラッチ912のデータ入力端子Dに入力されているローレベルをラッチする。その結果、蓄積用記憶部91から出力される信号lat_sh1_d1(0)がローレベルとなる。一方、Dラッチ915は、そのゲート入力端子Gに入力される信号sh_gateがハイレベルとなるタイミングで、SRラッチ914からDラッチ915のデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、蓄積用記憶部91から出力される信号lat_sh2_d1(0)がハイレベルとなる。このとき、OR回路929の出力信号は、信号lat_rd_d1(0)がローレベルであるため、信号ptx_shの値、すなわちローレベルとなる。これにより信号PTX2(0)はローレベルとなる。
時刻t107において、制御部2は、信号ptx_shをハイレベルに遷移させる。このとき、信号lat_rd_d1(0)がローレベルであり、信号lat_sh2_d1(0)がハイレベルであるため、信号PTX2(0)は信号ptx_shの値と一致することから、信号PTX2(0)はハイレベルに遷移する。このとき、画素回路P(0,0)〜P(m,0)に入力されている信号PRES(0)がハイレベルであるため、リセットトランジスタM3は導通状態にある。したがって、検出ノードDNの電位がVCCの電位に応じて初期化されている。信号PTX2(0)もハイレベルであるため、転送トランジスタM2が導通状態となる。これにより、フォトダイオードPD2に蓄積された電荷が排出され、フォトダイオードPD2がリセットされる。その後、制御部2は信号ptx_shをローレベルに遷移させ、信号PTX2(0)再びローレベルになると、画素回路P(0,0)〜P(0,m)の転送トランジスタM2が非導通状態となる。これにより、フォトダイオードPD2のリセット状態が解除され、フォトダイオードPD2は電荷蓄積状態となる。
時刻t108において、制御部2は、信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ915は、そのゲート入力端子Gに入力される信号sh_gateがハイレベルとなるタイミングで、SRラッチ914からDラッチ915のデータ入力端子Dに入力されているローレベルをラッチする。その結果、蓄積用記憶部91から出力される信号lat_sh2_d1(0)がローレベルとなる。
以上により、画素回路P(0,0)〜P(m,0)の電子シャッタ動作が完了する。同様にして、時刻t100〜時刻t108においては、画素回路P(0,1)〜P(m,1)も電子シャッタ動作が行われる。
続いて、時刻t110〜時刻t121の期間において、画素回路P(0,0)〜P(m,0)および画素回路P(0,1)〜P(m,1)の読み出し動作が行われる。
時刻t110において、制御部2は、rd_resetをハイレベル、ローレベルと遷移させる。これにより、SRラッチ901がリセットされる。その後、制御部2がアドレス信号vaddrを「0」にすると、アドレスデコーダ31は「0」をデコードしてデコード信号addr(0)をハイレベルにする。
時刻t111において、制御部2は、信号rd_latch_enをハイレベル、ローレベルと遷移させる。このとき、AND回路900に入力される信号rd_latch_enとデコード信号addr(0)はいずれもハイレベルとなるため、これらの論理積であるAND回路900の出力もハイレベルとなる。この出力は、SRラッチ901のセット端子Sに入力される。これにより、SRラッチ901に「1」が保持され、その出力信号である信号lat_rd(0)がハイレベルとなる。このときの、信号lat_rd_d1(0)がローレベルであり、かつ信号lat_rd(0)のハイレベルの状態を、画素回路Pの読み出し状態の予備状態として「状態P」(P:Preparatory)と定義する。
時刻t112において、制御部2がアドレス信号vaddrを「1」にすると、アドレスデコーダ31は「1」をデコードしてデコード信号addr(1)をハイレベルにする。
時刻t113において、制御部2は、信号rd_latch_enをハイレベル、ローレベルと遷移させる。すると、デコード信号addr(1)を入力とする駆動ユニット9でも同様の動作が行われ、信号lat_rd(1)がハイレベルとなる。このとき、画素回路Pの読み出し状態は「状態P」となる。
リセット信号演算部920のOR回路922は、OR回路922の一方の入力信号lat_rd(0)がハイレベルであるため、他方の入力信号lat_rd_d1(0)との論理和はハイレベルとなり、その出力信号がハイレベルとなる。NAND回路923は、一方の入力信号であるOR回路922の出力信号がハイレベルとなる。そのため、もう一方の入力信号である信号pres_bがローレベルのとき、その出力信号はハイレベルとなり、信号pres_bがハイレベルのとき、その出力信号はローレベルとなる。すなわち、信号lat_rd(0)がハイレベルとなるとき、NAND回路923の出力信号は、信号pres_bの反転信号が出力される。そして、レベルシフタ93を介して信号PRES(0)として、画素回路P(0,0)〜P(m,0)のリセットトランジスタM3に入力される。信号PRES(0)がローレベルに遷移すると、リセットトランジスタM3が非導通状態となり、検出ノードDNがフローティング状態となる。その後、信号PRES(0)がハイレベルに遷移すると、リセットトランジスタM3が導通状態となり、検出ノードDNの電位がVCCの電位に応じて初期化される。すなわち、画素回路P(0,0)〜P(m,0)の画素回路Pの読み出し状態が「状態P」となり、画素回路P(0,0)〜P(m,0)の検出ノードDNは、一旦、フローティング状態となり、その後、再度初期化が為される。
同様に、画素回路P(0,1)〜P(m,1)の画素回路Pの読み出し状態も「状態P」となり、画素回路P(0,1)〜P(m,1)の検出ノードDNも、一旦、フローティング状態となり、その後、再度初期化が為される。
時刻t114において、制御部2は、信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ902は、そのゲート入力端子Gに入力される信号rd_gateがハイレベルとなるタイミングで、SRラッチ901からDラッチ902のデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、読出用記憶部90から出力される信号lat_rd_d1(0)がハイレベルとなる。同様にして、信号lat_rd_d1(1)もハイレベルとなる。時刻t118において、制御部2が、信号rd_gateをハイレベル、ローレベルと遷移させるまで、この状態は保持される。このときの、信号lat_rd_d1(0)がハイレベルの状態を、画素回路Pの読み出し状態の「状態R」(R:Read−select、読み出し選択)と定義する。
AND回路921の出力信号は、AND回路921の一方の入力信号lat_rd_d1(0)がハイレベルである。そのため、もう一方の入力信号pselがハイレベルであるときはハイレベルを出力し、入力信号pselがローレベルであるときはローレベルを出力する。すなわち、信号lat_rd_d1(0)がハイレベルとなるとき、AND回路921の出力信号は、信号pselの値が出力される。そして、レベルシフタ93を介して信号PSEL(0)として、画素回路P(0,0)〜P(m,0)の選択トランジスタM5に入力される。信号PSEL(0)がハイレベルに遷移すると、画素回路P(0,0)〜P(m,0)の選択トランジスタM5は、導通状態となり、これらの画素回路は選択状態となる。
同様に、信号PSEL(1)もハイレベルに遷移し、画素回路P(0,1)〜P(m,1)の選択トランジスタM5は、導通状態となり、これらの画素回路も選択状態となる。
リセット信号演算部920のOR回路922は、OR回路922の一方の入力信号lat_rd_d1(0)がハイレベルであるため、他方の入力信号にかかわらず、その出力信号がハイレベルとなる。NAND回路923は、一方の入力信号であるOR回路922の出力信号がハイレベルとなるため、信号pres_bの反転信号が出力される。そして、信号PRES(0)がローレベルに遷移すると、画素回路P(0,0)〜P(m,0)のリセットトランジスタM3が非導通状態となり、検出ノードDNがフローティング状態となる。このとき、画素回路P(0,0)〜P(m,0)の増幅トランジスタM4と不図示の定電流源とがソースフォロワとして動作する。
同様に、信号PRES(1)がローレベルに遷移すると、画素回路P(0,1)〜P(m,1)のリセットトランジスタM3が非導通状態となり、検出ノードDNがフローティング状態となる。このとき、画素回路P(0,1)〜P(m,1)の増幅トランジスタM4と不図示の定電流源とがソースフォロワとして動作する。フォトダイオードに蓄積された電荷はまだ検出ノードDNに転送されていない。そのため、0行目の画素回路と1行目の画素回路の、検出ノードDNおよび増幅トランジスタM4に起因するノイズ信号(N信号)が、垂直出力線Vline(0)〜Vline(m)で平均化されて現れる。
AND回路924の一方の入力信号lat_rd_d1(0)がハイレベルである。そのため、AND回路924の出力信号は、もう一方の入力信号ptx1_rdがハイレベルであるときはハイレベルを出力し、入力信号ptx1_rdがローレベルであるときはローレベルを出力する。すなわち、信号lat_rd_d1(0)がハイレベルとなるとき、AND回路924の出力信号は、信号ptx1_rdの値が出力される。一方、AND回路925の一方の入力信号lat_sh1_d1(0)がローレベルであるため、もう一方の入力信号ptx_shのレベルに関わらず、AND回路925の出力信号はローレベルとなる。そしてOR回路926の出力信号は、AND回路924の出力信号と、AND回路925の出力信号の論理和の信号であることから、AND回路924の出力信号と同じ値、すなわち、信号ptx1_rdの値が出力される。そして、レベルシフタ93を介して信号PTX1_RD(0)として、画素回路P(0,0)〜P(m,0)の転送トランジスタM1に入力される。
AND回路927も、一方の入力信号lat_rd_d1(0)がハイレベルであるため、その出力信号は、信号ptx2_rdの値が出力される。AND回路928の一方の入力信号lat_sh2_d1(0)がローレベルであるため、その出力信号はローレベルとなる。そしてOR回路926の出力信号は、AND回路927の出力信号と、AND回路928の出力信号の論理和の信号であることから、AND回路927の出力信号と同じ値、すなわち、信号ptx2_rdの値が出力される。信号PTX2_RD(0)は信号ptx2_rdの値が出力される。
信号PTX1_RD(0)がハイレベルに遷移すると、画素回路P(0,0)〜P(m,0)の転送トランジスタM1は、導通状態となる。信号PTX2_RD(0)はローレベルであるため、フォトダイオードPD1に蓄積された電荷のみが検出ノードDNに転送される。そして、信号PTX1_RD(0)がローレベルに遷移すると、転送トランジスタM1が非導通状態となることで、フォトダイオードPD1に蓄積された電荷の検出ノードDNへの転送が完了する。その後、増幅トランジスタM4と不図示の定電流源とがソースフォロワとして動作する。
同様に、信号PTX1_RD(1)がハイレベルに遷移すると、画素回路P(0,1)〜P(m,1)の転送トランジスタM1は、導通状態となる。信号PTX2_RD(1)はローレベルであるため、フォトダイオードPD1に蓄積された電荷のみが検出ノードDNに転送される。そして、信号PTX1_RD(1)がローレベルに遷移すると、転送トランジスタM1が非導通状態となることで、フォトダイオードPD1に蓄積された電荷の検出ノードDNへの転送が完了する。その後、増幅トランジスタM4と不図示の定電流源とがソースフォロワとして動作する。0行目の画素回路と1行目の画素回路の、検出ノードDNに保持された電荷に応じた画素信号(S信号)が、垂直出力線Vline(0)〜Vline(m)で平均化されて出力される。
その後、信号PRES(0)、PRES(1)がハイレベルに遷移し、画素回路P(0,0)〜P(m,0)および画素回路P(0,1)〜P(m,1)の検出ノードDNが初期化される。そして信号PSEL(0)、PSEL(1)がローレベルに遷移し、画素回路P(0,0)〜P(m,0)および画素回路P(0,1)〜P(m,1)が非選択状態になり、0行目および1行目の画素回路のフォトダイオードPD1の読み出しが完了する。
時刻t110〜時刻t121の期間における画素回路Pの読み出し動作と並行し、時刻t116においては、信号lat_rd(0)が再度ハイレベルとなり、時刻t117には、信号lat_rd(1)も再度ハイレベルとなる。
これにより、時刻t118において、制御部2が信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させると、信号lat_rd_d1(0)、lat_rd_d1(1)はハイレベルが継続される。そして時刻t118〜時刻t121において、0行目と1行目の画素回路Pの読み出し状態が「状態R」となり、画素回路P(0,0)〜P(m,0)および画素回路P(0,1)〜P(m,1)のフォトダイオードPD2の読み出し動作が行われる。
同様に、時刻t118〜時刻t121の期間における画素回路Pの読み出し動作と並行し、時刻t119において、信号lat_rd(2)がハイレベルとなり、時刻t120には、信号lat_rd(3)がハイレベルとなる。つまり、0行目と1行目の画素回路Pの読み出し状態が「状態R」である同時に、2行目と3行目の画素回路Pの読み出し状態が「状態P」となる。
以降、同様の動作が、アドレス信号vaddrが「n」となるまで繰り返され、読み出し走査が完了する。
以上説明した実施例1では、撮像装置ISは、複数の画素回路Pを含む画素回路群の複数が配置された画素部4と、複数の駆動ユニット9と、アドレスデコーダ31と、を備える。複数の駆動ユニット9の各々が複数の画素回路群のいずれかに対応して配置され、対応する画素回路群へ駆動信号PSEL(x)、PRES(x)、PTX1(x)、PTX2(x)を出力する。駆動信号PSEL(x)、PRES(x)、PTX1(x)、PTX2(x)は、その機能に基づき、選択信号PSEL(x)、リセット信号PRES(x)、第1転送信号PTX1(x)、第2転送信号PTX2(x)と言い換えることができる。アドレスデコーダ31は、複数の駆動ユニット9に、複数の駆動ユニット9のそれぞれの選択または非選択を示す論理値をデコード信号addr(x)として入力する。複数の駆動ユニット9の各々は、アドレスデコーダ31から入力された論理値addr(x)に基づく論理値lat_rd(x)を保持して出力する第1保持回路としてのSRラッチ901を備える。複数の駆動ユニット9の各々は、SRラッチ901から出力された論理値lat_rd(x)に基づく論理値lat_rd_d1(x)を保持して出力する第2保持回路としてのDラッチ902を備える。複数の駆動ユニット9の各々は、SRラッチ901から出力された論理値lat_rd(x)と、Dラッチ902から出力された論理値lat_rd_d1(x)と、が入力され、信号PRES(x)を生成するための論理演算を行う演算部92を備える。
実施例1の撮像装置ISは、駆動ユニット9に入力する制御信号を生成する制御部2をさらに備える。演算部92には、制御部2で生成された第1制御信号pres_bと、SRラッチ901から出力された論理値lat_rd(x)と、Dラッチ902から出力された論理値lat_rd_d1(x)と、が入力される。演算部92は、駆動信号PRES(x)を生成するための論理演算を行うリセット信号演算部920を備える。リセット信号演算部920は、SRラッチ901から出力された論理値lat_rd(x)と、Dラッチ902から出力された論理値lat_rd_d1(x)と、の論理和を出力するOR回路922を有する。リセット信号演算部920は、OR回路922から出力された論理和と、制御部2で生成された制御信号pres_bと、の論理積の反転値を出力するNAND回路923を含む。また、制御部2で生成された制御信号psel,ptx1_rd,ptx2_rdと、Dラッチ902から出力された論理値と、が入力され、駆動信号PSEL(x),PTX1(x),PTX2(x)を生成するための論理演算を行う演算部92を含む。演算部92は、Dラッチ902から出力された論理値lat_rd_d1(x)と、制御信号psel,ptx1_rd,ptx2_rdと、の論理積を出力するAND回路921、924、927を有する。
本実施例によれば、垂直走査部3は、アドレスデコーダ31のデコード値を、SRラッチ901に書き込み、その後、SRラッチ901の出力値をDラッチ902に書き込む。演算部92は、SRラッチ901の出力値と、Dラッチ902の出力値を入力することで、それらの値に応じて画素回路Pの読み出し状態を判定し、各々の状態に応じた駆動信号を生成することができる。またアドレスデコーダ31のデコード値は、時分割でSRラッチ901に書き込むため、複数行のSRラッチ901に「1」を書き込むことができるため、複数行を同時に同一の画素回路Pの読み出し状態にできる。そしてSRラッチ901の書き込みと、Dラッチ902への書き込みを並行して行うことにより、読み出し時に、複数行を異なる状態で選択し、駆動することが可能となる。
実施例1では、例えば時刻t111〜時刻t114の期間において、複数の駆動ユニット9のうちの一部の駆動ユニット9は、リセットトランジスタM3を導通状態から非導通状態を経て導通状態にする駆動信号PRES(0)を出力する。また、この期間に続く時刻t114〜時刻t118の期間において、一部の駆動ユニット9は、リセットトランジスタM3を導通状態から非導通状態を経て導通状態にする駆動信号PRES(0)を出力する。さらに、この期間に続く時刻t118〜時刻t121の期間において、一部の駆動ユニット9は、リセットトランジスタM3を導通状態から非導通状態を経て導通状態にする駆動信号駆動信号PRES(0)を出力する。
一部の駆動ユニット9は、時刻t114〜時刻t118の期間のうちリセットトランジスタM3が非導通状態である期間に転送トランジスタM1を導通状態にする駆動信号PTX1(0)を出力する。また、一部の駆動ユニット9は、時刻t118〜時刻t121の期間のうちセットトランジスタが非導通状態である期間に転送トランジスタM2を導通状態にする駆動信号PTX2(x)を出力する。
このように、本実施例によれば、画素回路Pの読み出し状態「状態P」のとき、画素回路のリセットトランジスタM3のゲートを駆動する信号PRESのみを駆動する。そして、フォトダイオードPD1の電荷を転送する前の検出ノードDNを初期化する期間と、フォトダイオードPD2の電荷を転送する前の検出ノードDNを初期化する期間を同じにすることができる。フォトダイオードPD1の信号を転送する前の検出ノードDNを初期化する期間は、例えば、図4の期間prd100、prd102である。フォトダイオードPD2の信号を転送する前の検出ノードDNを初期化する期間は、例えば図4の期間prd101、prd103である。これにより、信号転送前の検出ノードDNの初期化状態を揃えることができ、フォトダイオードPD1とPD2の読み出し順序に依存する信号品質の差異を低減することが可能となる。
次に、本発明の実施例2に係る撮像装置について、実施例1と異なる点を中心に説明する。本実施例に係る撮像装置は、垂直走査部の構成が実施例1と異なる。本実施例で説明しない点については、実施例1と同様である。
図5は、本実施例に係る垂直走査部3のブロック図である。本実施例の垂直走査部3は、主として、読出用記憶部906、演算部966、レベルシフタ936の構成が、実施例1の垂直走査部3に対して異なる。なお、本実施例の制御部2は、実施例1の制御部2の信号に加えて信号rd_gate2を出力する。またレベルシフタ936の出力信号PRES(0)を出力するレベルシフト回路9306の出力レベルとなる電源線として、電源線vresmが追加される。図5では、レベルシフト回路9306の出力レベルとなる電源線vresh、vreslも明示する。
読出用記憶部906は、AND回路900、SRラッチ901、Dラッチ902、9036を備える。AND回路900、SRラッチ901、Dラッチ902の接続関係は、実施例1の読出用記憶部90とほぼ同様であるため説明を省略する。Dラッチ902の出力端子Qから出力される信号lat_rd_d1(0)は、Dラッチ9036のデータ端子Dに入力される。Dラッチ9036のゲート入力端子Gには、信号rd_gate2が入力される。デコード信号addr(0)と信号rd_latch_enがともにハイレベルになったとき、SRラッチ901は「1」を記憶する。次に、信号rd_gateがハイレベルになると、Dラッチ902は「1」を記憶し、続いて信号rd_resetがハイレベルになると、SRラッチ901の記憶値は「0」に戻る。次に、信号rd_gate2がハイレベルになると、Dラッチ9036はDラッチ902の出力信号Qの「1」を記憶し、続いて信号rd_gateが再度ハイレベルになると、Dラッチ902の記憶値も「0」に戻る。そして、信号rd_gate2が再度ハイレベルになると、Dラッチ9036の記憶値も「0」に戻る。SRラッチ901の出力端子Qからの出力信号lat_rd(0)と、Dラッチ902の出力端子Qからの出力信号lat_rd_d1(0)、Dラッチ9036の出力端子Qからの出力信号lat_rd_d2(0)は、演算部966に入力される。演算部966は、信号lat_rd(0)と信号lat_rd_d1(0)、信号lat_rd_d2(0)の状態に応じた駆動信号を生成することで、画素部4からの信号の読み出しを行う行を選択し、画素信号を読み出す。なお、本実施例ではSRラッチ901の出力に、直列に接続するDラッチは2段である構成を記載したが、2段に限定する必要はなく、2段以上の複数段であってもよい。
蓄積用記憶部91は、実施例1の蓄積用記憶部91と同様であるため説明を省略する。
演算部966は、リセット信号演算部920と、AND回路921、924、925、927、928と、OR回路926、929と、リセットレベル演算部9206と電圧選択回路9246とを備える。リセット信号演算部920は、OR回路922、NAND回路923を備える。リセットレベル演算部9206は三入力のOR回路9216、OR回路9226、NOR回路9236を備える。演算部966には、読出用記憶部906から出力される信号lat_rd(0)と信号lat_rd_d1(0)と信号lat_rd_d2(0)が入力される。また、演算部966には、蓄積用記憶部91から出力される信号lat_sh1_d1(0)と信号lat_sh2_d1(0)が入力される。演算部966は、これらの入力信号と、信号ptx_sh、ptx1_rd、ptx2_rd、pres_b、pselとの論理演算を行う組み合わせ論理回路である。演算部966の後段にはレベルシフタ936が設けられている。レベルシフタ936は、電圧レベルを変換して出力する回路である。信号PRES(0)を出力するレベルシフト回路9306のハイレベル用電源電圧を、演算部966から入力している点が、実施例1のレベルシフタ93と異なる。レベルシフタ936によって電圧レベルが変換された信号は、画素部4に入力される。
演算部966の出力信号PSEL(0)、PTX1(0)、PTX2(0)を生成する回路の構成は、実施例1の演算部92と同様であるため説明を省略する。
リセット信号演算部920も、実施例1のリセット信号演算部920と同様であるため説明を省略する。
リセットレベル演算部9206は、信号lat_rd_d2(0)、信号lat_rd_d1(0)、信号lat_rd(0)、信号lat_sh1_d1(0)、信号lat_sh2_d1(0)の組み合わせ回路で構成する。信号lat_rd_d2(0)、信号lat_rd_d1(0)、信号lat_rd(0)は、三入力のOR回路9216の各々の入力端子に入力される。したがって、信号lat_rd_d2(0)、信号lat_rd_d1(0)、信号lat_rd(0)の論理和が三入力のOR回路9216から出力され、NOR回路9236の一方の入力端子に入力される。信号lat_sh1_d1(0)、信号lat_sh2_d1(0)は、OR回路9226の各々の入力端子に入力される。したがって、信号lat_sh1_d1(0)、信号lat_sh2_d1(0)の論理和がOR回路9226から出力され、NOR回路9236のもう一方の入力端子に入力される。三入力のOR回路9216の出力信号と、OR回路9226の出力信号の論理和の反転値がNOR回路9236から信号resmとして出力される。信号resmは電圧選択回路9246の選択信号入力端子に入力される。また電源線vresh、vresmは、電圧選択回路9246の各々の入力電圧端子に入力される。電圧選択回路9246は信号resmがローレベルであるとき電源線vreshの電圧を出力し、信号resmがハイレベルであるとき電源線vresmの電圧を出力する。電圧選択回路9246の出力はレベルシフト回路9306のハイレベル用電源端子に入力される。これにより、信号PRES(0)は電圧vresh、vresm、vreslの3レベルを出力することができる。
図6は、本実施例に係る垂直走査部3および画素部4の駆動方法を示すタイミング図である。本駆動方法では、1行ずつ、順次、読み出し走査を行う例を示す。電子シャッタ走査については、実施例1とほぼ同様であるため、図6では関連する信号の表記を省略する。以下、図1、図2、図5、図6を参照しながら、垂直走査部3および画素部4の動作を説明する。なお、図6に示される信号レベルの変動について、画素部4の走査に対して重要でない箇所、繰り返しとなる箇所などについては説明を省略することもある。
時刻t200〜時刻t224の期間において、画素回路P(0,0)〜P(m,0)の読み出し動作が行われる。
時刻t200において、制御部2は、rd_resetをハイレベル、ローレベルと遷移させる。これにより、SRラッチ901がリセットされる。
時刻t201において、制御部2がアドレス信号vaddrを「0」にすると、アドレスデコーダ31は「0」をデコードしてデコード信号addr(0)をハイレベルにする。
時刻t202において、制御部2は、信号rd_latch_enをハイレベル、ローレベルと遷移させる。このとき、AND回路900に入力される信号rd_latch_enとデコード信号addr(0)はいずれもハイレベルとなるため、これらの論理積であるAND回路900の出力もハイレベルとなる。この出力は、SRラッチ901のセット端子Sに入力される。これにより、SRラッチ901に「1」が保持され、その出力信号である信号lat_rd(0)がハイレベルとなる。このときの、信号lat_rd_d2(0)がローレベルであり、かつ信号lat_rd(0)のハイレベルの状態を、画素回路Pの読み出し状態の「状態P1」と定義する。
リセット信号演算部920のOR回路922は、OR回路922の一方の入力信号lat_rd(0)がハイレベルであるため、他方の入力信号lat_rd_d2(0)との論理和はハイレベルとなり、その出力信号がハイレベルとなる。NAND回路923は、一方の入力信号であるOR回路922の出力信号がハイレベルとなり、もう一方の入力信号である信号pres_bはハイレベルであるため、その出力信号はローレベルとなる。そして、レベルシフト回路9306により信号PRES(0)は電圧vreslとなり、画素回路P(0,0)〜P(m,0)のリセットトランジスタM3に入力される。信号PRES(0)が電圧vreslに遷移すると、リセットトランジスタM3が非導通状態となり、検出ノードDNがフローティング状態となる。
また、リセットレベル演算部9206の三入力のOR回路9216は、その1入力信号lat_rd(0)がハイレベルであるため、その出力信号はハイレベルとなる。NOR回路9236の、一方の入力信号である三入力のOR回路9216の出力信号がハイレベルであるため、その出力信号である信号resm(0)はローレベルとなる。電圧選択回路9246の選択信号入力端子に入力される信号resm(0)がローレベルであるため、電圧選択回路9246の出力は、電圧vreshとなる。
その後、信号pres_bはローレベルとなり、NAND回路923の出力信号はハイレベルとなる。電圧選択回路9246の出力が電圧vreshであるため、信号PRES(0)は電圧vreshに遷移する。すると、リセットトランジスタM3が導通状態となり、検出ノードDNの電位がVCCの電位に応じて初期化される。そして、画素回路P(0,0)〜P(m,0)の検出ノードDNは、初期化が為される。
時刻t203において、制御部2は、信号rd_gateをハイレベル、ローレベルと遷移させる。Dラッチ902は、そのゲート入力端子Gに入力される信号rd_gateがハイレベルとなるタイミングで、SRラッチ901からDラッチ902のデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、読出用記憶部906から出力される信号lat_rd_d1(0)がハイレベルとなる。
時刻t204において、制御部2は、信号rd_resetをハイレベル、ローレベルと遷移させる。この信号は、SRラッチ901のリセット端子Rに入力される。これにより、SRラッチ901は「0」にリセットされ、その出力信号である信号lat_rd(0)がローレベルとなる。このときの、信号lat_rd_d2(0)がローレベルであり、かつ信号lat_rd(0)のローレベルの状態を、画素回路Pの読み出し状態の「状態P2」と定義する。
「状態P2」のとき、信号lat_rd_d1(0)はハイレベルである。リセットレベル演算部9206の三入力のOR回路9216は、その1入力信号lat_rd_d1(0)がハイレベルであるため、その出力信号はハイレベルとなる。NOR回路9236の、一方の入力信号である三入力のOR回路9216の出力信号がハイレベルであるため、その出力信号である信号resm(0)はローレベルとなる。電圧選択回路9246の選択信号入力端子に入力される信号resm(0)がローレベルであるため、電圧選択回路9246の出力は、電圧vreshとなる。リセット信号演算部920のOR回路922は、入力信号lat_rd(0)とlat_rd_d2(0)がローレベルであるため、その出力信号がローレベルとなる。NAND回路923は、一方の入力信号であるOR回路922の出力信号がローレベルとなり、その出力信号はハイレベルとなる。つまり、画素回路Pの読み出し状態が「状態P2」のとき、信号PRES(0)は電圧vreshを出力し続ける。画素回路P(0,0)〜P(m,0)のリセットトランジスタM3は導通状態を維持し、検出ノードDNはVCCの電位に応じた初期化状態が維持される。
時刻t206において、制御部2は、信号rd_gate2をハイレベル、ローレベルと遷移させる。Dラッチ9036は、そのゲート入力端子Gに入力される信号rd_gate2がハイレベルとなるタイミングで、Dラッチ902からDラッチ9036のデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、読出用記憶部906から出力される信号lat_rd_d2(0)がハイレベルとなる。このときの、信号lat_rd_d2(0)がハイレベルの状態を、画素回路Pの読み出し状態の「状態R」と定義する。
AND回路921の出力信号は、AND回路921の一方の入力信号lat_rd_d2(0)がハイレベルである。そのため、もう一方の入力信号pselがハイレベルであるときはハイレベルを出力し、入力信号pselがローレベルであるときはローレベルを出力する。すなわち、信号lat_rd_d2(0)がハイレベルとなるとき、AND回路921の出力信号は、信号pselの値が出力される。そして、レベルシフタ93を介して信号PSEL(0)として、画素回路P(0,0)〜P(m,0)の選択トランジスタM5に入力される。信号PSEL(0)がハイレベルに遷移すると、画素回路P(0,0)〜P(m,0)の選択トランジスタM5は、導通状態となり、これらの画素回路は選択状態となる。
時刻t207において、制御部2は、信号rd_gateをハイレベル、ローレベルと遷移させる。Dラッチ902は、そのゲート入力端子Gに入力される信号rd_gateがハイレベルとなるタイミングで、SRラッチ901からDラッチ902のデータ入力端子Dに入力されているローレベルの信号をラッチする。その結果、読出用記憶部906から出力される信号lat_rd_d1(0)がローレベルとなる。
時刻t209において、リセット信号演算部920のOR回路922は、OR回路922の一方の入力信号lat_rd_d2(0)がハイレベルであるため、他方の入力信号にかかわらず、その出力信号がハイレベルとなる。NAND回路923は、一方の入力信号であるOR回路922の出力信号がハイレベルとなるため、信号pres_bの反転信号が出力される。そして、信号PRES(0)が電圧vreslに遷移すると、画素回路P(0,0)〜P(m,0)のリセットトランジスタM3が非導通状態となり、検出ノードDNがフローティング状態となる。このとき、画素回路P(0,0)〜P(m,0)の増幅トランジスタM4と不図示の定電流源とがソースフォロワとして動作する。フォトダイオードに蓄積された電荷はまだ検出ノードDNに転送されていないので、0行目の画素回路の、検出ノードDNおよび増幅トランジスタM4に起因するノイズ信号(N信号)が、垂直出力線Vline(0)〜Vline(m)に現れる。
時刻t210において、AND回路924の一方の入力信号lat_rd_d2(0)がハイレベルである。そのため、AND回路924の出力信号は、もう一方の入力信号ptx1_rdがハイレベルであるときはハイレベルを出力し、入力信号ptx1_rdがローレベルであるときはローレベルを出力する。すなわち、信号lat_rd_d2(0)がハイレベルとなるとき、AND回路924の出力信号は、信号ptx1_rdの値が出力される。一方、AND回路925の一方の入力である不図示の信号lat_sh1_d1(0)はローレベルであるため、もう一方の入力信号ptx_shのレベルに関わらず、AND回路925の出力信号はローレベルとなる。そしてOR回路926の出力信号は、AND回路924の出力信号と、AND回路925の出力信号の論理和の信号であることから、AND回路924の出力信号と同じ値、すなわち、信号ptx1_rdの値が出力される。そして、レベルシフタ93を介して信号PTX1_RD(0)として、画素回路P(0,0)〜P(m,0)の転送トランジスタM1に入力される。
AND回路927も、一方の入力信号lat_rd_d2(0)がハイレベルであるため、その出力信号は、信号ptx2_rdの値が出力される。AND回路928の一方の入力信号lat_sh2_d1(0)がローレベルであるため、その出力信号はローレベルとなる。そしてOR回路926の出力信号は、AND回路927の出力信号と、AND回路928の出力信号の論理和の信号であることから、AND回路927の出力信号と同じ値、すなわち、信号ptx2_rdの値が出力される。信号PTX2_RD(0)は信号ptx2_rdの値が出力される。
信号PTX1_RD(0)がハイレベルに遷移すると、画素回路P(0,0)〜P(m,0)の転送トランジスタM1は、導通状態となる。信号PTX2_RD(0)はローレベルであるため、フォトダイオードPD1に蓄積された電荷のみが検出ノードDNに転送される。
時刻t211において、信号PTX1_RD(0)がローレベルに遷移すると、転送トランジスタM1が非導通状態となることで、フォトダイオードPD1に蓄積された電荷の検出ノードDNへの転送が完了する。その後、増幅トランジスタM4と不図示の定電流源とがソースフォロワとして動作する。0行目の画素回路の、検出ノードDNに保持された電荷に応じた画素信号(S信号)が、垂直出力線Vline(0)〜Vline(m)に出力される。
時刻t212において、信号PRES(0)が電圧vreshに遷移し、画素回路P(0,0)〜P(m,0)の検出ノードDNが初期化される。
時刻t213において、信号PSEL(0)がローレベルに遷移し、画素回路P(0,0)〜P(m,0)が非選択状態になり、0行目の画素回路のフォトダイオードPD1の読み出しが完了する。
一方、時刻t209において、制御部2がアドレス信号vaddrを「0」にすると、アドレスデコーダ31は「0」をデコードしてデコード信号addr(0)をハイレベルにする。その後、制御部2は、信号rd_latch_enをハイレベル、ローレベルと遷移させると、SRラッチ901に「1」が保持され、その出力信号である信号lat_rd(0)がハイレベルとなる。
時刻t214において、制御部2は、信号rd_gate2をハイレベル、ローレベルと遷移させる。Dラッチ9036は、そのゲート入力端子Gに入力される信号rd_gate2がハイレベルとなるタイミングで、Dラッチ902からDラッチ9036のデータ入力端子Dに入力されているローレベルの信号をラッチする。その結果、読出用記憶部906から出力される信号lat_rd_d2(0)がローレベルとなり、画素回路Pの読み出し状態「状態R」が終了する。そして、信号lat_rd(0)がハイレベルであるため、画素回路Pの読み出し状態は「状態P1」となる。
時刻t215において、制御部2は、信号rd_gateをハイレベル、ローレベルと遷移させる。すると、SRラッチ901からDラッチ902のデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、読出用記憶部906から出力される信号lat_rd_d1(0)がハイレベルとなる。その後、制御部2は、信号rd_resetをハイレベル、ローレベルと遷移させる。これにより、SRラッチ901は「0」にリセットされ、その出力信号である信号lat_rd(0)がローレベルとなる。このときの、信号lat_rd_d2(0)がローレベルであり、かつ信号lat_rd(0)がローレベルであり、画素回路Pの読み出し状態は「状態P2」に遷移する。
「状態P1」、「状態P2」の期間は、信号PRES(0)は電圧vreshを維持しており、画素回路P(0,0)〜P(m,0)のリセットトランジスタM3は導通状態を維持し、検出ノードDNはVCCの電位に応じた初期化状態が維持される。
時刻t216において、制御部2は、信号rd_gate2をハイレベル、ローレベルと遷移させる。すると、読出用記憶部906から出力される信号lat_rd_d2(0)がハイレベルとなる。そして、画素回路Pの読み出し状態が再度「状態R」となる。そして、時刻t206〜時刻t214と同様に、画素回路P(0,0)〜P(m,0)の読み出し動作が行われる。
まず、信号PSEL(0)がハイレベルに遷移すると、画素回路P(0,0)〜P(m,0)の選択トランジスタM5は、導通状態となり、これらの画素回路は選択状態となる。
時刻t219において、信号PRES(0)が電圧vreslに遷移すると、画素回路P(0,0)〜P(m,0)のリセットトランジスタM3が非導通状態となり、検出ノードDNがフローティング状態となる。このとき、増幅トランジスタM4と不図示の定電流源とがソースフォロワとして動作する。そして、0行目の画素回路の、検出ノードDNおよび増幅トランジスタM4に起因するノイズ信号(N信号)が、垂直出力線Vline(0)〜Vline(m)に現れる。
時刻t220において、制御部2は、信号ptx1_rdをローレベルのままにし、信号ptx2_rdをハイレベルにする。信号PTX1_RD(0)はローレベルのままであり、画素回路P(0,0)〜P(m,0)の転送トランジスタM1は、非導通状態のままである。一方、信号PTX2_RD(0)はハイレベルに遷移し、画素回路P(0,0)〜P(m,0)の転送トランジスタM2は、導通状態となる。そして、フォトダイオードPD2に蓄積された電荷のみが検出ノードDNに転送される。
時刻t221において、信号PTX2_RD(0)がローレベルに遷移すると、転送トランジスタM1が非導通状態となることで、フォトダイオードPD2に蓄積された電荷の検出ノードDNへの転送が完了する。その後、増幅トランジスタM4と不図示の定電流源とがソースフォロワとして動作する。0行目の画素回路の、検出ノードDNに保持された電荷に応じた画素信号(S信号)が、垂直出力線Vline(0)〜Vline(m)に出力される。
時刻t222において、信号PRES(0)が電圧vreshに遷移し、画素回路P(0,0)〜P(m,0)の検出ノードDNが初期化される。
時刻t223において、信号PSEL(0)がローレベルに遷移し、画素回路P(0,0)〜P(m,0)が非選択状態になり、0行目の画素回路のフォトダイオードPD2の読み出しが完了する。
時刻t224において、制御部2は、信号rd_gate2をハイレベル、ローレベルと遷移させる。すると、読出用記憶部906から出力される信号lat_rd_d2(0)がローレベルとなる。そして、画素回路Pの読み出し状態「状態R」が終了する。リセットレベル演算部9206の三入力のOR回路9216は、その全ての入力信号がローレベルであり、その出力信号はローレベルとなる。OR回路9226の入力信号である、不図示の信号lat_sh1_d1(0)、lat_sh2_d1(0)はともにローレベルであり、OR回路9226の出力信号はローレベルとなる。NOR回路9236の、双方の入力信号がローレベルとなるため、信号resm(0)はハイレベルとなる。電圧選択回路9246の選択信号入力端子に入力される信号resm(0)がハイレベルであるため、電圧選択回路9246の出力は、電圧vresmとなる。
以上により、画素回路P(0,0)〜P(m,0)の読み出し動作が完了する。
同様にして、時刻t205〜時刻t226の期間において、画素回路P(0,1)〜P(m,1)の読み出し動作が行われる。
また、時刻t219以降に、画素回路P(0,2)〜P(m,2)の読み出し動作が行われ、時刻t225からは画素回路P(0,2)〜P(m,2)の読み出し動作が行われる。
以降、同様の動作が、アドレス信号vaddrが「n」となるまで繰り返され、読み出し走査が完了する。
実施例2の撮像装置ISにおける第2保持回路は、実施例1で第2保持回路として用いたDラッチ902の代わりに、第2保持回路の入力端子と第2保持回路の出力端子とに対して直列に接続された複数のDラッチ902、9036を含む。
本実施例によれば、垂直走査部3は、アドレスデコーダ31のデコード値を、SRラッチ901に書き込み、その後、SRラッチ901の出力値をDラッチ902に書き込む。その後、さらにDラッチ902の出力値をDラッチ9036に書き込む。行選択を意味する「1」を、順次、後段のラッチに書き込み、そのラッチの出力を使うことで、複数の行選択の状態を表現することでき、より複雑な画素回路駆動が可能となる。また状態の表現にラッチの出力を用いているため、時刻t216〜時刻t224で示される、0行目は状態R、1行目は状態P2、2行目は状態P1、といった、複数の行で、異なる状態の駆動を、同時に行うことが可能となる。
また、本実施例によれば、画素回路Pの読み出し状態「状態P1」のとき、画素回路のリセットトランジスタM3のゲートを駆動する信号PRESのみを駆動する。そして、フォトダイオードPD1の電荷を転送する前の検出ノードDNを初期化する期間と、フォトダイオードPD2の電荷を転送する前の検出ノードDNを初期化する期間を同じにすることができる。フォトダイオードPD1の電荷を転送する前の検出ノードDNを初期化する期間とは、例えば、図6の期間prd200である。フォトダイオードPD2の電荷を転送する前の検出ノードDNを初期化する期間とは、例えば図6の期間prd201である。さらに、0行目は「状態P2」、1行目は「状態R」と、ある行で検出ノードDNの初期化を行いつつ、その行とは異なる行ではフォトダイオードの信号読み出しを行うことができる。これにより、画素信号の読み出し時間を短縮することが可能となる。
次に、本発明の実施例3に係る撮像装置について、実施例1と異なる点を中心に説明する。本実施例に係る撮像装置は、垂直走査部の構成が実施例1と異なる。本実施例で説明しない点については、実施例1と同様である。本例では実施例1に対する変形を行った例を説明するが、実施例2に対しても同様の変形を行うこともできる。
図7は、本実施例に係る垂直走査部3のブロック図である。本実施例の垂直走査部3は、主として、演算部988、および演算部95の構成が、実施例1の垂直走査部3に対して異なる。なお、本実施例の制御部2は、実施例1の制御部2の制御信号に加えて制御信号na_latch1_en、na_latch2_en、na_latch1_res、na_latch2_resを生成し、演算部95に入力する。また実施例1のptx_shをptx1_sh、ptx2_shの2信号に分けて生成、演算部95に入力する。入力する。
演算部988では、Dラッチ912、およびDラッチ915からの出力を二入力のOR回路940に入力する。また二入力のAND回路925、928の入力に関しては、それぞれptx1_sh、およびptx2_shが入力される。また三入力のOR回路9268、9298は後述する演算部95からの出力信号を入力する。
演算部95の構成の説明をする。まず二入力のAND回路950の入力に対して、SRラッチ901からの出力信号と、na_latch1_en信号を入力する。二入力のAND回路951の入力に対しては、Dラッチ912からの出力とna_latch1_res信号を入力する。またSRラッチ952のセット端子Sには二入力のAND回路950の出力信号を入力する。同様にリセット端子Rには、二入力のAND回路951の出力信号を入力する。すなわちSRラッチ901にて記憶された読み出し行のアドレス信号が「1」、且つna_latch1_en信号が「1」の時、SRラッチ952はセットされて「1」を出力する。Dラッチ912にて記憶されたシャッタ行のアドレス信号が「1」、且つna_latch1_res信号が「1」の時、SRラッチ952はリセットされて「0」を出力する。これはつまりSRラッチ952の出力として、読み出し行のアドレスが選択されると「1」とし、シャッタ行のアドレスが選択されると「0」を出力する動作となる。
その後、二入力のAND回路953の入力には、SRラッチ901からの信号の反転と、SRラッチ952からの出力信号を接続する。これによりSRラッチ901からの出力が「1」、即ち「状態P」期間にて、SRラッチ952の出力に係わらず強制的に「0」を出力する動作となる。(図7ではlat_na1(0)信号)
その後、二入力のAND回路953からの出力(lat_na1(0))は、三入力のAND回路954の入力に接続する。また954の他の入力は、二入力のOR回路940、およびDラッチ902の出力のそれぞれ反転信号が入力される。これにより読み出し行アドレスでは無い、若しくはシャッタ行アドレスでは無い時にlat_na1(0)信号が有効となるような動作となる。
また上記と同様に、二入力のAND回路955の入力に対して、SRラッチ901からの出力信号と、na_latch2_en信号を入力する。二入力のAND回路956の入力に対しては、Dラッチ915からの出力とna_latch2_res信号を入力する。またSRラッチ957のセット端子Sには二入力のAND回路955の出力信号を入力する。同様にリセット端子Rには、二入力のAND回路956の出力信号を入力する。すなわちSRラッチ901にて記憶された読み出し行のアドレス信号が「1」、且つna_latch2_en信号が「1」の時、SRラッチ957はセットされて「1」を出力する。Dラッチ915にて記憶されたシャッタ行のアドレス信号が「1」、且つna_latch2_res信号が「1」の時、SRラッチ957はリセットされて「0」を出力する。
その後、二入力のAND回路958の入力に、SRラッチ901からの信号の反転と、SRラッチ957からの出力信号を接続する。
その後、二入力のAND回路958からの出力(lat_na2(0))は、三入力のAND回路959の入力に接続する。また959の他の入力は、二入力のOR回路940、およびDラッチ902の出力のそれぞれ反転信号が入力される。
それぞれ回路の動作に関しては上記と同様のため説明を省略した。
これらの三入力のAND回路954、および959からの出力を、演算部988内の三入力のOR回路9268、および9298に入力する。これにより読み出し行としてアドレス指定されて無い時、若しくはシャッタ行としてアドレス指定されてない時に演算部95からの出力が有効となるような動作となる。
図8は、本実施例に係る垂直走査部3および画素部4の駆動方法を示すタイミング図である。本駆動方法では、3行毎に1行ずつ間引く操作を行う例を示す。なお図4の説明にて詳細を述べているため本実施例に係わる動作に関してのみ説明を行う。またPSEL(x)、PRES(x)に関しても説明を省略する。
時刻t300以前において、lat_na1(0)〜lat_na1(n)の出力信号は「1」から開始する。同様にlat_na2(0)〜lat_na2(n)の出力信号も「1」から開始する。これらに関しては例えばaddr(0)〜addr(n)の全アドレスを有効にするような信号を用いてSRラッチ901からのQ出力とORすることで実現してもよいが、本内容の特徴ではないので不図示としている。
また時刻t300以前では、読み出し行としてアドレス指定されておらず、またシャッタ行としてもアドレス指定されてない。そのため三入力のAND回路954、および959によりlat_na(0)〜lat_na(n)の出力信号「1」がそのままPTX1(0)〜PTX1(n)、PTX2(0)〜PTX2(n)の出力信号として「1」を出力している。
時刻t300において、lat_sh1_d1(0)が「1」になることで二入力のAND回路925が有効となりptx1_sh信号がPTX1(0)から出力され「0」を出力する。同様に二入力のAND回路928も有効となりptx2_sh信号がPTX1(0)から出力され「0」を出力する。
またlat_sh1_d1(1)も「1」となり、同様にPTX1(1)、PTX2(1)からも「0」が出力される。
時刻t301において、lat_sh1_d1(0)が「1」の時、na_latch1_resが「1」になることによって二入力のAND回路951からの出力が「1」となり、SRラッチ952がリセットされlat_na1(0)の出力が「0」となる。lat_na2(0)に関しては「1」のままである。
時刻t302において、lat_sh1_d1(0)の出力が「0」となることで、三入力のAND回路954が有効になり二入力のAND回路953からの信号が出力される。また、三入力のAND回路959が有効になり二入力のAND回路958からの信号が出力される。即ちPTX1(0)からは「0」が出力され、PTX2(0)からは「1」が出力される。
また不図示のlat_sh1_d1(2)が「1」となることで、PTX1(2)、およびPTX2(2)の出力が「0」となる。
時刻t303においては、不図示のlat_sh2_d1(1)が「1」となり、且つna_latch2_resが「1」となることでSRラッチ957がリセットされてlat_na2(1)からは「0」が出力される。また同様に同時に選択されているlat_na2(2)も「0」が出力される。
時刻t304では、不図示のlat_sh2_d1(1)、およびlat_sh2_d1(2)が「1」となっている。そのため、ptx1_sh、ptx2_shの出力がそのままPTX1(1)、PTX2(1)、PTX1(2)、PTX2(2)から出力されている。
時刻t305においては、不図示のlat_sh1_d1(2)が「0」となり、lat_na1(2)、およびlat_na2(2)の出力がPTX1(2)、PTX2(2)から出力される。また不図示のlat_sh1_d1(3)が「1」となり、ptx1_sh、ptx2_shの出力がPTX1(3)、PTX2(3)から出力される。
また同様に時刻t306において、lat_sh1_d1(3)が「0」となり、lat_na1(3)、lat_na2(3)の出力がPTX1(3)、PTX2(3)から出力される。
時刻t307において、読み出し行としてアドレス指定されてSRラッチ901の出力(lat_rd(0)が「1」となる。これにより二入力のAND回路953、958の出力が「0」となりlat_na1(0)、lat_na2(0)の出力が「0」となる。またこの時刻では、三入力のAND回路954、959はlat_na1(0)、lat_na2(0)のレベルを出力するようになっている。また同様に二入力のAND回路924、925、927、928からの出力も「0」を出力している。そのため三入力のOR回路9268、9298からは、三入力のAND回路954、959の出力がPTX1(0)、PTX2(0)から出力され「0」の状態となる。
同様に、時刻t308において、lat_rd(1)が「1」となることにより、lat_na1(1)、lat_na2(1)からは強制的に「0」を出力する。このレベルが最終的にPTX1(1)、PTX2(1)から出力される。
また時刻t307、時刻t308において、それぞれのアドレスにて「状態P」となり予備状態となるが詳細は前述しているので省略する。
このように「状態P」(予備状態)に入った段階でPTX2(0)を「0」とすることで、共有検出ノードDNの状態を安定させてから状態R(読み出し選択状態)とすることが可能となる。
時刻t309において、lat_rd_d1(0)、lat_rd_d1(1)が「1」となる。これによりそれぞれが「状態R」となり読み出し選択状態となる。またこれにより二入力のAND回路924、927が有効となりptx1_rd、ptx2_rdの出力がPTX1(0)、PTX2(0)から出力される。
時刻t309〜時刻t310の期間にて、lat_rd(0)が「1」且つna_latch1_enが「1」となるためSRラッチ952はセットされてQ出力として「1」を出力することになる。しかし二入力のAND回路954に入力されるlat_rd(0)信号が「1」の期間により、lat_nad1(0)からは「0」を状態となる。
その後、時刻t310において、lat_rd(0)が「0」となり、二入力のAND回路954からはSRラッチ952からの出力信号を出力するようになる。そのためlat_na1(0)にて「1」を出力するようになる。lat_na2(0)は元々SRラッチ957にて保持されていた「1」の状態を出力するようになる。
この時刻のlat_na1(1)も上記と同様である。一方でlat_na2(1)はSRラッチ957に保持されている「0」レベルを出力する。PTX1(1)、PTX2(1)の出力は、lat_rd_d1(1)が「1」のため二入力のAND回路924、927からptx1_rd、ptx2_rdを出力する。
時刻t311において、lat_rd(1)が「1」となる。これによりlat_na1(1)とlat_na2(1)の出力は「0」となる。PTX1(1)、PTX2(1)の出力はlat_rd_d1(1)が「1」のためptx_rd1、ptx_rd2が出力される。
同様にlat_rd(2)も「1」となり、lat_na1(2)、lat_na2(2)の出力も「0」となる。このレベルがPTX1(2)、PTX2(2)から出力される。
時刻t312において、lat_rd_d1(0)が「0」となる。これにより読み出し行のアドレスでもなく、シャッタ行のアドレスでも無い状態となる。これによりlat_na1(0)、lat_na2(0)のレベルがPTX1(0)、PTX2(0)から出力されることになる。
この時lat_rd_d1(2)が「1」となりPTX1(2)、PTX2(2)からはptx1_rd、ptx2_rdのレベルが出力される。
時刻t313以降、時刻t300と同様なため説明を省略する。また同様な動作が、アドレス信号vaddrが「n」となるまで繰り返され、読み出し走査が完了する。
本実施例では、複数の駆動ユニット9のうちの1行目の駆動ユニット9は、時刻t311と時刻t312の間の時刻において、1行目の画素回路P(x,1)のリセットトランジスタM3を非導通状態にする駆動信号PRES(1)を出力する。この時刻では、0行目の駆動ユニット9も同様の駆動信号PRES(0)を、0行目の画素回路P(x,0)に出力する。また、時刻t311と時刻t312の間の時刻において、この1行目の駆動ユニット9は、1行目の画素回路P(x,1)の第1転送トランジスタM1を導通状態にする駆動信号PTX1(1)を出力する。この時刻では、0行目の駆動ユニット9も同様の駆動信号PTX1(0)を0行目の画素回路P(x,0)に出力する。また、複数の駆動ユニットのうちの2行目の駆動ユニット9は、時刻t311と時刻t312の間の上記時刻において、2行目の画素回路P(x,2)のリセットトランジスタM3を非導通状態にする駆動信号PRES(2)を出力する。また、上記時刻において、2行目の駆動ユニット9は、画素回路P(x,2)の第1転送トランジスタM1を非導通状態にする駆動信号PTX1(2)を出力する。2行目の駆動ユニット9は、時刻t311と時刻t312の間の時刻より後の、時刻t312と時刻t313の間の時刻において、画素回路P(x,2)のリセットトランジスタM3を非導通状態にする駆動信号PRES(2)を出力する。また、2行目の駆動ユニット9は、時刻t312と時刻t313の間の上記時刻において、2行目の画素回路P(x,2)の第2転送トランジスタM2を導通状態にする駆動信号PTX(2)を出力する。1行目の駆動ユニット9は、時刻t312と時刻t313の間の上記時刻において、画素回路P(x,1)のリセットトランジスタM3を非導通状態にする駆動信号PRES(1)を出力する。また、1行目の駆動ユニット9は、時刻t312と時刻t313の間の上記時刻において、画素回路P(x,1)の第2転送トランジスタM2を導通状態にする駆動信号PTX2(1)を出力する。
特に、本実施例によれば、垂直走査部3は、アドレスデコーダ31のデコード値を、SRラッチ901に書き込み、その後、SRラッチ901の出力値をDラッチ902に書き込む。演算部92は、SRラッチ901の出力値と、Dラッチ902の出力値を入力することで、それらの値に応じて画素回路Pの読み出し状態を判定し、各々の状態に応じた駆動信号を生成することができる。またアドレスデコーダ31のデコード値は、時分割でSRラッチ901に書き込むため、複数行のSRラッチ901に「1」を書き込むことができるため、複数行を同時に同一の画素回路Pの読み出し状態にできる。そしてSRラッチ901の書き込みと、Dラッチ902への書き込みを並行して行うことにより、読み出し時に、複数行を異なる状態で選択し、駆動することが可能となる。
このように、本実施例によれば、画素回路Pの読み出し状態「状態P」のとき、あらかじめPTXを制御することが可能となる。これにより共有された検出ノードDNの内、間引かれて読み出さない行に関して、前もって状態を「0」にすることができ、「状態R」にて読み出し行を動作する時には安定化された検出ノードDNでもって動作することが可能となる。
以上説明した実施形態によれば、撮像装置の性能向上に有利な動作モードに対応した撮像装置を提供できる。本発明は、技術思想を逸脱しない範囲において適宜変更が可能である。また、ここまでの説明において、明確に言及せずとも図面に記載された回路図およびタイミング図から把握可能であることの全ては本開示を構成する。図面から把握可能であることとは、回路の接続関係や駆動のタイミング、期間の長さなどである。そして、本開示の全ての事項は撮像装置の性能向上に有利な動作を実現する上で有用である。