KR100790289B1 - Ｃｍｏｓ 이미지 센서의 라인 버퍼 구조 - Google Patents

Abstract

본 발명은 CMOS 이미지 센서에 관한 것으로, 특히 열 ADC(analogue-to-digital converter)의 출력을 받아 각 열의 값을 저장하는 역할을 하는 라인 버퍼의 동작 속도를 향상시킬 수 있는 CMOS 이미지 센서에 관한 것이다. 본 발명은, 다수의 단위화소 어레이; 상기 회소로부터의 아날로그 신호를 라인별로 디지털 값으로 변환하는 아날로그/디지털 변환기; 및 상기 변환된 디지털 값을 일시적으로 저장하는 라인버퍼를 포함하고, 상기 라인버퍼는, 다수의 메모리 셀; 상기 다수의 메모리 셀에 연결된 제1 및 제2 버스라인; 상기 선택된 메모리 셀에 저장된 데이터 값에 따라 상기 제1 및 제2 버스 라인의 전압차를 형성하기 위한 다수의 스위칭 수단; 및 상기 제1 및 제2 버스 라인의 전압차를 증폭하기 위한 센스 앰프를 포함하는 CMOS 이미지 센서를 제공한다.

CMOS 아마지 센서, 전압 차, 버스라인, 센스증폭기

Description

ＣＭＯＳ 이미지 센서의 라인 버퍼 구조 {line buffer in CMOS image sensor}

도 1은 종래의 기술에 따른 액티브 화소 어레이를 구비한 CMOS 이미지 센서의 블록도.

도 2는 도 1의 CMOS 이미지 센서에서 열 ADC 및 라인버퍼의 구체적인 동작을 설명하기 위한 블록도.

도 3은 도 2의 10비트 메모리를 구성하는 기본 셀 회로도.

도 4는 도 3의 기본 셀에 있어서의 읽기 모드 시 메모리 버스 신호 타이밍도

도 5는 본 발명에 따른 CMOS 이미지 센서의 메모리 셀의 회로도.

도 6은 본 발명에 따른 라인 버퍼 구조에서 사용되는 센스 앰프의 회로도.

도 7은 도 6에 따른 센스 앰프의 신호 타이밍도.

*도면의 주요 부분에 대한 부호의 설명

M51 내지 M54: NMOS트랜지스터

M57, M58: PMOS트랜지스터

INV1, INV2: 인버터

본 발명은 CMOS 이미지 센서에 관한 것으로, 특히 열 ADC(analogue-to-digital converter)의 출력을 받아 각 열의 값을 저장하는 역할을 하는 라인 버퍼의 동작 속도를 향상시킬 수 있는 CMOS 이미지 센서에 관한 것이다.

일반적으로, 이미지 센서란 빛에 반응하는 반도체의 성질을 이용하여 이미지를 찍어(capture)내는 장치로서, 이를 위해 수만에서 수백만 개의 화소를 포함하며, 각각의 단위 화소는 빛을 감지하는 소자를 구비한다. 상기 빛을 감지하는 소자는 포톤(photon)을 전자-홀 쌍(electron-hole pair)으로 바꾸어 전하를 축적하게 되며, 이때 빛의 세기 및 빛을 비추는 시간에 따라 축적되는 전하의 양이 달라진다. 이 전하를 측정하여 빛의 화상 데이터를 전기적 양으로 바꾸어 이미지 센서에서 다루게 된다.

한편, ADC(analogue-to-digital converter) 및 라인버퍼를 가지는 종래의 CMOS 이미지 센서는 US6,914,632에 상세히 소개되어 있는 바와 같이, 단위 화소의 출력을 디지털값으로 변환한 후 이를 라인버퍼에 저장하게 된다. 이를 구체적으로 도 1을 참조하여 설명하면, 도 1은 종래의 기술에 따른 액티브 화소 어레이를 구비한 CMOS 이미지 센서의 블록도이다.

도 1을 참조하면, 종래의 CMOS 이미지 센서는, 단위 화소가 다수 배열된 화소 어레이(100)와, 로우 어드레스에 응답하여 상기 화소 어레이의 로우를 구동하기 위한 로우 구동부(110)와, 상기 선택된 로우의 아날로그 화소 데이터를 입력받아 디지털로 변환하기 위한 아날로그-디지털 변환부(130, ADC)와, 상기ADC로부터 출력되는 디지털 화소 데이터를 입력받아 컬럼 어드레스에 응답하여 화소 데이터를 출력하기 위한 어드레스 지정이 가능한 라인 버퍼(140)를 가진다. 또한, 상기 로우 어드레스 및 상기 컬럼 어드레스를 생성하기 위한 어드레스 생성부(120)가 형성되어 있어 상기 원하는 화소값을 출력하게 된다.

도 2는 도 1의 CMOS 이미지 센서에서 열 ADC 및 라인버퍼의 구체적인 동작을 설명하기 위한 블록도이다.

도면에 도시된 바와 같이, 픽셀의 출력과 램프신호(RampG) 신호를 비교함으로써 라인 버퍼의 래치 시점을 결정하고 그때의 그레이입력(GrayIn<9:0>)의 값이 각 10비트 메모리에 저장된다. 그 이후 열 주소에 따라 10비트 메모리에 저장된 값이 순차적으로 메모리 버스에 실려 ISP(Image sensor processor) 에 전달된다. CMOS 이미지 센서의 열 개수가 늘어감에 따라 이 메모리 버스의 축전 용량이 늘어나 이 늘어난 축전 용량으로 인해 고속 동작시 신호가 충분히 전달되지 못하는 현상이 일어난다. 또한, 이 구조에는 메모리 버스가 직접 ISP(Image Signal Processor)에 연결되어 있으므로 정확한 값 전달을 위해서는 메모리 버스에 실리는 값이 논리 문턱 전압 이상의 진폭을 가져야한다.

도 3은 도 2의 10비트 메모리를 구성하는 기본 셀 회로도이다.

메모리 셀이 쓰기 모드에 있을 때 초기에 NMOS 트랜지스터(스위치)(M1)가 턴온되어 있어 입력신호를 그대로 따라가며 내부에 있는 축전기(C)에 저장한다. 이후 비교기로부터 신호가 들어와 읽기 인에이불(Write En) 신호가 로우로 떨어지면, 더 이상 입력 신호를 따라가지 않고 마지막에 들어온 입력을 그대로 유지하게 된다. 한편, 메모리 셀이 읽기 모드에 있을 때에는 프리차지신호(PREB)라는 클록을 필요로 하게 된다. 상기 프라차지신호(PREB)가 로우이면, PMOS 트랜지스터(M2)가 턴온되어 메모리 버스 라인은 전압(VDD)으로 충전된다. 그리고 상기 프리차지신호(PREB)가 하이가 되는 순간에는 상기 PMOS 트랜지스터(M2)가 턴 오프되기 때문에, 선택된 메모리 셀의 값에 따라 메모리 버스가 방전되거나 충전된 상태로 그대로 남아있게 된다.

도 4는 읽기 모드에서의 메모리 버스 신호 타이밍도이다. 이때 메모리 버스의 방전 경로가 되는 NMOS 트랜지스터(M3 및 M4)의 크기가 충분히 크지 않으면 메모리 버스와 신호 레벨이 항상 ISP 의 논리 문턱 전압보다 크게 되어 에러가 발생한다. 그러나, 메모리 셀의 크기는 제한된 칩 면적과 관련이 있기 때문에, 상기 NMOS 트랜지스터(M3 및 M4) 역시 그 크기에 제한을 받을 수밖에 없다. 따라서, 상기 NMOS 트랜지스터(M3 및 M4)의 크기를 키우지 않고 속도를 향상시킬 수 있는 방법이 요구되어 왔다.

따라서, 상기 문제점을 해결하기 위해 안출된 본 발명은 메모리 셀의 구조를 차등 구조로 바꾸고 그 차이를 감지하는 센스 앰프를 메모리 셀과 ISP 사이에 둠으로써 메모리 셀 내에 메모리 버스를 구동하는 트랜지스터의 사이즈를 획기적으로 줄일 수 있는 CMOS 이미지 센서를 제공하는데 그 목적이 있다.

또한, 본 발명은 작은 구동 트랜지스터로 고속 동작을 실현할 수 있는 CMOS 이미지 센서를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 다수의 단위화소 어레이와, 상기 화소로부터의 아날로그 신호를 라인별로 디지털 값으로 변환하는 아날로그/디지털 변환기와, 상기 변환된 디지털 값을 일시적으로 저장하는 라인버퍼를 포함하고, 상기 라인버퍼는, 다수의 메모리 셀과, 상기 다수의 메모리 셀에 연결된 제1 및 제2 버스라인과, 상기 선택된 메모리 셀에 저장된 데이터 값에 따라 상기 제1 및 제2 버스라인의 전압차를 형성하기 위한 다수의 스위칭 수단과, 상기 제1 및 제2 버스라인의 전압차를 증폭하기 위한 센스 앰프를 포함하며, 상기 센스 앰프는 상기 메모리 셀과 ISP(Image sensor processor)의 사이에 제공되는 것을 특징으로 하는 CMOS 이미지 센서를 제공한다.
또한, 본 발명은, 다수의 단위화소 어레이, 상기 화소로부터의 아날로그 신호를 라인별로 디지털 값으로 변환하는 아날로그/디지털 변환기, 및 상기 변환된 디지털 값을 일시적으로 저장하는 라인버퍼를 가지는 CMOS 이미지 센서에 있어서; 상기 라인버퍼의 각 메모리셀에 저장된 데이터 값에 따라 전압차를 형성하는 제1 및 제2 버스라인; 상기 제1 및 제2 버스라인의 전압차를 센스 증폭하기 위한 센스증폭기; 및 상기 증폭된 전압차를 이용하여 데이터를 처리하는 이미지 신호 처리부를 포함하는 CMOS 이미지 센서를 제공한다.

삭제

이하, 첨부된 도면 제5도 내지 도 7을 참조하여 본 발명에 따른 CMOS이미지 센서를 상세히 설명하면 다음과 같다.

도 5는 본 발명에 따른 CMOS 이미지 센서의 메모리 셀의 회로도이다.

도면에 도시된 바와 같이, 본 발명에 따른 CMOS 이미지 센서는 두 개의 메모리 버스라인(Memory Bus M 및 Memory Bus P)을 가지고 있으며, 각 메모리 셀은 상기 두 메모리 버스라인(Memory Bus M 및 Memory Bus P)에 각각 연결되어 있다. 각 메모리 버스라인(Memory Bus M 및 Memory Bus P)은 프리차지신호(PREB)에 의해 각각 프리차지되고, 이 프리차지된 두 버스라인 상에서 발생되는 전압차를 이용하여 데이터를 읽어내도록 구성되어 있는 것이 본 발명의 가장 큰 특징이라 할 수 있다.

상기 메모리 버스라인(Memory Bus M 및 Memory Bus P) 각각은 종래와 마찬가지로, 쓰기 인에이블 신호(WriteEn)에 응답하여 방전 경로를 형성하는 트랜지스터가 연결되어 있게 된다. 즉, 상기 메모리 버스라인(Memory Bus M)은 직렬연결된 제1 NMOS트랜지스터(51) 및 제2 NMOS트랜지스터(52)에 의해 방전 경로를 형성하고, 상기 메모리 버스라인(Memory Bus P)은 직렬연결된 제3 NMOS트랜지스터(53) 및 제4 NMOS트랜지스터(54)에 의해 방전 경로를 각각 형성하도록 구성되어 있다.

한편, 제1 NMOS트랜지스터(51) 및 제3 NMOS트랜지스터(53)는 컬럼 선택신호(ColSel)와 프리차지신호(PREB)에 응답하여 제어되고, 제2 NMOS트랜지스터(52) 및 제4 NMOS트랜지스터(54)는 쓰기 인에이블 신호(WriteEn)에 응답하여 제어되도록 구성되어 있다. 또한, 두 메모리 버스라인(Memory Bus M 및 Memory Bus P)의 전압차를 형성하기 위해서는 제2 NMOS트랜지스터(52) 및 제4 NMOS트랜지스터(54)의 게이트에 각각 위상이 반대인 입력신호(In)를 인가하여야 하는데, 본 발명의 바람직한 실시 예에서는 각 셀에 제1 및 제2 인버터(INV1 및 INV2)를 구비하였다. 따라서, 입력신호(In)는 쓰기 인에이블 신호(WriteEn)에 응답하는 스위치(S1)에 의해 제1 인버터(INV1)로 입력되고, 제1 인버터(INV1)의 출력신호는 상기 제2 NMOS트랜지스터(52)의 게이트에 인가되게 된다. 제2 인버터(INV2)는 상기 제1 인버터(INV1)의 출력신호를 입력받아 반전시켜, 반전된 출력 전압을 제4 NMOS트랜지스터(54)의 게이트에 인가되게 된다. 상기 쓰기 인에이블 신호(WriteEn)가 입력되지 않은 상태에서 상기 제1 및 제2 인버터(INV1 및 INV2)가 래치회로를 구성하도록 쓰기 인에이블 바 신호(WriteEnb: 액티브 시 로우 상태)에 응답하는 스위치(S2)가 구비되어 있다.

한편, 도 5에서, 스위치(S1 및 S2)가 도시되어 있지만, 입력신호에 응답하여 온/오프가 가능한 MOS트랜지스터가 적용될 수 있다. 예를 들어, 하이 레벨의 인에이블 신호(WriteEn)에 턴온 되는 NMOS 트랜지스터가 사용될 수 있을 것이다.

이어서, 도 5에 도시된 메모리 셀의 동작을 구체적으로 살펴보면 다음과 같다.

메모리 셀이 쓰기 모드에 있을 때, 초기에 스위치(S1)가 닫혀있고 스위치 (S2)가 열려있어 입력 신호에 제1 및 제2 인버터(INV1 및 INV2) 각각의 출력이 결정되게 된다. 이후 비교기의 출력에 의해 쓰기 인에이블 신호(WriteEn)가 로우가 되고 쓰기 인에이블 바 신호(WriteEnb) 신호가 하이가 되며, 스위치(S1)가 열려 입력 신호는 제1 인버터(INV1)에 전달되지 않은 상태에서 스위치(S2)가 닫혀있어, 제1 인버터(INV1)와 제2 인버터(INV2)가 크로스 커플드되어 이전 값을 계속 유지하게 된다. 한편, 기존 방식과 같이 제안된 회로에서도 프리차지신호(PREB) 클록을 필요로 한다. 프리차지신호(PREB)가 로우일 때, PMOS트랜지스터(M57 및 M58) 스위치를 통해 메모리 버스라인(Memory Bus M 및 Memory Bus P) 각각이 공급 전압(VDD)으로 충전된다.

한편, 프리차지신호(PREB)가 하이가 되면, 상기 두 메모리 버스의 충전 경로는 끊기게 되고, 선택된 메모리 셀이 저장하고 있는 값에 따라 메모리 버스라인(Memory Bus P) 또는 메모리 버스라인(Memory Bus M)이 방전을 한다. 따라서 메모리 버스라인(Memory Bus P)과 메모리 버스라인(Memory Bus M)의 전압차는 시간이 지남에 따라 점점 증가하고, 그 차이는 프리차지신호(PREB)가 로우로 떨어지기 직전에 최대가 된다. 이때 센스 앰프를 이용하여 그 차이를 판가름함으로써 메모리 셀에 저장된 값을 정확하게 ISP로 전달할 수 있다.

본 발명에서는 두 버스라인의 전압차를 감지하기 때문에 메모리 버스라인(Memory Bus P)과 메모리 버스라인(Memory Bus M)의 차이만 중요할 뿐 논리 문턱 전압 이상의 진폭을 요구하는 등의 진폭에 관련된 조건이 없다. 즉, 작은 구동 트랜지스터를 이용하여 상기 두 메모리 버스(Memory Bus P 및 Memory Bus M) 모두가 문턱 전압 이상에 머물러 있을지라도, 그 차이는 있으므로 메모리 셀의 값을 읽어내는 데는 문제가 없다.

도 6은 본 발명에 따른 라인 버퍼 구조에서 사용되는 센스 앰프의 회로도이다.

PMOS트랜지스터(M68 및 M71)는 프리차지신호(PREB)가 로우일 때 버스라인(Memory Bus P)와 메모리 버스라인(Memory Bus M)을 각각 프리차지시킨다. 프리차지신호(PREB)가 하이일 때는 PMOS트랜지스터(M68 및 M71)는 턴 오프되고, PMOS트랜지스터(M69 및 M70)이 턴온되면서 메모리 버스라인(Memory Bus P)과 메모리 버스라인(Memory Bus M)의 메모리 셀에 저장된 값에 따라 방전이 일어나게 하고, PMOS트랜지스터(M63 및 M65) 및 NMOS트랜지스터(M64 및 M66)로 이루어진 크로스 커플드 인버터를 불안정 상태에 놓이게 한다. 그 후 프리차지신호(PREB)가 로우로 떨어질 때, PMOS트랜지스터(M69와 M70)를 턴 오프시키고, NMOS트랜지스터(M67)를 턴 온시켜 메모리 버스라인(Memory Bus P)과 메모리 버스라인(Memory Bus M)의 값에 따라 크로스 커플드 인터버가 정해진 안전 상태로 가도록 한다. 이때 크로스 커플드 인버터는 양의 피드백 회로로 그 출력이 빠르게 VDD 나 GND로 가게 하는 역할을 한다.

한편, 도 6의 센스 앰프는 특정한 예를 도시한 것으로, 본 발명을 한정하기 위해 제시된 것이 아니다. 상기 버스라인(Memory Bus P)과 메모리 버스라인(Memory Bus M)을 각각 입력으로 하여 그 전압차를 센싱하는 여타 다른 구조의 센스 앰프도 가능할 것이라는 것은 통상의 지식을 가진자에게 명백할 것이다.

한편, 도 7은 도 6에 따른 센스 앰프의 신호도이다. 입력 신호의 작은 차이만 가지고 있어도 센스 앰프의 출력은 VDD 나 GND 가 되어 이후의 컴비네이셔널 로 직이 동작하는데 전혀 문제가 없음을 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

본 발명은 종래 기술에 비해 메모리 셀 내에 축전기를 제거하고 버스 구동 트랜지스터의 사이즈를 줄이면서도 메모리 버스의 동작 속도를 높일 수 있어 고속의 CMOS 이미지 센서 구현을 가능하게 한다.

Claims (8)

1. 삭제
2. 다수의 단위화소 어레이;

   상기 화소로부터의 아날로그 신호를 라인별로 디지털 값으로 변환하는 아날로그/디지털 변환기;

   상기 변환된 디지털 값을 일시적으로 저장하는 라인버퍼를 포함하고,

   상기 라인버퍼는,

   다수의 메모리 셀;

   상기 다수의 메모리 셀에 연결된 제1 및 제2 버스라인;

   상기 선택된 메모리 셀에 저장된 데이터 값에 따라 상기 제1 및 제2 버스라인의 전압차를 형성하기 위한 다수의 스위칭 수단; 및

   상기 제1 및 제2 버스라인의 전압차를 증폭하기 위한 센스 앰프를 포함하며,

   상기 센스 앰프는 상기 메모리 셀과 ISP(Image sensor processor)의 사이에 제공되는 것을 특징으로 하는 CMOS 이미지 센서.
3. 제 2 항에 있어서,

   상기 라인버퍼는 읽기동작시 소정의 전압으로 제1 및 제2 버스라인을 프리차지하는 프리차지수단을 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
4. 제 2 항에 있어서,

   상기 다수의 스위칭 수단은

   제1 버스라인에 직렬로 연결되고, 컬럼 선택 신호 및 입력신호에 각각 응답하여 상기 제1 버스라인의 전압을 선택적으로 방전하는 제1 NMOS트랜지스터(51) 및 제2 NMOS트랜지스터(52);

   제2 버스라인에 직렬로 연결되고, 컬럼 선택 신호 및 입력신호에 각각 응답하여, 제2 버스라인의 전압을 선택적으로 방전하는 제3 NMOS트랜지스터(53) 및 제4 NMOS트랜지스터(54); 및

   쓰기 인에이블 신호(WriteEn)에 응답하여 반대 위상의 입력신호를 상기 제2 및 제4 NMOS트랜지스터의 게이트에 각각에 인가하기 위한 래치수단

   을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
5. 제 4 항에 있어서,

   상기 래치수단은,

   상기 쓰기 인에이블 신호(WriteEn)에 응답하여 입력신호를 반전시켜 반전된 입력신호를 상기 제2 NMOS트랜지스터의 게이트에 인가하기 위한 제1 인버터; 및

   상기 쓰기 인에이블 신호(WriteEn)의 반전신호에 응답하여 상기 제1 인버터와 래치회로를 구성하고, 그 출력을 상기 제4 NMOS트랜지스터의 게이트에 인가하기 위한 제2 인버터

   를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
6. 제 5 항에 있어서,

   상기 쓰기 인에이블 신호(WriteEn)는 단위화소로부터의 입력전압과 램프전압신호를 비교하는 비교기로부터 출력신호인 것을 특징으로 하는 CMOS 이미지 센서.
7. 다수의 단위화소 어레이, 상기 화소로부터의 아날로그 신호를 라인별로 디지털 값으로 변환하는 아날로그/디지털 변환기, 및 상기 변환된 디지털 값을 일시적으로 저장하는 라인버퍼를 가지는 CMOS 이미지 센서에 있어서,

   상기 라인버퍼의 각 메모리셀에 저장된 데이터 값에 따라 전압차를 형성하는 제1 및 제2 버스라인;

   상기 제1 및 제2 버스라인의 전압차를 센스 증폭하기 위한 센스증폭기; 및

   상기 증폭된 전압차를 이용하여 데이터를 처리하는 이미지 신호 처리부

   를 포함하는 CMOS 이미지 센서.
8. 제 7 항에 있어서,

   상기 라인버퍼는 상기 제1 및 제2 버스라인의 방전 경로를 각각 제어하기 위한 래치수단을 포함하고,

   상기 래치수단은 쓰기 인에이블 신호(WriteEn)의 반전 신호에 의해 래치회로를 형성하는 적어도 두 개의 인버퍼를 가지는 것을 특징으로 하는 CMOS 이미지 센서.

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