JPH0449594A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、電流ミラ
ー型のメインアンプと、メモリアレイの指定される相補
ビット線を択一的に上記メインアンプに接続する相補共
通データ線（コモンＩ１０線）とを備えるダイナミック
型ＲＡＭ（ランダムアクセスメモリ）等に利用して特に
有効な技術に関するものである。

（従来の技術〕 ＣＭＯ５（相補型ＭＯ３）からなる電流ミラー型のメイ
ンアンプと、メモリアレイの指定される相補ビット線を
択一的に上記メインアンプに接続する相補共通データ線
とを備えるダイナミ７り型ＲＡＭがある。

このようなダイナミック型ＲＡＭにおいて、メモリアレ
イの選択されたメモリセルから対応する相補ビット線に
出力される読み出し信号は、センスアンプの対応する単
位増幅回路によって増幅された後、相補共通データ線を
介してメインアンプに伝達され、さらに増幅される。

電流ミラー型のメインアンプを備えるダイナミック型Ｒ
ＡＭについて、例えば、１９８９年２月１７日イ寸ｒア
イ・ニス・ニス・シー・シー（ＩｓＳＣＣ：Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　　５ｏｌｉｄ−３ｔａｔｅ　　Ｃ１
ｒｃａｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　）ダイジェスト
　オブ　テクニカル　ベーバーズ（Ｄｉｇｅｓｔ　Ｏｆ
　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ　）セツション（Ｓ
ｅｓｓｉｏｎ）　Ｉ　６　Ｊ第２５０頁〜第２５１頁に
記載されている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のダイナミック型ＲＡＭに
おいて、相補共通データ線は、メモリアレイのすべての
相補ビット線と交差すべく比較的長い距離にわたって配
置され、さらにメモリアレイの外部に配置されるメイン
アンプ等に結合される。このため、相補共通データ線に
は、メモリアレイを構成する相補ビット線の数に比例し
た比較的大きな寄生容量が結合され、さらに、第４図に
示されるように、メインアンプまでの距離に比例した比
較的大きな寄生容量ＣＪが結合される。これらの寄生容
量の値は、ダイナミック型ＲＡＭの高築積化及び大容量
化が進むにしたがって大きくなり、ダイナミック型ＲＡ
Ｍの読み出し動作の高速化を妨げる一因となっている。

これに対処するため、メモリアレイをいくつかに分割し
、各相補共通データ線に接続される相補ピント線の数を
実質的に削減する方法や、メインアンプを複数段に分割
し、各段のメインアンプの間に例えばＣＭＯ５からなる
アナログスイッチを設ける方法が提案されている。しか
し、前者の場合、メモリアレイの分割数に制限があり、
また、後者の場合、アナログスイッチが閉じた時点で各
段の寄生容量に応したチャージシェアが生じることから
、ダイナミック型ＲＡＭの読み出し動作を充分に高速化
するまでには至らない。

この発明の目的は、ダイナミック型ＲＡＭ等の相補共通
データ線における読み出し信号の伝達速度を高速化しつ
つ、相補共通データ線の実質的な寄生容量を削減するこ
とにある。

この発明の他の目的は、ダイナミック型ＲＡＭ等の読み
出し動作を高速化し、そのアクセスタイムを高速化する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
このＩｇｉ細書の記述及び添付図面から明らかになるで
あろう。

Ｃ課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メインアンプの前段に、メモリアレイに近接
して配置され、かつそのゲートがメモリアレイ側の相補
共通データ線に結合されそのソースがメインアンプ側の
相補共通データ線に結合されさらにそのドレインが対応
する電流制限ＭＯ３ＦＥＴを介して回路の接地電位に結
合されるＰチャンネル型の一対の容量カットＭＯＳＦＥ
Ｔと、そのゲートがメモリアレイ側の相補共通データ線
に結合されそのソースがメインアンプ側の相補共通デー
タ線に結合されさらにそのドレインが回路の電源電圧に
結合されるＮチャンネル型の一対の中継ＭＯ３ＦＥＴと
、所定の書き込み制御信号に従って選択的にオン状態と
されメインアンプからメインアンプ側の相補共通データ
線を介して供給される書き込み信号をメモリアレイ側の
相補共通データ線に伝達する一対の書き込みＭＯＳＦＥ
Ｔとを含む分離中継回路を設けるとともに、メモリアレ
イ側の相補共通データ線を回路の電源電圧及び接地電位
のほぼ中間電位にプリチャージし、メインアンプ側の相
補共通データ線をメモリアレイ側の相補共通データ線の
上記プリチャージレベルより少なくとも上記容量カット
ＭＯ３ＦＥＴのしきい値電圧分高い電位にプリテャージ
する。

〔作　用〕

上記した手段によれば、読み出し信号のチャージシェア
を防止しつつ、メインアンプ側の相補共通データ線の寄
生容置及び配線抵抗からメモリアレイ側の相補共通デー
タ線を解放し、相補共通データ線における読み出し信号
の伝達速度を高速化することができる。その結果、ダイ
ナミック型ＲＡＭの読み出し動作を高速化し、そのアク
セスタイムを高速化することができる。

〔実施例〉 第２図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第１
図には、第２図のダイナミック型ＲＡＭの分離中継回路
及びその周辺回路の一実施例の回路図が示され、第３図
には、その読み出しモードにおけるタイミング図の一例
が示されている。これらの図をもとに、この実施例のダ
イナミック型ＲＡＭの構成と動作の概要ならびにその特
徴について説明する。なお、第１図の各回路素子ならび
に第２図の各ブロックを構成する回路素子は、公知の半
導体集積回路の製造技術によって、特に制限されないが
、単結晶シリコンのような１個の半導体基板上において
形成される。以下の回路図において、そのヂャンネル（
パンクゲート）部に矢印が付されるＭＯＳＦＥＴ　＜金
属酸化物半導体型電界効果トランジスタ、この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）はＰチャンネル型であり、矢印の付
されないＮチャンネルＭＯＳＦＥＴと区別して表示され
る。

第２図において、ダイナミック型ＲＡＭは、特に制限さ
れないが、いわゆるシェアドセンス方式を採り、センス
アンプＳＡをはさんで配置される一対のメモリアレイＭ
ＡＲＹＬ及びＭＡＲＹＲをその基本構成とする。

メモリアレイＭＡＲＹＬ及びＭＡＲＹＲは、特に制限さ
れないが、第１図に示されるように、垂直方向に平行し
て配置されるｍ十１本のワード線ＷＯ〜Ｗｍと、水平方
向に平行して配置されるｎ＋１組の相補ビット線ｆｌＯ
〜Ｂｎ（ここで、例えば非反転ビット線ＢＯＰと反転ビ
ット線ＢＯＮをあわせて相補ビット線ｆｉＯのように表
す。また、非反転信号及び非反転信号線にはその信号名
の末尾にＰを付し、反転信号及び反転信号線にはＮを■
０ 付して表す。以下、相補ｆａ号及び相補信号線について
同様）とをそれぞれ含む。これらのワード線及び相補ビ
ット線の交点には、情報蓄積用キャパシタＣｓ及びアド
レス選択用ＭＯ３ＦＥＴＱａからなる（ｍ＋１）Ｘ　（
ｎ＋１）個のダイナミック型メモリセルが格子状に配置
される。

メモリアレイＭＡＲＹＬ及びＭＡＲＹＲの同一の列に配
置されるｍ↑１個のメモリセルのアドレス選択用Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ａのドレインは、対応する相補ビ
ット縁立０〜Ｂｎの非反転又は反転信号線に所定の規則
性をもって交互に結合される。また、同一の行に配置さ
れるＨ＋１個のメモリセルのアドレス選択用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ａのゲートは、対応するワード線ＷＯ
〜Ｗｍにそれぞれ共通結合される。メモリアレイＭＡＲ
ＹＬ及びＭＡＲＹＲのすべてのメモリセルの情報蓄積用
キャパシタＣ３の他方の電極には、特に制限されないが
、電源電圧ＶＤＬの二分の−の電位とされるプレート電
圧すなわち内部電圧ＨＶＤが共通に供給される。

この実施例において、電源電圧ＶＤＬは、特に制限され
ないが、ナ３６３■のような正の電源電圧とされる。し
たがって、上記プレート電圧すなわち内部電圧ＨＶＤは
、はぼ＋１．６５　Ｖとなる。

メモリアレイＭＡＲＹＬ及びＭＡＲＹＲを構成するワー
ド線Ｗ　Ｏ−Ｗ　ｍは、対応するロウアドレスデコーダ
ＲＡＤＬ及びＲＡＤＲにそれぞれ結合され、択一的に選
択状態とされる。

ロウアドレスデコーダＲＡＤＬ及びＲＡＤＲには、特に
制限されないが、ロウアドレスバッファＲＡＢから最上
位ピントを除くｉビットの相補内部アドレス信号ａｘＯ
〜ａｘｉ−１が共通に供給され、タイミング発注回路Ｔ
Ｇからタイミング信号φＸβ及びφｘｒがそれぞれ供給
される。また、ロウアドレスバッファＲＡＢには、アド
レス入力端子ＡＯ〜Ａｉを介して、ロウアドレス信号す
なわちＸアドレス信号ＡＸＯ〜ＡＸｉが時分割的に供給
され、リフレッシュアドレスカウンタＲＦＣからリフレ
ッシュアドレス１６号ａｒＱ〜ａｒｔが供給される。ロ
ウアドレスデコーダＲＡＤには、さらにタイミング発生
回路ＴＧから、タイミング信号φａｒ及びφ「ｆが供給
される。ここで、タイミング信号φｘＪ及びφｘｒは、
特に制限されないが、第３図に示されるように、ロウア
ドレスストローブ信号ＲＡＳＮがロウレベルとされてか
ら例えばＸアドレス信号ＡＸＯ〜ＡＸｉの取り込みに要
する所定の時間が経過した時点で、最上位ビットの相補
内部アドレス信号ａｘｉに従って選択的にハイレベルと
される。

ロウアドレスデコーダＲＡＤＬは、特に制限されないが
、上記タイミング信号φｘｌがハイレベルとされること
で、選択的に動作状態とされる。

この動作状態において、ロウアドレスデコーダＲＡＤＬ
は、相補内部アドレス信号ａｘＯ〜ａＸｉｌをデコード
し、メモリアレイＭＡＲＹＬの対応するワード線ＷＯ〜
Ｗｍを択一的にハイレベルの選択状態とする。同様に、
ロウアドレスデコーダＲＡＤＲは、タイミング信号φＸ
「がハイレベルとされることで選択的に動作状態とされ
、相補内部アドレス信号ａｘＱ〜ａｘｉ−１に従ってメ
モリアレイＭＡＲＹＲの対応するワード線ＷＯ〜Ｗｍを
択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、特に制限されないが、
ダイナミック型ＲＡＭが通常の動作モードとされ上記タ
イミング信号φｒｆがロウレベルとされるとき、アドレ
ス入力端子ＡＯ〜Ａｉを介して時分割的に供給されるＸ
アドレス信号ＡＸＯ〜ＡＸｉをタイミング信号φａｒに
従って取り込み、またダイナミック型ＲＡＭがリフレッ
シュモードとされタイミング信号φｒｆがハイレベルと
されるとき、リフレッシュアドレスカウンタＲＦＣから
供給されるリフレッシュアドレス信号ａｒＯ〜ａｒｃを
取り込む、そして、これらのロウアドレス信号をもとに
、相補内部アドレス信号ａｘＯ〜ａｘｉを形成する。こ
のうち、最上位ビットの相補内部アドレス信号ａｘｉは
、特に制限されないが、タイミング発住回Ｗ＆ＴＧに供
給され、他の相補内部アドレス信号ａｘＱ〜ａｘｉ−１
は、前述のように、ロウアドレスデコーダＲＡＤＬ及び
ＲＡＤＲに共通に供給される。

リフレッシュアドレスカウンタＲＦＣは、特に制限され
ないが、ダイナミック型ＲＡＭがリフレッシュモードと
されるとき、上記タイミング信号φｒｃに従って歩進動
作を行い、上記リフレッシュアドレス信号ａｒＯ”ａｒ
ｉを形成して、ロウアドレスバッファＲＡＢに供給する
。

一方、メモリアレイＭＡＲＹを構成する相補ビット線ｉ
０〜旦ｎは、センスアンプＳＡの対応する単位回路に結
合される。

センスアンプＳＡは、メモリアレイＭＡＲＹＬ及びＭＡ
ＲＹＲの相補ビット縁立０〜Ｂｎに対応して設けられる
ｙ１＋１個の単位回路を含む、これらの単位回路は、特
に制限されないが、第１図に示されるように、単位増幅
回路ＵＳＡ及び単位プリチャージ回路ＵＰＣと、Ｎチャ
ンネル型の二対のシェアドＭＯＳＦＥＴＱ３　Ｂ及びＱ
３９ならびにＱ４５及びＱ４６と、Ｎチャンネル型の一
対のスイッチＭＯ３ＦＥＴＱ４０及びＱ４１とをそれぞ
れ含む。

このうち、一方のシェアドＭＯＳＦＥＴＱ４５及びＱ４
６のゲートには、タイミング発生回路ＴＧからタイミン
グ信号φｓｌが共通に供給され、他方のシェアドＭＯ３
ＦＥＴＱ３　Ｂ及びＱ３９のゲートには、タイミング信
号φｓｒが共通に供給される。シェアドＭＯＳＦＥＴＱ
４５及びＱ３８の共通結合されたノードは、各単位回路
の非反転入出力ノード５ＯＰ−５ｎＰとされ、シェアド
ＭＯ３ＦＥＴＱ４６及びＱ３９の共通結合されたノード
は、各単位回路の反転入出力ノードＳＯＮ〜ＳｎＮとさ
れる。ここで、タイミング信号φ３１及びφ３ｒは、特
に制限されないが、第３図に示されるように、ダイナミ
ック型ＲＡＭが選択状態とされロウアドレスバッファＲ
ＡＢにＸアドレス信号ＡＸＯ〜ＡＸｉが取り込まれる時
点で、最上位ピントの相補内部アドレス信号上ｘｉに従
つて選択的にハイレベルとされる。

センスアンプＳＡのシェアドＭＯＳＦＥＴＱ４５及びＱ
４６ならびにＱ３８及びＱ３９は、対応する上記タイミ
ング信号φ３１又はφ３ｒがハイレベルとされることで
、選択的にオン状態とされる。その結果、メモリアレイ
ＭＡＲＹＬ又はＭＡＲＹＲの相補ビット線ｉ０〜旦ｎが
、センスアンプＳＡの対応する単位回路の相補入出力ノ
ード盈０〜Ｓｎに選択的に接続される。

次に、センスアンプＳＡの単位増幅回路ＵＳＡは、侍に
制限されないが、第１図に示されるように、Ｐチャンネ
ルＭ　ＯＳ　Ｆ　Ｆ、　Ｔ　Ｑ　２及びＮチャンネルＭ
ＯＳＦＥＴＱ２２ならびにＰチャンネルＭＯＳＦＥＴＱ
３及びＮチャンネルＭＯ３ＦＥＴＱ２３からなる一対の
ＣＭＯＳインバータ回路を含む。これらのインバータ回
路は、その入力端子及び出力端子が互いに交差接続され
ることで、それぞれランチ形態とされる。これらのラッ
チ回路には、特に制限されないが、Ｐヂャンネル型の駆
動ＭＯ３ＦＥＴＱＩならびにコモンソース線ｓｐを介し
て、回路の電源電圧が選択的に供給され、Ｎチャンネル
型の駆動ＭＯ３ＦＥＴＱ２１ならびにコモンソース線Ｓ
Ｎを介して、回路の接地電位が選択的に供給される。各
ラッチ回路の非反転及び反転入出力ノードは、対応する
単位回路の非反転入出力ノード５ＯＰ−３ｎＰ又は反転
入出力ノ−ド５ＯＮ＝ＳｎＮにそれぞれ結合される。

駆動ＭＯ３ＦＥＴＱ２１のゲートには、特に制限されな
いが、タイミング発生回路ＴＧからタイミング信号φｐ
ａが供給され、駆動ＭＯＳ　Ｆ　ＥＴＱｌのゲートには
、タイミング信号φｐａのインバータ回路Ｎｌによる反
転信号が供給される。コモンソースａｓｐ及びＳＮの間
には、特に制限されないが、Ｎチャンネル型の３個のプ
リチャージＭＯＳＦＥＴＱ３６〜Ｑ３Ｂが設けられる。

これらのＭＯＳＦＥＴのゲートには、上記タイミング信
号φｐａのインバータ回路Ｎ２による反転信号が共通に
供給され、ＭＯＳＦＥＴＱ３７及びＱ３８の共通結合さ
れたノードには、上記内部電圧ＨＶＤが供給される。こ
こで、タイミング信号φｐａは、特に制限されないが、
第３図に示されるように、ダイナミック型ＲＡＭが選択
状態とされ選択されたメモリセルの微小読み出し信号が
対応する相補ビット縁立０〜３ｎに出力される時点で、
選択的にハイレベルとされる。

ダイナミック型ＲＡＭが非選択状態とされタイミング信
号φｐａがロウレベルとされるとき、センスアンプＳＡ
では、プリチャージＭＯ３ＦＥＴＱ３６〜Ｑ３８がオン
状態となり、コモンソース線ＳＰ及びＳＮが内部電圧Ｈ
ＶＤにプリチャージされる。そして、ダイナミック型Ｒ
ＡＭが選択状態とされタイミング信号φｐａがハイレベ
ルとされると、まずコモンソース線ＳＰ及びＳＮのプリ
チャージが解かれ、駆動ＭＯ３ＦＥＴＱＩ及びＱ２１を
介して、回路の電源電圧ＶＤＬ及び接地電位ＶＳＳがす
べての単位増幅回路ＵＳＡに供給される。その結果、第
３図に示されるように、メモリアレイＭＡＲＹＬ又はＭ
ＡＲＹＲの選択されたワード線に結合されるｎ＋１個の
メモリセルから対応する相補ビット縁立０〜ｇｎすなわ
ちセンスアンプＳＡの各単位回路の相補入出力ノードｉ
０〜Ｓｎに出力された微小読み出し信号が、回路の電源
電圧ＶＤＬ及び接地電位ＶＳＳ間にフルスイングされる
べく増幅される。

一方、センスアンプＳＡの各単位プリチャージ回路ＵＰ
Ｃは、特に制限されないが、各単位回路の非反転及び反
転入出力ノード間に直並列形態に設けられるＮチャンネ
ル型の３個のプリチャージＭＯＳＦＥＴＱ４２〜Ｑ４４
を含む。これらのプリチャージＭＯ３ＦＥＴのゲートに
は、タイミング発生回路ＴＧからタイミング信号φｐｃ
ｌが共通に供給され、ＭＯＳＦＥＴＱ４２及びＱ４３の
共通結合されたノードには、上記内部電圧ＨＶＤが供給
される。ここで、タイミング信号φｐｃｌは、特に制限
されないが、第３図に示されるように、ａＳハイレベル
とされ、ロウアドレスストローブ信号ＲＡＳＮがロウレ
ベルとされダイナミック型ＲＡＭが選択状態とされると
き、所定のタイミングでロウレベルとされる。

単位プリチャージ回路ＵＰＣのプリチャージＭＯＳＦＥ
ＴＱ４２〜Ｑ４４は、上記タイミング信号φｐｃｌがハ
イレベルとされることで、選択的にオン状態とされる。

その結果、センスアンプＳＡの対応する単位回路の相補
入出力ノードＳＯ〜Ｓｎが、内部電圧ＨＶＤのようなハ
ーフプリチャージレベルとされる。

工９ センスアンプＳＡの各単位回路は、前述のように、さら
にＮチャンネル型の一対のスイッチＭＯＳＦＥＴＱ４０
及びＱ４１を含む。これらのＭＯＳＦＥＴの一方は、セ
ンスアンプＳＡの対応する単位回路の非反転入出力ノー
ド５ＯＰ−５ｎＰ又は反転入出力ノード５ＯＮ−５ｎＮ
にそれぞれ結合され、その他方は、相補共通データ線Ｃ
Ｄ（第１の相補共通データ線）の非反転又は反転信号線
に共通結合される。また、上記スイッチＭＯ３ＦＥＴの
ゲートには、後述するカラムアドレスデコーダＣＡＤか
ら、対応するカラム選択信号ＹＳＯ〜ＹＳｎがそれぞれ
供給される。ここで、カラム選択信号ＹＳＯ〜ＹＳｎは
、通常すべてロウレベルとされ、ダイナミック型ＲＡＭ
が選択状態とされるとき、Ｙアドレス信号ＡＹＯ〜ＡＹ
ｉに従って択一的にハイレベルとされる。

センスアンプＳＡのスイッチＭＯ３ＦＥＴＱ４０及びＱ
４１は、上記カラム選択信号ＹＳＯ〜ＹＳｎが択一的に
ハイレベルとされることで、選択的にオン状態とされる
。その結果、センスアンプＳＡの対応する単位回路の相
補入出力ノードｉ０〜Ｓｎが、言い換えるならばメモリ
アレイＭＡＲＹＬ又はＭＡＲＹＲの指定されたー・組の
相補ピント縁立０〜旦ｎが、さらに相補共通データ縁立
りに選択的に接続される。

Ｉ！Ｊ２図において、カラムアドレスデコーダＣＡＤに
は、特に制限されないが、カラムアドレスバッファＣＡ
Ｂから１＋１ビツトの相補内部アドレス信号ａｙＱ〜ａ
ｙｉが供給され、またタイミング発生回路ＴＧからタイ
ミング信号φｙが供給される。このうち、相補内部アド
レス？ｉ号ａｙＱ〜ａｙｉは、アドレス遷移検出回路Ａ
ＴＤにも供給される。ここで、タイミング信号φｙは、
特に制限されないが、第３図に示されるように、後述す
るアドレス遷移検出回路ＡＴＤの出力信号すなわちタイ
ミング信号φａｔが一時的にハイレベルとされさらにロ
ウレベルに戻された時点で、ハイレベルとされる。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、相補内部アドレス信号ａｙＯ＝ａ）”をデ
コードし、対応する上記カラム選択信号ｙｓｏ〜ＹＳｎ
を択一的にハイレベルとする。

アドレス遷移検出回路ＡＴＤは、カラムアドレスバッフ
ァＣＡＢから供給される相補内部アドレス信号ａｙＱ〜
ａｙｉをモニタし、これらの相補内部アドレス信号が１
ビツトでも変化されたことを検出して、その出力信号す
なわちタイミング信号φａｔを一時的にハイレベルとす
る。このタイミング信号φａｔは、タイミング発生回路
ＴＧに供給される。

カラムアドレスバッファＣＡＢは、特に制限されないが
、アドレス入力端子ＡＯ＝Ａｉを介して時分割的に供給
されるＹアドレス信号ＡＹＯ−ＡＹｉを、タイミング発
生回路ＴＧから供給されるタイミング信号φａｃに従っ
て取り込み、保持する。また、これらのＹアドレス信号
をもとに、上記相補内部アドレス信号ａｙＱ〜ａｙｉを
形成して、カラムアドレスデコーダＣＡＤ及びアドレス
遷移検出回路ＡＴＤに供給する。

センスアンプＳＡの指定された単位回路すなわちメモリ
アレイＭＡＲＹＬ又はＭＡＲＹＲの指定された相補ビッ
ト線が択一的に接続される相補共通データ縁立りは、分
離中継回路ＳＲＣに結合される０分離中継回路ＳＲＣの
相補出力端子は、相補共通データ線ＳＤ（第２の相補共
通データ線）を介して、メインアンプＭＡに結合される
。この実施例において、メインアンプＭＡは、センスア
ンプＳＡつまりメモリアレイＭＡＲＹＬ及びＭＡＲＹＲ
から比較的長い距離をおいて配置される。

また、分離中継回路ＳＲＣは、センスアンプＳＡから分
離中継回路ＳＲＣまでの相補共通データ線Ｃ，Ｄの配線
長が充分に短いものとなるように、センスアンプＳＡつ
まりメモリアレイＭＡＲＹＬ及びＭＡＲＹＲに近接して
配置される。このため、相補共通データ線上りは、比較
的長い距離にわたって配置されることとなり、比較的大
きな値の寄生容量Ｃｌが結合されるものとなる。その結
果、分離中継回路ＳＲＣは、いわゆる容量カット回路と
して機能し、相補共通データ４１１１ＳＤに結合される
比較的大きな寄生容量ＣＡから相補共通データ線ＣＤを
解放する作用を持つ。

分離中継回路ＳＲＣには、タイミング発生回路ＴＧから
タイミング信号φ１）Ｃ２及び反転タイミング信号φｗ
Ｎが供給される。また、メインアンプＭＡには、タイミ
ング信号φｐｃ３．　　φＷ、φｍｓ及びφｍａが供給
される。ここで、タイミング信号φＰＣ２は、第３図に
示されるように、ダイナミ７り型ＲＡＭが選択状態とさ
れるとき、所定のタイミングでハイレベルとされ、タイ
ミング信号φｐｃ３は、逆に所定のタイミングでロウレ
ベルとされる。また、タイミング信号φＷは、ダイナミ
ック型ＲＡＭが書き込みモードで選択状態とされるとき
、所定のタイミングで一時的にハイレベルとされ、反転
タイミング信号φｗＮは、上記タイミング信号φ豐の反
転他号とされる。さらに、タイミング信号φｍｓは、特
に制限されないが、第３図に示されるように、ダイナミ
ック型ＨＡＭが読み出しモードで選択状態とされる当初
においてハイレベルとされ、タイ気ング（ｇ号φｍａは
、タイミング信号φａｔが一時的にハイレベルとされた
後、言い換えるならばメモリアレイＭＡＲＹＬ又はＭＡ
ＲＹＲの指定された相補ビット線が相補共通データ縁立
りに択一的に接続された時点で、−時的にハイレベルと
される。

分離中継回路ＳＲＣは、特に制限されないが、第１図に
示されるように、そのゲートが相補共通データ縁立りの
算反転及び反転信号線にそれぞれ結合される一対のＰチ
ャンネルＭＯＳＦＥＴＱ４及びＣ５を含む。これらのＭ
ＯＳＦＥＴのソースは、分離中継回路ＳＲＣの相補出力
端子すなわち相補共通データ線−≦−りの非反転及び反
転信号線にそれぞれ結合され、そのドレインは、ともに
対応するＮチャンネルＭＯ３ＦＥＴＱ２４及びＣ２５を
介して回路の接地電位ＶＳＳ　＜第２の電源電圧）に結
合される。ＭＯ３ＦＥＴＱ２４及びＣ２５のゲートは、
回路の電源電圧ＶＤＬ　（第１の電源電圧）に結合され
る。これにより、ＭＯＳＦＥＴＱ４及びＱ５は、いわゆ
る容置カットＭＯ３ＦＥ１゛として作用し、ＭＯ３ＦＥ
ＴＱ２４及びＱ２５は、これらの容にカントＭ　ＯＳ　
Ｆ　Ｅ　Ｔ’に対する電流制限Ｍ　ＯＳ　Ｆ　Ｅ　’ｌ
”として作用する。

分離中ＭＩｉｌｉｌ路ＳＲＣは、さらに相補共通データ
縁立りの非反転及び反転信号線と相補共通データ線ＳＤ
の非反転及び反転信号線との間にそれぞれ設けられるＰ
チャンネル型の一対の書き込みＭＯＳＦＥＴＱ６及びＱ
７と、相補共通データ線ＳＶの非反転及び反転信号線と
回路の電＃ｌ電圧との間にそれぞれ設けられるＮチャン
ネル型の一対の中継ＭＯ５ＦＢＴＱ２６及びＱ２７とを
含み、加えて相補共通データ縁立りの非反転及び反転信
号線間に直並列形！Ｉ４に設けられるＰチャンネル型の
３個のプリチャージＭＯ５ＦＩ５ＴＱｌ　６〜Ｑ１８を
含む、このうち、暑き込みＭＯ３ＦＥＴＱ６及びＱ７の
ゲートには、上記反転タイミング信号φＷＮ　（［き込
み制御信号）が共通に供給され、中継ＭＯ５Ｆε”ｌ’
Ｑ２＆及びＱ２７のゲートは、４＠補共通データ線旦り
の非反転及び反転信号線にそれぞれ結合される。また、
プリチャージＭＯ３ＦＥＴＱ１６〜Ｑ１８のゲートには
、上記タイミング信号φｐｃ’ｌが共通に供給され、Ｍ
ＯＳＦＥＴＱ１６及びＱ１７の共通結合されたノードに
は、上記内部電圧ＨＶＤが供給される。

メインアンプＭＡは、特に制限されないが、第１図に示
されるように、相補共通データ線ＳＤの非反転及び反転
信号線と回路の電源電圧ＶＤＬとの間にそれぞれ設けら
れるＮチャンネル型の一対のプリチャージＭＯＳＦＥＴ
Ｑ４７及びＱ４８を含み、またデータ人力バッファＤＩ
Ｂから出力される相補書き込み信号旦Ｉを相補共通デー
タ縁立りに伝達するＮチャンネル型の一対の署き込みＭ
ＯＳＦＥＴＱ４９及びＱ５０を含む。

このうち、プリチャージＭＯ３ＦＥＴＱ４７及びＱ４８
のゲートには、上記タイミング信号φｐＣ３が共通に供
給される。これにより、プリチャージＭＯＳＦＥＴＱ４
７及びＱ４８は、ダイナミック型ＲＡＭが非選択状態と
されタイミング信号φｐｃ３がハイレベルとされること
で、選択的に２　°ｌ オン状態とされる。その結果、相補共通データ線ＳＤの
非反転及び反転信号線が、ともに回路の電ｍ電圧ＶＤＬ
よりＭＯＳＦＥＴＱ４７及びＱ４８のしきい値電圧Ｖ２
Ｏ３分だけ低い電位にプリチャージされる。その結果、
後述する初段メインアンプＦＭＡの感度が高められ、メ
インアンプＭＡの増幅動作が高速化される。

一方、メインアンプＭＡの書き込みＭＯＳＦＥＴＱ４９
及びＱ５０のゲートには、上記タイミング信号φＷが共
通に供給される。これにより、書き込みＭＯＳＦＥＴＱ
４９及びＱ５０は、グイナミ７り型ＲＡＭが書き込みモ
ードで選択状態とされタイミング信号φＷがハイレベル
とされることで、選択的にオン状態とされる。その結果
、データ人力バッファＤＩＢから出力された相補書き込
み信号−仄Ｉが、これらの書き込みＭＯＳＦＥＴを介し
て相補共通データｌ４ｊｓ　Ｄに伝達される。相補共通
データ線−３Ｄに伝達された相補書き込み信号は、前述
のように、反転タイミング信号φｗＮがロウレベルとさ
れるとき、分離中継回路ＳＲＣの書き込みＭＯＳＦＥＴ
Ｑ６及びＱ７を介して相補共通データ線ＣＤに伝達され
、さらにメモリアレイＭＡＲＹＬ又はＭＡＲＹＲの選択
されたメモリセルに書き込まれる。

メインアンプＭＡは、特に制限されないが、さらに直列
接続される一対の電流ミラー型増幅回路すなわち初段メ
インアンプＦＭＡ及び次段メインアンプＳＭＡと、ナン
トゲート回路ＮＡＩ及びＮＡ２を基本構成とする出力ラ
ンチＯＬを含む、このうち、初段メインアンプＦＭＡは
、ダイナミック型ＲＡＭが読み出しモードで選択状態と
される当初において、タイミング信号φｍｓがハイレベ
ルとされることでスタンバイ状態とされ、さらにタイミ
ング信号φｍａがハイレベルとされることで、本格的な
増幅動作を開始する。同様に、次段メインアンプＳＭＡ
は、上記タイミング信号φｍａがハイレベルとされるこ
とで、その増幅動作を開始し、初段メインアンプＦＭＡ
の相補出力信号ＦＭをさらに増幅する。そして、出力ラ
ンチＯＬは、上記タイミング信号φｍａがハイレベルと
されることで、上記次段メインアンプＳＭＡの相補出力
信号ＳＭを取り込み、保持するとともに、メインアンプ
ＭＡの相補出力（ｉ号ＭＯとして、データ出力ハソフプ
ＤＯＢに伝達する。

ダイナミック型ＲＡＭが非選択状態とされるとき、前述
のように、クイーング信号φｐｃ２はロウレー、ルとさ
れ、分離中継回路ＳＲＣのプリチャージＭＯＳＦＥＴＱ
１６〜Ｑ１８かオン状態となる。このため、相補共通デ
ータ線ＣＶの非反転及び反転信号線は、第３図に示され
るように、ともに内部電圧１（ＶＤすなわち回路の電源
電圧ＶＤＬ及び接地電位ｖＳＳのほぼ中間電位にプリチ
ャージされる。このとき、メインアンプＭＡでは、前述
のように、Ｎチャンネル型のプリチャージＭＯ５ＦＥ’
Ｉ’Ｑ４７及びＱ４８がオン状態となり、相補共通デー
タ線ＳＤの非反転及び反転信号線が回路の電源電圧ＶＤ
ＬよりＭＯＳＦＥＴＱ４７及びＱ４Ｂのしきい値電圧Ｖ
ＴＨＮ分だけ低い、言い換えるならば上記内部亀ｆＥＨ
ＶＤより容置カットＭＯＳ　Ｆ　Ｂ　ＴＱ　４及びＱ５
のしきい（ｌｋｉ４圧ＶＴＨＰだけ高い所定の電位にプ
リチャージされる。

ところで、この実施例のダイナミック型ＲＡＭにおいて
、回路の電源電圧ＶＤＬ及び接地電位ｖＳＳ間の電位差
は、前述のように、＋３．３　Ｖとされ、＠３図に示さ
れるように、はぼＮチャンネルＭＯＳＦＥＴのしきい値
電圧ＶＴＨＮとＰナヤンネルＭＯ３ＦＥＴのしきい値電
圧ＶＴＨＰを加えて二倍した値に近似した値とされる。

したがって、相補共通データ縁立りの非反転及び反転信
号線が内部電圧ＨＶＤにプリチャージされ、相補共通デ
ータ線５０の非反転及び反転信号線が回路のｔｉｉＲ電
圧ＶＤＬよりＭＯＳＦＥＴ共通結合され４７及びＱ４８
のしきい値電圧ＶＴＨＮ分だけ低い所定の電位にプリチ
ャージされるとき、分離中−回路ＳＲＣの容量カントＭ
Ｏ３ＦＥＴＱ４及びＱ５は、すぐにオン状態となりうる
状態にバイアスされる。

このため、相補共通データ線ＣＤの非反転又は反転信号
線のレベル低下は、第３図に例示されるように、ただち
に相補共通データ線上りの非反転又は反転信号線に伝達
される。その結果、相補共通データ縁立りのレベル変化
は遅延されることなく相補共通データＭＡｓＤに伝達さ
れ、これによって相補共通データ線における読み出し信
号の伝達速度が鳥速化される。このとき、分離中継回路
ＳＲＣの中継ＭＯＳＦＥＴＱ２６及びＱ２７は、逆バイ
アスされた状態となり、当初、読み出し／＆号の伝達に
は寄与しない。そして、第３図に例示されるように、相
補共通データ線旦りの非反転又は反転信号線のレベルが
相補共通データ縁立りの非反転又は反転信号線のレベル
よりそのしきい値電圧ＶＴＨＮ分以上高くなったときに
初めてオン状態となり、読み出し信号の伝達に寄与する
。

ダイナ（ツク型ＲＡＭが読み出しモードで選択状態とさ
れると、相補共通データ縁立りには、第３図に示される
ように、タ１゛ミング４８号φｙがハイレベルとされた
時点で、相補ピント瞭ＢＯ−Ｂｎにおいて増幅された読
み出し信号が択一的に伝達される。そして、例えば相補
共通データ線−〇〇の非反転信号線ＣＤＰのレベル低下
に従って、まず相補共通データ線−５Ｄの非反転信号線
ＳＤＰのレベルが低下し、非反転信号縁ＣＤＰより容晋
力ｙ　）　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４　（７）しき
い値電圧ＶＴＨＰ分だけ高いレベルでクランプされる。

このとき、例えば相補共通データ縁立りの反転信号線Ｃ
ＤＮのレベルは上昇するが、その最も高いレベルが相補
共通データ線ＳＤの反転信号線ＳＵＮのプリチャージレ
ベルよりも中−ＭＯ３ＦＥＴＱ２７のしきい値電圧ＶＴ
ＨＮ分だけしか高くない。このため、反転信号線ＳＤＮ
は、上記プリチャージレベルのままクランプされた状態
となる。

次に、例えばダイナミック型ＲＡＭがスタティックカラ
ムモードとされ、第３図に例示されるように、反転した
次の読み出し信号が相補共通データ線ＣＤに伝達される
と、まずその反転信号線ＣＤＮのレベルが相補共通デー
タ線ＳＤの反転信号線ＳＤＮよりしきい値電圧■□肘分
だけ低くなった時点で、容量カントＭＯＳＦＥＴＱ５が
オン状態となり、反転信号線ＳＤＮのレベルが低下し始
める。また、例えば相補共通データ線ＣＤの非反転信号
線ＣＤＰのレベルが相補共通データ線ＳＤの非反転信号
線ＳＤＰよりしきい値電圧ＶＴＨＮ分だけ高くなった時
点で、生検ＭＯ８ＦＥ′ｒＱ６がオン状態となり、非反
転信号線ＳＤＰのレベルが上昇し始める。

つまり、この実施例のダイナミック型ＲＡＭでは、容量
カフ　１−Ｍ０３ＦＥＴＱ４及びＱ５が、相補共通デー
タ線旦〇に結合される寄生容量Ｃｌを相補共通データ縁
立りから分離する容量カン１−ＭＯＳＦＥＴとして作用
！ｌ−るとともに、相補共通データ縁立りの非反転又は
反転信号線のレベル低下を相補共通データ線ＳＤの非反
転又は反転信号線に伝達よる中継ＭＯ３ＦＥ’ｒとして
作用する。このとき、ＭＯＳＦＥＴＱ４及びＱ５は、Ｎ
チャンネル型の中ｆｉＭＯ５ＦＩＥＴＱ２６及びＱ２７
とともに一対の非反転増幅回路を構成し、これによって
相補共通データ線ＣＤ及びＳＤのレベルは同相で変化さ
れるものとなる。言うまでもなく、ＭＯＳＦＥＴＱ４及
びＱ５ならびにＱ２６及びＱ２７は、相補共通アーク線
旦〇の非反転及び反転信号線のレベルをＶ　Ｄ　Ｌ−Ｖ
ＴＨＮ又はＶＳＳｔＶｒＨｐのレベルで制限するクラン
プ素子としての作用もあわせ持つ。また、分離中継回路
ＳＲＣには、前述のように、比較的離れた位置に配置さ
れるメインアンプＭＡの書き込みＭ　ＯＳ　Ｆ　Ｅ　Ｔ
Ｑ　４９及びＱ５０を移動させることなく、相補書き込
み信号を伝達する書き込みＭ　ＯＳ　Ｉ”　Ｅ　Ｔ　Ｑ
　６及びＱ７が設けられる。これらのことから、この実
施例の分離中継回路ＳＲＣは、標準的な従来のダイナ（
ツク型ＲＡＭに大きな変更を加えることなく追加設置で
きるとともに、相補共通データ線ＳＤのレベルが制限さ
れることにより、メインアンプＭＡの増幅動作が高速化
されるものとなる。

なお、ダイナミック型ＲＡ　Ｍがスタティックカラムモ
ードを備えない場合、分離中継回路ＳＲＣは、必ずしも
Ｎチャンネル型の中−Ｍ　ＯＳ　Ｆ　Ｅ　′ｒＱ２６及
びＱ２７を必要としない。しかし、ダイナミック型ＲＡ
Ｍがスタティックカラムモードを備える場合、Ｐチャン
ネル型の容量カットＭＯＳＦＥＴＱ４及びＱ５だけでは
相補共通データ縁立りのレベルを強制的に反転すること
ができない。

したがって、中継ＭＯＳＦＥＴＱ２６及びＱ２７は、い
わばスタティックカラムモードを補償するための重要な
役割を果たすことになる。

ダイナミック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、相補共通データ線ＳＤには、後述するように
、データ入力バッファＤＩＢからメインアンプＭＡを介
して所定の相補書き込み信号が供給される。これらの相
補書き込み信号は、反転タイミング信号φｗＮが一時的
にロウレベルとされ、分離中継回路ＳＲＣの書き込みＭ
Ｏ５ＦｇＴＱ６及びＱ７がオン状態とされることで、相
補共通データ線ＣＤに伝達され、さらにメモリアレイＭ
ＡＲＹＬ又はＭＡＲＹＲの選択された１個のメモリセル
に書き込まれる。

第２図において、データ入力バッファＤＩＢの入力端子
は、データ入力端子ｐｉｎに結合され、データ出力バッ
ファＤＯＢの出力端子は、データ出力端子Ｄｏｕｔに結
合される。データ出力）＼ツファＤＯＢには、タイミン
グ発生回路ＴＧからタイミング信号φＯｅが供給される
。

Ｇ データ入力バッファＤＩＢは、特に制限されないが、ダ
イナミック型ＲＡＭが書き込みモードで選択状態とされ
るとき、データ入力端子１）ｉｎを介して供給される書
き込みデータをもとに所定の相補書き込み信号ＤＩを形
成し、メインアンプＭＡに供給する。

データ出力バッファＤＯＢは、特に制限されないが、タ
イミング信号φＯｅがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、データ
出力バッファＤＯＢは、メインアンプＭＡの相補出力信
号４Ｍ、０をもとに所定の出力信号を形成し、データ出
力端子ＤＯｕｔを介して外部に出力する。特に制限され
ないが、上記タイミング信号φＯｅがロウレベルとされ
るとき、データ出力バッファＤＯＢの出力はノ＼イイン
ピーダンス状態とされる。

タイミング発生回路ＴＧは、特に制限されないが、外部
から起動制御信号として供給されるロウアドレスストロ
ーブ信号ＲＡＳＮ、カラムアドレスストローブ信号ＣＡ
ＳＮ及びライトイネーブル信号ＷＥＮと、ロウアドレス
バッファＲＡＢから供給される最上位ビットの相補内部
アドレス信号ａｘｉならびにアドレス遷移検出回路ＡＴ
Ｄから供給されるタイミング信号φａｔをもとに、上記
各種のタイミング信号を形成し、ダイナミック型ＲＡＭ
の各回路に供給する。

以上の本実施例に示されるように、この発明をメモリア
レイの指定される相補ビット線が択一的に接続される相
補共通データ線と電流ミラー型のメインアンプとを備え
たダイナミック型ＲＡＭ等の半導体記憶装置に適用する
ことで、次のような作用効果が得られる。すなわち、 ＋１１メモリアレイから比較的長い距離をおいて配置さ
れるメインアンプの前段に、メモリアレイ側の相補共通
データ線をメインアンプ側の相補共通データ線から分離
し、選択されたメモリセルからメモリアレイ側の相補共
通データ線に出力される読み出し信号をメインアンプ側
の相補共通データ線に伝達する分離中継回路を設けるこ
とで、メインアンプ側の相補共通データ線に結合される
寄生容量からメモリアレイ側の相補共通データ線を解放
できるため、メモリアレイ側の相補共通データ線の信号
量を拡大し、そのレベル変化を高速化できるという効果
が得られる。

（２）上記（１１項において、分離中継回路に設けられ
る容量カントＭＯＳＦＥＴを、そのゲートがメモリアレ
イ側の相補共通データ線の非反転及び反転信号線にそれ
ぞれ結合され、そのソースがメインアンプ側の相補共通
データ線の非反転及び反転信号線にそれぞれ結合され、
そのドレインがともに対応する電流制限ＭＯ３ＦＥＴを
介して回路の接地電位に結合される一対のＰチャンネル
ＭＯＳＦＥＴにより構成するとともに、メモリアレイ側
の相補共通データ線を回路の電源電圧及び接地電位のほ
ぼ中間電位にプリチャージし、メインアンプ側の相補共
通データ線を上記メモリアレイ側の相補共通データ線の
プリチャージレベルより少なくとも容量カントＭＯＳＦ
ＥＴのしきい値電圧分高い電位にプリチャージすること
で、これらの相補共通データ線間において読み出し信号
のチャージシエアを生じさせることなく、容置力、）Ｍ
ＯＳＦＥＴに最適のバイアス電圧を与えることができる
という効果が得られる。

（３）上記（１）項及び（２）項により、相補共通デー
タ線における読み出し信号の伝達速度を高速化できると
いう効果が得られる。

（４）上記１１１項〜（３）項において、分離中継回路
に、そのゲートがメモリアレイ側の相補共通データ線の
非反転又は反転信号線にそれぞれ結合され、そのソース
がメインアンプ側の相補共通データ線の非反転及び反転
信号線にそれぞれ結合され、そのドレインが回路の電源
電圧に結合されるＮチャンネル型の一対の中継ＭＯ３Ｆ
ＥＴを設けることで、スタティックカラムモードにおけ
るメインアンプ側の相補共通データ線のレベル反転を補
償できるという効果が得られる。

（５）上記（１１項〜（４）項において、回路の電源電
圧及び接地電位間の電位差を、上記容量カフ　トＭ　Ｏ
Ｓ　ＦＥＴのしきい値電圧と上記中４７Ｍ０５ＦＥＴの
しきい値電圧とを加えて二倍した値に近似した値とする
ことで、分離中継回路におけるレベル配分を最適化でき
るという効果が得られる。

（６）上記（１１項〜（５）項において、メインアンプ
側の相補共通データ線のハイレベルを、回路の電源電圧
より上記中継ＭＯ３ＦＥＴのしきい値亀圧分だけ低いレ
ベルでクランプし、そのロウレベルを、回路の接地電位
より上記容量カン）ＭＯＳＦＥＴのしきい値電圧分だけ
高いレベルでクランプすることで、メインアンプ側の相
補共通データ線の信号振幅を制限し、メインアンプの増
幅動作を高速化できるという効果が得られる。

（７）上記（１）項〜（６）項において、メモリアレイ
側の相補共通データ線とメインアンプ側の相補共通デー
タ線のレベルを同相で変化させ、また、分離中継回路に
、データ入カバソファからメインアンプを介して供給さ
れる相補書き込み信号をメモリアレイ側の相補共通デー
タ線に伝達する一対の書き込みＭＯＳＦＥＴを設けるこ
とで、標準的な従来のダイナミック型ＲＡＭに大きな変
更を加えることなく、分離中継回路を追加設置すること
ができるという効果が得られる。

（８）上記（１１項〜（７）項により、ダイナミック型
ＲＡＭの読み出し動作を高速化し、そのアクセスタイム
を高速化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、分離中継回路ＳＲＣの書き込みＭＯＳＦＥＴＱ６及
びＱ７ならびにプリチャージＭＯＳＦＥＴＱＩ　６〜Ｑ
ｌ　８は、ＮナヤンネルＭＯ３ＦＥＴに置き換えること
ができる。また、ダイナミック型ＲＡＭは、同様な複数
の相補共通データ線を備えることができるし、読み出し
専用の相補共通データ線と書き込み専用の相補共通デー
タ線を別個に備えるものであってもよい。この場合、分
離中−回路ＳＲＣは、読み出し専用の相補共通データ線
に設け、書き込みＭＯ３ＦＥＴＱ６及びＱ７は削除すれ
ばよい。第２図において、ダイナミック型ＲＡＭは、複
数のメモリマントを備えることができるし、複数ビット
の記憶データを同時に入出力するいわゆる多ピント構成
を採るものであってもよい。さらに、第１図に示される
分離中−回路やメインアンプならびにメモリアレイ及び
センスアンプの具体的な回路構成と、＠２図に示される
ダイナミック型ＲＡＭのブロック構成ならびに第３図に
示される制御信号やアドレス信号及び電源電圧等の組み
合わせ等は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型ＲＡＭを基本
構成とするマルチポートＲＡＭ及び論理機能付メモリ等
にも通用できる。本発明は、少なくとも、相補共通デー
タ線とメインアンプを備える半導体記憶装置ならびにこ
のような半導体記憶装置を搭載するディジタル集積回路
装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、メインアンプの前段に、メモリアレイに
近接して配置され、かつそのゲートがメモリアレイ側の
相補共通データ線に結合されるＰナヤンネル型の一対の
容量カットＭＯ３ＦＥＴ及びＮチャンネル型の一対の中
１１１ＭＯ３Ｆ　Ｅ　Ｔと、所定の書き込み制御信号に
従って選択的にオン状態とされ相補書き込み信号をメモ
リアレイ側の相補共通データ線に伝達する一対の書き込
みＭＯＳＦＥＴを含む分離中継回路を設け、メモリアレ
イ側の相補共通データ線を回路の電源電圧及び接地電位
のほぼ中間電位にプリチャージし、メインアンプ側の相
補共通データ線を上記プリチャージレベルより少なくと
も上記容量カットＭＯ３ＦＥＴのしきい値電圧分高い電
位にプリチャージすることで、読み出し信号のチャージ
シェアを防止しつつ、メモリアレイ側の相補共通データ
線をメインアンプ側の寄生容量及び配線抵抗から解放し
、相補共通データ線における読み出し信号の伝達速度を
高速化できる。その結果、ダイナミック型ＲＡＭの読み
出し動作を高速化し、そのアクセスタイムを高速化でき
る。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の分離中継回路及びその周辺回路の一実施例を示す回路
図、 第２図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図、第３図は、第２図のダイ
ナミック型ＲＡＭの読み出しモードの一例を示すタイミ
ング図、第４図は、従来のダイナミック型ＲＡＭの一例
を示すブロック図である。 ＳＲＣ・・・分離中継回路、ＭＡＲＹＬ、ＭＡＲＹＲ・
・・メモリアレイ、Ｃ！３・・・情報蓄積用キャパシタ
、Ｑａ・・・アドレス選択用ＭＯ３ＦＥＴ、ＳＡ・・・
センスアンプ、ＵＳＡ・・・単位増幅回路、ＵＰＡ・・
・単位プリチャージ回路、ＭＡ・・・メインアンプ、Ｆ
ＭＡ・・・初段メインアンプ、ＳＭＡ・・・次段メイン
アンプ、ＯＬ・・・出力ランチ、Ｑｌ−Ｑ２０・・・Ｐ
チャンネルＭＯ３ＦＥＴ、Ｑ２１〜Ｑ５４・・・Ｎチャ
ンネルＭＯ３ＦＥＴ、Ｎｉ−Ｎ２・・・インバータ回路
、ＮＡＩ〜ＮＡ２・・・ナントゲート回路、ＣＪ・・・
寄生容置。 ＲＡＤＬ、ＲＡＤＲ・・・ロウアドレスデコーダ、ＲＡ
Ｂ・・・ロウアドレスバッファ、ＲＦＣ・・・リフレッ
シュアドレスカウンタ、ＣＡＤ・・・カラムアドレスデ
コーダ、ＣＡＢ・・・カラムアドレスバッファ、ＡＴＤ
・・・アドレス遷移検出回路、ＤＩＢ・・・データ入力
バッファ、ＤＯＢ・・・データ出カバソファ、ＴＧ・・
・タイミング発生回路。

Claims (1)

1. 【特許請求の範囲】 １）複数の相補ビット線を含むメモリアレイと、上記相
   補ビット線を択一的に第１の相補共通データ線に接続す
   るセンスアンプと、そのゲートが上記第１の相補共通デ
   ータ線に結合される一対の容量カットＭＯＳＦＥＴを含
   み上記第１の相補共通データ線を介して出力される読み
   出し信号を第２の相補共通データ線を介してメインアン
   プに伝達する分離中継回路とを具備することを特徴とす
   る半導体記憶装置。 ２）上記分離中継回路は、上記センスアンプに近接して
   配置され、上記メインアンプは、上記分離中継回路から
   比較的長い距離をおいて配置されるものであることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。 ３）上記メインアンプは、電流ミラー型増幅回路を基本
   として構成されるものであって、上記第１の相補共通デ
   ータ線の非反転及び反転信号線は、第１及び第２の電源
   電圧のほぼ中間電位にプリチャージされ、上記第２の相
   補共通データ線の非反転及び反転信号線は、上記第１の
   相補共通データ線のプリチャージレベルより少なくとも
   上記容量カットＭＯＳＦＥＴのしきい値電圧分高い電位
   にプリチャージされるものであることを特徴とする特許
   請求の範囲第１項又は第２項記載の半導体記憶装置。 ４）上記容量カットＭＯＳＦＥＴは、そのソースが上記
   第２の共通データ線の非反転及び反転信号線にそれぞれ
   結合され、そのドレインがともに対応する電流制限ＭＯ
   ＳＦＥＴを介して第２の電源電圧に結合される一対のＰ
   チャンネルＭＯＳＦＥＴによって構成されるものである
   ことを特徴とする特許請求の範囲第１項、第２項又は第
   ３項記載の半導体記憶装置。 ５）上記分離中継回路は、そのゲートが上記第１の共通
   データ線の非反転及び反転信号線にそれぞれ結合され、
   そのソースが上記第２の共通データ線の非反転及び反転
   信号線にそれぞれ結合され、そのドレインがともに第１
   の電源電圧に結合されるＮチャンネル型の一対の中継Ｍ
   ＯＳＦＥＴを含むものであることを特徴とする特許請求
   の範囲第１項、第２項、第３項又は第４項記載の半導体
   記憶装置。 ６）上記分離中継回路は、上記第１の共通データ線の非
   反転及び反転信号線と上記第２の共通データ線の非反転
   及び反転信号線との間にそれぞれ設けられ所定の書き込
   み制御信号に従って選択的にオン状態とされる一対の書
   き込みＭＯＳＦＥＴを含むものであることを特徴とする
   特許請求の範囲第１項、第２項、第３項、第４項又は第
   ５項記載の半導体記憶装置。 ７）上記第１及び第２の電源電圧の電位差は、上記容量
   カットＭＯＳＦＥＴのしきい値電圧と上記中継ＭＯＳＦ
   ＥＴのしきい値電圧を加えて二倍した値に近似した値と
   されるものであることを特徴とする特許請求の範囲第１
   項、第２項、第３項、第４項、第５項又は第６項記載の
   半導体記憶装置。 ８）上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   ることを特徴とする特許請求の範囲第１項、第２項、第
   ３項、第４項、第５項、第６項又は第７項記載の半導体
   記憶装置。