JP2988585B2

JP2988585B2 - 半導体記憶装置

Info

Publication number: JP2988585B2
Application number: JP2157573A
Authority: JP
Inventors: 博身斎藤
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1990-06-18
Filing date: 1990-06-18
Publication date: 1999-12-13
Anticipated expiration: 2014-12-13
Also published as: JPH0449594A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関し、例えば、電流ミ
ラー型のメインアンプと、メモリアレイの指定される相
補ビット線を択一的に上記メインアンプに接続する相補
共通データ線（コモンI/O線）とを備えるダイナミック
型RAM（ランダムアクセスメモリ）等に利用して特に有
効な技術に関するものである。

〔従来の技術〕

CMOS（相補型MOS）からなる電流ミラー型のメインア
ンプと、メモリアレイの指定される相補ビット線を択一
的に上記メインアンプに接続する相補共通データ線とを
備えるダイナミック型RAMがある。

このようなダイナミック型RAMにおいて、メモリアレ
イの選択されたメモリセルから対応する相補ビット線に
出力される読み出し信号は、センスアンプの対応する単
位増幅回路によって増幅された後、相補共通データ線を
介してメインアンプに伝達され、さらに増幅される。

電流ミラー型のメインアンプを備えるダイナミック型
RAMについて、例えば、1989年２月17日付『アイ・エス
・エス・シー・シー（ISSCC:International Solid−St
ate Circuits Conference）ダイジェストオブテク
ニカルペーパーズ（Digest Of Technical Papers）セ
ッション（Session）16』第250頁〜第251頁に記載され
ている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のダイナミック型RAMに
おいて、相補共通データ線は、メモリアレイのすべての
相補ビット線と交差すべく比較的長い距離にわたって配
置され、さらにメモリアレイの外部に配置されるメイン
アンプ等に結合される。このため、相補共通データ線に
は、メモリアレイを構成する相補ビット線の数に比例し
た比較的大きな寄生容量が結合され、さらに、第４図に
示されるように、メインアンプまでの距離に比例した比
較的大きな寄生容量Clが結合される。これらの寄生容量
の値は、ダイナミック型RAMの高集積化及び大容量化が
進むにしたがって大きくなり、ダイナミック型RAMの読
み出し動作の高速化を妨げる一因となっている。

これを対処するため、メモリアレイをいくつかに分割
し、各相補共通データ線に接続される相補ビット線の数
を実質的に削減する方法や、メインアンプを複数段に分
割し、各段のメインアンプの間に例えばCMOSからなるア
ナログスイッチを設ける方法が提案されている。しか
し、前者の場合、メモリアレイの分割数に制限があり、
また、後者の場合、アナログスイッチが閉じた時点で各
段の寄生容量に応じたチャージシェアが生じることか
ら、ダイナミック型RAMの読み出し動作を充分に高速化
するまでには至らない。

この発明の目的は、ダイナミック型RAM等の相補共通
データ線における読み出し信号の伝達速度を高速化しつ
つ、相補共通データ線の実質的な寄生容量を削減するこ
とにある。

この発明の他の目的は、ダイナミック型RAM等の読み
出し動作を高速化し、そのアクセスタイムを高速化する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
メインアンプの前段に、メモリアレイに近接して配置さ
れ、かつそのゲートがメモリアレイ側の相補共通データ
線に結合されそのソースがメインアンプ側の相補共通デ
ータ線に結合されさらにそのドレインが対応する電流制
限MOSFETを介して回路の接地電位に結合されるＰチャン
ネル型の一対の容量カットMOSFETと、そのゲートがメモ
リアレイ側の相補共通データ線に結合されそのソースが
メインアンプ側の相補共通データ線に接合されさらにそ
のドレインが回路の電源電圧に結合されるＮチャンネル
型の一対の中継MOSFETと、所定の書き込み制御信号に従
って選択的にオン状態とされメインアンプからメインア
ンプ側の相補共通データ線を介して供給される書き込み
信号をメモリアレイ側の相補共通データ線に伝達する一
対の書き込みMOSFETとを含む分離中継回路を設けるとと
もに、メモリアレイ側の相補共通データ線を回路の電源
電圧及び接地電位のほぼ中間電位にプリチャージし、メ
インアンプ側の相補共通データ線をメモリアレイ側の相
補共通データ線の上記プリチャージレベルより少なくと
も上記容量カットMOSFETのしきい値電圧分高い電位にプ
リチャージする。

〔作用〕

上記した手段によれば、読み出し信号のチャージシェ
アを防止しつつ、メインアンプ側の相補共通データ線の
寄生容量及び配線抵抗からメモリアレイ側の相補共通デ
ータ線を解放し、相補共通データ線における読み出し信
号の伝達速度を高速化することができる。その結果、ダ
イナミック型RAMの読み出し動作を高速化し、そのアク
セスタイムを高速化することができる。

〔実施例〕

第２図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。また、第１
図には、第２図のダイナミック型RAMの分離中継回路及
びその周辺回路の一実施例の回路図が示され、第３図に
は、その読み出しモードにおけるタイミング図の一例が
示されている。これらの図をもとに、この実施例のダイ
ナミック型RAMの構成と動作の概要ならびにその特徴に
ついて説明する。なお、第１図の各回路素子ならびに第
２図の各ブロックを構成する回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、単
結晶シリコンのような１個の半導体基板上において形成
される。以下の回路図において、そのチャンネル（バッ
クゲート）部に矢印が付されるMOSFET（金属酸化物半導
体型電界効果トランジスタ。この明細書では、MOSFETを
して絶縁ゲート型電界効果トランジスタの総称とする）
はＰチャンネル型であり、矢印の付されないＮチャンネ
ルMOSFETと区別して表示される。

第２図において、ダイナミック型RAMは、特に制限さ
れないが、いわゆるシェアドセンス方式を採り、センス
アンプSAをはさんで配置される一対のメモリアレイMARY
L及びMARYRをその基本構成とする。

メモリアレイMARYL及びMARYRは、特に制限されない
が、第１図に示されるように、垂直方向に平行して配置
されるｍ＋１本のワード線W0〜Wmと、水平方向に平行し
て配置されるｎ＋１組の相補ビット線B0〜Bn（ここで、
例えば非反転ビット線B0Pと反転ビット線B0Nをあわせて
相補ビット線B0のように表す。また、非反転信号及び非
反転信号線にはその信号名の末尾にＰを付し、反転信号
及び反転信号線にはＮを付して表す。以下、相補信号及
び相補信号線について同様）とをそれぞれ含む。これら
のワード線及び相補ビット線の交点には、情報蓄積用キ
ャパシタCs及びアドレス選択用MOSFETQaからなる（ｍ＋
１）×（ｎ＋１）個のダイナミック型メモリセルが格子
状に配置される。

メモリアレイMARYL及びMARYRの同一の列に配置される
ｍ＋１個のメモリセルのアドレス選択用MOSFETQaのドレ
インは、対応する相補ビット線B0〜Bnの非反転又は反転
信号線に所定の規則性をもって交互に結合される。ま
た、同一の行に配置されるｎ＋１個のメモリセルのアド
レス選択用MOSFETQaのゲートは、対応するワード線W0〜
Wmにそれぞれ共通結合される。メモリアレイMARYL及びM
ARYRのすべてのメモリセルの情報蓄積用キャパシタCsの
他方の電極には、特に制限されないが、電源電圧VDLの
二分の一の電位とされるプレート電圧すなわち内部電圧
HVDが共通に供給される。この実施例において、電源電
圧VDLは、特に制限されないが、＋3.3Vのような正の電
源電圧とされる。したがって、上記プレート電圧すなわ
ち内部電圧HVDは、ほぼ＋1.65Vとなる。

メモリアレイMARYL及びMARYRを構成するワード線W0〜
Wmは、対応するロウアドレスデコーダRADL及びRADRにそ
れぞれ結合され、択一的に選択状態とされる。

ロウアドレスデコーダRADL及びRADRには、特に制限さ
れないが、ロウアドレスバッファRABから最上位ビット
を除くｉビットの相補内部アドレス信号ax0〜axi−１が
共通に供給され、タイミング発生回路TGからタイミング
信号φxl及びφxrがそれぞれ供給される。また、ロウア
ドレスバッファRABには、アドレス入力端子A0〜Aiを介
して、ロウアドレス信号すなわちＸアドレス信号AX0〜A
Xiが時分割的に供給され、リフレッシュアドレスカウン
タRFCからリフレッシュアドレス信号ar0〜ariが供給さ
れる。ロウアドレスデコーダRADには、さらにタイミン
グ発生回路TGから、タイミング信号φar及びφrfが供給
される。ここで、タイミング信号φxl及びφxrは、特に
制限されないが、第３図に示されるように、ロウアドレ
スストローブ信号RASNがロウレベルとされてから例えば
Ｘアドレス信号AX0〜AXiの取り込みに要する所定の時間
が経過した時点で、最上位ビットの相補内部アドレス信
号axiに従って選択的にハイレベルとされる。

ロウアドレスデコーダRADLは、特に制限されないが、
上記タイミング信号φxlがハイレベルとされることで、
選択的に動作状態とされる。この動作状態において、ロ
ウアドレスデコーダRADLは、相補内部アドレス信号ax0
〜axi−１をデコードし、メモリアレイMARYLの対応する
ワード線W0〜Wmを択一的にハイレベルの選択状態とす
る。同様に、ロウアドレスデコーダRADRは、タイミング
信号φxrがハイレベルとされることで選択的に動作状態
とされ、相補内部アドレス信号ax0〜axi−１に従ってメ
モリアレイMARYRの対応するワード線W0〜Wmを択一的に
ハイレベルの選択状態とする。

ロウアドレスバッファRABは、特に制限されないが、
ダイナミック型RAMが通常の動作モードとされ上記タイ
ミング信号φrfがロウレベルとされるとき、アドレス入
力端子A0〜Aiを介して時分割的に供給されるＸアドレス
信号AX0〜AXiをタイミング信号φarに従って取り込み、
またダイナミック型RAMがリフレッシュモードとされタ
イミング信号φrfがハイレベルとされるとき、リフレッ
シュアドレスカウンタRFCから供給されるリフレッシュ
アドレス信号ar0〜ariを取り込む。そして、これらのロ
ウアドレス信号をもとに、相補内部アドレス信号ax0〜a
xiを形成する。このうち、最上位ビットの相補内部アド
レス信号axiは、特に制限されないが、タイミング発生
回路TGに供給され、他の相補内部アドレス信号ax0〜axi
−１は、前述のように、ロウアドレスデコーダRADL及び
RADRに共通に供給される。

リフレッシュアドレスカウンタRFCは、特に制限され
ないが、ダイナミック型RAMがリフレッシュモードとさ
れるとき、上記タイミング信号φrcに従って歩進動作を
行い、上記リフレッシュアドレス信号ar0〜ariを形成し
て、ロウアドレスバッファRABに供給する。

一方、メモリアレイMARYを構成する相補ビット線B0〜
Bnは、センスアンプSAの対応する単位回路に結合され
る。

センスアンプSAは、メモリアレイMARYL及びMARYRの相
補ビット線B0〜Bnに対応して設けられるｎ＋１個の単位
回路を含む。これらの単位回路は、特に制限されない
が、第１図に示されるように、単位増幅回路USA及び単
位プリチャージ回路UPCと、Ｎチャンネル型の二対のシ
ェアドMOSFETQ38及びQ39ならびにQ45及びQ46と、Ｎチャ
ンネル型の一対のスイッチMOSFETQ40及びQ41とをそれぞ
れ含む。

このうち、一方のシェアドMOSFETQ45及びQ46のゲート
には、タイミング発生回路TGからタイミング信号φslが
共通に供給され、他方のシェアドMOSFETQ38及びQ39のゲ
ートには、タイミング信号φsrが共通に供給される。シ
ェアドMOSFETQ45及びQ38の共通結合されたノードは、各
単位回路の非反転入出力ノードS0P〜SnPとされ、シェア
ドMOSFETQ46及びQ39の共通結合されたノードは、各単位
回路の反転入出力ノードS0N〜SnNとされる。ここで、タ
イミング信号φsl及びφsrは、特に制限されないが、第
３図に示されるように、ダイナミック型RAMが選択状態
とされるロウアドレスバッファRABにＸアドレス信号AX0
〜AXiが取り込まれる時点で、最上位ビットの相補内部
アドレス信号axiに従って選択的にハイレベルとされ
る。

センスアンプSAのシェアドMOSFETQ45及びQ46ならびに
Q38及びQ39は、対応する上記タイミング信号φsl又はφ
srがハイレベルとされることで、選択的にオン状態とさ
れる。その結果、メモリアレイMARYL又はMARYRの相補ビ
ット線B0〜Bnが、センスアンプSAの対応する単位回路の
相補入出力ノードS0〜Snに選択的に接続される。

次に、センスアンプSAの単位増幅回路USAは、特に制
限されないが、第１図に示されるように、Ｐチャンネル
MOSFETQ2及びＮチャンネルMOSFETQ22ならびにＰチャン
ネルMOSFETQ3及びＮチャンネルMOSFETQ23からなる一対
のCMOSインバータ回路を含む。これらのインバータ回路
は、その入力端子及び出力端子が互いに交差接続される
ことで、それぞれラッチ形態とされる。これらのラッチ
回路には、特に制限されないが、Ｐチャンネル型の駆動
MOSFETQ1ならびにコモンソース線SPを介して、回路の電
源電圧が選択的に供給され、Ｎチャンネル型の駆動MOSF
ETQ21ならびにコモンソース線SNを介して、回路の接地
電位が選択的に供給される。各ラッチ回路の非反転及び
反転入出力ノードは、対応する単位回路の非反転入出力
ノードS0P〜SnP又は反転入出力ノードS0N〜SnNにそれぞ
れ結合される。

駆動MOSFETQ21のゲートには、特に制限されないが、
タイミング発生回路TGからタイミング信号φpaが供給さ
れ、駆動MOSFETQ1のゲートには、タイミング信号φpaの
インバータ回路N1による反転信号が供給される。コモン
ソース線SP及びSNの間には、特に制限されないが、Ｎチ
ャンネル型の３個のプリチャージMOSFETQ36〜Q38が設け
られる。これらのMOSFETのゲートには、上記タイミング
信号φpaのインバータ回路N2による反転信号が共通に供
給され、MOSFETQ37及びQ38の共通結合されたノードに
は、上記内部電圧HVDが供給される。ここで、タイミン
グ信号φpaは、特に制限されないが、第３図に示される
ように、ダイナミック型RAMが選択状態とされ選択され
たメモリセルの微小読み出し信号が対応する相補ビット
線B0〜Bnに出力される時点で、選択的にハイレベルとさ
れる。

ダイナミック型RAMが非選択状態とされタイミング信
号φpaがロウレベルとされるとき、センスアンプSAで
は、プリチャージMOSFETQ36〜Q38がオン状態となり、コ
モンソース線SP及びSNが内部電圧HVDにプリチャージさ
れる。そして、ダイナミック型RAMが選択状態とされタ
イミング信号φpaがハイレベルとされると、まずコモン
ソース線SP及びSNのプリチャージが解かれ、駆動MOSFET
Q1及びQ21を介して、回路の電源電圧VDL及び接地電位VS
Sがすべての単位増幅回路USAに供給される。その結果、
第３図に示されるように、メモリアレイMARYL又はMARYR
の選択されたワード線に結合されるｎ＋１個のメモリセ
ルから対応する相補ビット線B0〜Bnすなわちセンスアン
プSAの各単位回路の相補入出力ノードS0〜Snに出力され
た微小読み出し信号が、回路の電源電圧VDL及び接地電
位VSS間にフルスィングされるべく増幅される。

一方、センスアンプSAの各単位プリチャージ回路UPC
は、特に制限されないが、各単位回路の非反転及び反転
入出力ノード間に直並列形態に設けられるＮチャンネル
型の３個のプリチャージMOSFETQ42〜Q44を含む。これら
のプリチャージMOSFETのゲートは、タイミング発生回路
TGからタイミング信号φpc1が共通に供給され、MOSFETQ
42及びQ43の共通結合されたノードには、上記内部電圧H
VDが供給される。ここで、タイミング信号φpc1は、特
に制限されないが、第３図に示されるように、通常ハイ
レベルとされ、ロウアドレスストローブ信号RASNがロウ
レベルとされるダイナミック型RAMが選択状態とされる
とき、所定のタイミングでロウレベルとされる。

単位プリチャージ回路UPCのプリチャージMOSFETQ42〜
Q44は、上記タイミング信号φpc1がハイレベルとされる
ことで、選択的にオン状態とされる。その結果、センス
アンプSAの対応する単位回路の相補入出力ノードS0〜Sn
が、内部電圧HVDのようなハーフプリチャージレベルと
される。

センスアンプSAの各単位回路は、前述のように、さら
にＮチャンネル型の一対のスイッチMOSFETQ40及びQ41を
含む。これらのMOSFETの一方は、センスアンプSAの対応
する単位回路の非反転入出力ノードS0P〜SnP又は反転入
出力ノードS0N〜SnNにそれぞれ結合され、その他方は、
相補共通データ線CD（第１の相補共通データ線）の非反
転又は反転信号線に共通結合される。また、上記スイッ
チMOSFETのゲートには、後述するカラムアドレスデコー
ダCADから、対応するカラム選択信号YS0〜YSnがそれぞ
れ供給される。ここで、カラム選択信号YS0〜YSnは、通
常すべてロウレベルとされ、ダイナミック型RAMが選択
状態とされるとき、Ｙアドレス信号AY0〜AYiに従って択
一的にハイレベルとされる。

センスアンプSAのスイッチMOSFETQ40及びQ41は、上記
カラム選択信号YS0〜YSnが択一的にハイレベルとされる
ことで、選択的にオン状態とされる。その結果、センス
アンプSAの対応する単位回路の相補入出力ノードS0〜Sn
が、言い換えるならばメモリアレイMARYL又はMARYRの指
定された一組の相補ビット線B0〜Bnが、さらに相補共通
データ線CDに選択的に接続される。

第２図において、カラムアドレスデコーダCADには、
特に制限されないが、カラムアドレスバッファCABから
ｉ＋１ビットの相補内部アドレス信号ay0〜ayiが供給さ
れ、またタイミング発生回路TGからタイミング信号φｙ
が供給される。このうち、相補内部アドレス信号ay0〜a
yiは、アドレス遷移検出回路ATDにも供給される。ここ
で、タイミング信号φｙは、特に制限されないが、第３
図に示されように、後述するアドレス遷移検出回路ATD
の出力信号すなわちタイミング信号φatが一時的にハイ
レベルとされさらにロウレベルに戻された時点で、ハイ
レベルとされる。

カラムアドレスデコーダCADは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダCADは、相補内部アドレス信号ay0〜ayiをデコード
し、対応する上記カラム選択信号YS0〜YSnを択一的にハ
イレベルとする。

アドレス遷移検出回路ATDは、カラムアドレスバッフ
ァCABから供給される相補内部アドレス信号ay0〜ayiを
モニタし、これらの相補内部アドレス信号が１ビットで
も変化されたことを検出して、その出力信号すなわちタ
イミング信号φatを一時的にハイレベルとする。このタ
イミング信号φatは、タイミング発生回路TGに供給され
る。

カラムアドレスバッファCABは、特に制限されない
が、アドレス入力端子A0〜Aiを介して時分割的に供給さ
れるＹアドレス信号AY0〜AYiを、タイミング発生回路TG
から供給されるタイミング信号φacに従って取り込み、
保持する。また、これらのＹアドレス信号をもとに、上
記相補内部アドレス信号ay0〜ayiを形成して、カラムア
ドレスデコーダCAD及びアドレス遷移検出回路ATDに供給
する。

センスアンプSAの指定された単位回路すなわちメモリ
アレイMARYL又はMARYRの指定された相補ビット線が択一
的に接続される相補共通データ線CDは、分離中継回路SR
Cに結合される。分離中継回路SRCの相補出力端子は、相
補共通データ線SD（第２の相補共通データ線）を介し
て、メインアンプMAに結合される。この実施例におい
て、メインアンプMAは、センスアンプSAつまりメモリア
レイMARYL及びMARYRから比較的長い距離をおいて配置さ
れる。また、分離中継回路SRCは、センスアンプSAから
分離中継回路SRCまでの相補共通データ線CDの配線長が
充分に短いものとなるように、センスアンプSAつまりメ
モリアレイMARYL及びMARYRに近接して配置される。この
ため、相補共通データ線SDは、比較的長い距離にわたっ
て配置されることとなり、比較的大きな値の寄生容量Cl
が結合されるものとなる。その結果、分離中継回路SRC
は、いわゆる容量カット回路として機能し、相補共通デ
ータ線SDに結合される比較的大きな寄生容量Clから相補
共通データ線CDを解放する作用を持つ。

分離中継回路SRCには、タイミング発生回路TGからタ
イミング信号φpc2及び反転タイミング信号φwNが供給
される。また、メインアンプMAには、タイミング信号φ
pc3,φw,φms及びφmaが供給される。ここで、タイミン
グ信号φpc2は、第３図に示されるように、ダイナミッ
ク型RAMが選択状態とされるとき、所定のタイミングで
ハイレベルとされ、タイミング信号φpc3は、逆に所定
のタイミングでロウレベルとされる。また、タイミング
信号φｗは、ダイナミック型RAMが書き込みモードで選
択状態とされるとき、所定のタイミングで一時的にハイ
レベルとされ、反転タイミング信号φwNは、上記タイミ
ング信号φｗの反転信号とされる。さらに、タイミング
信号φmsは、特に制限されないが、第３図に示されるよ
うに、ダイナミック型RAMが読み出しモードで選択状態
とされる当初においてハイレベルとされ、タイミング信
号φmaは、タイミング信号φatが一時的にハイレベルと
された後、言い換えるならばメモリアレイMARYL又はMAR
YRの指定された相補ビット線が相補共通データ線CDに択
一的に接続された時点で、一時的にハイレベルとされ
る。

分離中継回路SRCは、特に制限されないが、第１図に
示されるように、そのゲートが相補共通データ線CDの非
反転及び反転信号線にそれぞれ結合される一対のＰチャ
ンネルMOSFETQ4及びQ5を含む。これらのMOSFETのソース
は、分離中継回路SRCの相補出力端子すなわち相補共通
データ線SDの非反転及び反転信号線にそれぞれ結合さ
れ、そのドレインは、ともに対応するＮチャンネルMOSF
ETQ24及びQ25を介して回路の接地電位VSS（第２の電源
電圧）に結合される。MOSFETQ24及びQ25のゲートは、回
路の電源電圧VDL（第１の電源電圧）に結合される。こ
れにより、MOSFETQ4及びQ5は、いわゆる容量カットMOSF
ETとして作用し、MOSFETQ24及びQ25は、これらの容量カ
ットMOSFETに対する電流制限MOSFETとして作用する。

分離中継回路SRCは、さらに相補共通データ線CDの非
反転及び反転信号線と相補共通データ線SDの非反転及び
反転信号線との間にそれぞれ設けられるＰチャンネル型
の一対の書き込みMOSFETQ6及びQ7と、相補共通データ線
SDの非反転及び反転信号線と回路の電源電圧との間にそ
れぞれ設けられるＮチャンネル型の一対の中継MOSFETQ2
6及びQ27とを含み、加えて相補共通データ線CDの非反転
及び反転信号線間に直並列形態に設けられるＰチャンネ
ル型の３個のプリチャージMOSFETQ16〜Q18を含む。この
うち、書き込みMOSFETQ6及びQ7のゲートには、上記反転
タイミング信号φwN（書き込み制御信号）が共通に供給
され、中継MOSFETQ26及びQ27のゲートは、相補共通デー
タ線CDの非反転及び反転信号線にそれぞれ結合される。
また、プリチャージMOSFETQ16〜Q18のゲートには、上記
タイミング信号φpc2が共通に供給され、MOSFETQ16及び
Q17の共通結合されたノードには、上記内部電圧HVDが供
給される。

メインアンプMAは、特に制限されないが、第１図に示
されるように、相補共通データ線SDの非反転及び反転信
号線と回路の電源電圧VDLとの間にそれぞれ設けられる
Ｎチャンネル型の一対のプリチャージMOSFETQ47及びQ48
を含み、またデータ入力バッファDIBから出力される相
補書き込み信号DIを相補共通データ線SDに伝達するＮチ
ャンネル型の一対の書き込みMOSFETQ49及びQ50を含む。

このうち、プリチャージMOSFETQ47及びQ48のゲートに
は、上記タイミング信号φpc3が共通に供給される。こ
れにより、プリチャージMOSFETQ47及びQ48は、ダイナミ
ック型RAMが非選択状態とされタイミング信号φpc3がハ
イレベルとされることで、選択的にオン状態とされる。
その結果、相補共通データ線SDの非反転及び反転信号線
が、ともに回路の電源電圧VDLよりMOSFETQ47及びQ48の
しきい値電圧V_THN分だけ低い電位にプリチャージされ
る。その結果、後述する初段メインアンプFMAの感度が
高められ、メインアンプMAの増幅動作が高速化される。

一方、メインアンプMAの書き込みMOSFETQ49及びQ50の
ゲートには、上記タイミング信号φｗが共通に供給され
る。これにより、書き込みMOSFETQ49及びQ50は、ダイナ
ミック型RAMが書き込みモードで選択状態とされタイミ
ング信号φｗがハイレベルとされることで、選択的にオ
ン状態とされる。その結果、データ入力バッファDIBか
ら出力された相補書き込み信号DIが、これらの書き込み
MOSFETを介して相補共通データ線SDに伝達される。相補
共通データ線SDに伝達された相補書き込み信号は、前述
のように、反転タイミング信号φwNがロウレベルとされ
るとき、分離中継回路SRCの書き込みMOSFETQ6及びQ7を
介して相補共通データ線CDに伝達され、さらにメモリア
レイMARYL又はMARYRの選択されたメモリセルに書き込ま
れる。

メインアンプMAは、特に制限されないが、さらに直列
接続される一対の電流ミラー型増幅回路すなわち初段メ
インアンプFMA及び次段メインアンプSMAと、ナンドゲー
ト回路NA1及びNA2を基本構成とする出力ラッチOLを含
む。このうち、初段メインアンプFMAは、ダイナミック
型RAMが読み出しモードで選択状態とされる当初におい
て、タイミング信号φmsがハイレベルとされることでス
タンバイ状態とされ、さらにタイミング信号φmaがハイ
レベルとされることで、本格的な増幅動作を開始する。
同様に、次段メインアンプSMAは、上記タイミング信号
φmaがハイレベルとされることで、その増幅動作を開始
し、初段メインアンプFMAの相補出力信号FMをさらに増
幅する。そして、出力ラッチOLは、上記タイミング信号
φmaがハイレベルとされることで、上記次段メインアン
プSMAの相補出力信号SMを取り込み、保持するととも
に、メインアンプMAの相補出力信号MOとして、データ出
力バッファDOBに伝達する。

ダイナミック型RAMが非選択状態とされるとき、前述
のように、タイミング信号φpc2はロウレベルとされ、
分離中継回路SRCのプリチャージMOSFETQ16〜Q18がオン
状態となる。このため、相補共通データ線CDの非反転及
び反転信号線は、第３図に示されるように、ともに内部
電圧HVDすなわち回路の電源電圧VDL及び接地電位VSSの
ほぼ中間電位にプリチャージされる。

このとき、メインアンプMAでは、タイミング信号φpc
3がハイレベルの期間には、Ｎチャンネル型のプリチャ
ージMOSFETQ47及びQ48がオン状態となり、相補共通デー
タ線SDの非反転及び反転信号線が回路の電源電圧VDLよ
りMOSFETQ47及びQ48のしきい値電圧V_THN分だけ低い電位
VDL−V_THNにプリチャージされる。

ダイナミック型RAMが選択状態とされるとき、タイミ
ング信号φpc3がロウレベルでかつYS0−YSnがロウレベ
ルの期間に、相補共通データ線SDは、VDL−V_THNより低
い電位すなわち内部電圧HVDより容量カットMOSFETQ4及
びQ5のしきい値電圧V_THP分だけ高い所定の電位HVD＋V
_THPにプリチャージされる。プリチャージMOSFETQ47及び
Q48がオン状態のときの相補共通データ線SDのプリチャ
ージ電位VDL−V_THNとタイミング信号φpc3がロウレベル
かつYS0〜YSnがロウレベル期間でMOSFETQ47及びQ48がオ
フ状態のときの相補共通データ線SDのプリチャージ電位
HVD＋V_THPの差分をVP＝（VDL−V_THN）−（HVD＋V_THP）
とする。このとき、上記ΔVPは正の値とされる。

ところで、この実施例のダイナミック型RAMにおい
て、回路の電源電圧VDL及び接地電位VSS間の電位差は、
特に制限されないが、前述のように＋3.3Vとされ、第３
図に示されるように、ほぼＮチャンネル型MOSFETのしき
い値電圧V_THNとＰチャンネル型MOSFETのしきい値電圧V
_THPを加えて二倍した値より大きい近似した値とされ
る。したがって、相補共通データ線CDの非反転及び反転
信号線が内部電圧HVDにプリチャージされ、相補共通デ
ータ線SDの非反転及び反転信号線がMOSFETQ47とQ48によ
り共通結合され、回路の電源電圧VDLより上記MOSFETQ47
及びQ48のしきい値電圧V_THN分だけ低い所定の電位にプ
リチャージされた後、内部電圧HVDより容量カットMOSFE
TQ4及びQ5のしきい値電圧V_THP分だけ高い所定の電位に
プリチャージされるとき、分離中継回路SRCの容量カッ
トMOSFETQ4及びQ5は、すぐにオン状態となりうる状態に
バイアスされる。

また、相補共通データ線CDの非反転又は反転信号線の
レベル低下をセンスする分離中継回路SRCに用いられる
容量カットMOSFETQ4及びQ5にしきい値電圧バラツキがあ
る場合、これをΔVTとする。ΔVTは、前述のように、プ
リチャージ電位の遷移により打ち消される。例えば、MO
SFETQ4のしきい値電圧V_THPQ4とMOSFETQ5のしきい値電圧
V_THPQ5の差分の絶対値をΔVT＝V_THPQ4−V_THPQ5とする。
そして、プリチャージ電位差分ΔVPはΔVTに等しいかあ
るいは大きくされる。このとき、相補共通データ線SDが
VDL−V_THNにプリチャージされた後、相補共通データ線S
Dの反転信号線SDNのプリチャージ電位はHVD＋V
_THPQ5に、また非反転信号線SDPのプリチャージ電位はHV
D＋V_THPQ4にそれぞれ遷移する。このため、相補共通デ
ータ線CDの非反転又は反転信号線のレベル低下をセンス
する容量カットMOSFETQ4及びQ5のしきい値電圧バラツキ
は補償され、ただちにオン状態となりうる状態にバイア
スされる。その結果、相補共通データ線CDのレベル変化
は遅延されることなく相補共通データ線SDに伝達され、
これによって相補共通データ線における読み出し信号の
伝達速度が高速化される。このとき、分離中継回路SRC
の中継MOSFETQ26及びQ27は、逆バイアスされた状態とな
り、当初、読み出し信号の伝達には寄与しない。そし
て、第３図に例示されるように、相補共通データ線CDの
非反転又は反転信号線のレベルが相補共通データ線SDの
非反転又は反転信号線のレベルよりそのしきい値電圧V
_TH _N分以上高くなったときに初めてオン状態となり、読
み出し信号の伝達に寄与する。

ダイナミック型RAMが読み出しモードで選択状態とさ
れると、相補共通データ線CDには、第３図に示されるよ
うに、タイミング信号φｙがハイレベルとされた時点
で、相補ビット線B0〜Bnにおいて増幅された読み出し信
号が択一的に伝達される。そして、例えば相補共通デー
タ線CDの非反転信号線CDPのレベル低下に従って、まず
相補共通データ線SDの非反転信号線SDPのレベルが低下
し、非反転信号線CDPより容量カットMOSFETQ4のしきい
値電圧V_TH _P分だけ高いレベルでクランプされる。この
とき、例えば相補共通データ線CDの反転信号線CDNのレ
ベルは上昇するが、その最も高いレベルが相補共通デー
タ線SDの反転信号線SDNのプリチャージレベルよりも中
継MOSFETQ27のしきい値電圧V_TH _N分だけしか高くない。
このため、反転信号線SDNは、上記プリチャージレベル
のままクランプされた状態となる。

次に、例えばダイナミック型RAMがスタティックカラ
ムモードとされ、第３図に例示されるように、反転した
次の読み出し信号が相補共通データ線CDに伝達される
と、まずその反転信号線CDNのレベルが相補共通データ
線SDの反転信号線SDNよりしきい値電圧V_TH _P分だけ低く
なった時点で、容量カットMOSFETQ5がオン状態となり、
反転信号線SDNのレベルが低下し始める。また、例えば
相補共通データ線CDの非反転信号線CDPのレベルが相補
共通データ線SDの非反転信号線SDPよりしきい値電圧V_TH
_N分だけ高くなった時点で、中継MOSFETQ6がオン状態と
なり、非反転信号線SDPのレベルが上昇し始める。

つまり、この実施例のダイナミック型RAMでは、容量
カットMOSFETQ4及びQ5が、相補共通データ線SDに結合さ
れる寄生容量Clを相補共通データ線CDから分離する容量
カットMOSFETとして作用するとともに、相補共通データ
線CDの非反転又は反転信号線のレベル低下を相補共通デ
ータ線SDの非反転又は反転信号線に伝達する中継MOSFET
として作用する。このとき、MOSFETQ4及びQ5は、Ｎチャ
ンネル型の中継MOSFETQ26及びQ27とともに一対の非反転
増幅回路を構成し、これによって相補共通データ線CD及
びSDのレベルは同相で変化されるものとなる。言うまで
もなく、MOSFETQ4及びQ5ならびにQ26及びQ27は、相補共
通データ線SDの非反転及び反転信号線のレベルをVDL−V
_TH _N又はVSS＋V_TH _Pのレベルで制限するクランプ素子と
しての作用もあわせ持つ。また、分離中継回路SRCに
は、前述のように、比較的離れた位置に配置されるメイ
ンアンプMAの書き込みMOSFETQ49及びQ50を移動させるこ
となく、相補書き込み信号を伝達する書き込みMOSFETQ6
及びQ7が設けられる。これらのことから、この実施例の
分離中継回路SRCは、標準的な従来のダイナミック型RAM
に大きな変更を加えることなく追加設置できるととも
に、相補共通データ線SDのレベルが制限されることによ
り、メインアンプMAの増幅動作が高速化されるものとな
る。

なお、ダイナミック型RAMがスタティックカラムモー
ドを備えない場合、分離中継回路SRCは、必ずしもＮチ
ャンネル型の中継MOSFETQ26及びQ27を必要としない。し
かし、ダイナミック型RAMがスタティックカラムモード
を備える場合、Ｐチャンネル型の容量カットMOSFETQ4及
びQ5だけでは相補共通データ線SDのレベルを強制的に反
転することができない。したがって、中継MOSFETQ26及
びQ27は、いわばスタティックカラムモードを補償する
ための重要な役割を果たすことになる。

ダイナミック型RAMが書き込みモードで選択状態とさ
れるとき、相補共通データ線SDには、後述するように、
データ入力バッファDIBからメインアンプMAを介して所
定の相補書き込み信号が供給される。これらの相補書き
込み信号は、反転タイミング信号φwNが一時的にロウレ
ベルとされ、分離中継回路SRCの書き込みMOSFETQ6及びQ
7がオン状態とされることで、相補共通データ線CDに伝
達され、さらにメモリアレイMARYL又はMARYRの選択され
た１個のメモリセルに書き込まれる。

第２図において、データ入力バッファDIBの入力端子
は、データ入力端子Dinに結合され、データ出力バッフ
ァDOBの出力端子は、データ出力端子Doutに結合され
る。データ出力バッファDOBには、タイミング発生回路T
Gからタイミング信号φoeが供給される。

データ入力バッファDIBは、特に制限されないが、ダ
イナミック型RAMが書き込みモードで選択状態とされる
とき、データ入力端子Dinを介して供給される書き込み
データをもとに所定の相補書き込み信号DIを形成し、メ
インアンプMAに供給する。

データ出力バッファDOBは、特に制限されないが、タ
イミング信号φoeがハイレベルとされることで、選択的
に動作状態とされる。この動作状態において、データ出
バッファDOBは、メインアンプMAの相補出力信号MOをも
とに所定の出力信号を形成し、データ出力端子Doutを介
して外部に出力する。特に制限されないが、上記タイミ
ング信号φoeがロウレベルとされるとき、データ出力バ
ッファDOBの出力はハイインピーダンス状態とされる。

タイミング発生回路TGは、特に制限されないが、外部
から起動制御信号として供給されるロウアドレスストロ
ーブ信号RASN,カラムアドレスストローブ信号CASN及び
ライトイネーブル信号WENと、ロウアドレスバッファRAB
から供給される最上位ビットの相補内部アドレス信号ax
iならびにアドレス遷移検出回路ATDから供給されるタイ
ミング信号φatをもとに、上記各種のタイミング信号を
形成し、ダイナミック型RAMの各回路に供給する。

以上の本実施例に示されるように、この発明をメモリ
アレイの指定される相補ビット線が択一的に接続される
相補共通データ線と電流ミラー型のメインアンプとを備
えたダイナミック型RAM等の半導体記憶装置に適用する
ことで、次のような作用効果が得られる。すなわち、（１）メモリアレイから比較的長い距離をおいて配置さ
れるメインアンプの前段に、メモリアレイ側の相補共通
データ線をメインアンプ側の相補共通データ線から分離
し、選択されたメモリセルからメモリアレイ側の相補共
通データ線に出力される読み出し信号をメインアンプ側
の相補共通データ線に伝達する分離中継回路を設けるこ
とで、メインアンプ側の相補共通データ線に結合される
寄生容量からメモリアレイ側の相補共通データ線を解放
できるため、メモリアレイ側の相補共通データ線の信号
量を拡大し、そのレベル変化を高速化できるという効果
が得られる。

（２）上記（１）項において、分離中継回路に設けられ
る容量カットMOSFETを、そのゲートがメモリアレイ側の
相補共通データ線の非反転及び反転信号線にそれぞれ結
合され、そのソースがメインアンプ側の相補共通データ
線の非反転及び反転信号線にそれぞれ結合され、そのド
レインがともに対応する電流制限MOSFETを介して回路の
接地電位に結合される一対のＰチャンネルMOSFETにより
構成するとともに、メモリアレイ側の相補共通データ線
を回路の電源電圧及び接地電位のほぼ中間電位にプリチ
ャージし、メインアンプ側の相補共通データ線を上記メ
モリアレイ側の相補共通データ線のプリチャージレベル
より少なくとも容量カットMOSFETのしきい値電圧分高い
電位にプリチャージすることで、これらの相補共通デー
タ線間において読み出し信号のチャージシェアを生じさ
せることなく、容量カットMOSFETに最適のバイアス電圧
を与えることができるという効果が得られる。

（３）上記（１）項及び（２）項により、相補共通デー
タ線における読み出し信号の伝達速度を高速化できると
いう効果が得られる。

（４）上記（１）項〜（３）項において、分離中継回路
に、そのゲートがメモリアレイ側の相補共通データ線の
非反転又は反転信号線にそれぞれ結合され、そのソース
がメインアンプ側の相補共通データ線の非反転及び反転
信号線にそれぞれ結合され、そのドレインが回路の電源
電圧に結合されるＮチャンネル型の一対の中継MOSFETを
設けることで、スタティックカラムモードにおけるメイ
ンアンプ側の相補共通データ線のレベル反転を補償でき
るという効果が得られる。

（５）上記（１）項〜（４）項において、回路の電源電
圧及び接地電位間の電位差を、上記容量カットMOSFETの
しきい値電圧と上記中継MOSFETのしきい値電圧とを加え
て二倍した値に近似した値とすることで、分離中継回路
におけるレベル配分を最適化できるという効果が得られ
る。

（６）上記（１）項〜（５）項において、メインアンプ
側の相補共通データ線のハイレベルを、回路の電源電圧
より上記中継MOSFETのしきい値電圧分だけ低いレベルで
クランプし、そのロウレベルを、回路の接地電位より上
記容量カットMOSFETのしきい値電圧分だけ高いレベルで
クランプすることで、メインアンプ側の相補共通データ
線の信号振幅を制限し、メインアンプの増幅動作を高速
化できるという効果が得られる。

（７）上記（１）項〜（６）項において、メモリアレイ
側の相補共通データ線とメインアンプ側の相補共通デー
タ線のレベルを同相で変化させ、また、分離中継回路
に、データ入力バッファからメインアンプを介して供給
される相補書き込み信号をメモリアレイ側の相補共通デ
ータ線に伝達する一対の書き込みMOSFETを設けること
で、標準的な従来のダイナミック型RAMに大きな変更を
加えることなく、分離中継回路を追加設置することがで
きるという効果が得られる。

（８）上記（１）項〜（７）項により、ダイナミック型
RAMの読み出し動作を高速化し、そのアクセスタイムを
高速化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、分離中継回路SRCの書き込みMOSFETQ6及びQ7なら
びにプリチャージMOSFETQ16〜Q18は、ＮチャンネルMOSF
ETに置き換えることができる。また、ダイナミック型RA
Mは、同様な複数の相補共通データ線を備えることがで
きるし、読み出し専用の相補共通データ線と書き込み専
用の相補共通データ線を別個に備えるものであってもよ
い。この場合、分離中継回路SRCは、読み出し専用の相
補共通データ線に設け、書き込みMOSFETQ6及びQ7は削除
すればよい。第２図において、ダイナミック型RAMは、
複数のメモリマットを備えることができるし、複数ビッ
トの記憶データを同時に入出力するいわゆる多ビット構
成を採るものであってもよい。さらに、第１図に示され
る分離中継回路やメインアンプならびにメモリアレイ及
びセンスアンプの具体的な回路構成と、第２図に示され
るダイナミック型RAMのブロック構成ならびに第３図に
示される制御信号やアドレス信号及び電源電圧等の組み
合わせ等は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型RAMを基本構
成とするマルチポートRAM及び論理機能付メモリ等にも
適用できる。本発明は、少なくとも、相補共通データ線
とメインアンプを備える半導体記憶装置ならびにこのよ
うな半導体記憶装置を搭載するディジタル集積回路装置
に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、メインアンプの前段に、メモリアレイ
に近接して配置され、かつそのゲートがメモリアレイ側
の相補共通データ線に結合されるＰチャンネル型の一対
の容量カットMOSFET及びＮチャンネル型の一対の中継MO
SFETと、所定の書き込み制御信号に従って選択的にオン
状態とされ相補書き込み信号をメモリアレイ側の相補共
通データ線に伝達する一対の書き込みMOSFETを含む分離
中継回路を設け、メモリアレイ側の相補共通データ線を
回路の電源電圧及び接地電位のほぼ中間電位にプリチャ
ージし、メインアンプ側の相補共通データ線を上記プリ
チャージレベルより少なくとも上記容量カットMOSFETの
しきい値電圧分高い電位にプリチャージすることで、読
み出し信号のチャージシェアを防止しつつ、メモリアレ
イ側の相補共通データ線をメインアンプ側の寄生容量及
び配線抵抗から解放し、相補共通データ線における読み
出し信号の伝達速度を高速化できる。その結果、ダイナ
ミック型RAMの読み出し動作を高速化し、そのアクセス
タイムを高速化できる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
分離中継回路及びその周辺回路の一実施例を示す回路
図、第２図は、この発明が適用されたダイナミック型RAMの
一実施例を示すブロック図、第３図は、第２図のダイナミック型RAMの読み出しモー
ドの一例を示すタイミング図、第４図は、従来のダイナミック型RAMの一例を示すブロ
ック図である。 SRC……分離中継回路、MARYL,MARYR……メモリアレイ、
Cs……情報蓄積用キャパシタ、Qa……アドレス選択用MO
SFET、SA……センスアンプ、USA……単位増幅回路、UPA
……単位プリチャージ回路、MA……メインアンプ、FMA
……初段メインアンプ、SMA……次段メインアンプ、OL
……出力ラッチ、Q1〜Q20……ＰチャンネルMOSFET、Q21
〜Q54……ＮチャンネルMOSFET、N1〜N2……インバータ
回路、NA1〜NA2……ナンドゲート回路、Cl……寄生容
量。 RADL,RADR……ロウアドレスデコーダ、RAB……ロウアド
レスバッファ、RFC……リフレッシュアドレスカウン
タ、CAD……カラムアドレスデコーダ、CAB……カラムア
ドレスバッファ、ATD……アドレス遷移検出回路、DIB…
…データ入力バッファ、DOB……データ出力バッファ、T
G……タイミング発生回路。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】複数の相補ビット線を含むメモリアレイ
と、上記相補ビット線の信号を増幅し、その増幅信号をカラ
ム選択信号に従って択一的に第１の相補共通データ線に
伝えるスイッチMOSFETを含むセンスアンプと、そのゲートが上記第１の相補共通データ線に結合される
一対の容量カットMOSFETとを含み上記第１の相補共通デ
ータ線を介して出力される読み出し信号を第２の相補共
通データ線に伝える分離中継回路と、上記第２の共通相補データ線を介して上記分離中継回路
から伝えられる読み出し信号を受けて増幅するメインア
ンプとを具備し、上記第１の相補共通データ線は非反転及び反転信号線か
らなり、第１及び第２の電源電圧のほぼ中間電位にプリ
チャージされ、上記第２の相補共通データ線は非反転及び反転信号線か
らなり、上記第１の共通相補データ線のプリチャージレ
ベルより少なくとも上記容量カットMOSFETのしきい値電
圧分高い電位にプリチャージされ、上記容量カットMOSFETは、そのソースが上記第２の共通
データ線の非反転及び反転信号線にそれぞれ結合され、
そのドレインがともに対応する電流制限MOSFETを介して
上記第２の電源電圧に結合される一対のＰチャンネルMO
SFETによって構成されることを特徴とする半導体記憶装
置。
【請求項２】請求項１において、上記分離中継回路は、半導体基板上において上記センス
アンプに近接して配置され、上記メインアンプは、上記半導体基板上において上記分
離中継回路から比較的長い距離をもって配置されるもの
であることを特徴とする半導体記憶装置。
【請求項３】請求項１又は２において、上記分離中継回路は、そのゲートが上記第１の相補共通
データ線の非反転及び反転信号線にそれぞれ結合され、
そのソースが上記第２の相補共通データ線の非反転及び
反転信号線にそれぞれ結合され、そのドレインがともに
上記第１の電源電圧が供給される電源線に結合されるＮ
チャンネル型の一対の中継MOSFETを含むものであること
を特徴とする半導体記憶装置。
【請求項４】請求項１ないし３のいずれかにおいて、上記分離中継回路は、上記第１の相補共通データ線の非
反転及び反転信号線と上記第２の相補共通データ線の非
反転及び反転信号線との間にそれぞれ設けられ、所定の
書き込み制御信号に従って選択的にオン状態にされる一
対の書き込みMOSFETを含むものであることを特徴とする
半導体記憶装置。
【請求項５】請求項１ないし４のいずれかにおいて、上記第１と第２の電源電圧との電位差は、上記容量カッ
トMOSFETのしきい値電圧と上記中継MOSFETのしきい値電
圧とを加えて二倍した電圧値に近似した電圧値とされる
ものものであることを特徴とする半導体記憶装置。
【請求項６】請求項１ないし５のいずれかにおいて、上記半導体記憶装置は、ダイナミック型RAMであること
を特徴とする半導体記憶装置。