JPH1027473A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1027473A JPH1027473A JP8181935A JP18193596A JPH1027473A JP H1027473 A JPH1027473 A JP H1027473A JP 8181935 A JP8181935 A JP 8181935A JP 18193596 A JP18193596 A JP 18193596A JP H1027473 A JPH1027473 A JP H1027473A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 従来装置はバス線を複数のセンスアンプの入
出力データが共有するため、配線遅延が増大する。バッ
ファアンプでバス線を分離した従来装置では、センスア
ンプの選択信号のタイミングの調整が必要で、また、読
み出し、書き込み共通バスには使用できない。 【解決手段】 セルアレイ１１１〜１１ｍがセンスアン
プ１２１〜１２ｍを介して読み出し、書き込み時に共有
するバス線ＤＢ、ＸＤＢに接続された半導体記憶装置に
おいて、選択されたセンスアンプからバス線に取り出さ
れた読み出しデータの差電位、及び外部よりバス線に入
力された書き込みデータの差電位を増幅するサブアンプ
１６がバス線ＤＢ、ＸＤＢ上に設けられている。サブア
ンプ１６はバス線ＤＢ、ＸＤＢ上の読み出しデータと書
き込みデータのいずれに対しても、バス線を分離するこ
となく、それらの差電位を増幅することができる。
出力データが共有するため、配線遅延が増大する。バッ
ファアンプでバス線を分離した従来装置では、センスア
ンプの選択信号のタイミングの調整が必要で、また、読
み出し、書き込み共通バスには使用できない。 【解決手段】 セルアレイ１１１〜１１ｍがセンスアン
プ１２１〜１２ｍを介して読み出し、書き込み時に共有
するバス線ＤＢ、ＸＤＢに接続された半導体記憶装置に
おいて、選択されたセンスアンプからバス線に取り出さ
れた読み出しデータの差電位、及び外部よりバス線に入
力された書き込みデータの差電位を増幅するサブアンプ
１６がバス線ＤＢ、ＸＤＢ上に設けられている。サブア
ンプ１６はバス線ＤＢ、ＸＤＢ上の読み出しデータと書
き込みデータのいずれに対しても、バス線を分離するこ
となく、それらの差電位を増幅することができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に読み出し書き込み時にリードバス線、ライトバ
ス線、又はリードとライトを共有するバス線を有する半
導体記憶装置に関する。
り、特に読み出し書き込み時にリードバス線、ライトバ
ス線、又はリードとライトを共有するバス線を有する半
導体記憶装置に関する。
【０００２】
【従来の技術】従来より、読み出し書き込み時にリード
バス線、ライトバス線、又はリードとライトを共有する
バス線を有する半導体記憶装置として、図８のような構
成の半導体記憶装置が知られている。この半導体記憶装
置は、メモリセルから入出力回路までの構成を示したも
ので、メモリセルアレイ６１１、６１２、．．．、６１
ｍと、センスアンプ６２１、６２２、．．．、６２ｍ
と、ライトアンプ６３と、データアンプ６４と、入出力
回路６５と、制御回路６６から構成されている。
バス線、ライトバス線、又はリードとライトを共有する
バス線を有する半導体記憶装置として、図８のような構
成の半導体記憶装置が知られている。この半導体記憶装
置は、メモリセルから入出力回路までの構成を示したも
ので、メモリセルアレイ６１１、６１２、．．．、６１
ｍと、センスアンプ６２１、６２２、．．．、６２ｍ
と、ライトアンプ６３と、データアンプ６４と、入出力
回路６５と、制御回路６６から構成されている。
【０００３】制御回路６６は例えば図９の回路図に示す
ように、２入力ＮＡＮＤ回路ＮＡ９１〜９ｍと、それら
の各出力側に設けられたインバータＩＮＶ９１１〜ＩＮ
Ｖ９１ｍとから構成されている。インバータＩＮＶ９１
１〜ＩＮＶ９１ｍの各出力信号Ｙ61〜Ｙ6mは、図８のセ
ンスアンプ６２１〜６２ｍに選択信号として入力され、
注目セルの存在するメモリセルアレイに接続されたセン
スアンプのみ選択されるように制御する。
ように、２入力ＮＡＮＤ回路ＮＡ９１〜９ｍと、それら
の各出力側に設けられたインバータＩＮＶ９１１〜ＩＮ
Ｖ９１ｍとから構成されている。インバータＩＮＶ９１
１〜ＩＮＶ９１ｍの各出力信号Ｙ61〜Ｙ6mは、図８のセ
ンスアンプ６２１〜６２ｍに選択信号として入力され、
注目セルの存在するメモリセルアレイに接続されたセン
スアンプのみ選択されるように制御する。
【０００４】次に、この従来の半導体記憶装置の読み出
し動作について、図１０のタイミングチャートを併せ参
照して説明する。データが読み出される注目セルが例え
ば図８のセルアレイ６１１に存在する場合、読み出し時
には、制御回路６６に入力される列アドレスストローブ
（ＣＡＳ）信号が図１０に示すようにハイレベルとなる
直前にアドレスからデコードされたデータＹＡＤ1のみ
がハイレベルとなり、他のアドレスからデコードされた
データＹＡＤ2〜ＹＡＤmはローレベルであるため、図１
０に示すようにインバータＩＮＶ９１１の出力選択信号
Ｙ61がハイレベル、他のインバータＩＮＶ９１２〜９１
ｍの出力選択信号Ｙ62〜Ｙ6mはローレベルとなり、これ
により図８に示すセンスアンプ６２１のみが選択され
る。
し動作について、図１０のタイミングチャートを併せ参
照して説明する。データが読み出される注目セルが例え
ば図８のセルアレイ６１１に存在する場合、読み出し時
には、制御回路６６に入力される列アドレスストローブ
（ＣＡＳ）信号が図１０に示すようにハイレベルとなる
直前にアドレスからデコードされたデータＹＡＤ1のみ
がハイレベルとなり、他のアドレスからデコードされた
データＹＡＤ2〜ＹＡＤmはローレベルであるため、図１
０に示すようにインバータＩＮＶ９１１の出力選択信号
Ｙ61がハイレベル、他のインバータＩＮＶ９１２〜９１
ｍの出力選択信号Ｙ62〜Ｙ6mはローレベルとなり、これ
により図８に示すセンスアンプ６２１のみが選択され
る。
【０００５】これにより、注目セルのセルアレイ６１１
の読み出しデータＤＴ１、ＤＮ１が、センスアンプ６２
１で増幅されて、バス線ＤＢ、
の読み出しデータＤＴ１、ＤＮ１が、センスアンプ６２
１で増幅されて、バス線ＤＢ、
【０００６】
【外１】 が図１０に示す如く変化し、データアンプ６４を通して
入出力回路６５を介して出力される。
入出力回路６５を介して出力される。
【０００７】次に、書き込み時の動作について、図１１
のタイミングチャートを併せ参照して説明する。書き込
み時には、入力データが入出力回路６５を介してライト
アンプ６３に入力されて増幅され、バス線ＤＢ、ＸＤＢ
に図１１に示す如くに現れる。また、ＣＡＳ信号が図１
１に示すようにハイレベルとなる直前にアドレスからデ
コードされたデータＹＡＤ1のみがハイレベルとなり、
他のアドレスからデコードされたデータＹＡＤ2〜ＹＡ
Ｄmはローレベルであるため、図１１に示すようにイン
バータＩＮＶ９１１の出力選択信号Ｙ61がハイレベル、
他のインバータＩＮＶ９１２〜９１ｍの出力選択信号Ｙ
62〜Ｙ6mはローレベルとなり、これにより図８に示すセ
ンスアンプ６２１のみが選択される。これにより、注目
セルにセンスアンプ６２１により増幅された、図１１に
示すデータＤＴ１、ＤＮ１が図８に示すセルアレイ６１
１に書き込まれる。
のタイミングチャートを併せ参照して説明する。書き込
み時には、入力データが入出力回路６５を介してライト
アンプ６３に入力されて増幅され、バス線ＤＢ、ＸＤＢ
に図１１に示す如くに現れる。また、ＣＡＳ信号が図１
１に示すようにハイレベルとなる直前にアドレスからデ
コードされたデータＹＡＤ1のみがハイレベルとなり、
他のアドレスからデコードされたデータＹＡＤ2〜ＹＡ
Ｄmはローレベルであるため、図１１に示すようにイン
バータＩＮＶ９１１の出力選択信号Ｙ61がハイレベル、
他のインバータＩＮＶ９１２〜９１ｍの出力選択信号Ｙ
62〜Ｙ6mはローレベルとなり、これにより図８に示すセ
ンスアンプ６２１のみが選択される。これにより、注目
セルにセンスアンプ６２１により増幅された、図１１に
示すデータＤＴ１、ＤＮ１が図８に示すセルアレイ６１
１に書き込まれる。
【０００８】図１２は図８に示した従来の半導体記憶装
置の書き込み時のシミュレーション結果を示す。このシ
ミュレーション結果は、ＤＴ１がハイレベル、ＤＮ１が
ローレベルの状態のときに、逆のデータを書き込みＤＴ
１をローレベル、ＤＮ１をハイレベルの状態にする。Ｙ
61をハイレベルにしてＤＴ１、ＤＮ１がクロスするまで
５．４ｎｓ必要とする。
置の書き込み時のシミュレーション結果を示す。このシ
ミュレーション結果は、ＤＴ１がハイレベル、ＤＮ１が
ローレベルの状態のときに、逆のデータを書き込みＤＴ
１をローレベル、ＤＮ１をハイレベルの状態にする。Ｙ
61をハイレベルにしてＤＴ１、ＤＮ１がクロスするまで
５．４ｎｓ必要とする。
【０００９】また、従来、リードバス線に補助的なアン
プを有した半導体記憶装置が知られている（特開平２−
３１６８号公報）。図１３はこの公報記載の半導体記憶
装置の一例のブロック図で、メモリセルから出力回路ま
での構成を示したものである。この半導体記憶装置は、
メモリセルアレイ８１１、８１２、．．．、８１ｍと、
第１のセンスアンプ８２１、８２２、．．．、８２ｍ
と、第２のセンスアンプ８３、出力回路８４と、バッフ
ァアンプ８５から構成されている。第１のセンスアンプ
８２１、８２２、．．．、８２ｍの選択信号Ｙ81、Ｙ82
、．．．、Ｙ8mは、注目セルの存在するメモリセルア
レイに接続された第１のセンスアンプのみ選択するよう
に制御する。
プを有した半導体記憶装置が知られている（特開平２−
３１６８号公報）。図１３はこの公報記載の半導体記憶
装置の一例のブロック図で、メモリセルから出力回路ま
での構成を示したものである。この半導体記憶装置は、
メモリセルアレイ８１１、８１２、．．．、８１ｍと、
第１のセンスアンプ８２１、８２２、．．．、８２ｍ
と、第２のセンスアンプ８３、出力回路８４と、バッフ
ァアンプ８５から構成されている。第１のセンスアンプ
８２１、８２２、．．．、８２ｍの選択信号Ｙ81、Ｙ82
、．．．、Ｙ8mは、注目セルの存在するメモリセルア
レイに接続された第１のセンスアンプのみ選択するよう
に制御する。
【００１０】図１４は図１３中のバッファアンプ８５の
一例の回路図を示す。図１４に示すように、バッファア
ンプ８５は信号線ＲＢ１、ＸＲＢ１のレベル変化をゲー
トに受けて動作するＮＭＯＳトランジスタＱ９１及びＱ
９２と、信号ＢＥがゲート入力されるバッファアンプ８
５を活性化するためのＮＭＯＳトランジスタＱ９３から
構成されている。このバッファアンプ８５を介してバス
線はＲＢ１及びＸＲＢ１とＲＢ２及びＸＲＢ２に分離さ
れる。
一例の回路図を示す。図１４に示すように、バッファア
ンプ８５は信号線ＲＢ１、ＸＲＢ１のレベル変化をゲー
トに受けて動作するＮＭＯＳトランジスタＱ９１及びＱ
９２と、信号ＢＥがゲート入力されるバッファアンプ８
５を活性化するためのＮＭＯＳトランジスタＱ９３から
構成されている。このバッファアンプ８５を介してバス
線はＲＢ１及びＸＲＢ１とＲＢ２及びＸＲＢ２に分離さ
れる。
【００１１】次に、この従来の半導体記憶装置の動作に
ついて説明する。まず、注目セルがセルアレイ８１１に
存在する場合は、第１のセンスアンプ選択信号Ｙ81がハ
イレベルとなり、セルアレイ８１１に対応して設けられ
ている第１のセンスアンプ８２１が選択される。また、
この時バッファアンプ８５の活性化信号ＢＥもハイレベ
ルになり、バッファアンプ８５が活性化される。
ついて説明する。まず、注目セルがセルアレイ８１１に
存在する場合は、第１のセンスアンプ選択信号Ｙ81がハ
イレベルとなり、セルアレイ８１１に対応して設けられ
ている第１のセンスアンプ８２１が選択される。また、
この時バッファアンプ８５の活性化信号ＢＥもハイレベ
ルになり、バッファアンプ８５が活性化される。
【００１２】これにより、注目セルのセルアレイ８１１
のデータが第１のセンスアンプ８２１で増幅された後、
バス線ＲＢ１及びＸＲＢ１に現れ、それらの差電圧がバ
ッファアンプ８５により増幅される。増幅されたバッフ
ァアンプ８５からのデータは、バス線ＲＢ２及びＸＲＢ
２を介して第２のセンスアンプ８３に供給されて更に増
幅され、出力回路８４を介して出力される。
のデータが第１のセンスアンプ８２１で増幅された後、
バス線ＲＢ１及びＸＲＢ１に現れ、それらの差電圧がバ
ッファアンプ８５により増幅される。増幅されたバッフ
ァアンプ８５からのデータは、バス線ＲＢ２及びＸＲＢ
２を介して第２のセンスアンプ８３に供給されて更に増
幅され、出力回路８４を介して出力される。
【００１３】次に、注目セルがセルアレイ８１ｍである
ものとすると、この場合はまず、アドレス信号の変化を
検知して第１のセンスアンプ選択信号Ｙ8mがハイレベル
となり、セルアレイ８１ｍに対応して設けられている第
１のセンスアンプ８２ｍが選択される。また、この時バ
ッファアンプ８５の活性化信号ＢＥはローレベルで、バ
ッファアンプ８５は非活性状態とされる。
ものとすると、この場合はまず、アドレス信号の変化を
検知して第１のセンスアンプ選択信号Ｙ8mがハイレベル
となり、セルアレイ８１ｍに対応して設けられている第
１のセンスアンプ８２ｍが選択される。また、この時バ
ッファアンプ８５の活性化信号ＢＥはローレベルで、バ
ッファアンプ８５は非活性状態とされる。
【００１４】これにより、注目セルであるセルアレイ８
１ｍのデータが第１のセンスアンプ８２ｍにより増幅さ
れ、バス線ＲＢ２及びＸＲＢ２に現れる。次に、その差
電位が第２のセンスアンプ８３により増幅され、出力回
路８４を介して出力される。この半導体記憶装置では、
共用するリードバス線の中間にバッファアンプ８５を設
け、リードバス線を２分割し、セルアレイ８１ｊ〜８１
ｍに注目セルがある場合は、バス線の容量がバッファア
ンプ８５を設けないときよりも小さいので、高速動作が
可能となる。
１ｍのデータが第１のセンスアンプ８２ｍにより増幅さ
れ、バス線ＲＢ２及びＸＲＢ２に現れる。次に、その差
電位が第２のセンスアンプ８３により増幅され、出力回
路８４を介して出力される。この半導体記憶装置では、
共用するリードバス線の中間にバッファアンプ８５を設
け、リードバス線を２分割し、セルアレイ８１ｊ〜８１
ｍに注目セルがある場合は、バス線の容量がバッファア
ンプ８５を設けないときよりも小さいので、高速動作が
可能となる。
【００１５】
【発明が解決しようとする課題】しかるに、図８に示し
た従来の半導体記憶装置は、読み出し、書き込み時に１
つのリードバス線、ライトバス線、又は１つのリードと
ライトを共有するバス線を、ｍ個のセンスアンプ６２１
〜６２ｍの入出力データが共有するため、記憶容量の増
加に伴い、メモリセルの分割数が多くなってくると、配
線ＤＢ、ＸＤＢが長くなる。特に、その半導体記憶装置
がマイクロプロセッサとの間で５００Ｍｂｐｓ等の極め
て高速でデータ転送ができる、ラムバス（Ｒａｍｂｕ
ｓ）社のラムバスチャネルに準拠したダイナミック・ラ
ンダム・アクセス・メモリ（Ｒａｍｂｕｓ ＤＲＡＭ）
である場合、使用パッケージの都合上、データの入出力
をチップの片側で行う必要があり、配線ＤＢ、ＸＤＢの
配線遅延が増大する。
た従来の半導体記憶装置は、読み出し、書き込み時に１
つのリードバス線、ライトバス線、又は１つのリードと
ライトを共有するバス線を、ｍ個のセンスアンプ６２１
〜６２ｍの入出力データが共有するため、記憶容量の増
加に伴い、メモリセルの分割数が多くなってくると、配
線ＤＢ、ＸＤＢが長くなる。特に、その半導体記憶装置
がマイクロプロセッサとの間で５００Ｍｂｐｓ等の極め
て高速でデータ転送ができる、ラムバス（Ｒａｍｂｕ
ｓ）社のラムバスチャネルに準拠したダイナミック・ラ
ンダム・アクセス・メモリ（Ｒａｍｂｕｓ ＤＲＡＭ）
である場合、使用パッケージの都合上、データの入出力
をチップの片側で行う必要があり、配線ＤＢ、ＸＤＢの
配線遅延が増大する。
【００１６】また、設計ルールの微細化に対応するため
と、製造コストを削減するため、配線材料をアルミニウ
ムからタングステンにすることがあり、その場合は配線
抵抗が増大してしまう。それらにより、図８に示した従
来の半導体記憶装置の場合は配線遅延が大きく、センス
アンプ６２１〜６２ｍとライトアンプ６３の間、及びセ
ンスアンプ６２１〜６２ｍとデータアンプ６４の間の信
号の伝達速度が遅いという問題がある。
と、製造コストを削減するため、配線材料をアルミニウ
ムからタングステンにすることがあり、その場合は配線
抵抗が増大してしまう。それらにより、図８に示した従
来の半導体記憶装置の場合は配線遅延が大きく、センス
アンプ６２１〜６２ｍとライトアンプ６３の間、及びセ
ンスアンプ６２１〜６２ｍとデータアンプ６４の間の信
号の伝達速度が遅いという問題がある。
【００１７】一方、図１３に示した従来の半導体記憶装
置は、バッファアンプ８５でバス線を分離しているた
め、動作時の配線容量が小さいが、分離している部分を
境にセンスアンプの選択信号のタイミングを調整する必
要が生じる。また、バッファアンプ８５のため、読み出
し、書き込みどちらか一方向にしか使えず、読み出し、
書き込み共通バスには使用できないという欠点がある。
置は、バッファアンプ８５でバス線を分離しているた
め、動作時の配線容量が小さいが、分離している部分を
境にセンスアンプの選択信号のタイミングを調整する必
要が生じる。また、バッファアンプ８５のため、読み出
し、書き込みどちらか一方向にしか使えず、読み出し、
書き込み共通バスには使用できないという欠点がある。
【００１８】本発明は以上の点に鑑みなされたもので、
複数のセンスアンプを共有する配線容量の大きなバス線
において、より高速な動作が可能な半導体記憶装置を提
供することを目的とする。
複数のセンスアンプを共有する配線容量の大きなバス線
において、より高速な動作が可能な半導体記憶装置を提
供することを目的とする。
【００１９】また、本発明の他の目的は、読み出し、書
き込み共通バスを使用可能な半導体記憶装置を提供する
ことにある。
き込み共通バスを使用可能な半導体記憶装置を提供する
ことにある。
【００２０】
【課題を解決するための手段】本発明は上記の目的を達
成するため、複数のセルアレイがそれぞれ１対１に対応
して設けられたセンスアンプを介して読み出し、書き込
み時に共有する２本のバス線に接続された半導体記憶装
置において、選択されたセンスアンプから２本のバス線
に取り出された読み出しデータの差電位、及び外部より
２本のバス線に入力された書き込みデータの差電位を増
幅する一又は二以上のサブアンプを２本のバス線上に設
けたことを特徴とする。
成するため、複数のセルアレイがそれぞれ１対１に対応
して設けられたセンスアンプを介して読み出し、書き込
み時に共有する２本のバス線に接続された半導体記憶装
置において、選択されたセンスアンプから２本のバス線
に取り出された読み出しデータの差電位、及び外部より
２本のバス線に入力された書き込みデータの差電位を増
幅する一又は二以上のサブアンプを２本のバス線上に設
けたことを特徴とする。
【００２１】この発明では、バス線上の読み出しデータ
と書き込みデータのいずれに対しても、バス線を分離す
ることなく、同じサブアンプによりそれらの差電位を増
幅することができる。
と書き込みデータのいずれに対しても、バス線を分離す
ることなく、同じサブアンプによりそれらの差電位を増
幅することができる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明になる半導体
記憶装置の一実施の形態のブロック図を示す。この実施
の形態は、ｍ個のセルアレイ１１１〜１１ｍと、セルア
レイ１１１〜１１ｍにそれぞれ１対１に対応して設けら
れたｍ個のセンスアンプ１２１〜１２ｍと、書き込みデ
ータを増幅するライトアンプ１３と、読み出しデータを
増幅するデータアンプ１４と、データを入出力する入出
力回路１５と、センスアンプ１２１〜１２ｍとライトア
ンプ１３及びデータアンプ１４の間の共用バス線ＤＢ、
ＸＤＢに設けられた差動型のサブアンプ１６から構成さ
れている。すなわち、この実施の形態は、図８に示した
従来の半導体記憶装置に比し、共用バス線ＤＢ、ＸＤＢ
上に差動型のサブアンプ１６を有している点に特徴があ
る。
て図面を参照して説明する。図１は本発明になる半導体
記憶装置の一実施の形態のブロック図を示す。この実施
の形態は、ｍ個のセルアレイ１１１〜１１ｍと、セルア
レイ１１１〜１１ｍにそれぞれ１対１に対応して設けら
れたｍ個のセンスアンプ１２１〜１２ｍと、書き込みデ
ータを増幅するライトアンプ１３と、読み出しデータを
増幅するデータアンプ１４と、データを入出力する入出
力回路１５と、センスアンプ１２１〜１２ｍとライトア
ンプ１３及びデータアンプ１４の間の共用バス線ＤＢ、
ＸＤＢに設けられた差動型のサブアンプ１６から構成さ
れている。すなわち、この実施の形態は、図８に示した
従来の半導体記憶装置に比し、共用バス線ＤＢ、ＸＤＢ
上に差動型のサブアンプ１６を有している点に特徴があ
る。
【００２３】図２は図１中のサブアンプ１６の一例の回
路図を示す。このサブアンプ１６はバス線ＤＢ、ＸＤＢ
の信号レベルの変化を検知して動作する第１及び第２の
ＮＭＯＳトランジスタＱ２１及びＱ２２と、ドレインが
ＮＭＯＳトランジスタＱ２１及びＱ２２のソースに共通
に接続され、ソースが接地され、ゲートが信号線ＢＣに
接続された第３のＮＭＯＳトランジスタＱ２３から構成
されている。
路図を示す。このサブアンプ１６はバス線ＤＢ、ＸＤＢ
の信号レベルの変化を検知して動作する第１及び第２の
ＮＭＯＳトランジスタＱ２１及びＱ２２と、ドレインが
ＮＭＯＳトランジスタＱ２１及びＱ２２のソースに共通
に接続され、ソースが接地され、ゲートが信号線ＢＣに
接続された第３のＮＭＯＳトランジスタＱ２３から構成
されている。
【００２４】図４は図１中の制御回路１７の一例の回路
図を示す。この制御回路１７は、一方の入力端子にＣＡ
Ｓ信号が入力され、他方の入力端子にアドレスをデコー
ドした信号ＹＡＤ1〜ＹＡＤmが入力される２入力ＮＡＮ
Ｄ回路ＮＡ４１〜４ｍと、それらの各出力側に設けられ
たインバータＩＮＶ４１１〜ＩＮＶ４１ｍと、ＣＡＳ信
号から前記信号線ＢＣ上に出力される制御信号を生成す
る２段縦続接続されたインバータＩＮＶ４２１及びＩＮ
Ｖ４２２から構成されている。インバータＩＮＶ４１１
〜ＩＮＶ４１ｍの各出力信号Ｙ11〜Ｙ1mは、図１のセン
スアンプ１２１〜１２ｍに選択信号として入力され、注
目セルの存在するメモリセルアレイに接続されたセンス
アンプのみ選択されるように制御する。
図を示す。この制御回路１７は、一方の入力端子にＣＡ
Ｓ信号が入力され、他方の入力端子にアドレスをデコー
ドした信号ＹＡＤ1〜ＹＡＤmが入力される２入力ＮＡＮ
Ｄ回路ＮＡ４１〜４ｍと、それらの各出力側に設けられ
たインバータＩＮＶ４１１〜ＩＮＶ４１ｍと、ＣＡＳ信
号から前記信号線ＢＣ上に出力される制御信号を生成す
る２段縦続接続されたインバータＩＮＶ４２１及びＩＮ
Ｖ４２２から構成されている。インバータＩＮＶ４１１
〜ＩＮＶ４１ｍの各出力信号Ｙ11〜Ｙ1mは、図１のセン
スアンプ１２１〜１２ｍに選択信号として入力され、注
目セルの存在するメモリセルアレイに接続されたセンス
アンプのみ選択されるように制御する。
【００２５】次に、図１の実施の形態の動作について説
明する。まず、読み出し時の動作について、図５のタイ
ミングチャートと共に説明する。注目セルがセルアレイ
１１１に存在するものとすると、読み出し時には、制御
回路１７に入力されるＣＡＳ信号が図５に示すようにハ
イレベルとなる直前にアドレスからデコードされたデー
タＹＡＤ1のみがハイレベルとなり、他のアドレスから
デコードされたデータＹＡＤ2〜ＹＡＤmはローレベルで
あるため、図５に示すようにインバータＩＮＶ４１１の
出力選択信号Ｙ11がハイレベル、他のインバータＩＮＶ
４１２〜４１ｍの出力選択信号Ｙ12〜Ｙ1mはローレベル
となり、これにより図１に示すセンスアンプ１２１のみ
が選択される。
明する。まず、読み出し時の動作について、図５のタイ
ミングチャートと共に説明する。注目セルがセルアレイ
１１１に存在するものとすると、読み出し時には、制御
回路１７に入力されるＣＡＳ信号が図５に示すようにハ
イレベルとなる直前にアドレスからデコードされたデー
タＹＡＤ1のみがハイレベルとなり、他のアドレスから
デコードされたデータＹＡＤ2〜ＹＡＤmはローレベルで
あるため、図５に示すようにインバータＩＮＶ４１１の
出力選択信号Ｙ11がハイレベル、他のインバータＩＮＶ
４１２〜４１ｍの出力選択信号Ｙ12〜Ｙ1mはローレベル
となり、これにより図１に示すセンスアンプ１２１のみ
が選択される。
【００２６】これにより、注目セルのセルアレイ１１１
の読み出しデータＤＴ１、ＤＮ１が、センスアンプ１２
１で増幅されて、バス線ＤＢ、ＸＤＢが図５に示す如く
変化する。ここで、信号線ＢＣには図５に示すように、
選択信号Ｙ１１に同期してハイレベルになる活性化信号
によりサブアンプ１６が動作状態となるため、センスア
ンプ１２１から出力されたバス線ＤＢ及びＸＤＢ上のデ
ータは、サブアンプ１６により差動増幅され、更にバス
線ＤＢ、ＸＤＢを介してデータアンプ１４により増幅さ
れた後、入出力回路１５を介して出力される。
の読み出しデータＤＴ１、ＤＮ１が、センスアンプ１２
１で増幅されて、バス線ＤＢ、ＸＤＢが図５に示す如く
変化する。ここで、信号線ＢＣには図５に示すように、
選択信号Ｙ１１に同期してハイレベルになる活性化信号
によりサブアンプ１６が動作状態となるため、センスア
ンプ１２１から出力されたバス線ＤＢ及びＸＤＢ上のデ
ータは、サブアンプ１６により差動増幅され、更にバス
線ＤＢ、ＸＤＢを介してデータアンプ１４により増幅さ
れた後、入出力回路１５を介して出力される。
【００２７】次に、書き込み時の動作について、図６の
タイミングチャートを併せ参照して説明する。書き込み
時には、入力データが図１の入出力回路１５を介してラ
イトアンプ１３に入力されて増幅され、バス線ＤＢ、Ｘ
ＤＢに伝達される。この時、サブアンプ１６は図６に示
すように、ＣＡＳ信号に同期して信号線ＢＣ上の活性化
信号がハイレベルになるため、動作状態とされ、上記の
バス線ＤＢ、ＸＤＢ上の入力データを増幅する。
タイミングチャートを併せ参照して説明する。書き込み
時には、入力データが図１の入出力回路１５を介してラ
イトアンプ１３に入力されて増幅され、バス線ＤＢ、Ｘ
ＤＢに伝達される。この時、サブアンプ１６は図６に示
すように、ＣＡＳ信号に同期して信号線ＢＣ上の活性化
信号がハイレベルになるため、動作状態とされ、上記の
バス線ＤＢ、ＸＤＢ上の入力データを増幅する。
【００２８】また、ＣＡＳ信号が図６に示すようにハイ
レベルとなる直前にアドレスからデコードされたデータ
ＹＡＤ１のみがハイレベルとなり、他のアドレスからデ
コードされたデータＹＡＤ２〜ＹＡＤｍはローレベルで
あるため、図５に示すようにインバータＩＮＶ４１１の
出力選択信号Ｙ１１がハイレベル、他のインバータＩＮ
Ｖ４１２〜４１ｍの出力選択信号Ｙ１２〜Ｙ１ｍはロー
レベルとなり、これにより図１に示すセンスアンプ１２
１のみが選択される。
レベルとなる直前にアドレスからデコードされたデータ
ＹＡＤ１のみがハイレベルとなり、他のアドレスからデ
コードされたデータＹＡＤ２〜ＹＡＤｍはローレベルで
あるため、図５に示すようにインバータＩＮＶ４１１の
出力選択信号Ｙ１１がハイレベル、他のインバータＩＮ
Ｖ４１２〜４１ｍの出力選択信号Ｙ１２〜Ｙ１ｍはロー
レベルとなり、これにより図１に示すセンスアンプ１２
１のみが選択される。
【００２９】これにより、サブアンプ１６により増幅さ
れ、更にセンスアンプ１２１により増幅された、図５に
示すデータＤＴ１、ＤＮ１が図１に示す注目セルのセル
アレイ１１１に書き込まれる。この実施の形態では、サ
ブアンプ１６が図２に示す構成であるため、バス線Ｄ
Ｂ、ＸＤＢのプリチャージレベルが電源電圧ＶCCの場合
に有効である。
れ、更にセンスアンプ１２１により増幅された、図５に
示すデータＤＴ１、ＤＮ１が図１に示す注目セルのセル
アレイ１１１に書き込まれる。この実施の形態では、サ
ブアンプ１６が図２に示す構成であるため、バス線Ｄ
Ｂ、ＸＤＢのプリチャージレベルが電源電圧ＶCCの場合
に有効である。
【００３０】この実施の形態の、書き込み時のシミュレ
ーション結果を図７に示す。このシミュレーション結果
は、図１２のシミュレーション動作と同様に、ＤＴ１が
ハイレベル、ＤＮ１がローレベルの状態にあるセルアレ
イに、逆のデータを書き込み、ＤＴ１をローレベル、Ｄ
Ｎ１をハイレベルの状態にしたときのシミュレーション
結果である。ただし、このシミュレーションの場合、サ
ブアンプ１６があるため、図１のデータアンプ１４から
データが出力し始めてから図２のＮＭＯＳトランジタＱ
２３が導通するようなタイミングで、信号線ＢＣをロー
レベルからハイレベルにしている。
ーション結果を図７に示す。このシミュレーション結果
は、図１２のシミュレーション動作と同様に、ＤＴ１が
ハイレベル、ＤＮ１がローレベルの状態にあるセルアレ
イに、逆のデータを書き込み、ＤＴ１をローレベル、Ｄ
Ｎ１をハイレベルの状態にしたときのシミュレーション
結果である。ただし、このシミュレーションの場合、サ
ブアンプ１６があるため、図１のデータアンプ１４から
データが出力し始めてから図２のＮＭＯＳトランジタＱ
２３が導通するようなタイミングで、信号線ＢＣをロー
レベルからハイレベルにしている。
【００３１】このシミュレーション結果から分かるよう
に、この実施の形態では選択信号Ｙ11をハイレベルにし
てＤＴ１、ＤＮ１がクロスするまで４．３ｎｓかかって
いる。従って、ライトアンプ１３から注目のセンスアン
プにバス線ＤＢ、ＸＤＢ上のデータが、この実施の形態
の方が図８に示した従来の半導体記憶装置よりも１．１
（＝５．４−４．３）ｎｓだけ書き込み動作が高速化さ
れている。なお、図７中、ＤＢ−ｎｅａｒ及びＸＤＢ−
ｎｅａｒは、データアンプ１４からＤＢ、ＸＤＢに出力
される信号を示し、ＤＢ−ｆａｒ及びＸＤＢ−ｆａｒ
は、ＤＢ、ＸＤＢからセンスアンプ１２１に入力される
信号を示す。
に、この実施の形態では選択信号Ｙ11をハイレベルにし
てＤＴ１、ＤＮ１がクロスするまで４．３ｎｓかかって
いる。従って、ライトアンプ１３から注目のセンスアン
プにバス線ＤＢ、ＸＤＢ上のデータが、この実施の形態
の方が図８に示した従来の半導体記憶装置よりも１．１
（＝５．４−４．３）ｎｓだけ書き込み動作が高速化さ
れている。なお、図７中、ＤＢ−ｎｅａｒ及びＸＤＢ−
ｎｅａｒは、データアンプ１４からＤＢ、ＸＤＢに出力
される信号を示し、ＤＢ−ｆａｒ及びＸＤＢ−ｆａｒ
は、ＤＢ、ＸＤＢからセンスアンプ１２１に入力される
信号を示す。
【００３２】次に、サブアンプ１６の他の例について説
明する。図３は図１中のサブアンプ１６の他の例の回路
図を示す。このサブアンプ１６は、信号線ＢＣがゲート
に接続されたＮＭＯＳトランジスタＱ３３と、信号線Ｂ
Ｃに接続されたインバータＩＮＶ３１と、インバータＩ
ＮＶ３１の出力がゲートに印加されるＰＭＯＳトランジ
スタＱ３６と、バス線ＤＢ、ＸＤＢのデータレベルの変
化を受けて動作するＮＭＯＳトランジスタＱ３１及びＱ
３２、ＰＭＯＳトランジスタＱ３４及びＱ３５から構成
されている。また、トランジスタＱ３１とＱ３５はゲー
ト同士、ドレイン同士が接続されており、トランジスタ
Ｑ３２とＱ３４もゲート同士、ドレイン同士が接続され
ている。更に、トランジスタＱ３６のソースは高電位側
電源端子に接続され、ドレインはＱ３４及びＱ３５のソ
ースに共通接続され、トランジスタＱ３３のソースは低
電位側電源端子に接続され、ドレインはＱ３１及びＱ３
２のソースに共通接続されている。
明する。図３は図１中のサブアンプ１６の他の例の回路
図を示す。このサブアンプ１６は、信号線ＢＣがゲート
に接続されたＮＭＯＳトランジスタＱ３３と、信号線Ｂ
Ｃに接続されたインバータＩＮＶ３１と、インバータＩ
ＮＶ３１の出力がゲートに印加されるＰＭＯＳトランジ
スタＱ３６と、バス線ＤＢ、ＸＤＢのデータレベルの変
化を受けて動作するＮＭＯＳトランジスタＱ３１及びＱ
３２、ＰＭＯＳトランジスタＱ３４及びＱ３５から構成
されている。また、トランジスタＱ３１とＱ３５はゲー
ト同士、ドレイン同士が接続されており、トランジスタ
Ｑ３２とＱ３４もゲート同士、ドレイン同士が接続され
ている。更に、トランジスタＱ３６のソースは高電位側
電源端子に接続され、ドレインはＱ３４及びＱ３５のソ
ースに共通接続され、トランジスタＱ３３のソースは低
電位側電源端子に接続され、ドレインはＱ３１及びＱ３
２のソースに共通接続されている。
【００３３】このサブアンプ１６が図２の構成と異なる
点は、トランジスタＱ３１及びＱ３２からなるＮＭＯＳ
差動アンプの他に、トランジスタＱ３４及びＱ３５から
なるＰＭＯＳ差動アンプを設けたことであり、バス線Ｄ
Ｂ、ＸＤＢのプリチャージレベルがＶCC／２の場合に有
効である。動作は、図２と同様である。
点は、トランジスタＱ３１及びＱ３２からなるＮＭＯＳ
差動アンプの他に、トランジスタＱ３４及びＱ３５から
なるＰＭＯＳ差動アンプを設けたことであり、バス線Ｄ
Ｂ、ＸＤＢのプリチャージレベルがＶCC／２の場合に有
効である。動作は、図２と同様である。
【００３４】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えばサブアンプは複数のセンスア
ンプを共有するバス線に複数設けるようにしてもよい。
れるものではなく、例えばサブアンプは複数のセンスア
ンプを共有するバス線に複数設けるようにしてもよい。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
バス線上の読み出しデータと書き込みデータのいずれに
対しても、バス線を分離することなく、同じサブアンプ
によりそれらの差電位を増幅することができるため、配
線抵抗、配線容量の大きなバス線においてより高速な動
作を実現できる。また、バッファアンプをバス線の中間
に設けた場合は、読み出し、書き込みどちらか一方向に
しか使えないが、本発明によれば、サブアンプを用いて
いるので、読み出し、書き込み双方向の共通バスに使用
でき、また、バス線を分離していないのでセンスアンプ
の選択信号のタイミング調整を不要にできる。
バス線上の読み出しデータと書き込みデータのいずれに
対しても、バス線を分離することなく、同じサブアンプ
によりそれらの差電位を増幅することができるため、配
線抵抗、配線容量の大きなバス線においてより高速な動
作を実現できる。また、バッファアンプをバス線の中間
に設けた場合は、読み出し、書き込みどちらか一方向に
しか使えないが、本発明によれば、サブアンプを用いて
いるので、読み出し、書き込み双方向の共通バスに使用
でき、また、バス線を分離していないのでセンスアンプ
の選択信号のタイミング調整を不要にできる。
【図１】本発明の一実施の形態のブロック図である。
【図２】図１中のサブアンプの一例の回路図である。
【図３】図１中のサブアンプの他の例の回路図である。
【図４】図１中の制御回路の一例の回路図である。
【図５】図１の読み出し時の動作説明用タイミングチャ
ートである。
ートである。
【図６】図１の書き込み時の動作説明用タイミングチャ
ートである。
ートである。
【図７】図１の書き込み時のシミュレーション結果を示
す図である。
す図である。
【図８】従来の一例のブロック図である。
【図９】図８中の制御回路の一例の回路図である。
【図１０】図８の読み出し時の動作説明用タイミングチ
ャートである。
ャートである。
【図１１】図８の書き込み時の動作説明用タイミングチ
ャートである。
ャートである。
【図１２】図８の書き込み時のシミュレーション結果を
示す図である。
示す図である。
【図１３】従来の他の例のブロック図である。
【図１４】図１３中のバッファアンプの一例の回路図で
ある。
ある。
１１１〜１１ｍ セルアレイ １２１〜１２ｍ センスアンプ １３ ライトアンプ １４ データアンプ １５ 入出力回路 １６ サブアンプ １７ 制御回路 Ｙ11〜Ｙ1m センスアンプ選択信号 ＢＣ サブアンプ活性化信号線 Ｑ２１、Ｑ２２、Ｑ２３、Ｑ３１、Ｑ３２、Ｑ３３ Ｎ
ＭＯＳトランジスタ Ｑ３３４、Ｑ３５、Ｑ３６ ＰＭＯＳトランジスタ ＤＢ、ＸＤＢ バス線 ＩＮＶ３１、ＩＮＶ４１１〜ＩＮＶ４１ｍ、ＩＮＶ４２
１、ＩＮＶ４２２ インバータ ＮＡ４１〜ＮＡ４ｍ ２入力ＮＡＮＤ回路
ＭＯＳトランジスタ Ｑ３３４、Ｑ３５、Ｑ３６ ＰＭＯＳトランジスタ ＤＢ、ＸＤＢ バス線 ＩＮＶ３１、ＩＮＶ４１１〜ＩＮＶ４１ｍ、ＩＮＶ４２
１、ＩＮＶ４２２ インバータ ＮＡ４１〜ＮＡ４ｍ ２入力ＮＡＮＤ回路
Claims (3)
- 【請求項１】 複数のセルアレイがそれぞれ１対１に対
応して設けられたセンスアンプを介して読み出し、書き
込み時に共有する２本のバス線に接続された半導体記憶
装置において、 選択された前記センスアンプから前記２本のバス線に取
り出された読み出しデータの差電位、及び外部より前記
２本のバス線に入力された書き込みデータの差電位を増
幅する一又は二以上のサブアンプを前記２本のバス線上
に設けたことを特徴とする半導体記憶装置。 - 【請求項２】 前記サブアンプは、前記２本のバス線の
一方にゲートが接続され、他方のバス線にドレインが接
続された第１のトランジスタと、前記２本のバス線の他
方にゲートが接続され、一方のバス線にドレインが接続
された該第１のトランジスタと同一導電型の第２のトラ
ンジスタと、該第１及び第２のトランジスタのソースに
ドレインが共通接続され、ゲートに活性化信号が入力さ
れて制御される、該第１及び第２のトランジスタと同一
導電型の第３のトランジスタとからなることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記サブアンプは、前記２本のバス線の
一方にゲートが接続され、他方のバス線にドレインが接
続された第１のトランジスタと、前記２本のバス線の他
方にゲートが接続され、一方のバス線にドレインが接続
された該第１のトランジスタと同一導電型の第２のトラ
ンジスタと、前記第１及び第２のトランジスタのソース
にドレインが共通接続され、ソースが低電位側電源端子
に接続され、ゲートに活性化信号が入力されて制御され
る、前記第１及び第２のトランジスタと同一導電型の第
３のトランジスタと、前記活性化信号を反転するインバ
ータと、前記第１のトランジスタとゲート同士及びドレ
イン同士が接続された、該第１のトランジスタと異なる
導電型の第４のトランジスタと、前記第２のトランジス
タとゲート同士及びドレイン同士が接続された、該第４
のトランジスタと同一導電型の第５のトランジスタと、
前記第４及び第５のトランジスタのソースにソースが共
通接続され、ドレインが高電位側電源端子に接続され、
ゲートに前記インバータの出力信号が入力されて制御さ
れる、該第４及び第５のトランジスタと同一導電型の第
６のトランジスタとからなることを特徴とする請求項１
記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181935A JP2927243B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体記憶装置 |
| TW086109067A TW331636B (en) | 1996-07-11 | 1997-06-27 | Semiconductor memory device |
| US08/891,196 US5946253A (en) | 1996-07-11 | 1997-07-10 | Semiconductor memory device |
| KR1019970031955A KR100266528B1 (ko) | 1996-07-11 | 1997-07-10 | 반도체메모리디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181935A JP2927243B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027473A true JPH1027473A (ja) | 1998-01-27 |
| JP2927243B2 JP2927243B2 (ja) | 1999-07-28 |
Family
ID=16109475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8181935A Expired - Lifetime JP2927243B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5946253A (ja) |
| JP (1) | JP2927243B2 (ja) |
| KR (1) | KR100266528B1 (ja) |
| TW (1) | TW331636B (ja) |
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| JP2008545226A (ja) * | 2005-07-01 | 2008-12-11 | ピイ・エイ・セミ・インコーポレーテッド | 論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 |
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| US6356485B1 (en) | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
| JP2001216346A (ja) * | 2000-02-04 | 2001-08-10 | Mitsubishi Electric Corp | 論理シミュレーション方法および論理シミュレーション装置 |
| JP4632107B2 (ja) * | 2000-06-29 | 2011-02-16 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100378683B1 (ko) * | 2000-12-20 | 2003-04-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| US6891753B2 (en) * | 2002-09-24 | 2005-05-10 | Sandisk Corporation | Highly compact non-volatile memory and method therefor with internal serial buses |
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| US8842473B2 (en) | 2012-03-15 | 2014-09-23 | Sandisk Technologies Inc. | Techniques for accessing column selecting shift register with skipped entries in non-volatile memories |
| US9171591B2 (en) * | 2013-05-29 | 2015-10-27 | Oracle International Corporation | Circuits and methods for efficient execution of a read or a write operation |
| US9473163B1 (en) * | 2015-07-29 | 2016-10-18 | Mediatek Inc. | Preamplifier circuit and SAR ADC using the same |
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| JPH08138377A (ja) * | 1994-11-08 | 1996-05-31 | Hitachi Ltd | 半導体記憶装置 |
-
1996
- 1996-07-11 JP JP8181935A patent/JP2927243B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-27 TW TW086109067A patent/TW331636B/zh not_active IP Right Cessation
- 1997-07-10 KR KR1019970031955A patent/KR100266528B1/ko not_active IP Right Cessation
- 1997-07-10 US US08/891,196 patent/US5946253A/en not_active Expired - Lifetime
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