KR980011487A - 반도체 메모리 디바이스 - Google Patents

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KR980011487A
KR980011487A KR1019970031955A KR19970031955A KR980011487A KR 980011487 A KR980011487 A KR 980011487A KR 1019970031955 A KR1019970031955 A KR 1019970031955A KR 19970031955 A KR19970031955 A KR 19970031955A KR 980011487 A KR980011487 A KR 980011487A
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게이스께 후지와라
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가네꼬 히사시
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Abstract

셀 어레이는 읽기 및 쓰기 동작시 센스 증폭기를 통하여 공유 버스 라인에 접속되어 있는 반도체 메모리 디바이스에서, 서브 증폭기는 두개의 버스 라인 사이에 제공되어, 선택된 센스 증폭기로 부터 버스 라인상에서 추출된 읽기 데이타의 전위차를 증폭하고 외부로 부터 버스 라인으로 입력된 쓰기 데이타의 전위차를 증폭한다. 서브-증폭기는 버스 라인을 분리함이 없이 버스 라인상에 읽기 데이타 및 쓰기 데이타 모두의 전위차를 증폭시킬 수 있어, 배선에 기인한 지연량이 감소될 수 있다.

Description

반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 발명은 반도체 메모리 디바이스에 관한 것으로, 더 상세히는 읽기 및 쓰기 동작시 읽기 버스 및 쓰기 버스 라인을 가지거나 읽기 및 쓰기 동작을 공유하는 버스 라인을 가지는 반도체 메모리 디바이스에 관한 것이다.
도 1에 도시된 구성의 반도체 메모리 디바이스는 읽기 및 쓰기 동작시 읽기 버스 라인 및 쓰기 버스 라인을 가지거나 읽기 및 쓰기 동작을 공유하는 버스 라인을 가지는 반도체 메모리 디바이스로 알려져 왔다. 도 1은 메모리 셀로 부터 I/O 회로까지 컴포턴트가 예시되어 있는 반도체 메모리 디바이스의 구성을 도시한다. 도 1의 반도체 메모리 디바이스는 메모리 셀 에레이(611, 612,....., 및 61m), 센스 증폭기(621, 622,....., 62m), 쓰기 증폭기(63), 데이타 증폭기(64), I/O 회로(65) 및 제어 회로(66)를 포함한다.
도 2의 회로도에서 도시된 바와 같이, 예를 들어, 제어 회로(66)는 두-입력 NAND 회로(NA1-NA9m) 및 각각이 NAND 회로(NA91-NA9m)의 출력 각각에 제공되는 반전기(INV911-INV91m)로 구성되어 있다. 반전기(INV911-INV91m)로 부터의 출력인 센스 증폭부 신호(Y91-Y6m)는 각각이 선택 신호로서 센스 증폭기(621-62m)에 입력된다. 제어 회로(66)는 각각의 센스 증폭 선택 신호(INV1-Y6m)를 사용함으로써 센스 증폭기만이 데이타 읽기 또는 쓰기 동작을 실행하는 셀(목적 셀)을 구비하는 메모리 셀 어레이에 접속되도록 제어한다.
다음으로, 이러한 종래 반도체 메모리 디바이스의 읽기 동작은 도 3의 타이밍도를 참조하여 기술될 것이다.
예를 들어, 목적 셀이 도 1의 셀 에레이(611)에 존재하는 경우에서, 읽기 동작시 제어 회로(66)에 입력된 컬럼 어드레스 스트로브(CAS) 신호가 도 3에 도시된 바와 같이 하이(high) 레벨이 되도록 바로 전의 어드레스 신호로 부터 디코드된 데이타(YAD1)만이 하이 레벨이 된다. 다른 어드레스 신호로 부터 디코드된 데이타(YAD2-YADm)는 로우(low) 레벨로 남는다. 이러한 이유로, 반전기(INV911)로 부터 출력된 센스 증폭기 선택 신호(Y61)는 하이 레벨로 되고 다른 반전기(INV912-INV91m)로 부터 출력된 센스 증폭 선택 신호(Y62-Y6m)는 저레벨로 되어, 도 1에 도시된 센스 증폭기(621)만이 동작한다.
그리하여, 목적 셀을 가지는 셀 어레이(611)의 읽기 데이타(DT1 및 DN1)는 센스 증폭기(621)에 의해서 증폭되어, 도 3에서 도시된 바와 같이 버스 라인(DB 및 XDB)상의 레벨이 변경된다. 그런 다음, 데이타(DT1 및 DN1)은 데이타 증폭기(64)로 입력된다. 이후, 이들은 I/O회로(65)를 경유하여 출력된다.
다음으로, 데이타 쓰기시 동작이 도 4의 타이밍도를 참조하여 기술될 것이다.
예를들어, 데이타 쓰기시, 목적 셀이 도 1의 셀 어레이(611)에 존재하는 경우, 입력 데이타가 I/O 회로(65)를 경유하여 쓰기 증폭기(63)로 입력되어 증폭된 후에, 입력 데이타는 도 4에 도시된 바와 같이 버스 라인(DB 및 XDB)상에 나타난다. 더욱이, CAS 신호가 도 4에 도시된 바와 같이 하이 레벨로 되기 바로 전에, 어드레스 신호로 부터 디코드된 데이타(YAD1)만이 하이 레벨로 되고, 다른 어드레스 신호로 부터 디코드된 데이타 (YAD2-YADm)는 저레벨로 유지된다. 그러므로, 도 4에서 도시된 바와 같이, 반전기(INV911)로 부터 출력된 센스 증폭 선택 신호(Y61)는 하이 레벨로 되고 센스 증폭기 선택 신호(Y62-Y6m)는 로우 레벨로 되므로, 단지 도 1에서 도시된 센스 증폭기(621)만이 동작한다. 그리하여, 도 1에 도시된 센스 증폭기(621)에 의해 증폭된 데이타(DT1 및 DN1)가 셀 어레이(611)에 있는 목적 셀에 기입된다.
도 5는 종래의 반도체 디바이스에서 데이타 쓰기 동작시 시뮬레이션 결과를 도시한다. 시뮬레이션 결과는 데이타(DT1) 및 데이타(DN1)가 로우 레벨일때 데이타가 센스 증폭기(621)로 부터 출력되어 데이타(DT1)은 로우 레벨이 되고 데이타(DN1)은 하이 레벨로 되는 경우를 도시하고 있다. 도 5로 부터, 센스 증폭기 선택 신호(Y61)가 하이 레벨이 되는 시점으로 부터 데이타(DT1)와 데이타(DN1)가 서로 교차할때까지는 5.4ns 시간이 요구되는 것을 알 수 있다.
그러나, 도 1에 도시된 종래의 반도체 메모리 디바이스에서, 읽기 및 쓰기 동작시, m개의 센스 증폭기(621-62m)의 I/O 데이타는 읽기 버스 라인과 쓰기 버스 라인을 공유하거나 또는 읽기 및 쓰기를 하나로 공유하는 버스 라인을 공유한다. 메모리 셀의 분할 수가 저장 용량의 증가에 기인해서, 버스 라인(DB 및 XDB)의 배선 길이가 증가하여 배선에 기인한 데이타 지연량이 커진다. 특히, 반도체 메모리 디바이스가 램버스 코포레이션(Rambus Corporation)에 의해 제조된 것으로 500Mbps의 고속으로 마이크로프로세서간에 데이타를 전송할수 있는 램버스 채널(Rambus DRAM)에 따른 다이내믹 랜덤 액세스 메모리일때, 데이타의 입력 및 출력은 패키지때문에 칩의 한 사이드상에 있어야만 한다. 그러므로, 버스 라인(DB 및 XDB)상의 딜레이 양은 증가한다.
더욱이, 미세화되는 디자인 관례에 대처하고 제조 비용을 줄이기 위해, 텅스텐이 알루미늄 대신에 배선 재질로서 때때로 사용된다. 이 경우에, 배선 저항은 증가한다. 이러한 환경에서, 도 1에 도시된 종래의 반도체 메모리 디바이스에서는, 배선에 기인한 딜레이의 양이 더욱 증가하므로, 센스 증폭기(621-62m)와 쓰기 증폭기(63) 및 센스 증폭기(621-62m)와 데이타 증폭기(64) 사이의 신호의 전송 속도는 감소된다.
이러한 문제를 해결하기 위한 것으로, 읽기 버스 라인 상의 보조 센스 증폭기를 가지는 반도체 메모리 디바이스가 일본국 특허 출원 공개 번호 2-3168에 상술되어 있다. 도 6은 이 공보에서 설명된 반도체 메모리 디바이스의 예의 블럭도로, 메모리 셀로 부터 출력 회로까지의 컴포턴트를 포함하는 구성을 도시하고 있다. 이 반도체 메모리 디바이스는 메모리 셀 어레이(811, 812,...., 81m), 제1 센스 증폭기(821, 822,...., 82m), 제2 센스 증폭기(83), 출력 회로(84), 및 버퍼 증폭기(85)를 포함한다. 이 반도체 메모리 디바이스는 목적 셀이 존재하는 메모리 셀 어레이에 접속된 제1 센스 증폭기만이 동작하도록 센스 증폭 선택 신호(Y81, Y82,......, 및 Y8m)를 사용하여 제어 동작이 실행된다.
도 7은 도 6의 버퍼 증폭기(85)의 예를 도시하는 회로도이다. 도 7에 도시된바와 같이, 버퍼 증폭기(85)는 게이트상의 신호 라인(RB1 및 XRB1)의 레벨 변화의 수신시에 동작하는 NMOS 트랜지스터(Q91 및 Q92)와 게이트상의 인에이블 신호(BE)를 수신하는 버퍼 증폭기(85)를 동작 상태로 되게하는 NMOS 트랜지스터(Q93)를 포함한다. 버스 라인은 버퍼 증폭기(85)를 경유하여 (RB1) 및 (XRB1), (RB2) 및 (XRB2)로 분할된다.
다음으로, 종래의 반도체 메모리 디바이스의 동작이 기술될 것이다. 우선, 목적 셀이 셀 어레이(811)에 존재할때, 제1 센스 증폭기 선택 신호(Y81)가 하이 레벨로 되어, 셀 어레이(811)에 대응하게 정렬된 제1 센스 증폭기(821)가 동작한다. 이때, 버퍼 증폭기(85)의 인레이블 신호(BE) 또한 버퍼 증폭기(85)가 동작 상태로 되도록 하이 레벨이 된다.
그리하여, 목적 셀을 가지는 셀 어레이(811)의 데이타가 제1 센스 증폭기(821)에 의해 증폭된 후에, 데이타는 버스 라인(RBI 및 XRBI)상에 전위차로서 나타나고, 상기 전위차는 버퍼 증폭기(85)에 의해 증폭된다. 버퍼 증폭기(85)로 부터증폭된 데이타는 버스 라인(RB2 및 XRB2)을 경유하여 제2 센스 증폭기(83)로 제공된 다음 더 증폭된다. 그런 다음, 데이타는 출력 회로(84)를 통하여 출력된다.
다음으로, 목적 셀이 셀 어레이(81m)에 존재할때, 제1 센스 증폭기 선택 신호(Y8m)는 어드레스 신호에서의 변화를 검출함으로써 하이 레벨로 되어, 셀 어레이(81m)에 대응하게 정렬된 제1 신호 센스 증폭기(82m)가 동작한다. 이때, 버퍼 증폭기(85)에 대한 인에이블 신호(BE)는 로우 레벨이므로, 버퍼 증폭기(85)는 디스에이블 상태로 된다.
목적 셀을 가지는 셀 어레이(81m)의 데이타는 제1 센스 증폭기(82m)에 의해 증폭되고, 증폭된 데이타는 전위차로서 버스 라인(RB2 및 XRB2)상에 출력된다. 다음, 전위차는 제2 센스 증폭기(83)에 의해 증폭되고, 증폭된 전위차는 출력 회로(84)를 통하여 출력된다. 이 반도체 메모리 디바이스에서, 버퍼 증폭기(85)는 공유 읽기 버스 라인상에 간헐적인 위치로 정렬되고, 읽기 버스 라인은 두 부분으로 분할된다. 목적 셀이 셀 어레이(81j-81m)에 존재할때, 버스 라인의 용량은 상기 버스 증폭기(85)가 제공되지 않는 경우와 비교하여 작게 만들수 있다. 그러므로, 신호의 전송 속도가 높아질 것이다.
도 6에 도시된 종래의 메모리 반도체 디바이스에 있어서, 버스 라인은 버퍼 증폭기(85)에 의해서 분리되기 때문에, 동작시 배선 용량은 작아질 수 있다. 그러나, 센스 증폭기 선택 신호(Y81-Y8m)의 타이밍은 버스 라인이 분리되는 위치에 대해서 조정되어야만 한다. 더욱이, 버퍼 증폭기(85)가 제공되기 때문에, 버스 라인은 읽기 및 쓰기 동작 모두에 사용될 수 없으므로, 상기 버스 라인은 공유 버스 라인용으로 사용될 수 없다.
본 발명은 상기 문제를 해결하기 위하여 고안된 것으로, 본 발명의 목적은 복수의 센스-증폭기에 접속된 버스 라인으로 읽기 및 쓰기를 하기 위해 공통 버스를 이용하는 한편, 배선에 기인한 지연량을 줄임으로써 빠른 동작이 가능한 반도체 메모리를 제공하는데 있다.
제1도는 종래 반도체 메모리 디바이스를 도시하는 블록도.
제2도는 도 1의 제어 회로(66)를 도시하는 회로도.
제3도는 도 1에 도시된 읽기시 동작을 설명하기 위한 타이밍도.
제4도는 도 1에 도시된 쓰기시 동작을 설명하기 위한 타이밍도.
제5도는 도 1에 도시된 쓰기시 시뮬레이션 결과를 도시하는 도.
제6도는 다른 종래의 반도체 메모리 디바이스를 도시하는 블록도.
제7도는 도 6에서 버퍼 증폭기(85)를 도시하는 회로도.
제8도는 본 발명의 제1 실시예를 도시하는 블록도.
제9도는 도 8의 서브-증폭기(16)에 대한 회로의 예를 도시하는 회로도.
제10도는 도 8의 서브-증폭기(16)에 다른 예를 도시하는 회로도.
제11도는 도 8의 제어 회로(17)의 회로도.
제12도는 도 8에 도시된 읽기시 동작을 설명하는 타이밍도.
제13도는 도 8에 도시된 쓰기시 동작을 설명하는 타이밍도.
제14도는 도 8에 도시된 쓰기시 시뮬레이션 결과를 도시하는 도.
* 도명의 주요부분에 대한 부호의 설명
111-11m : 셀 어레이 121-12m : 센스 증폭기
13 : 쓰기 증 폭기 14 : 데이타 증폭기
15 : I/O 회로 16 : 서브-증폭기
17 : 제어 회로 Q21,Q22,Q23,Q24 : NMOS 트랜지스터
Q34,Q35 : PMOS 트랜지스터 INV31,INV41m,INV42m : 반전기
상기 목적을 달성하기 위하여, 본 발명은 복수의 메모리 셀 어레이; 각각이 상기 메모리 셀 어레이들중 하나에 대응하게 정렬되어 상기 셀 어레이들의 대응하는 어레이로 부터의 입력 및 그곳으로의 출력을 증폭시키기 위한 복수의 센스 증폭기; 상기 센스 증폭기들에 접속되어 상기 셀 어레이로 부터 판독된 데이타와 상기 셀 어레이들에 기입된 데이타를 전위차로서 전송하는 두개의 버스 라인; 및 상기 두개의 버스 라인 사이에 접속되어 상기 센스 증폭기들중 선택된것으로 부터 상기 두개의 버스 라인상에 출력된 읽기 데이타의 전위차와 외부로 부터 상기 두개의 버스 라인으로 입력된 상기 기입된 데이타의 전위차를 증폭시키는 적어도 하나의 서브-증폭기를 포함하는 반도체 메모리를 제공한다.
본 발명에 따르면, 서브-증폭기는 버스 라인을 분리함이 없이 읽기 및 쓰기용으로 공통으로 사용되는 두개의 버스 라인의 전위의 차를 증폭시키기 위해 두개의 버스 라인 사이에 제공된다. 이는 공통의 버스 라인이 읽기 및 쓰기용으로 이용되는 동안 버스 라인상의 읽기 데이타 및 쓰기 데이타 모두 증폭되게 해줌으로써, 배선때문에 야기된 지연량이 감소된다.
본 발명을 따르면, 서브-증폭기는 게이트가 버스 라인중 하나에 접속되고 드레인은 다른 버스 라인과 접속되는 제1 트랜지스터; 제1 트랜지스터와 동일한 도전형이고, 드레인은 버스 라인중 하나에 접속되고, 게이트는 다른 버스 라인에 접속되는 제2 트랜지스터; 제1 및 제2 트랜지스터와 동일한 도전형이고, 드레인은 제1 및 제2 트랜지스터의 소스와 공통으로 접속되고, 게이트를 통하여 인에이블 신호를 수신함으로써 제어되는 제3 트랜지스터를 포함한다.
본 발명에 따르면, 제3 트랜지스터는 서브-증폭기가 동작 상태로 되도록 인에이블 신호를 활성화시킴으로써 턴온되고, 두개의 버스 라인 사이의 전위차는 제1 및 제2 트랜지스터로 구성되는 차동 증폭기에 의해서 증폭된다. 그러므로, 본 발명은 버스 라인의 선-충전 레벨이 전원 전압일때 유용하게 된다.
본 발명에 따르면, 서브-증폭기는 게이트가 두개의 버스 라인중 하나에 접속되고, 드레인은 다른 버스 라인에 접속되는 제1 트랜지스터; 제1 트랜지스터와 동일한 도전형이고, 드레인이 버스 라인중 하나에 접속되고 게이트는 다른 버스 라인에 접속되는 제2 트랜지스터; 제1 및 제2 트랜지스터와 동일한 도전형이고, 드레인은 제1 및 제2 트랜지스터의 소스와 공통으로 접속되고, 소스는 저 전위측상의 전원-공급 터미널과 접속되고, 게이트를 통하여 인에이블 신호를 수신함으로써 제어되는 제3 트랜지스터; 인에이블 신호를 반전시키기 위한 반전기; 제1 트렌지스터와 다른 도전형이고 게이트 및 드레인이 각각 제1 트랜지스터의 게이트와 드레인에 접속된 제4 트랜지스터; 제4 트랜지스터와 동일한 도전형이고, 게이트 및 드레인이 제2 트랜지스터의 게이트와 드레인에 각각 접속된 제5 트랜지스터; 및 제4 및 제5 트랜지스터와 동일한 도전형이고, 소스는 제4 및 제5 트랜지스터의 소스와 공통으로 접속되고, 드레인은 최고 전위측상의 전원 터미널에 접속되고, 게이트를 통한 반전기의 출력 신호를 수신함으로써 제어되는 제6 트랜지스터를 포함한다.
본 발명에 따르면, 제3 및 제6 트랜지스터는 서브-증폭기가 인에이블된 상태로 되도록 인에이블신호를 활성화시킴으로써 턴은 되고, 두개의 버스 라인사이의 차동 전위는 제1 및 제2 트랜지스터로 구성된 차동 증폭기 및 제4 및 제5 트랜지스터로 구성된 차동 증폭기에 의해 증폭된다. 그러므로, 본 발명은 버스 라인의 선-충전 레벨이 전원 전압의 반(half)일때 유용하다.
상술한 바와 같이, 본 발명에 따르면, 복수의 센스 증폭기가 버스 라인에 접속되고 버스 라인의 배선은 좀더 길어지기 때문에 배선 저항 및 배선 용량이 증가할때 조차 배선에 기인한 지연량이 감소될 수 있고, 버스 라인은 읽기 및 쓰기용으로 공통으로 사용됨으로써 좀더 빠른 동작을 가능하게 한다.
본 발명의 상기 및 다른 목적들, 특성, 및 장점은 본 발명의 예를 설명하기 위해 첨부된 도면을 참조한 다음의 설명으로 부터 분명해질 것이다.
다음으로, 본 발명의 실시예를 도면을 참조하여 기술하기로 한다.
도 8은 본 발명의 반도체 메모리 디바이스의 실시예를 도시하는 블록도이다. 이 실시예는 m개의 셀 어레이(111-11m); 각 셀 어레이(111-11m)에 1대 1 대응으로 제공되는 m개의 센스 증폭기(121-12m); 쓰기 데이타를 증폭시키기 위한 쓰기 증폭기(13); 읽기 데이타를 증폭시키기 위한 데이타 증폭기(14); 데이타를 입력 및 출력시키기 위한 I/O 회로(15); 및 센스 증폭기(121-12m), 쓰기 증폭기(13) 및 데이타 증폭기(14)에 대한 공통 버스 라인(DB 및 XDB) 사이에 제공되는 차동형의 서브-증폭기(16)를 포함한다. 즉 도 1에 도시된 종래의 반도체 메모리 디바이스와 비교해볼때, 본 발명은 공통된 버스 라인(DB 및 XDB) 사이에 차동형의 서브-증폭기(16)가 제공되어 있는 것을 특징으로 한다.
도 9는 도 8에 도시된 서브-증폭기에 예를 도시하는 회로도이다. 이 서브-증폭기(16)는 버스 라인(DB 및 XDB)의 신호 레벨의 변경을 검출할때 동작하는 제1 및 제2 NMOS 트랜지스터(Q21 및 Q22); 및 소스는 접지되고 및 게이트는 서브-증폭기 인에이블 신호 라인(BC)과 접속되는 NMOS 트랜지스터(Q21 및 Q22)의 소스와 공통으로 접속되는 드레인을 갖고 있는 제3 트랜지스터(Q23)로 구성되어 있다.
도 11은 도 8의 제어 회로(17)의 예를 도시하는 회로도이다. 제어 회로(17)는 하나의 입력 터미널을 통하여 CAS신호를 수신하고, 다른 터미널을 통하여 어드레스 신호로 부터 디코드된 데이타(YAD1-YADm)를 수신하기 위한 두개의 입력 NAND 회로(NA41-NA4m); NAND 회로(NA41-NA4m)의 각 출력에 제공되는 반전기(INV411-INV4m); 및 서브-증폭기 인에이블 신호 라인(BC)상의 출력인 CAS신호로 부터 제어 신호를 발생하기 위하여 수직 접속으로 접속된 반전기(INV421 및INV422)로 구성되어 있다. 반전기(INV411-INV41m)의 출력 신호(Y11-Y1m) 각각은 도 8의 센스 증폭기(121-12m)로의 선택 신호로서 입력되고, 목적 셀이 존재하는 메모리 셀 어레이에 접속된 센스 증폭기만을 구동시키도록 제어 동작을 실행한다.
이제, 도 8의 실시예의 동작이 기술될 것이다. 먼저, 읽기시 동작이 도 12의 타이밍도를 참조하여 기술될 것이다. 읽기시, 목적 셀이 셀 어레이(111)에 존재한다고 가정한면, CAS신호가 제어 회로(17)로 공급되기 바로 전에 어드레스 신호로 부터 디코드된 데이타(YAD1)만이 도 12에 도시된 바와 같이 하이 레벨에 도달하는 한편 다른 어드레스 신호로 부터 디코드된 데이타(YAD1-YADm)는 로우 레벨 상태이다.
결과적으로, 도 12에 도시된 바와 같이, 반전기(INV411)의 센스 증폭기 선택 신호(Y11)는 하이 레벨에 도달하는 한편, 다른 반전기(INV412-INV41m)의 센스 증폭기 선택 신호(Y12-Y1m)는 로우 레벨에 있음으로써, 도 8에 도시된 센스 증폭기(121)만이 동작된다.
따라서, 목적 셀을 가지는 셀 어레이(111)으로 부터 판독된 데이타(DT1-DN1)는 센스 증폭기(121)에 의해 증폭되고, 버스 라인(DB1 및 XDB)은 도 12에 도시된 바와 같이 변경된다. 이 단계에서, 센스 증폭기 선택 신호(Y11)와 동기되어 하이 레벨에 도달하는 인에이블 신호는, 도 12에서와 같이 서브-증폭기 인에이블 신호 라인(BC)으로 공급되므로 서브-증폭기(16)에 의해 차동-증폭된다. 데이타(16)에 의해 차동-증폭된 데이타는 버스 라인(DB 및 XDB)을 통하여 데이타 증폭기(14)로 전송된 다음, 증폭된 후에 I/O 회로(15)를 경유하여 출력된다.
다음으로, 데이타 쓰기의 동작이 도 13의 타이밍도를 참조하여 기술될 것이다. 데이타 쓰기시, 입력 데이타는 도 8에 도시된 I/O 회로(15)를 통하여 쓰기 증폭기(13)로 제공되고, 입력 데이타는 거기에서 증폭된다. 이후, 입력 데이타는 버스 라인(DB 및 XDB)으로 전송된다. 이때, 도 13에 도시된 바와 같이, 서브-증폭기(16)는 활성 상태로 되어, 서브-증폭기 인에이블 신호 라인(BC)상의 인에이블 신호를 CAS신호와 동기하여 하이 레벨에 도달하도록 야기시킴으로써, 상기 버스 라인(DB 및XDB)상의 데이타를 증폭시킨다.
도 13에 도시된 바와 같이, CAS신호 바로 전의 어드레스 신호로 부터 디코드된 데이타(YAD1)만이 하이 레벨에 도달하는 반면 다른 어드레스 신호로 부터 디코드된 데이타(YAD1-YADm)는 로우 레벨에 머무른다. 그러므로, 도 12에 도시된 바와 같이, 반전기(INV411)의 센스 증폭기 선택 신호(Y11)는 하이 레벨에 도달하는 반면, 다른 반전기(INV412-41m)의 센스 증폭기 선택 신호(Y12-Y1m)는 로우 레벨에 머무르기 때문에, 도 8에 도시된 센스 증폭기(121)만이 동작된다.
결과적으로, 서브-증폭기(16)에 의해 증폭되고 센스 증폭기(121)에 의해 더 증폭된 도 12에 도시된 데이타(DT1 및 DN1)는 도 8에 도시된 목적 셀을 가지는 셀 어레이(111)에 쓰여진다. 서브-증폭기(16)가 도 9에 도시된 것과 같은 구성을 갖고 있는 본 발명의 실시예는 버스 라인(DB 및 XDB)의 선-충전 레벨이 전원 전압(VCC)일때 유용하다.
본 발명의 실시예에 따른 쓰기시 시뮬레이션 결과가 도 14에 도시되어 있다. 상기 시뮬레이션 결과는 데이터(DT1)가 로우 레벨이 되고 데이타(DN1)는 하이 레벨이 되도록, 데이타(DT1)가 하이 레벨 상태이고 데이타(DN1)가 로우 레벨 상태인 셀 어레이에 반전된 데이타가 기입될때, 도 5에 도시된 종래의 반도체 디바이스 시뮬레이션 동작과 유사하게 얻어진다. 그러나, 본 실시예에 따른 시뮬레이션의 경우, 서브-증폭기(16)가 제공됨에 기인해서, 서브-증폭기 인에이블 신호 라인(BC)은 NMOS 트랜지스터(Q23)가 도 8에 도시된 데이타 증폭기(14)로 부터 데이타 출력의 시작에 따라 턴온되는 그러한 타이밍으로 로우 레벨에서 하이 레벨로 변경된다.
본 실시예에 따른 시뮬레이션 결과로 부터 알수 있듯이, 센스 증폭기 선택 신호(Y11)가 하이 레벨에 도달한 다음 데이타(DT1) 및 데이타(DN1)가 교차하는데는 4.3ns의 주기가 소요된다. 그러므로, 본 실시예의 시뮬레이션 결과와 도 5에서 도시된 종래 기술의 시뮬레이션 결과 사이에서, 버스 라인(DB 및 XDB)상의 데이타를 쓰기 증폭기(13)로 부터 타게트된 센스 증폭기로 기입하기 위해 필요되는 주기를 비교할때, 본 실시예는 도 1에 도시된 종래의 반도체 메모리 디바이스보다 기입시 1.1(=5.4~4.3)ns 정도 더 빠르다. 도 14에서, DB-near와 XDB-near 표시 신호는 데이타 증폭기(14)로 부터 버스 라인(DB 및 XDB)으로 출력이고, DB-far와 XDB-far 표시 신호는 버스 라인(DB 및 XDB)으로 부터 센스 증폭기(121)로 공급된다.
다음에는 서브-증폭기(16)의 다른 예가 기술될 것이다. 도 10은 도 8에 도시된 서브-증폭기(16)의 다른 예의 회로도이다. 서브-증폭기(16)는 게이트가 서브-증폭기 인에이블 신호 라인(BC)에 접속된 NMOS 트랜지스터(Q33), 서브-증폭기 인에이블 신호 라인(BC)에 접속된 반전기(INV31), 상기 반전기(INV31)의 출력이 상기 게이트에 제공되는 PMOS 트랜지스터(Q36), 버스 라인(DB 및 XDB)의 데이타 레벨 변화를 수신할 때 활성화되는 NMOS 트랜지스터(Q31 및 Q32), 및 PMOS 트랜지스터(Q34 및 Q35)로 구성된다. 트랜지스터(Q31 및 Q35)는 각각 게이트 및 드레인들이 서로 접속되어 있다. 트랜지스터(Q32 및 Q34)도 또한 각각 게이트 및 드레인들이 서로 접속되어 있다. 트랜지스터(Q36)의 소스는 더 높은 전위측상의 전원 터미널에 접속되고, 드레인은 트랜지스터(Q34 및 Q35)의 소스와 공통으로 접속된다. 트랜지스터(Q33)의 소스는 저 전위측상의 전원 터미널에 접속되고, 드레인은 트랜지스터(Q31 및 Q32)의 소스와 공통으로 접속된다.
상술한 서브-증폭기(16)의 구성은 트랜지스터(Q34 및 Q35)로 구성된 PMOS 차동 증폭기 이외에도 트랜지스터(Q31 및 Q32)로 구성된 NMOS 차동 증폭기를 포함하고 있다는 점에서 도 9에서 도시된 것과 다르다. 이러한 구성은 버스 라인(DB 및 XDB)의 선-충전 레벨이 VCC/2인 경우 본 발명을 유용하게 만든다. 차동 증폭기의 동작은 도 9에 도시된 서브-증폭기(16)와 동일하다.
본 발명은 상술한 실시예에 한정되는 것이 아니며, 복수의 서브-증폭기가 버스 라인 사이에 제공될 수 있다.
본 발명의 양호한 실시예가 특정용어를 사용하여 기술되었더라도, 그러한 기술은 단지 설명할 목적으로 사용된 것이며, 다음 청구항의 정신 또는 범위로 부터 벗어남 없이 수정 및 변경이 이루어질 수 있다.
상술한 바와 같이 본 발명은 복수의 센스-증폭기에 접속된 버스 라인에 읽기 및 쓰기용 공통 버스를 사용하는 한편, 배선에 따른 지연량을 줄임으로써 빠른 동작이 가능한 반도체 메모리를 제공할 수 있다.

Claims (3)

  1. 복수의 메모레 셀 어레이; 각각이 상기 메모리 셀 어레이중 하나에 대응하게 정렬되어 상기 어레이 들중 대응하는 셀 어레이로 부터의 입력 및 그곳으로의 출력을 증폭시키기 위한 복수의 센스 증폭기; 상기 센스 증폭기에 접속되어 상기 셀 어레이로 부터 판독된 데이타와 상기 셀 어레이에 기입된 데이타를 전위차로서 전송하는 두개의 버스 라인; 및 상기 두개의 버스 라인사이에 접속되어, 상기 센스 증폭기들중 선택된 센스 증폭기로 부터 상기 두개의 버스 라인상에 출력된 판독된 데이타의 전위차와 외부로 부터 상기 두개의 버스 라인에 입력된 상기 기입된 데이타의 전위차를 증폭시키는 적어도 하나의 서브-증폭기를 포함하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 서브-증폭기는 게이트가 상기 두개의 버스 라인중 하나에 접속되어 있고, 드레인은 이의 다른 버스 라인에 접속되어 있는 제1 트랜지스터; 상기 제1 트랜지스터와 동일한 도전형이고, 게이트는 상기 두개의 버스 라인중 다른 라인에 접속되어 있고, 드레인은 상기 두개의 버스 라인중 하나에 접속되어 있는 제2 트랜지스터; 및 상기 제1 및 제2 트래지스터와 동일한 도전형이고, 드레인은 상기 제1 및 제2 트랜지스터의 소스와 공통으로 접속되어 있고 게이트에는 인에이블 신호가 공급되어 제어되는 제3 트랜지스터를 포함하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 서브-증폭기는 게이트가 두개의 버스 라인중 하나에 접속되어 있고, 드레인은 다른 버스 라인에 접속되어 있는 제1 트랜지스터; 상기 제1 트랜지스터와 동일한 도전형이고, 게이트는 다른 버스 라인에 접속되어 있고 드레인은 하나의 버스 라인에 접속되어 있는 제2 트랜지스터; 상기 제1 및 제2 트랜지스터와 동일한 도전형이고, 드레인은 상기 제1 및 제2 트랜지스터의 소스와 공통으로 접속되어 있고, 소스는 더 낮은 전위측상의 전원 터미널에 접속되어 있으며, 게이트를 통해 인에이블 신호를 수신함으로써 제어되는 제3 트랜지스터; 인에이블 신호를 반전시키는 반전기; 제1 트랜지스터와 다른 도전형으로, 게이트와 드레인이 각각 제1 트랜지스터의 게이트와 드레인에 접속되어 있는 제4 트랜지스터; 상기 제4 트랜지스터와 동일한 도전형으로, 게이트와 드레인이 각각 상기 제2 트랜지스터의 게이트와 드레인에 각각 접속되어 있는 제5 트랜지스터; 및 상기 제4 트랜지스터와 동일한 도전형으로, 소스는 상기 제4 및 제5 트랜지스터의 소스와 공통으로 접속되어 있고 드레인은 더 높은 전위측상의 전원 터미널과 접속되어 있으며, 게이트를 통하여 반전기의 출력 신호를 수신함으로써 제어되는 제6 트랜지스터를 포함하는 반도체 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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