JP2000149562A

JP2000149562A - メモリ装置

Info

Publication number: JP2000149562A
Application number: JP10324247A
Authority: JP
Inventors: Giichi Yabe; 義一矢部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-11-13
Filing date: 1998-11-13
Publication date: 2000-05-30
Also published as: US6118718A; KR20000035453A; KR100342453B1

Abstract

(57)【要約】【課題】読み出し速度を高速化する上、書き込みの頻
度が読み出しの頻度と同程度の場合でも書き込み動作に
よる読み出し動作開始時期の遅れを低減し得るメモリ装
置を実現する。【解決手段】ビット線対の微小電位差がセンスアンプ
手段に伝達した時点で、高負荷のビット線対を当該セン
スアンプ手段から電気的に切り離して増幅する為、読み
出し速度を高速化でき、さらに各ビット線対毎に対応し
た複数のセンスアンプ手段を設け、いずれかのセンスア
ンプ手段が読み出しデータを増幅する間、他のセンスア
ンプ手段に保持されたデータを、対応するビット線対を
介してメモリセル手段に書き込むようにすれば、書き込
みと読み出しが交互に発生する場合に、書き込み動作す
る際の読み出し動作開始時期の遅れを低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（DRAM）等に代表される揮発
性・大容量半導体メモリＬＳＩのアクセス速度高速化お
よびアクセス効率向上を図ったメモリ装置に関する。

【０００２】

【従来の技術】揮発性・大容量半導体メモリ、特にダイ
ナミック・ランダム・アクセス・メモリ（DRAM）では、
メモリ・セルのデータ入出力が接続された２対の信号線
（ビット線）間に生じる微小電位差を、センスアンプに
より増幅することでデータの読み出しを行うとともに、
読み出し時に破壊されるデータの書き戻しを行ってい
る。さらに、微小電位差を得るために、読み出し動作の
前にビット線対を同電位にする操作（プリチャージ）が
必要となるため、一般に高速化が難しい。

【０００３】このような性質をもつ揮発性・大容量半導
体メモリの高速化技術については、例えば、文献１「Sh
igetoshi Wakayama et al., “10-ns Row Cycle DRAM u
singTemporal Data Storage Buffer Architecture,” 1
998 Symposium on VLSI Circuits Digest of Technical
Papers, pp. 12-15」に開示されている。ここで、図９
〜図１０を参照して上記文献１に開示の技術について説
明する。ここに開示の技術においても、ビット線対１２
間に生じる微小電位差をセンスアンプ８１により増幅す
ることでデータの読み出しを行っている。しかし、微小
電位差がセンスアンプに生じた時点で、トランスファー
・ゲート８０を使用してメモリ・セル５とセンスアンプ
８１間の接続を遮断している。これにより、破壊された
メモリ・セル内のデータは書き戻しされないが、高負荷
なビット線対１２を切り離すことでセンスアンプ８１の
増幅時間を短縮して読み出し速度を高速化している。

【０００４】また、他の従来技術としては、文献２「Ka
tsumi Dosaka et al., “A 100MHz4MHz 4Mb Cache DRAM
with Fast Copy-Back Scheme,” 1992 ISSCC Digest o
f Technical Papers, pp.148-149」に開示の技術が挙げ
られる。この文献２で述べられている技術（従来技術
２）について図１１を参照して説明する。この技術の場
合、図１１に図示するように、読み出し用データ保持機
能付き増幅器（RA）９５および書き込み用データ保持機
能付きライト・バッファ（WB）９８を別々に設け、それ
ぞれ増幅器選択スイッチ９４およびライト・バッファ選
択スイッチ９５を介してビット線対１２に接続してい
る。

【０００５】このような構成において、読み出しは、ま
ず、ワード線１によりメモリ・セル５を選択し、増幅器
選択スイッチ９４を導通状態にしてビット線対１２およ
び読み出し用データ保持機能付き増幅器（RA）９５に微
小電位差を生じさせる。次に、読み出し用データ保持機
能付き増幅器（RA）９５で微小電位差を増幅することで
読み出しデータ出力線９６にデータを読み出すととも
に、メモリ・セル内にデータの書き戻しを行う。

【０００６】一方、書き込みする際には、まず書き込み
データ入力線９９から入力されるデータを書き込み用デ
ータ保持機能付きライト・バッファ（WB）９８に一時保
持する。次に、読み出しの要求がない期間に、ワード線
１によりメモリ・セルを選択し、ライト・バッファ選択
酸スイッチを導通状態にして書き込みを行う。このた
め、書き込みデータを一時保持することで書き込み動作
期間に融通を持たせることができ、書き込み動作を読み
出し動作が行われていない期間に隠蔽して行い易くな
る。これにより、書き込み動作のための読み出し動作開
始時間の遅れを低減し、結果として高速アクセスを可能
としている。

【０００７】

【発明が解決しようとする課題】さて、上述した従来の
メモリ装置では、読み出し速度の高速化および書き込み
動作のための読み出し動作開始時期の遅れ時間の低減を
図ることができるものの、以下に示すような問題が生じ
ている。すなわち、画像処理などに代表される大容量デ
ータを扱う処理では、メモリ装置より読み出したデータ
を処理し、すぐに当該メモリ装置に書き込む、所謂リー
ド・モディファイ・ライトを行う場合が多く、こうした
リード・ライト態様ではメモリ装置への読み出しと書き
込みとがほぼ同じ頻度で発生する。

【０００８】したがって、上記文献１に開示の技術で
は、読み出し速度を高速化し得るが、書き込み速度を高
速化することができず、上記リード・モディファイ・ラ
イトに対応しきれない。また、上記文献２に開示の技術
は、読み出しの頻度が書き込みの頻度より多い場合に有
効ではあるが、読み出しと書き込みとがほぼ同頻度のリ
ード・モディファイ・ライトに適用する場合には書き込
み動作を読み出しが行われていない期間に隠蔽すること
ができず、高速なリード・ライトが望めない。このよう
に、従来のメモリ装置では、書き込みの頻度が読み出し
の頻度と同程度の場合、書き込み動作による読み出し動
作開始時期の遅れ時間を低減することができない、とい
う問題がある。

【０００９】そこで本発明は、このような事情に鑑みて
なされたもので、読み出し速度を高速化する上、書き込
みの頻度が読み出しの頻度と同程度の場合であっても書
き込み動作による読み出し動作開始時期の遅れ時間を低
減することができるメモリ装置を提供することを目的と
している。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、ビット線対における微
小電位差がセンスアンプ手段に伝達した時点で、高負荷
であるビット線対を当該センスアンプ手段から電気的に
切り離して増幅することを特徴とする。

【００１１】請求項２に記載の発明では、各ビット線対
毎に対応した複数のセンスアンプ手段を設け、いずれか
のセンスアンプ手段が読み出しデータを増幅する間、他
のセンスアンプ手段に保持されたデータを、対応するビ
ット線対を介してメモリセル手段に書き込むことを特徴
としている。

【００１２】請求項３に記載の発明では、データ読み出
し時にはメモリセル手段からの微小電位差を増幅してな
るデータを保持し、データ書き込み時にはその保持した
データをメモリセル手段に書き込む複数個のセンアンプ
手段と、これらセンスアンプ手段の各々とメモリセル手
段との接続を導通状態もしくは遮断状態に制御する手段
であって、メモリセル手段から微小電位差を受け取った
時点で読み出しに使用するセンスアンプ手段とメモリセ
ル手段との接続を遮断状態にすると同時に、書き込みデ
ータを保持している他のセンスアンプ手段とメモリセル
手段との接続を導通状態にしてその書き込みデータをメ
モリセル手段に書き込む読出し書込み制御手段とを具備
することを特徴とする。

【００１３】請求項４に記載の発明では、メモリセル手
段からの微小電位差を増幅してなるデータを保持する複
数個のセンスアンプ手段と、保持したデータを前記メモ
リセル手段にライトバッファ手段と、メモリセル手段か
らデータを読み出す際に、前記センスアンプ手段が保持
するデータを前記ライトバッファ手段に転送し、前記セ
ンスアンプ手段がメモリセル手段から微小電位差を受け
取った時点で、そのセンスアンプ手段とメモリセル手段
との接続を遮断状態にし、その遮断直後にライトバッフ
ァ手段とメモリセル手段との接続を導通状態にして当該
ライトバッファ手段に保持されるデータを当該メモリセ
ル手段に書き込む制御手段とを具備することを特徴とす
る。

【００１４】上記請求項３〜４のいずれかに従属する請
求項５に記載の発明では、外部もしくは内部に設けた演
算器などのデータ要求元がデータ格納場所を指定する論
理アドレスを、その論理アドレスに対してメモリセルア
レイ内の格納場所を示す物理アドレスに逐次変換するア
ドレス変換手段を有することを特徴とする。

【００１５】上記請求項３に従属する請求項６に記載の
発明では、データの読み出しに使用したメモリセル手段
に、その次のデータ読み出しと同時に行われるデータ書
き戻し時に、前記センスアンプ手段に保持されているデ
ータを書き込むことを特徴とする。また、上記請求項３
に従属する請求項７に記載の発明では、データの読み出
しに使用したメモリセル手段に、その次のデータ読み出
しと同時に行われるデータ書き戻し時に、前記ライトバ
ッファ手段に保持されているデータを書き込むことを特
徴とする。

【００１６】本発明では、ビット線対における微小電位
差がセンスアンプ手段に伝達した時点で、高負荷である
ビット線対を当該センスアンプ手段から電気的に切り離
して増幅するので、読み出し速度を高速化することがで
き、さらに、各ビット線対毎に対応した複数のセンスア
ンプ手段を設け、いずれかのセンスアンプ手段が読み出
しデータを増幅する間、他のセンスアンプ手段に保持さ
れたデータを、対応するビット線対を介してメモリセル
手段に書き込むようにすると、特に書き込みと読み出し
が交互に発生する場合に、書き込み動作する際の読み出
し動作開始時期の遅れを低減することが可能になる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態である
メモリ装置を実施例として図面を参照して説明する。Ａ．第１実施例（１）構成まず図１は第１実施例によるメモリ装置の構成を示す回
路図である。この図に示すメモリ装置は、メモリ・セル
・アレー６、トランスファー・ゲート（以下、ＴＧと略
記する）７、ＴＧ８、データ保持機能付き増幅器９（以
下、ＳＡ９と略記する）、ＳＡ１０、データ・セレクタ
１１、ビット線対１２、データ線対１３およびプリチャ
ージ回路１４を備え、ワード線１、プリチャージ信号１
５、ＳＡ９選択信号１６、ＳＡ１０選択信号１７、ＳＡ
９活性化信号１８、ＳＡ１０活性化信号１９、データ出
力選択信号２０により制御される。

【００１８】メモリ・セル・アレー６は複数個のメモリ
・セル５から構成され、各メモリ・セル５はそれぞれ１
本のワード線及びビット線に接続されている。各メモリ
・セル５は接続されているワード線への入力信号によっ
て読み出しもしくは書き込みに使用するかが選択され
る。選択されたメモリ・セル５は接続されているビット
線によりデータ転送を行う。プリチャージ回路１４はプ
リチャージ信号１５により制御され、ビット線対１２を
同電位に初期化する操作（プリチャージ）を行う。

【００１９】ＴＧ７はＳＡ９選択信号１６に応じて、ビ
ット線対１２とＳＡ９との接続を導通もしくは遮断状態
にする。同様に、ＴＧ８はＳＡ２選択信号１７に応じ
て、ビット線対１２とＳＡ１０との接続を導通もしくは
遮断状態にする。ＳＡ９，１０はそれぞれＳＡ９活性化
信号１８及びＳＡ１０活性化信号１９に応じて、ビット
線対１２に生じる微小電位差を増幅し、増幅後のデータ
を保持する。データ・セレクタ１１はデータ出力選択信
号２０に応じてＳＡ９もしくはＳＡ１０に保持されるデ
ータのいずれかを選択してデータ線対１３に出力する。

【００２０】（２）動作次に、上記構成による第１実施例の動作について図２を
参照して説明する。なお、以下ではメモリ・セル５がダ
イナミック・ランダム・アクセス・メモリ（DRAM）で使
用される１つの容量と１つのトランジスタで構成される
ものとし、電気的に高電位な状態（Ｈレベル）と低電位
な状態（Ｌレベル）の２状態のいずれかを記憶するもの
と仮定する。また、上記各信号１５〜２０はＨレベルと
Ｌレベルの２状態を遷移するものとし、次に示す定義に
従い入力されるものとする。

【００２１】すなわち、プリチャージ信号１５がＨレベ
ルの場合、プリチャージ回路１４はビット線対１２をそ
れぞれＨレベルとＬレベルの中間電位（中間レベル）に
初期化する。一方、プリチャージ信号１５がＬレベルの
場合、プリチャージ回路１４はビット線対１２と電気的
に切り離される。ワード線１への入力信号（ワード信
号）がＨレベルの場合、そのワード線１に接続されたメ
モリ・セル５はビット線に接続され、データの読み出し
もしくは書き込みが行われる。また、ワード信号がＬレ
ベルの場合、そのワード線に接続されたメモリ・セル５
は電気的にビット線から切り離されデータを保持する。

【００２２】ＳＡ９選択信号１６およびＳＡ１０選択信
号１７がＨレベルの場合、ＳＡ９およびＳＡ１０のそれ
ぞれがビット線対１２に接続され、ＳＡ１選択信号１６
およびＳＡ２選択信号１７がＬレベルの場合、ＳＡ９お
よびＳＡ１０はそれぞれビット線対１２から電気的に切
り離される。ＳＡ１活性化信号１８およびＳＡ２活性化
信号１９がＨレベルの場合、ＳＡ９およびＳＡ１０はそ
れぞれビット線対１２に生じた微小電位差を増幅し、増
幅後のデータを保持し、一方、ＳＡ１活性化信号１８お
よびＳＡ２活性化信号１９がＬレベルの場合、ＳＡ９お
よびＳＡ１０はそれぞれ初期化される。データ出力選択
信号２０がＨレベルの場合、ＳＡ９にて増幅・保持され
たデータがデータ線対１３に出力され、データ出力選択
信号２０がＬレベルの場合、ＳＡ１０にて増幅・保持さ
れたデータがデータ線対１３に出力される。

【００２３】さて、このような前提において、図２に図
示するように、先ず時刻ｔ０でデータの読み出しを開始
する場合、その時刻ｔ０の直前では、ビット線対１２お
よびＳＡ９が初期化される一方、ＳＡ１０にはデータが
保持されている。そして、時刻ｔ０では、メモリ・セル
・アレー６に接続された複数のワード線のうち１つのワ
ード線をＬレベルからＨレベルに遷移し、他のワード線
をＬレベルに設定しておく。そうすると、Ｈレベルに遷
移されたワード線と接続するメモリ・セル５がビット線
に接続され、これによりメモリ・セル５に貯えられてい
た電荷が微小に電位変動する結果、時刻ｔ１ではビット
線対１２に微小電位差が生じる。

【００２４】また、時刻ｔ０から時刻ｔ１の間（以下、
ｔ０−ｔ１期間と記述する）では、ＳＡ９選択信号１６
がＨレベルになっているため、ビット線対１２に生じた
微小電位差はＳＡ９にも伝達される。そして、時刻ｔ１
ではＳＡ９選択信号１６がＬレベルに遷移し、ＳＡ１０
選択信号１７及びＳＡ９活性化信号１８がＨレベルに遷
移する為、選択されたメモリ・セル５が保持するデータ
はＳＡ９により増幅・保持され（図２中の矢印）、Ｓ
Ａ１０に保持されていたデータは選択されたメモリ・セ
ルに書き込まれる（図２中の矢印）。

【００２５】次に、時刻ｔ２になると、データ出力選択
信号２０がＨレベルに遷移し、これに応じてＳＡ９にて
増幅されたデータがデータ線対１３に読み出される（図
２中の矢印）。続いて、時刻ｔ３では、プリチャージ
信号１５がＨレベルに遷移し、ＳＡ１０選択信号１７お
よびＳＡ１０活性化信号１９がＬレベルに遷移し、これ
によりビット線対１２及びＳＡ１０の初期化が行われ
る。そして、時刻ｔ４になると、ビット線対１２および
ＳＡ１０の初期化が完了し、ＳＡ９とＳＡ１０の状態が
入れ替わる他、全て時刻ｔ０の状態に戻る。このため、
ＳＡ９とＳＡ１０の制御手段を入れ替えることにより、
引き続き期間ｔ０−ｔ４で示した動作を行うことができ
る。

【００２６】つまり、ビット線対における微小電位差が
センスアンプに伝達した時点で、高負荷であるビット線
対を当該センスアンプから電気的に切り離して増幅すれ
ば、読み出し速度を高速化することができ、さらに、複
数のセンスアンプを設けておけば、読み出しデータの増
幅を行っている間に、他の増幅器に保持されたデータを
ビット線対を介してメモリ・セルに書き込むようにす
る。このようにすれば、書き込みの頻度が読み出しの頻
度と同程度の場合、特に書き込みと読み出しが交互に発
生する場合には、書き込み動作する際の読み出し動作開
始時期の遅れを低減できる。

【００２７】例えば、図２におけるｔ０−ｔ１期間、ｔ
１−ｔ２期間、ｔ１−ｔ３期間およびｔ３−ｔ４期間を
それぞれ５ｎｓ、５ｎｓ、１０ｎｓ、１０ｎｓと仮定す
ると、本発明では２５ｎｓで読み出し及び書き込みを行
うことができる（ただし、読み出し動作のみは１０ｎｓ
で行うことができる）。したがって、上記仮定を前述し
た文献１に係わる従来技術に適用してみると、読み出し
動作には１０ｎｓかかり、書き込み動作には２５ｎｓか
かることになり、読み出しと書き込みとを連続して行う
場合には１０ｎｓ＋２５ｎｓ＝３５ｎｓ必要となるか
ら、本発明の方がおよそ３０％程度の処理高速化を実現
できることが明かとなる。

【００２８】Ｂ．第２実施例次に、図３〜図４を参照して第２実施例について説明す
る。図３に示す第２実施例が上述した第１実施例（図１
参照）と相違する点は、データ保持機能付きライト・バ
ッファ（以下、ＷＢと略称する）３８を設け、データ・
セレクタ１１（図１参照）を省略する構成としたことに
ある。以下、第１実施例と相違する構成について説明し
ておく。ＷＢ３８はデータ保持信号３３に応じてＳＡ３
７に保持中のデータを保持するものであり、ＷＢ選択ス
イッチ３６にて駆動される。なお、ＷＢ選択スイッチ３
６は、ＷＢ選択信号３１に応じてビット線対１２とＷＢ
３８との接続を導通もしくは遮断状態にするものであ
る。

【００２９】このような構成による第２実施例では、図
４に図示するように、先ず時刻ｔ０でデータの読み出し
を開始する場合、その時刻ｔ０の直前ではビット線対１
２が中間レベルに初期化される一方、ＳＡ３７には前の
動作で読み出されたデータが保持されている。そして、
時刻ｔ０では、メモリ・セル・アレー６に接続された複
数のワード線のうち１つのワード線をＬレベルからＨレ
ベルに遷移し、他のワード線をＬレベルに固定してお
く。そうすると、Ｈレベルに遷移されたワード線と接続
するメモリ・セル５がビット線に接続され、これにより
メモリ・セル５に貯えられていた電荷が微小に電位変動
する結果、時刻ｔ１ではビット線対１２に微小電位差が
生じる。

【００３０】さらに、時刻ｔ０ではデータ保持信号３３
はＬレベルからＨレベルに遷移し、ＳＡ活性化信号３２
はＬレベルに遷移するから、ＳＡ３７に保持されていた
データはＷＢ３８に保持され（図４中の矢印）、ＳＡ
３７は初期化を開始する。そして、時刻ｔ１ではＳＡ選
択信号３０がＬレベルに遷移し、ＳＡ活性化信号３２お
よびＷＢ選択信号３１がＨレベルに遷移するため、選択
されたメモリ・セル５に保持されていたデータはＳＡ３
７により増幅・保持され（図４中の矢印）、一方、Ｗ
Ｂ３８に保持されていたデータは選択されたメモリ・セ
ルに書き込まれる（図４中の矢印）。次いで、時刻ｔ
３になると、プリチャージ信号１５がＨレベルに遷移
し、ＷＢ選択信号３１がＬレベルに遷移するから、これ
によりビット線対１２の初期化が開始され、続く時刻ｔ
４ではビット線対１２の初期化が完了して時刻ｔ０の状
態に戻る。

【００３１】このように、第２実施例によれば、上述し
た第１実施例と同様、読み出し速度の高速化を図ること
ができる上、連続して読み出しと書き込みを行う場合の
動作速度の向上を図ることができる。また、第１実施例
と比較すると、データセレクタ１１を省略する構成とし
たので、当該データセレクタ１１の処理時間（図２に示
すtSelect）分、読み出し時間を短縮できる。さらに、
第１実施例と比べ、読み出し用回路（ＳＡ３７）と書き
込み用回路（ＷＢ３８）とをそれぞれ個別に設計できる
為、読み出し時間（図４に示すｔ０−ｔ２期間）を変え
ることなく、書き込み時間（図４に示すｔ１−ｔ３期
間）を短縮し得る、という効果も奏する。

【００３２】Ｃ．第３実施例（１）構成次に、図５を参照して第３実施例の構成について説明す
る。図５に示す第３実施例は、前述した第１実施例もし
くは第２実施例によるメモリ装置に相当したメモリ・コ
ア５０、アドレス変換回路５６、アドレス・デコーダ５
４、論理アドレス信号５１および物理アドレス信号５５
を備えている。論理アドレス信号５１は外部もしくは内
部に設けた演算器などのデータ要求元が、データ格納場
所を指定するための論理アドレスである。アドレス変換
回路５６は、入力された論理アドレスに対してメモリ・
セル・アレー内の実際の格納場所を示す物理アドレスを
逐次自動的に更新し、物理アドレス信号５５として出力
する。

【００３３】アドレス・デコーダ５４は物理アドレスに
対応する１つのワード線に、そのワード線に接続されて
いるメモリ・セルを動作させる信号を出力する。アドレ
ス変換回路５６としては、図中に示すように、例えばア
ドレス変換メモリ５３とアドレス保持回路５２とから構
成される。アドレス保持回路５２はクロック信号５７に
よって制御され、論理アドレスを保持する。アドレス変
換メモリ５３は論理アドレスに対応する物理アドレスを
記憶する。

【００３４】（２）動作次に、上記構成による第３実施例の動作について図６を
参照して説明する。なお、ここでは、アドレス変換メモ
リ５３はクロック信号５７がＨレベルの時に読み出しを
行い、Ｌレベルの時には書き込みを行うものとしてい
る。また、アドレス変換メモリ５３は物理アドレスを保
持し、その格納場所の指定は、読み出し時には論理アド
レス信号５１で行い、書き込み時にはアドレス保持回路
５２の出力で行う。アドレス保持回路５２はクロック信
号５７がＬレベルからＨレベルに遷移した時に、論理ア
ドレス信号５１を保持し出力を遷移させる。

【００３５】さて、時刻ｔ０の直前の状態として、アド
レス変換メモリ５３には論理アドレスａ、ｂ、ｃでそれ
ぞれ指定される場所に物理アドレスａ０、ｂ０、ｃ０が
格納されているとする。以下、便宜上、論理アドレスｘ
で指定されるアドレス変換メモリ５３内のデータ領域を
Ｍ［ｘ］と記述する。先ず図６に図示するように、ｔ０
−ｔ１期間に論理アドレス信号５１として論理アドレス
ａが入力され、アドレス変換メモリ５３から物理アドレ
ス信号５５として物理アドレスａ０が出力されている。
時刻ｔ２ではこの論理アドレスａがアドレス保持回路５
２により保持されている。

【００３６】ｔ２−ｔ３期間では論理アドレス信号５１
として論理アドレスｂが入力され、これに応じてアドレ
ス変換メモリ５３から物理アドレス信号５５として物理
アドレスｂ０が出力される。続いて、ｔ３−ｔ４期間で
は、アドレス変換メモリ５３内のデータ領域Ｍ［ａ］に
物理アドレスｂ０が書き込まれる。これによって、ｔ６
−ｔ７期間で示すように、次に論理アドレスａを入力し
た場合、物理アドレス信号５５として物理アドレスｂ０
が出力される。このように、論理アドレスに対応する物
理アドレスを、論理アドレスが使用される度に、その次
のアクセスに使用された物理アドレスに置き換えること
ができる。

【００３７】つまり、上述した第１及び第２実施例で
は、データを読み出したメモリ・セルに以前読み出した
データを書き込んでいるため、外部もしくは内部に設け
た演算器などのデータ要求元では、以前読み出したデー
タを再び読み出す場合、データの格納場所を予め計算し
指定する必要があるが、この第３実施例では論理アドレ
スに対する物理アドレスを自動的に更新し出力するた
め、以前読み出したデータを再び読み出す際にデータ格
納場所を計算する必要が無くなり、処理の高速化を図る
ことができる。

【００３８】Ｄ．第４実施例（１）構成次に、図７〜図８を参照して第４実施例について説明す
る。図７に示す第４実施例は前述した第１実施例もしく
は第２実施例によるメモリ装置に相当したメモリ・コア
５０、アドレス・デコーダ５４、ワード信号発生回路６
５を備えている。アドレス・デコーダ５４から出力され
るデコード信号６４は、それぞれ別々のワード信号発生
回路６５，…，６５に接続され、各ワード信号発生回路
６５は、それぞれ１つのワード線１を駆動している。ア
ドレス信号６３は、メモリ・セル・アレー６内のデータ
格納場所を指定するアドレスであり、１つのワード線に
接続されたメモリ・セル全てを指定する。アドレス・デ
コーダ５４はアドレス信号６３に対応する１つのワード
信号発生回路６５を選択するデコード信号６４を出力
し、このデコード信号６４に対応して選択されたワード
信号発生回路６５はワード線１に制御信号を出力するこ
とで、そのワード線に接続されているメモリ・セルを動
作させるようになっている。

【００３９】（２）動作次に、図８を参照して第４実施例の動作について説明す
る。ここでは、アドレス信号６３に対して１つのデコー
ド信号６４をＨレベルにすることでワード信号発生回路
６５を選択し、他のデコード信号６４はＬレベルに設定
されるものとする。ワード線１に接続されたメモリ・セ
ルは、接続されたワード線１がＨレベルの場合には読み
出しもしくは書き込み動作を行い、Ｌレベルの場合には
データ保持を行うものとする。また、メモリ・コアとし
ては上述した第２実施例によるメモリ装置を想定する。

【００４０】ワード信号発生回路６５としては、例えば
図７に図示するように、ワード保持回路６０および論理
和回路６１を組み合わせることで実現することができ
る。ワード保持回路６０は、クロック信号６２がＬレベ
ルからＨレベルに遷移した時に、デコード信号６４を保
持する。論理和回路６１は、デコード信号６４とワード
保持回路６０の出力が共にＬレベルの場合にＬレベルを
出力し、それ以外ではＨレベルを出力する。

【００４１】図８に図示するタイムチャートは、第２実
施例（図４参照）におけるｔ０−ｔ４期間が、図８のＴ
０−Ｔ１、Ｔ１−Ｔ２及びＴ２−Ｔ３の各期間に相当す
る。アドレス信号６３により、時刻Ｔ０ではデコード信
号線１がＨレベルに遷移し、時刻Ｔ１ではデコード信号
線２がＨレベルに遷移している。デコード信号線１及び
デコード信号線２はワード保持回路６０により、図中で
示す破線の期間保持される。ワード線１及びワード線２
はそれぞれデコード信号線１及びデコード信号線２が接
続されたワード信号発生回路６０の出力である。

【００４２】Ｔ０−Ｔ１期間では、ワード線１に接続さ
れたメモリ・セル内のデータ（D1）によってビット線対
に微小電位差が生じ、増幅器により増幅され読み出され
ている（図８中の矢印）。同様に、Ｔ１−Ｔ２期間で
は、ワード線２に接続されたメモリ・セル内のデータ
（D2）によってビット線対に微小電位差が生じ、増幅器
により増幅され読み出されている（図８中の矢印）。
また、Ｔ１−Ｔ２期間では同時に、Ｔ０−Ｔ１期間で読
み出されたデータD1をライト・アンプに転送し（図８中
の矢印）、ビット線対を使用してワード線１に接続さ
れたメモリ・セル内に書き込んでいる（図８中の矢印
）。

【００４３】前述した第１および第２実施例では、デー
タを読み出したメモリ・セルに以前読み出したデータを
書き込んでいるため、外部もしくは内部に設けた演算器
などのデータ要求元では、以前読み出したデータを再び
読み出す場合、データの格納場所を予め計算し指定する
必要があるが、本第４実施例では読み出したデータを次
の読み出しの際に同じ格納場所に書き込むようにしたの
で、そうした計算を必要とせず、この結果、処理高速化
を図ることができる。

【００４４】以上説明したように、本発明によれば、ビ
ット線対の微小電位差が増幅器（センスサンプ）に伝達
した時点で、高負荷であるビット線対をその増幅器（セ
ンスサンプ）から電気的に切り離して増幅を行い、さら
に、複数の増幅器を設け、読み出しデータの増幅を行っ
ている間に、他の増幅器もしくはライト・バッファに保
持されたデータをビット線対を介してメモリ・セルに書
き込むようにしたので、特にダイナミック・ランダム・
アクセス・メモリ（DRAM）などの読み出し速度を高速化
するとともに、書き込みの頻度が読み出しの頻度と同程
度の場合、書き込み動作による読み出し動作開始時期の
遅れ時間を低減することが可能になっている。また、本
発明では、論理アドレスに対する物理アドレスを自動的
に更新し出力する手段、もしくは読み出したデータを次
の読み出しの際に同じ格納場所に書き込むための制御手
段を設けるようにした為、外部もしくは内部に設けた演
算器などのデータ要求元で以前読み出したデータを再び
読み出す場合、データの格納場所を予め計算し指定する
必要がなく、処理高速化を図ることができる。いことで
ある。

【００４５】

【発明の効果】本発明によれば、ビット線対における微
小電位差がセンスアンプ手段に伝達した時点で、高負荷
であるビット線対を当該センスアンプ手段から電気的に
切り離して増幅するので、読み出し速度を高速化するこ
とができ、さらに、各ビット線対毎に対応した複数のセ
ンスアンプ手段を設け、いずれかのセンスアンプ手段が
読み出しデータを増幅する間、他のセンスアンプ手段に
保持されたデータを、対応するビット線対を介してメモ
リセル手段に書き込むようにすると、特に書き込みと読
み出しが交互に発生する場合に、書き込み動作する際の
読み出し動作開始時期の遅れを低減できる。

【図面の簡単な説明】

【図１】本発明による第１実施例の構成を示す回路図
である。

【図２】第１実施例の動作を説明するためのタイムチ
ャートである。

【図３】第２実施例の構成を示す回路図である。

【図４】第２実施例の動作を説明するためのタイムチ
ャートである。

【図５】第３実施例の構成を示す回路図である。

【図６】第３実施例の動作を説明するためのタイムチ
ャートである。

【図７】第４実施例の構成を示す回路図である。

【図８】第４実施例の動作を説明するためのタイムチ
ャートである。

【図９】従来例を説明するための図である。

【図１０】従来例を説明するための図である。

【図１１】従来例を説明するための図である。

【符号の説明】

１ワード線５メモリ・セル６メモリ・セル・アレー７，８トランスファー・ゲート９，１０データ保持機能付き増幅器（センスアンプ手
段）１１データセレクタ１２ビット線対１３データ線対１４プリチャージ回路

Claims

【特許請求の範囲】

【請求項１】ビット線対における微小電位差がセンス
アンプ手段に伝達した時点で、高負荷であるビット線対
を当該センスアンプ手段から電気的に切り離して増幅す
ることを特徴とするメモリ装置。
【請求項２】各ビット線対毎に対応した複数のセンス
アンプ手段を設け、いずれかのセンスアンプ手段が読み
出しデータを増幅する間、他のセンスアンプ手段に保持
されたデータを、対応するビット線対を介してメモリセ
ル手段に書き込むことを特徴とするメモリ装置。
【請求項３】データ読み出し時にはメモリセル手段か
らの微小電位差を増幅してなるデータを保持し、データ
書き込み時にはその保持したデータをメモリセル手段に
書き込む複数個のセンアンプ手段と、これらセンスアンプ手段の各々とメモリセル手段との接
続を導通状態もしくは遮断状態に制御する手段であっ
て、メモリセル手段から微小電位差を受け取った時点で
読み出しに使用するセンスアンプ手段とメモリセル手段
との接続を遮断状態にすると同時に、書き込みデータを
保持している他のセンスアンプ手段とメモリセル手段と
の接続を導通状態にしてその書き込みデータをメモリセ
ル手段に書き込む読出し書込み制御手段とを具備するこ
とを特徴とするメモリ装置。
【請求項４】メモリセル手段からの微小電位差を増幅
してなるデータを保持する複数個のセンスアンプ手段
と、保持したデータを前記メモリセル手段にライトバッファ
手段と、メモリセル手段からデータを読み出す際に、前記センス
アンプ手段が保持するデータを前記ライトバッファ手段
に転送し、前記センスアンプ手段がメモリセル手段から
微小電位差を受け取った時点で、そのセンスアンプ手段
とメモリセル手段との接続を遮断状態にし、その遮断直
後にライトバッファ手段とメモリセル手段との接続を導
通状態にして当該ライトバッファ手段に保持されるデー
タを当該メモリセル手段に書き込む制御手段とを具備す
ることを特徴とするメモリ装置。
【請求項５】外部もしくは内部に設けた演算器などの
データ要求元がデータ格納場所を指定する論理アドレス
を、その論理アドレスに対してメモリセルアレイ内の格
納場所を示す物理アドレスに逐次変換するアドレス変換
手段を有することを特徴とする請求項３〜４のいずれか
に記載のメモリ装置。
【請求項６】データの読み出しに使用したメモリセル
手段に、その次のデータ読み出しと同時に行われるデー
タ書き戻し時に、前記センスアンプ手段に保持されてい
るデータを書き込むことを特徴とする請求項３記載のメ
モリ装置。
【請求項７】データの読み出しに使用したメモリセル
手段に、その次のデータ読み出しと同時に行われるデー
タ書き戻し時に、前記ライトバッファ手段に保持されて
いるデータを書き込むことを特徴とする請求項４記載の
メモリ装置。