JPWO2015111368A1 - 固体撮像装置 - Google Patents
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Abstract
Description
図1Aは、本開示の実施形態1に係る撮像装置100(カメラ又はカメラモジュール)の構成を示すブロック図である。同図に示すように撮像装置100は、光学系900、固体撮像装置1000、及び画像信号処理部1001(画像信号処理LSI)を備えている。なお、以下に説明する各実施形態の固体撮像装置では、画素(受光部)から読み出した信号レベルから、同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるCDS(相関二重サンプリング)動作を、S/H(サンプルホールド)容量などを用いてアナログ領域で行っている。なお、CDS動作に係る回路及び説明は省略する。
本実施形態では、上記実施形態1の変形例について説明する。なお、以下の実施形態では、先の実施形態と同様の要素については説明を省略し、主に相違点を説明する。
図7は、本実施形態に係るデータ転送回路113の構成を示す図である。なお、図7では、図2と同様に、1ビットに対応する構成のみを記載している。このデータ転送回路113は、実施形態1に係る図2で示すデータ転送回路110に対して、第1セグメント2001の代わりに第1セグメント2003を備える。第1セグメント2003では、中間ラッチドライバ回路216が、リードワード線RWL1_Xに接続されているラッチドライバ回路と共用されている。つまり、図7に示す第1セグメント2003及び第2セグメント2002に含まれるラッチドライバ回路(中間ラッチドライバ回路216を含む)の数は水平方向に配置されている画素数2Xと一致している。
図10は、実施形態4に係るデータ転送回路114の構成を示す図である。なお、図10では、図2と同様に、1ビットに対応する構成のみを記載している。実施形態1から3までではデータ転送回路110又は113を第1セグメント2001又は2003と第2セグメント2002との二つのセグメントに分けている。本実施形態では、データ転送回路114は3つ以上のセグメントに分割されている。
図11は、実施形態5に係るデータ転送回路115の構成を示す図である。なお、図11では、図2と同様に、1ビットに対応する構成のみを記載している。図11に示すデータ転送回路115は、実施形態1に係る図2に示す構成に加え、反転列走査回路400及びセレクタ回路47を備える。
図14及び図15は本実施形態に係る画素(単位セル101)と、ラッチドライバ回路209A及び209B、中間ラッチドライバ回路216、センスアンプ210A及び210B、並びに、プリチャージ回路215A及び215Bとの配置状態を示す図である。
図16は実施形態7に係る画素とラッチドライバ回路209A及び209B、中間ラッチドライバ回路216、センスアンプ210A及び210B、並びに、プリチャージ回路215A及び215Bの配置状態を示す図である。
13,14,19 Nchトランジスタ
15,16 トライステートインバータ
31,32,39,44,48 フリップフロップ
33,35,40,42,43 AND素子
34 遅延素子
36,37,46 インバータ素子
38 NAND素子
41,45 OR素子
47 セレクタ回路
100 撮像装置
101 単位セル
102 撮像領域
104 バイナリカウンタ
105 DAC
106 カラムA/D変換回路
107 比較器
108 カウンタ−ラッチ間データ転送バス
109 AD変換回路
110,113,114,115 データ転送回路
111 フリップフロップ回路
120 クロック生成部
208 カウンタ回路
209A,209B ラッチドライバ回路
210A,210B センスアンプ
213 ラッチ回路
214 ドライバ回路
215A,215B プリチャージ回路
216 中間ラッチドライバ回路
217 中間ラッチ回路
218 ドライバ回路
300,310,320,330 列走査回路及びタイミング信号生成回路
301A,301B センスアンププリチャージイネーブル生成回路
302A,302C スタートアドレス生成回路
303A,303B,303C,303D リードワード線信号生成回路
304,401 中間リードワード線信号生成回路
311B 中間センスアンププリチャージイネーブル生成回路
340 タイミング生成部
400 反転列走査回路
900 光学系
901 レンズ
902 メカニカルシャッタ
930 行走査回路
1000 固体撮像装置
1001 画像信号処理部
2001,2003 第1セグメント
2002 第2セグメント
CLK クロック信号
DATA1,DATA2,NDATA1,NDATA2 データ線
FRWL1_1,FRWL1_X,FRWL1_X+1,FRWL2_1,FRWL2_X,RWL1_1,RWL1_2,RWL1_X−1,RWL1_X,RWL1_X+1,RWL2_1,RWL2_2,RWL2_X−1,RWL2_X,RRWL1_1,RRWL1_X,RRWL1_X+1,RRWL2_1,RRWL2_X リードワード線
NPCG1,NPCG2 プリチャージ信号
NRBL1,NRBL2,RBL1,RBL2,eNRBL1,eNRBL2,eRBL1,eRBL2,oNRBL1,oNRBL2,oRBL1,oRBL2 リードビット線
NSAOUT1,NSAOUT2,SAOUT1,SAOUT2 出力端子
NSN,SN ストレージノード
OUTPUT 出力データ
SAE1,SAE2 センスアンプイネーブル信号
SEGEN セグメントイネーブル信号
Claims (10)
- 行列状に配置されている複数の画素と、
複数の第1単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第1の画素データを保持する複数の第1のラッチ回路と、
第1のリードビット線と、
前記複数の第1単位列の各々に対応して設けられ、対応する単位列に設けられている前記第1のラッチ回路に保持されている前記第1の画素データを前記第1のリードビット線に出力する複数の第1のドライバ回路と、
前記第1のリードビット線の電圧を増幅することにより第1のデータを生成する第1の増幅器と、
前記複数の第1単位列とは異なる複数の第2単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第2の画素データを保持する複数の第2のラッチ回路と、
第2のリードビット線と、
前記複数の第2単位列の各々に対応して設けられ、対応する単位列に設けられている前記第2のラッチ回路に保持されている前記第2の画素データを前記第2のリードビット線に出力する複数の第2のドライバ回路と、
前記第2のリードビット線の電圧を増幅することにより第2のデータを生成する第2の増幅器と、
前記第2のデータを保持する第3のラッチ回路と、
前記第3のラッチ回路に保持されている前記第2のデータを前記第1のリードビット線に出力する第3のドライバ回路と、
前記第1のデータを出力する出力ドライバと、
(1)前記複数の第1のドライバ回路を順次選択することにより、前記複数の第1単位列に対応する複数の前記第1の画素データを、前記第1のリードビット線を介して、前記第1の増幅器に順次出力し、(2)前記複数の第2のドライバ回路を順次選択し、かつ、前記第3のドライバ回路を選択することにより、前記複数の第2単位列に対応する複数の前記第2の画素データを、前記第2のリードビット線、前記第2の増幅器、前記第3のラッチ回路、前記第3のドライバ回路及び前記第1のリードビット線を介して、前記第1の増幅器に順次出力する列走査回路とを備える、
固体撮像装置。 - 前記第2の増幅器は、前記複数の第2のドライバ回路のいずれかが活性化されるサイクルにのみ活性化される、
請求項1記載の固体撮像装置。 - 前記第3のラッチ回路は、さらに、第3単位列に対応して設けられ、前記複数の画素のうち、前記第3単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第3の画素データを保持し、
前記第3のドライバ回路は、前記第3のラッチ回路に保持されている前記第3の画素データを前記第1のリードビット線に出力し、
前記列走査回路は、前記複数の第1のドライバ回路及び前記第3のドライバ回路を順次選択することにより、前記複数の第1単位列及び前記第3単位列に対応する複数の前記第1の画素データ及び前記第3の画素データを、前記第1のリードビット線を介して、前記第1の増幅器に順次出力する、
請求項1又は2記載の固体撮像装置。 - 前記固体撮像装置は、
互いに異なる単位列群に対応付けられたm(mは2以上の整数)個のセグメントを含み、
前記m個のセグメントの各々は、前記複数の第1のラッチ回路と、前記複数の第1のドライバ回路と、前記第1のリードビット線と、前記第3のラッチ回路と、前記第3のドライバ回路と、前記第1の増幅器とを含み、
j−1(jは2からmまでの任意の整数)番目のセグメントに含まれる前記第3のラッチ回路は、j番目のセグメントに含まれる前記第1の増幅器により生成された前記第1のデータを保持し、
m番目のセグメントに含まれる前記第3のラッチ回路は、前記第2の増幅器により生成された前記第2のデータを保持し、
前記出力ドライバは、1番目のセグメントに含まれる前記第1の増幅器により生成された前記第1のデータを出力し、
前記列走査回路は、
(1)1番目のセグメントに含まれる前記複数の第1のドライバ回路を順次選択することにより、1番目の単位列群に対応する前記複数の第1の画素データを、前記1番目のセグメントに含まれる前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力し、
(2)j番目のセグメントに含まれる前記複数の第1のドライバ回路を順次選択し、かつ1番目からj−1番目のセグメントに含まれる前記第3のドライバ回路を選択することにより、j番目の単位列群に対応する前記複数の第1の画素データを、前記j番目から1番目のセグメントに含まれる複数の前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力し、
(3)前記複数の第2のドライバ回路を順次選択し、かつ、1番目からm番目のセグメントに含まれる複数の前記第3のドライバ回路を選択することにより、前記複数の第2単位列に対応する複数の前記第2の画素データを、前記第2のリードビット線、及び、前記m番目から1番目のセグメントに含まれる複数の前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力する、
請求項1記載の固体撮像装置。 - 前記j番目のセグメントに含まれる前記第1の増幅器は、当該j番目のセグメントに含まれる前記複数の第1のドライバ回路及び前記第3のドライバ回路のいずれかが活性化されるサイクルにのみ活性化され、
前記第2の増幅器は、前記複数の第2のドライバ回路のいずれかが活性化されるサイクルにのみ活性化される、
請求項4記載の固体撮像装置。 - 各セグメントに含まれる前記第3のラッチ回路は、さらに、対応する単位列群に含まれる第3単位列に対応して設けられ、前記複数の画素のうち、前記第3単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第3の画素データを保持し、
前記第3のドライバ回路は、前記第3のラッチ回路に保持されている前記第3の画素データを前記第1のリードビット線に出力し、
前記列走査回路は、
(1)前記1番目のセグメントに含まれる前記複数の第1のドライバ回路及び前記第3のドライバ回路を順次選択することにより、前記1番目の単位列群に対応する前記複数の第1の画素データを、前記1番目のセグメントに含まれる前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力し、
(2)j番目のセグメントに含まれる前記複数の第1のドライバ回路及び前記第3のドライバ回路を順次選択し、かつ、1番目からj−1番目のセグメントに含まれる前記第3のドライバ回路を選択することにより、j番目の単位列群に対応する前記複数の第1の画素データを、前記j番目から1番目のセグメントに含まれる複数の前記第1のリードビット線を介して、前記1番目のセグメントに含まれる前記第1の増幅器に順次出力する、
請求項4又は5記載の固体撮像装置。 - 前記列走査回路は、前記複数の第1のドライバ回路及び前記複数の第2のドライバ回路を順方向に順次選択することで、前記複数の第1の画素データ及び前記複数の第2の画素データを、前記出力ドライバに近い側の単位列の画素データから遠い側の単位列の画素データの順で前記第1の増幅器に順次出力し、
前記固体撮像装置は、さらに、
前記複数の第1のドライバ回路及び前記複数の第2のドライバ回路を逆方向に順次選択することで、前記複数の第1の画素データ及び前記複数の第2の画素データを、前記出力ドライバに遠い側の単位列の画素データから近い側の単位列の画素データの順で前記第1の増幅器に順次出力する反転列走査回路を備える、
請求項1〜6のいずれか1項に記載の固体撮像装置。 - 前記複数の第1のドライバ回路、前記複数の第2のドライバ回路及び前記第3のドライバ回路は、単位列のピッチと同じピッチで配置され、
前記第2の増幅器は、前記複数の第1のドライバ回路が配置されている領域と前記複数の第2のドライバ回路が配置されている領域との間の領域に配置されている、
請求項1〜7のいずれか1項に記載の固体撮像装置。 - 前記固体撮像装置は、
第1の回路群と、第2の回路群とを含み、
前記第1の回路群及び前記第2の回路群の各々は、前記複数の第1のラッチ回路と、前記複数の第1のドライバ回路と、前記第1のリードビット線と、前記第1の増幅器と、前記複数の第2のラッチ回路と、前記第2のリードビット線と、前記複数の第2のドライバ回路と、前記第2の増幅器と、前記第3のラッチ回路と、前記第3のドライバ回路を含み、
前記第1の回路群に対応する前記複数の第1単位列及び前記第2単位列は、N(Nは2以上の整数)単位列間隔で配置されている複数の第4単位列であり、
前記第2の回路群に対応する前記複数の第1単位列及び前記第2単位列は、前記N単位列間隔で配置されており、前記複数の第4単位列と異なる第5単位列であり、
前記第1の回路群と、前記第2の回路群とは、列の並び方向と直交する方向に並んで配置され、
前記第1の回路群及び前記第2の回路群の各々において、
(1)前記複数の第1のドライバ回路と、前記複数の第2のドライバ回路と、前記第3のドライバ回路とは、単位列のピッチのN倍のピッチで配置され、
(2)前記第2の増幅器は、前記複数の第1のドライバ回路が配置されている領域と前記複数の第2のドライバ回路が配置されている領域との間の領域に配置されている、
請求項1〜7のいずれか1項に記載の固体撮像装置。 - 前記固体撮像装置は、さらに、
隣接する2つの前記第1のドライバ回路の間、又は、隣接する前記第1のドライバ回路と前記第3のドライバ回路との間に配置されており、前記第1のリードビット線に接続された1つ又は複数の第1のプリチャージ回路と、
隣接する2つの前記第2のドライバ回路の間、又は、隣接する前記第2のドライバ回路と前記第3のドライバ回路との間に配置されており、前記第2のリードビット線に接続された一つ又は複数の第2のプリチャージ回路とを備える、
請求項8又は9記載の固体撮像装置。
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