JP2001343944A - 液晶表示装置の駆動方法および駆動装置 - Google Patents

Abstract

(57)【要約】 【課題】 駆動電圧のリンギングを防止するとともに低
消費電流化を図る。 【解決手段】 ６ビットのデータ信号に基づいて、演算
増幅器３７から６４階調の正電圧と負電圧とを交互に出
力するとき、スルーレート制御回路４０でｎ番目および
ｎ＋１番目の走査に対応する上位２ビットの各データ信
号を論理処理し、正電圧と負電圧との電圧差が大きくな
るデータ信号の所定の組合せの場合は、“Ｈ”レベルの
スルーレート制御信号ＴＲを出力して、演算増幅器３７
のスルーレートを高駆動に制御し、正電圧と負電圧との
電圧差が小さくなるデータ信号の所定の組合せの場合
は、 “Ｌ”レベルのスルーレート制御信号ＴＲを出力
して、演算増幅器３７のスルーレートを低駆動に制御す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアクティブマトリッ
クス方式の液晶表示装置の駆動方法および駆動装置に関
する。

【０００２】

【従来の技術】アクティブマトリックス方式の液晶表示
装置の液晶表示モジュールは、図５に示すように液晶パ
ネル１００と液晶パネル１００の外周に配置した駆動装
置２００とを具備している。液晶パネル１００は、画素
を構成する画素電極およびＴＦＴ（薄膜トランジスタ）
がマトリックス状に形成されたリア側のガラス基板と、
コモン電極およびカラーフィルタが形成されたフロント
側のガラス基板とが液晶を介して互いに対向配置され、
ＴＦＴと画素電極に、水平方向に延在し垂直方向に並設
される走査線と、垂直方向に延在し水平方向に並設され
るデータ線が接続されて構成されている。駆動装置２０
０は、液晶パネル１００のデータ線に接続される水平ド
ライバＩＣ２１０と、走査線に接続される垂直ドライバ
ＩＣ２２０とで構成されている。垂直ドライバＩＣ２２
０から各走査線に線順次に走査信号が供給されることに
より、走査信号が供給された走査線に接続されている各
ＴＦＴがオンし、水平ドライバＩＣ２１０から各データ
線に同時に供給された駆動電圧がこのオンしたＴＦＴを
介して対応する画素電極に供給され、コモン電極に供給
される電圧（以下、コモン電圧Ｖcomという）との電位
差で液晶を駆動する。

【０００３】各ドライバＩＣ２１０，２２０のモジュー
ルへの実装は、例えばＸＧＡ（１０２４×７６８画素）
表示の場合、 水平ドライバＩＣ２１０は、１画素を表示するために
データ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必
要なため、１０２４×３＝３０７２本のデータ線を駆動
する必要があり、例えば、３８４本分の駆動能力を有す
る水平ドライバＩＣ２１０を液晶パネル１００の上側外
周に８個をカスケード接続で片側配置される。 垂直ドライバＩＣ２２０は、７６８本のゲート線を駆
動する必要があり、例えば１９２本分の駆動能力を有す
る垂直ドライバＩＣ２２０を液晶パネル１００の左側外
周に４個をカスケード接続で片側配置される。

【０００４】水平ドライバＩＣ２１０により各画素電極
に供給される駆動電圧は、液晶固有の特性からコモン電
圧に対して正電圧と負電圧を交互に供給しなければなら
ず、例えば、６４階調表示の場合、正電圧として正極性
階調電圧ＶＰ１〜ＶＰ６４（Ｖcom＜ＶＰ１＜…＜ＶＰ
６４）のうちのひとつの階調電圧ＶＰｘと負電圧として
負極性階調電圧ＶＮ１〜ＶＮ６４（Ｖcom＞ＶＮ１＞…
＞ＶＮ６４）のうちのひとつの階調電圧ＶＮｘとが交互
に供給される。この正電圧と負電圧を交互に供給する駆
動方式としては、１画面（フレーム）ごとに切り換える
フレーム反転駆動や、１走査線ごとに切り換えるライン
反転駆動や、１画素電極単位で切り換えるドット反転駆
動等の交流駆動方式が提案されており、ライン反転駆動
やドット反転駆動の場合では、１走査線を走査するごと
に、フレーム反転駆動の場合では、１フレームを走査す
るごとに、液晶パネルの駆動電圧として、データ線に正
電圧と負電圧を交互に供給する。

【０００５】以下に、上記水平ドライバＩＣ２１０とし
ての従来のドット反転駆動の水平ドライバＩＣ１０の概
略構成について、３８４本分の駆動能力を有するものと
して、図６を参照して説明する。水平ドライバＩＣ１０
は表示データとしてＲ、Ｇ、Ｂ各色６ビットのデータ信
号を供給することにより６４階調の正極性および負極性
階調電圧を駆動電圧として３８４本のデータ線に奇数線
と偶数線とで極性が互い違いとなるようにして１走査期
間ごとに交互に出力するもので、主回路としてシフトレ
ジスタ１１、データレジスタ１２、ラッチ１３、レベル
シフタ１４、Ｄ／Ａコンバータ１５およびボルテージフ
ォロア出力回路１６を有している。シフトレジスタ１１
は、例えば、６４ビット双方向性でシフト方向切換え信
号Ｒ／Ｌにより右シフト・スタートパルス入出力ＳＴＨ
Ｒまたは左シフト・スタートパルス入出力ＳＴＨＬが選
択され、クロック信号ＣＬＫのエッジでスタートパルス
ＳＴＨＲまたはＳＴＨＬの“Ｈ”レベルを読込み、デー
タ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生
成し、データレジスタ１２に出力する。データレジスタ
１２は、シフトレジスタ１１の制御信号Ｃ１、Ｃ２、
…、Ｃ６４に基づき、６ビット×６ドット（ＲＧＢ×
２）の３６ビット幅で供給されるデータ信号を取込み、
ラッチ１３は、データレジスタ１２に取込まれたデータ
信号をラッチ信号ＳＴＢのエッジで、レベルシフタ１４
に１走査期間ごとに一括出力する。レベルシフタ１４
は、データレジスタ１２からのデータ信号を電圧レベル
を高めてＤ／Ａコンバータ１５に１走査期間ごとに出力
する。Ｄ／Ａコンバータ１５は、３８４個の各出力に対
応するデータ信号に基づきγ補正電源入力により内部の
階調電圧発生回路で生成された６４階調の正極性および
負極性階調電圧のうち１つずつを内部のＲＯＭデコーダ
で選択してボルテージフォロア出力回路１６の内部の３
８４個の演算増幅器１７で駆動能力を高めて３８４本の
各データ線に駆動電圧として奇数線と偶数線とで極性が
互い違いになるようにして１走査期間ごとに交互に出力
する。演算増幅器１７は、図７に示すように、差動段１
８と出力段１９とを有し、差動段１８は、演算増幅器１
７内にバイアス電流を流すために、図示しないバイアス
回路内のトランジスタとミラー接続されるＰチャネルＭ
ＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタ
Ｑ２とを含み、出力段１９は、立ち上がり波形と立ち下
がり波形を出力するためのＰチャネルＭＯＳトランジス
タＱ３とＮチャネルＭＯＳトランジスタＱ４とを含んで
いる。

【０００６】

【発明が解決しようとする課題】ところで、ボルテージ
フォロア出力回路１６から各データ線への駆動電圧は、
上述したように、正電圧と負電圧とで交互に出力される
ため、この駆動電圧の波形は、負電圧から正電圧の立ち
上がり波形と正電圧から負電圧の立ち下がり波形とな
る。この立ち上がり波形および立ち下がり波形の立ち上
がりおよび立ち下がり時間は、液晶パネルの負荷が一定
とした場合、ボルテージフォロア出力回路１６に含まれ
る演算増幅器１７のスルーレートにより決定され、この
スルーレートは、バイアス回路からのバイアス電流が一
定であれば、一定である。従って、立ち上がり波形およ
び立ち下がり波形の立ち上がりおよび立ち下がり時間
は、正電圧と負電圧との電圧差が大きくなるほど長くな
り、正電圧と負電圧との電圧差が最大となるとき最長と
なるため、このスルーレートはこの最長時間を考慮して
決定されている。このため、正電圧と負電圧との電圧差
が小さい場合でも、演算増幅器１７には正電圧と負電圧
との電圧差が最大のときと同じバイアス電流が流れてお
り、低消費電流化を阻害している。また、演算増幅器の
スルーレートは、正電圧と負電圧との電圧差が小さい場
合でも、正電圧と負電圧との電圧差が最大のときと同じ
に制御されているため、正電圧と負電圧との電圧差が小
さい場合、リンギングを発生させる虞がある。この問題
は他の反転駆動方式でも有しており、特に、１走査期間
ごとに反転駆動するライン反転駆動やドット反転駆動の
場合に問題となる虞がある。本発明は上記問題点に鑑み
てなされたものであり、ボルテージフォロア出力回路に
含まれる演算増幅器のスルーレートをデータ線が反転駆
動される前後の正電圧と負電圧との電圧差に応じて切り
替えることにより、リンギングの発生を防止させ、ま
た、演算増幅器のバイアス電流による消費電流を低減し
た液晶表示装置の駆動方法および駆動装置を提供するこ
とである。

【０００７】

【課題を解決するための手段】（１）本発明の液晶表示
装置の駆動方法は、液晶パネルの走査線の線順次の走査
ごとに、液晶パネルのデータ線に対応するｋビットのデ
ータ信号を、Ｄ／Ａコンバータにより２のｋ乗階調数の
階調電圧のうちの所望の階調電圧に、コモン電圧に対し
て正極性および負極性を交互にして変換し、ボルテージ
フォロア出力回路により駆動能力を上げて、前記データ
線に出力することにより、２のｋ乗階調表示するアクテ
ィブマトリックス駆動方式の液晶表示装置の駆動方法に
おいて、前記正極性および負極性の所望の階調電圧を、
Ｄ／Ａコンバータによりｋビットのデータ信号から変換
し、ボルテージフォロア出力回路により駆動能力を上げ
てデータ線に出力するとき、ｎ番目の走査に対応する前
記データ信号とｎ＋１番目の走査に対応するデータ信号
とを論理処理し、この結果に応じて、前記ｎ＋１番目の
走査時の前記ボルテージフォロア出力回路のスルーレー
トを切り替えることを特徴とする。本手段によれば、各
データ線に正電圧と負電圧とを交互に出力するとき、正
電圧と負電圧との電圧差に応じて、ボルテージフォロア
出力回路のスルーレートを切り替え可能にしているの
で、正電圧と負電圧との電圧差が大きい場合は、ボルテ
ージフォロア出力回路のスルーレートを高駆動に制御す
るのに対して、正電圧と負電圧との電圧差が小さい場合
は、ボルテージフォロア出力回路のスルーレートを低駆
動に制御することができ、リンギングを防止できる。 （２）本発明の液晶表示装置の駆動方法は上記（１）項
において、前記論理処理が、前記ｋビットの上位ｘビッ
トで行われることを特徴とする。本手段によれば、論理
処理をｋビットより少ないビットのデータで行えるた
め、簡単な回路で論理処理できる。 （３）本発明の液晶表示装置の駆動装置は、液晶パネル
の走査線の線順次の走査ごとに、液晶パネルのデータ線
に対応して、ｋビットのデータ信号を２のｋ乗階調数の
階調電圧のうちの１つの階調電圧に変換し、コモン電圧
に対して正極性と負極性で交互に出力するＤ／Ａコンバ
ータと、この変換された階調電圧を駆動能力を上げて前
記データ線に出力するボルテージフォロア出力回路とを
具備して、２のｋ乗階調表示するアクティブマトリック
ス駆動方式の液晶表示装置の駆動装置において、前記デ
ータ信号のうちｎ番目の走査に対応するデータ信号とｎ
＋１番目の走査に対応するデータ信号とを供給すること
により、前記ｎ＋１番目の走査時に、前記ボルテージフ
ォロア出力回路のスルーレートを切り替えるスルーレー
ト制御回路を有することを特徴とする。 （４）本発明の液晶表示装置の駆動装置は、上記（３）
項において、前記スルーレート制御回路は、前記ｋビッ
トのデータ信号のうち上位ｘビットのデータ信号が供給
されることを特徴とする。 （５）本発明の液晶表示装置の駆動装置は、上記（３）
項において、前記スルーレート制御回路は、前記データ
線に対応して、論理処理部を有することを特徴とする。 （６）本発明の液晶表示装置の駆動装置は、上記（３）
項において、前記ボルテージフォロア出力回路は、前記
データ線に対応して、ボルテージフォロア接続の演算増
幅器を有し、この演算増幅器の差動段に含まれ、バイア
ス回路のトランジスタとミラー接続されるトランジスタ
のミラー比が、前記スルーレート制御回路により切り替
えられることを特徴とする。 （７）本発明の液晶表示装置の駆動装置は、液晶パネル
のデータ線に対応してシリアル／パラレル変換されたｋ
ビットのデータ信号をラッチ信号の立ち上がりエッジで
出力する第１ラッチと、第１ラッチから出力されたｋビ
ットのデータ信号を２のｋ乗階調数の階調電圧のうちの
１つの階調電圧に変換し、コモン電圧に対して正極性と
負極性で交互に出力するＤ／Ａコンバータと、 Ｄ／Ａ
コンバータからの出力を駆動能力を上げて前記データ線
に出力するボルテージフォロア出力回路と、前記第１ラ
ッチから出力されたｋビットのデータ信号のうち上位ｘ
ビットのデータ信号をラッチ信号の立ちあがりエッジで
出力する第２ラッチと、前記上位ｘビットのデータ信号
について、前記第１ラッチから出力されたｎ＋１番目の
走査に対応するデータ信号と、前記第２ラッチから出力
されたｎ番目の走査に対応するデータ信号とを論理処理
し、この結果に応じて、前記ｎ＋１番目の走査時に、前
記ボルテージフォロア出力回路のスルーレートを切り替
えるスルーレート制御回路とを具備した、２のｋ乗階調
表示するアクティブマトリックス駆動方式の液晶表示装
置の駆動装置である。

【０００８】

【発明の実施の形態】以下に、本発明に基づき、上記水
平ドライバＩＣ２１０としての一実施例のドット反転駆
動の水平ドライバＩＣ３０について、データ線３８４本
分の駆動能力を有するものとして、図１乃至図４を参照
して説明する。水平ドライバＩＣ３０は、データ線３８
４本分に対応するｋ＝６ビットのデータ信号を供給する
ことにより、各データ線に対応して２のｋ乗＝６４階調
の階調電圧のうち１つの階調電圧が、表１に示すよう
に、選択され、この選択された各階調電圧を３８４本の
データ線に１走査期間ごとに奇数線と偶数線とで極性が
互い違いとなるようにして出力するもので、主回路とし
てシフトレジスタ３１、データレジスタ３２、第１ラッ
チ３３、レベルシフタ３４、Ｄ／Ａコンバータ３５、ボ
ルテージフォロア出力回路３６、第２ラッチ３９および
スルーレート制御回路４０を有している。

【０００９】

【表１】

【００１０】シフトレジスタ３１は、例えば、６４ビッ
ト双方向性でシフト方向切換え信号Ｒ／Ｌにより右シフ
ト・スタートパルス入出力ＳＴＨＲまたは左シフト・ス
タートパルス入出力ＳＴＨＬが選択され、クロック信号
ＣＬＫのエッジでスタートパルスＳＴＨＲまたはＳＴＨ
Ｌの“Ｈ”レベルを読込み、データ取込み用の制御信号
Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジスタ
３２に出力する。データレジスタ３２は、シフトレジス
タ３１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６
ビット×６ドット（ＲＧＢ×２）の３６ビット幅で供給
される６ビット×データ線３８４本分のデータ信号を取
込み、第１ラッチ３３は、ラッチ信号ＳＴＢの立ち上が
りエッジで、データレジスタ３２に取込まれた６ビット
×データ線３８４本分のデータ信号をレベルシフタ３４
に、および上記データ信号のうち上位ｘビット、例え
ば、上位２ビット×データ線３８４本分のデータ信号を
第２ラッチ３９とスルーレート制御回路４０とに１走査
期間ごとに一括出力する。第２ラッチ３９は、第１ラッ
チ３３から１つ前のラッチ信号ＳＴＢの立ち上がりエッ
ジで出力された上位２ビット×データ線３８４本分のデ
ータ信号をラッチ信号ＳＴＢの立ち上がりエッジで、１
つ前の走査に対応するデータ信号として、スルーレート
制御回路４０に１走査期間ごとに一括出力する。スルー
レート制御回路４０は、第２ラッチ３９を介して供給さ
れた１つ前の走査に対応するデータ信号と、第１ラッチ
３３から直接供給された走査に対応するデータ信号とを
論理処理して１ビットのスルーレート制御信号をレベル
シフタ３４に出力する。レベルシフタ３４は、第１ラッ
チ３３からの６ビットデータ信号、およびスルーレート
制御回路４０からのスルーレート制御信号の電圧レベル
を高めて、６ビットデータ信号をＤ／Ａコンバータ３５
に、およびスルーレート制御信号をボルテージフォロア
出力回路３６に１走査期間ごとに出力する。ボルテージ
フォロア出力回路３６は、スルーレート制御信号に基づ
き内部に含まれる３８４個の演算増幅器３７のスルーレ
ートが制御される。Ｄ／Ａコンバータ３５は、３８４個
の各出力に対応する６ビットデータ信号に基づき、γ補
正電源入力により内部の階調電圧発生回路で生成された
６４階調の正極性および負極性階調電圧のうち１つを選
択してスルーレートが制御されたボルテージフォロア出
力回路３６で駆動能力を高めて３８４本の各データ線に
駆動電圧として奇数線と偶数線とで極性が互い違いにな
るようにして１走査期間ごとに交互に出力する。

【００１１】スルーレート制御回路４０は、図２に示す
ように、データ線３８４本に対応して、３８４個の論理
処理部４１を有している。各論理処理部４１は、表２に
真理値表を示すように、例えば、ｎ番目の走査に対応す
る上位２ビットのデータ信号Ｄ５(n), Ｄ４(n)と、ｎ＋
１番目の走査に対応する上位２ビットのデータ信号Ｄ５
(n+1), Ｄ４(n+1)の少なくともどちらか一方のデータ信
号が“１１”のとき、“Ｈ”レベルの信号を出力して、
演算増幅器３７のスルーレートを速くするために、図２
に示すように、ｎ番目の走査に対応する上位２ビットの
データ信号Ｄ５(n), Ｄ４(n)の論理積を出力するＡＮＤ
回路４２と、第１ラッチ３３から直接供給されたｎ＋１
番目の走査に対応する上位２ビットのデータ信号Ｄ５(n
+1), Ｄ４(n+1)の論理積を出力するＡＮＤ回路４３と、
ＡＮＤ回路４２，４３の出力の論理和を出力するＯＲ回
路４４とで構成する。

【００１２】

【表２】

【００１３】演算増幅器３７は、図３に示すように、差
動段４８と出力段４９とを有している。差動段４８は、
演算増幅器３７内にバイアス電流を流すために、図示し
ないバイアス回路内のトランジスタとミラー接続される
並列接続のＰチャネルＭＯＳトランジスタＱ１１，Ｑ１
２および並列接続のＮチャネルＭＯＳトランジスタＱ２
１，Ｑ２２と、ＭＯＳトランジスタＱ１１を電源電位Ｖ
DDに接続するためのＰチャネルＭＯＳトランジスタＱ５
と、ＭＯＳトランジスタＱ２１を接地電位に接続するた
めのＮチャネルＭＯＳトランジスタＱ６と、トランジス
タＱ１１をバイアス入力ＢＰに接続するためのトランス
ファゲートＴＧ１と、トランジスタＱ２１をバイアス入
力ＢＮに接続するためのトランスファゲートＴＧ２と、
トランスファゲートＴＧ１のＰチャネル側ゲートにレベ
ルシフト回路３４からのスルーレート制御信号を反転し
て供給するためのインバータＩＮＶ１と、トランスファ
ゲートＴＧ２のＰチャネル側ゲートおよびＭＯＳトラン
ジスタＱ６のゲートにレベルシフト回路３４からのスル
ーレート制御信号を反転して供給するためのインバータ
ＩＮＶ２とを含んでいる。出力段３９は、立ち上がり波
形と立ち下がり波形を出力するためのＰチャネルＭＯＳ
トランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４
とを含んでいる。

【００１４】次に、水平ドライバＩＣ３０の動作を説明
する。シフトレジスタ３１において、シフト方向切換え
信号Ｒ／Ｌにより、例えば、右シフト・スタートパルス
入出力ＳＴＨＲが選択されている。

【００１５】先ず、ｎ−１番目の走査期間でのデータレ
ジスタ３２へのデータ信号の取込みについて説明する。
シフトレジスタ３１は、クロック信号ＣＬＫのエッジで
スタートパルスＳＴＨＲの“Ｈ”レベルを読込み、デー
タ取込み用の制御信号Ｃ１，Ｃ２，…，Ｃ６４をデータ
レジスタ３２に順次出力する。データレジスタ３２は、
シフトレジスタ３１の制御信号Ｃ１，Ｃ２，…，Ｃ６４
により６ビット×６ドット（ＲＧＢ×２）の３６ビット
幅で６ビット×データ線３８４本分のｎ番目の走査に対
応するデータ信号Ｄ５(n)，Ｄ４(n)，…，Ｄ０(n)を取
込む。

【００１６】次に、ｎ番目の走査期間でのデータレジス
タ３２へのデータ信号の取込み、および第２ラッチ３９
へのデータ信号の供給について説明する。第１ラッチ３
３は、ラッチ信号ＳＴＢの立ち上がりエッジで、データ
レジスタ３２に取込まれたｎ番目の走査に対応する６ビ
ット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４
(n)，…，Ｄ０(n)のうち上位２ビット×データ線３８４
本分のデータ信号Ｄ５(n)，Ｄ４(n)を第２ラッチ３９に
出力する。データレジスタ３２は、ｎ−１番目の走査期
間のときと同様に、６ビット×データ線３８４本分のｎ
＋１番目の走査に対応するデータ信号Ｄ５(n+1)，Ｄ４
(n+1)，…，Ｄ０(n+1)を取込む。

【００１７】次に、ｎ＋１番目の走査期間でのボルテー
ジフォロア出力回路３６からの駆動電圧の出力について
説明する。第２ラッチ３９は、ラッチ信号ＳＴＢの立ち
上がりエッジで、第１ラッチ３３から出力されたｎ番目
の走査に対応する２ビット×データ線３８４本分のデー
タ信号Ｄ５(n)，Ｄ４(n)をスルーレート制御回路４０に
出力する。第１ラッチ３３は、ラッチ信号ＳＴＢの立ち
上がりエッジで、データレジスタ３２に取込まれたｎ＋
１番目の走査に対応する６ビット×データ線３８４本分
のデータ信号Ｄ５(n+1)，Ｄ４(n+1)，…，Ｄ０(n+1)を
レベルシフタ３４に、および６ビット×データ線３８４
本分のデータ信号のうち上位２ビット×データ線３８４
本分のデータ信号Ｄ５(n+1)，Ｄ４(n+1)を第２ラッチ３
９とスルーレート制御回路４０とに出力する。

【００１８】スルーレート制御回路４０は、第２ラッチ
３９を介して供給されたｎ番目の走査に対応する２ビッ
ト×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)
と、第１ラッチ３３から直接供給されたｎ＋１番目の走
査に対応する２ビット×データ線３８４本分のデータ信
号Ｄ５(n+1)，Ｄ４(n+1)とを内部の３８４個の論理処理
部４１に含まれるＡＮＤ回路４２，４３およびＯＲ回路
４３で論理処理して１ビットのスルーレート制御信号を
レベルシフタ３４に出力する。スルーレート制御信号
は、表２に示すように、ｎ番目の走査に対応する上位２
ビットのデータ信号Ｄ５(n), Ｄ４(n)、ｎ＋１番目の走
査に対応する上位２ビットのデータ信号Ｄ５(n+1), Ｄ
４(n+1)のうち、少なくともどちらか一方のデータ信号
が“１１”のとき、 “Ｈ”レベルとなり、どちらのデ
ータ信号も“１１”でないとき、“Ｌ”レベルとなる。

【００１９】レベルシフタ３４は、第１ラッチ３３から
の６ビットデータ信号、およびスルーレート制御回路４
０からのスルーレート制御信号の電圧レベルを高めて、
６ビットデータ信号をＤ／Ａコンバータ３５およびスル
ーレート制御信号をボルテージフォロア出力回路３６に
出力する。

【００２０】ボルテージフォロア出力回路３６は、スル
ーレート制御信号に基づき内部に含まれる３８４個の演
算増幅器３７のスルーレートが次のように制御される。
スルーレート制御信号が“Ｈ”レベルの場合、演算増幅
器３７の差動段４８に含まれるトランスファゲートＴＧ
１，ＴＧ２がオン制御されるとともにトランジスタＱ
５，Ｑ６がオフ制御されて、トランジスタＱ１２，Ｑ２
２とともにトランジスタＱ１１，Ｑ２１もミラー接続さ
れミラー比が大きくなり、出力段４９に含まれるトラン
ジスタＱ３，Ｑ４は高駆動に制御される。スルーレート
制御信号が“Ｌ”レベルの場合、演算増幅器３７の差動
段４８に含まれるトランスファゲートＴＧ１，ＴＧ２が
オフ制御されるとともに、トランジスタＱ５，Ｑ６がオ
ン制御されて、トランジスタＱ１１，Ｑ２１はミラー接
続されず、トランジスタＱ１２，Ｑ２２のみのミラー接
続となりミラー比が小さくなり、出力段４９に含まれる
トランジスタＱ３，Ｑ４は低駆動に制御される。

【００２１】Ｄ／Ａコンバータ３５は、３８４個の各出
力に対応する６ビットデータ信号に基づき、γ補正電源
入力により内部の階調電圧発生回路で生成された６４階
調の正極性および負極性階調電圧のうち１つを選択して
スルーレートが制御されたボルテージフォロア出力回路
３６で駆動能力を高めて３８４本の各データ線に駆動電
圧としてｎ番目の走査とは反対極性で出力する。

【００２２】次に、ボルテージフォロア出力回路３６か
ら正電圧と負電圧とを交互に出力するときの正電圧と負
電圧との電圧差が大きい場合と小さい場合について、具
体例で説明する。先ず、正電圧と負電圧との電圧差が大
きい場合として、演算増幅器３７からｎ番目の走査時に
正極性階調電圧ＶＰ６４を出力し、ｎ＋１番目の走査時
に負極性階調電圧ＶＮ６４を出力する場合について説明
する。表１から、ｎ番目の走査時の正極性階調電圧ＶＰ
６４に対応する６ビットのデータ信号Ｄ５(n)，Ｄ４
(n)，…，Ｄ０(n)の上位２ビットのデータ信号Ｄ５
(n)，Ｄ４(n)は、Ｄ５(n)＝“１”, Ｄ４(n)＝“１”で
あり、ｎ＋１番目の走査時の負極性階調電圧ＶＮ６４に
対応する６ビットのデータ信号Ｄ５(n+1)，Ｄ４(n+1)，
…，Ｄ０(n+1)の上位２ビットのデータ信号Ｄ５(n+1)，
Ｄ４(n+1)は、Ｄ５(n+1)＝“１”, Ｄ４(n+1)＝“１”
である。スルーレート制御回路４０は、ｎ＋１番目の走
査時に、これらのデータ信号が供給されると、表２に示
すように、“Ｈ”レベルのスルーレート制御信号ＴＲを
演算増幅器３７に出力する。演算増幅器３７は、ｎ＋１
番目の走査時に、“Ｈ”レベルのスルーレート制御信号
ＴＲが供給されると、差動段４８に含まれる、トランジ
スタＱ１２，Ｑ２２とともにトランジスタＱ１１，Ｑ２
１もミラー接続されミラー比が大きくなってバイアス電
流が大きくなり、スルーレートが高駆動に制御される。

【００２３】次に、正電圧と負電圧との電圧差が小さい
場合として、演算増幅器３７からｎ番目の走査時に正極
性階調電圧ＶＰ１６を出力し、ｎ＋１番目の走査時に負
極性階調電圧ＶＮ１６を出力する場合について説明す
る。表１から、ｎ番目の走査時の正極性階調電圧ＶＰ１
６に対応する６ビットのデータ信号の上位２ビットのデ
ータ信号は、Ｄ５(n)＝“０”, Ｄ４(n)＝“０”であ
り、ｎ＋１番目の走査時の負極性階調電圧ＶＮ１６に対
応する６ビットのデータ信号の上位２ビットのデータ信
号は、Ｄ５(n+1)＝“０”, Ｄ４(n+1)＝“０”である。
スルーレート制御回路４０は、ｎ＋１番目の走査時に、
これらのデータ信号が供給されると、表２に示すよう
に、“Ｌ”レベルのスルーレート制御信号ＴＲを演算増
幅器３７に出力する。演算増幅器３７は、ｎ＋１番目の
走査時に、“Ｌ”レベルのスルーレート制御信号ＴＲが
供給されると、差動段４８に含まれるトランジスタＱ１
１，Ｑ２１はミラー接続されず、トランジスタＱ１２，
Ｑ２２のみミラー接続されミラー比が小さくなってバイ
アス電流が小さくなり、スルーレートが低駆動に制御さ
れる。

【００２４】以上のように、演算増幅器３７から正電圧
と負電圧とを交互に出力するとき、正電圧と負電圧との
電圧差が大きい場合は、スルーレート制御回路４０から
“Ｈ”レベルのスルーレート制御信号ＴＲを出力して、
演算増幅器３７のスルーレートを高駆動に制御するのに
対して、正電圧と負電圧との電圧差が小さい場合は、ス
ルーレート制御回路４０から“Ｌ”レベルのスルーレー
ト制御信号ＴＲを出力して、演算増幅器３７のスルーレ
ートを低駆動に制御するようにしているので、正電圧と
負電圧との電圧差が小さい場合のバイアス電流は、正電
圧と負電圧との電圧差が大きい場合より小さくて済み、
演算増幅器３７の消費電流を低くすることができる。ま
た、正電圧と負電圧との電圧差が小さい場合に演算増幅
器３７のスルーレートを高駆動に制御すると、リンギン
グを発生させる虞があるが、この場合、演算増幅器３７
のスルーレートを低駆動に制御するようにしているの
で、リンギングの発生を防止できる。

【００２５】次に、本発明の他の実施例として、演算増
幅器３７の替わりに演算増幅器５７を用いた場合につい
て説明する。演算増幅器５７は、図４に示すように、差
動段５８と出力段５９とを有している。差動段５８は、
演算増幅器５７内にバイアス電流を流すために、図示し
ないバイアス回路内のトランジスタとミラー接続される
ＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭ
ＯＳトランジスタＱ２を含んでいる。出力段５９は、立
ち上がり波形と立ち下がり波形を出力するための並列接
続のＰチャネルＭＯＳトランジスタＱ３１，Ｑ３２およ
び並列接続のＮチャネルＭＯＳトランジスタＱ４１，４
２と、ＭＯＳトランジスタＱ３１を電源電位ＶDDに接続
するためのＰチャネルＭＯＳトランジスタＱ５と、ＭＯ
ＳトランジスタＱ４１を接地電位に接続するためのＮチ
ャネルＭＯＳトランジスタＱ６と、トランジスタＱ３１
を差動段５８の出力に接続するためのトランスファゲー
トＴＧ１と、トランジスタＱ４１を差動段５８の出力に
接続するためのトランスファゲートＴＧ２と、トランス
ファゲートＴＧ１のＰチャネル側ゲートにレベルシフト
回路３４からのスルーレート制御信号ＴＲを反転して供
給するためのインバータＩＮＶ１と、トランスファゲー
トＴＧ２のＰチャネル側ゲートおよびＭＯＳトランジス
タＱ６のゲートにレベルシフト回路３４からのスルーレ
ート制御信号ＴＲを反転して供給するためのインバータ
ＩＮＶ２とを含んでいる。

【００２６】演算増幅器５７のスルーレートは次のよう
に制御される。スルーレート制御信号ＴＲが“Ｈ”レベ
ルの場合、演算増幅器５７の出力段５９に含まれるトラ
ンスファゲートＴＧ１，ＴＧ２がオン制御されるととも
にトランジスタＱ５，Ｑ６がオフ制御されて、トランジ
スタＱ３２，Ｑ４２とともにトランジスタＱ３１，Ｑ４
１も駆動可能となり、高駆動に制御される。スルーレー
ト制御信号ＴＲが“Ｌ”レベルの場合、演算増幅器５７
の出力段５９に含まれるトランスファゲートＴＧ１，Ｔ
Ｇ２がオフ制御されるとともに、トランジスタＱ５，Ｑ
６がオン制御されて、トランジスタＱ３１，Ｑ４１はオ
フ制御され、トランジスタＱ３２，Ｑ４２のみ駆動可能
であり、低駆動に制御される。

【００２７】演算増幅器５７では、正電圧と負電圧との
電圧差が小さい場合と大きい場合とでバイアス電流の切
替えはなく、従って、正電圧と負電圧との電圧差が小さ
い場合でも演算増幅器３７の消費電流を低くすることが
できない。しかし、正電圧と負電圧との電圧差が小さい
場合、演算増幅５７のスルーレートを低駆動に制御する
ようにしているので、演算増幅３７と同様に、リンギン
グの発生を防止できる。

【００２８】尚、上記実施例では、ボルテージフォロア
出力回路３６に配置される演算増幅器を立ち上がりおよ
び立ち下がり用の両方を兼ねて配置される１アンプ方式
の演算増幅器３７，５７で説明したが、データ線３８４
本のＮ番目（Ｎ＝１，３，…，３８３）と（Ｎ＋１）番
目を１組として、Ｎ番目と（Ｎ＋１）番目とに互い違い
に接続される立ち上がり専用演算増幅器および立ち下が
り専用演算増幅器の２アンプ方式の演算増幅器であって
もよい。

【００２９】

【発明の効果】本発明によれば、液晶表示装置の駆動装
置から各データ線に正電圧と負電圧とを交互に出力する
とき、正電圧と負電圧との電圧差に応じて、ボルテージ
フォロア出力回路のスルーレートを切り替え可能にして
いるので、正電圧と負電圧との電圧差が大きい場合は、
ボルテージフォロア出力回路のスルーレートを高駆動に
制御するのに対して、正電圧と負電圧との電圧差が小さ
い場合は、ボルテージフォロア出力回路のスルーレート
を低駆動に制御するようにした場合、リンギングを防止
できる。また、正電圧と負電圧との電圧差が小さい場
合、ボルテージフォロア出力回路に含まれる演算増幅器
の差動段でのバイアス電流を電圧差が大きい場合より小
さくして、ボルテージフォロア出力回路のスルーレート
を低駆動に制御する場合は、ボルテージフォロア出力回
路の消費電流を低くすることができる。

【図面の簡単な説明】

【図１】 本発明の一実施例である水平ドライバＩＣの
概略構成を示すブロック図。

【図２】 図１の水平ドライバＩＣに使用されるスルー
レート制御回路の回路図。

【図３】 図１の水平ドライバＩＣに使用される一実施
例の演算増幅器の要部回路図。

【図４】 図１の水平ドライバＩＣに使用される他の実
施例の演算増幅器の要部回路図。

【図５】 液晶表示モジュールの概略構造図。

【図６】 従来の水平ドライバＩＣの概略構成を示すブ
ロック図。

【図７】 図６の水平ドライバＩＣに使用される演算増
幅器の要部回路図。

【符号の説明】

３０ 水平ドライバＩＣ ３１ シフトレジスタ ３２ データレジスタ ３３ 第１ラッチ ３４ レベルシフタ ３５ Ｄ／Ａコンバータ ３６ ボルテージフォロア出力回路 ３７，５７ 演算増幅器 ３９ 第２ラッチ ４０ スルーレート制御回路 ４１ 論理処理部 ４２，４３ ＡＮＤ回路 ４４ ＯＲ回路 ４８，５８ 演算増幅器の差動段 ４９，５９ 演算増幅器の出力段

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｂ ６２３ ６２３Ｙ

Claims (7)

【特許請求の範囲】
1. 【請求項１】液晶パネルの走査線の線順次の走査ごと
   に、液晶パネルのデータ線に対応するｋビットのデータ
   信号を、Ｄ／Ａコンバータにより２のｋ乗階調数の階調
   電圧のうちの所望の階調電圧に、コモン電圧に対して正
   極性および負極性を交互にして変換し、ボルテージフォ
   ロア出力回路により駆動能力を上げて、前記データ線に
   出力することにより、２のｋ乗階調表示するアクティブ
   マトリックス駆動方式の液晶表示装置の駆動方法におい
   て、 ｎ番目の走査に対応する前記データ信号とｎ＋１番目の
   走査に対応するデータ信号とを論理処理し、この結果に
   応じて、前記ｎ＋１番目の走査時の前記ボルテージフォ
   ロア出力回路のスルーレートを切り替えることを特徴と
   する液晶表示装置の駆動方法。
2. 【請求項２】前記論理処理が、前記ｋビットの上位ｘビ
   ットで行われることを特徴とする請求項１記載の液晶表
   示装置の駆動方法。
3. 【請求項３】液晶パネルの走査線の線順次の走査ごと
   に、液晶パネルのデータ線に対応して、ｋビットのデー
   タ信号を２のｋ乗階調数の階調電圧のうちの１つの階調
   電圧に変換し、コモン電圧に対して正極性と負極性で交
   互に出力するＤ／Ａコンバータと、この変換された階調
   電圧を駆動能力を上げて前記データ線に出力するボルテ
   ージフォロア出力回路とを具備して、２のｋ乗階調表示
   するアクティブマトリックス駆動方式の液晶表示装置の
   駆動装置において、 前記データ信号のうちｎ番目の走査に対応するデータ信
   号とｎ＋１番目の走査に対応するデータ信号とを供給す
   ることにより、前記ｎ＋１番目の走査時に、前記ボルテ
   ージフォロア出力回路のスルーレートを切り替えるスル
   ーレート制御回路を有することを特徴とする液晶表示装
   置の駆動装置。
4. 【請求項４】前記スルーレート制御回路は、前記ｋビッ
   トのデータ信号のうち上位ｘビットのデータ信号が供給
   されることを特徴とする請求項３記載の液晶表示装置の
   駆動装置。
5. 【請求項５】前記スルーレート制御回路は、前記データ
   線に対応して、論理処理部を有することを特徴とする請
   求項３記載の液晶表示装置の駆動装置。
6. 【請求項６】前記ボルテージフォロア出力回路は、前記
   データ線に対応して、ボルテージフォロア接続の演算増
   幅器を有し、この演算増幅器の差動段に含まれ、バイア
   ス回路のトランジスタとミラー接続されるトランジスタ
   のミラー比が、前記スルーレート制御回路により切り替
   えられることを特徴とする請求項３記載の液晶表示装置
   の駆動装置。
7. 【請求項７】液晶パネルのデータ線に対応してシリアル
   ／パラレル変換されたｋビットのデータ信号をラッチ信
   号の立ち上がりエッジで出力する第１ラッチと、 第１ラッチから出力されたｋビットのデータ信号を２の
   ｋ乗階調数の階調電圧のうちの１つの階調電圧に変換
   し、コモン電圧に対して正極性と負極性で交互に出力す
   るＤ／Ａコンバータと、 Ｄ／Ａコンバータからの出力を駆動能力を上げて前記デ
   ータ線に出力するボルテージフォロア出力回路と、 前記第１ラッチから出力されたｋビットのデータ信号の
   うち上位ｘビットのデータ信号をラッチ信号の立ちあが
   りエッジで出力する第２ラッチと、 前記上位ｘビットのデータ信号について、前記第１ラッ
   チから出力されたｎ＋１番目の走査に対応するデータ信
   号と、前記第２ラッチから出力されたｎ番目の走査に対
   応するデータ信号とを論理処理し、この結果に応じて、
   前記ｎ＋１番目の走査時に、前記ボルテージフォロア出
   力回路のスルーレートを切り替えるスルーレート制御回
   路とを具備した、２のｋ乗階調表示するアクティブマト
   リックス駆動方式の液晶表示装置の駆動装置。