JPH07191768A - 電流発生回路 - Google Patents
電流発生回路Info
- Publication number
- JPH07191768A JPH07191768A JP5329477A JP32947793A JPH07191768A JP H07191768 A JPH07191768 A JP H07191768A JP 5329477 A JP5329477 A JP 5329477A JP 32947793 A JP32947793 A JP 32947793A JP H07191768 A JPH07191768 A JP H07191768A
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Abstract
(57)【要約】
【目的】 この発明は、ノイズによる基準電流の変動を
抑制し得る基準電流発生回路を提供することを目的とす
る。 【構成】 この発明は、ドレイン端子が定電流源Ｉ0 に
接続され、ゲート端子がドレイン端子に接続されたＮチ
ャネルのＦＥＴＭ１と、ゲート端子がＦＥＴＭ１のゲー
ト端子に接続され、ソース端子がＦＥＴＭ１のソース端
子に接続され、ドレイン端子から基準電流を取り出して
なるＮチャネルのＦＥＴＭ２と、ＦＥＴＭ１，Ｍ２の共
通接続されたゲート端子とＦＥＴＭ１，Ｍ２の共通接続
されたソース端子との間に接続された容量Ｃ１と、ＦＥ
ＴＭ１，Ｍ２の共通接続されたソース端子と低位電源と
の間に接続された抵抗Ｒ１とから構成される。
抑制し得る基準電流発生回路を提供することを目的とす
る。 【構成】 この発明は、ドレイン端子が定電流源Ｉ0 に
接続され、ゲート端子がドレイン端子に接続されたＮチ
ャネルのＦＥＴＭ１と、ゲート端子がＦＥＴＭ１のゲー
ト端子に接続され、ソース端子がＦＥＴＭ１のソース端
子に接続され、ドレイン端子から基準電流を取り出して
なるＮチャネルのＦＥＴＭ２と、ＦＥＴＭ１，Ｍ２の共
通接続されたゲート端子とＦＥＴＭ１，Ｍ２の共通接続
されたソース端子との間に接続された容量Ｃ１と、ＦＥ
ＴＭ１，Ｍ２の共通接続されたソース端子と低位電源と
の間に接続された抵抗Ｒ１とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、ＦＥＴ（電界効果ト
ランジスタ）を用いて電流を発生させる電流発生回路に
関する。
ランジスタ）を用いて電流を発生させる電流発生回路に
関する。
【０００２】
【従来の技術】従来の電流発生回路としては、例えば図
５に示すように構成されたものが知られている。
５に示すように構成されたものが知られている。
【０００３】図５に示す電流発生回路は、Ｎチャネルの
ＦＥＴＭ１とＦＥＴＭ２及び基準電流を供給する定電流
源Ｉ0 からなるカレントミラー回路で構成されており、
出力電流（Ｉsa）を取り出すＦＥＴＭ２のドレイン端子
には例えばメモリ等に用いられるセンスアンプＳ１が接
続されている。
ＦＥＴＭ１とＦＥＴＭ２及び基準電流を供給する定電流
源Ｉ0 からなるカレントミラー回路で構成されており、
出力電流（Ｉsa）を取り出すＦＥＴＭ２のドレイン端子
には例えばメモリ等に用いられるセンスアンプＳ１が接
続されている。
【０００４】このような構成において、ＦＥＴＭ１，Ｍ
２のソース端子に接続された低位電源例えばグランド電
位（ＧＮＤ）にノイズが無い場合には、図６に示すよう
に、グランド電位とバックゲート電位（ＶＢＢ）は時間
によらず常に一定となる。したがって、回路は安定して
動作することになり、図７に示すように、出力電流（Ｉ
sa）も時間によらず常に一定となる。
２のソース端子に接続された低位電源例えばグランド電
位（ＧＮＤ）にノイズが無い場合には、図６に示すよう
に、グランド電位とバックゲート電位（ＶＢＢ）は時間
によらず常に一定となる。したがって、回路は安定して
動作することになり、図７に示すように、出力電流（Ｉ
sa）も時間によらず常に一定となる。
【０００５】一方、グランド電位（ＧＮＤ）にノイズが
ある場合には、図８に示すように、ＦＥＴＭ１，Ｍ２の
ソース電位が変化することになり、ソース端子とバック
ゲート端子との間の電位、すなわちバックバイアスが時
間とともに変動することになる。このため、回路の動作
は不安定となり、図９に示すように、出力電流（Ｉsa）
も時間とともに変動することになる。
ある場合には、図８に示すように、ＦＥＴＭ１，Ｍ２の
ソース電位が変化することになり、ソース端子とバック
ゲート端子との間の電位、すなわちバックバイアスが時
間とともに変動することになる。このため、回路の動作
は不安定となり、図９に示すように、出力電流（Ｉsa）
も時間とともに変動することになる。
【０００６】このように、出力電流が変動すると、出力
電流が供給されている被供給回路、例えばセンスアンプ
Ｓ１に誤動作を招くおそれがあった。
電流が供給されている被供給回路、例えばセンスアンプ
Ｓ１に誤動作を招くおそれがあった。
【０００７】
【発明が解決しようとする課題】以上説明したように、
カレントミラー回路を用いた従来の電流発生回路におい
ては、カレントミラー回路を構成するＦＥＴのソース端
子に供給される低位電源電位にノイズが発生すると、ソ
ース端子とバックゲート端子間の電位が変化して出力電
流が変動し、一定の出力電流を供給することができなく
なるという不具合を招いていた。
カレントミラー回路を用いた従来の電流発生回路におい
ては、カレントミラー回路を構成するＦＥＴのソース端
子に供給される低位電源電位にノイズが発生すると、ソ
ース端子とバックゲート端子間の電位が変化して出力電
流が変動し、一定の出力電流を供給することができなく
なるという不具合を招いていた。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、低位電源電位
に発生するノイズの影響を緩和して、ノイズによる出力
電流又は出力電流と基準電流の変動を抑制し得る電流発
生回路を提供することにある。
たものであり、その目的とするところは、低位電源電位
に発生するノイズの影響を緩和して、ノイズによる出力
電流又は出力電流と基準電流の変動を抑制し得る電流発
生回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ドレイン端子から出力電流
を取り出す第１導電型の第１のＦＥＴ（電界効果トラン
ジスタ）と、ＦＥＴのソース端子と低位電源との間に接
続された抵抗と、ＦＥＴのゲート端子とソース端子との
間に接続された第１の容量とから構成される。
に、請求項１記載の発明は、ドレイン端子から出力電流
を取り出す第１導電型の第１のＦＥＴ（電界効果トラン
ジスタ）と、ＦＥＴのソース端子と低位電源との間に接
続された抵抗と、ＦＥＴのゲート端子とソース端子との
間に接続された第１の容量とから構成される。
【００１０】請求項２記載の発明は、請求項１記載の発
明において、ゲート端子が第１のＦＥＴのゲート端子に
接続され、ソース端子が第１のＦＥＴのソース端子に接
続され、ドレイン端子が定電流源に接続された第１導電
型の第２のＦＥＴを有して構成される。
明において、ゲート端子が第１のＦＥＴのゲート端子に
接続され、ソース端子が第１のＦＥＴのソース端子に接
続され、ドレイン端子が定電流源に接続された第１導電
型の第２のＦＥＴを有して構成される。
【００１１】請求項３記載の発明は、請求項１又は２記
載の発明において、第１のＦＥＴのソース端子とバック
ゲート端子との間に接続された第２の容量と、第２のＦ
ＥＴのソース端子とバックゲート端子との間に接続され
た第３の容量とを有して構成される。
載の発明において、第１のＦＥＴのソース端子とバック
ゲート端子との間に接続された第２の容量と、第２のＦ
ＥＴのソース端子とバックゲート端子との間に接続され
た第３の容量とを有して構成される。
【００１２】請求項４記載の発明は、請求項１，２又は
３記載の発明において、前記第１の容量の値と前記抵抗
の値との積、又は前記第２の容量の値と第３の容量の値
との和と前記抵抗の値との積は、低位電源電位の時間変
動を変換して求めたパワースペクトルの最大値のうち最
も小さい周波数の逆数以上に設定されて構成される。
３記載の発明において、前記第１の容量の値と前記抵抗
の値との積、又は前記第２の容量の値と第３の容量の値
との和と前記抵抗の値との積は、低位電源電位の時間変
動を変換して求めたパワースペクトルの最大値のうち最
も小さい周波数の逆数以上に設定されて構成される。
【００１３】
【作用】上記構成において、この発明は、第１のＦＥＴ
のゲート端子とソース端子との間に接続された容量なら
びに第１のＦＥＴのソース端子と低位電源との間に接続
された抵抗によって、低位電源に発生するノイズが出力
電流又は出力電流と基準電流の変動に与える影響を緩和
するようにしている。
のゲート端子とソース端子との間に接続された容量なら
びに第１のＦＥＴのソース端子と低位電源との間に接続
された抵抗によって、低位電源に発生するノイズが出力
電流又は出力電流と基準電流の変動に与える影響を緩和
するようにしている。
【００１４】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１５】図１は請求項１，２又は４記載の発明の一
実施例に係わる電流発生回路の構成を示す図である。
実施例に係わる電流発生回路の構成を示す図である。
【００１６】図１において、電流発生回路は、ドレイン
端子が基準電流を供給する定電流源Ｉ0 に接続され、ゲ
ート端子がドレイン端子に接続されたＮチャネルのＦＥ
ＴＭ１と、ゲート端子がＦＥＴＭ１のゲート端子に接続
され、ソース端子がＦＥＴＭ１のソース端子に接続さ
れ、ドレイン端子から出力電流（Ｉsa）を取り出してド
レイン端子が例えばセンスアンプＳ１に接続されたＮチ
ャネルのＦＥＴＭ２と、ＦＥＴＭ１，Ｍ２の共通接続さ
れたゲート端子とＦＥＴＭ１，Ｍ２の共通接続されたソ
ース端子との間に接続された容量Ｃ１と、ＦＥＴＭ１，
Ｍ２の共通接続されたソース端子とグランド電源との間
に接続された抵抗Ｒ１とから構成されている。出力電流
（Ｉsa）は、定電流源Ｉ0 から供給される基準電流の
（ＦＥＴＭ２のゲート幅Ｗ／ＦＥＴＭ１のゲート幅Ｗ）
倍の電流値となる。
端子が基準電流を供給する定電流源Ｉ0 に接続され、ゲ
ート端子がドレイン端子に接続されたＮチャネルのＦＥ
ＴＭ１と、ゲート端子がＦＥＴＭ１のゲート端子に接続
され、ソース端子がＦＥＴＭ１のソース端子に接続さ
れ、ドレイン端子から出力電流（Ｉsa）を取り出してド
レイン端子が例えばセンスアンプＳ１に接続されたＮチ
ャネルのＦＥＴＭ２と、ＦＥＴＭ１，Ｍ２の共通接続さ
れたゲート端子とＦＥＴＭ１，Ｍ２の共通接続されたソ
ース端子との間に接続された容量Ｃ１と、ＦＥＴＭ１，
Ｍ２の共通接続されたソース端子とグランド電源との間
に接続された抵抗Ｒ１とから構成されている。出力電流
（Ｉsa）は、定電流源Ｉ0 から供給される基準電流の
（ＦＥＴＭ２のゲート幅Ｗ／ＦＥＴＭ１のゲート幅Ｗ）
倍の電流値となる。
【００１７】このような構成において、ＦＥＴＭ１，Ｍ
２の共通接続されたゲート端子とＦＥＴＭ１，Ｍ２の共
通接続されたソース端子との間に接続された容量Ｃ１
と、ＦＥＴＭ１，Ｍ２の共通接続されたソース端子とグ
ランド電源との間に接続された抵抗Ｒ１とは、その時定
数ＣＲがノイズの変動を特徴づける時間値よりも大きく
なるように設定する。すなわち、時定数ＣＲは、グラン
ド電位の時間変化を変換して求められたパワースペクト
ルの最大値のうち最も小さい周波数の逆数以上に設定さ
れる。
２の共通接続されたゲート端子とＦＥＴＭ１，Ｍ２の共
通接続されたソース端子との間に接続された容量Ｃ１
と、ＦＥＴＭ１，Ｍ２の共通接続されたソース端子とグ
ランド電源との間に接続された抵抗Ｒ１とは、その時定
数ＣＲがノイズの変動を特徴づける時間値よりも大きく
なるように設定する。すなわち、時定数ＣＲは、グラン
ド電位の時間変化を変換して求められたパワースペクト
ルの最大値のうち最も小さい周波数の逆数以上に設定さ
れる。
【００１８】このように、容量Ｃ１と抵抗Ｒ１の値を設
定することによって、グランド電位に発生したノイズは
容量Ｃ１と抵抗Ｒ１によって吸収され、図１中に“Ａ”
で示す箇所に対するノイズの影響は緩和される。これに
より、“Ａ”で示される箇所の電位変動、すなわちＦＥ
ＴＭ１，Ｍ２の共通接続されたソース端子の電位変動は
抑制され、ＦＥＴＭ１，Ｍ２のソース端子とバックゲー
ト端子との間の電位、すなわちバックバイアスの変動を
図２に示すように抑制することができる。この結果、図
３に示すように出力電流及び基準電流の変動を抑制する
ことができる。図４は請求項３記載の発明の一実施例に
係わる電流発生回路の構成を示す図である。
定することによって、グランド電位に発生したノイズは
容量Ｃ１と抵抗Ｒ１によって吸収され、図１中に“Ａ”
で示す箇所に対するノイズの影響は緩和される。これに
より、“Ａ”で示される箇所の電位変動、すなわちＦＥ
ＴＭ１，Ｍ２の共通接続されたソース端子の電位変動は
抑制され、ＦＥＴＭ１，Ｍ２のソース端子とバックゲー
ト端子との間の電位、すなわちバックバイアスの変動を
図２に示すように抑制することができる。この結果、図
３に示すように出力電流及び基準電流の変動を抑制する
ことができる。図４は請求項３記載の発明の一実施例に
係わる電流発生回路の構成を示す図である。
【００１９】図４に示す実施例の特徴とするところは、
図１に示す回路の構成に加えて、ＦＥＴＭ２のソース端
子とバックゲート端子との間に接続された容量Ｃ２と、
ＦＥＴＭ１のソース端子とバックゲート端子との間に接
続された容量Ｃ３とを有し、図２の“Ａ”で示す箇所の
電位変動、すなわちＦＥＴＭ１，Ｍ２の共通接続された
ソース端子の電位変動を抑制するようにしたことにあ
る。このような構成においては、ＦＥＴＭ１とＦＥＴＭ
２がそれぞれ分離されたウェル領域に形成されている場
合であっても、図２の“Ａ”で示す箇所の電位変動を抑
制することができる。
図１に示す回路の構成に加えて、ＦＥＴＭ２のソース端
子とバックゲート端子との間に接続された容量Ｃ２と、
ＦＥＴＭ１のソース端子とバックゲート端子との間に接
続された容量Ｃ３とを有し、図２の“Ａ”で示す箇所の
電位変動、すなわちＦＥＴＭ１，Ｍ２の共通接続された
ソース端子の電位変動を抑制するようにしたことにあ
る。このような構成においては、ＦＥＴＭ１とＦＥＴＭ
２がそれぞれ分離されたウェル領域に形成されている場
合であっても、図２の“Ａ”で示す箇所の電位変動を抑
制することができる。
【００２０】なお、この発明は、上記実施例に限ること
はなく、出力電流の供給先はセンスアンプでなくともよ
い。
はなく、出力電流の供給先はセンスアンプでなくともよ
い。
【００２１】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、第１のＦＥＴのゲート端子とソース端子と
の間に容量を接続し、かつ第１のＦＥＴのソース端子と
低位電源との間に抵抗を接続するようにしたので、低位
電源に発生するノイズによるソース端子とバックゲート
端子との間の電位変動が抑制されて、出力電流の変動を
抑制することができる。
明によれば、第１のＦＥＴのゲート端子とソース端子と
の間に容量を接続し、かつ第１のＦＥＴのソース端子と
低位電源との間に抵抗を接続するようにしたので、低位
電源に発生するノイズによるソース端子とバックゲート
端子との間の電位変動が抑制されて、出力電流の変動を
抑制することができる。
【００２２】また、請求項２記載の発明によれば、請求
項１記載の発明に加えて、第２のＦＥＴのゲート端子と
ソース端子との間に容量を接続し、かつ第２のＦＥＴの
ソース端子と低位電源との間に抵抗を接続するようにし
たので、低位電源に発生するノイズによるソース端子と
バックゲート端子との間の電位変動が抑制されて、出力
電流及び基準電流の変動を抑制することができる。
項１記載の発明に加えて、第２のＦＥＴのゲート端子と
ソース端子との間に容量を接続し、かつ第２のＦＥＴの
ソース端子と低位電源との間に抵抗を接続するようにし
たので、低位電源に発生するノイズによるソース端子と
バックゲート端子との間の電位変動が抑制されて、出力
電流及び基準電流の変動を抑制することができる。
【００２３】さらに、請求項３記載の発明によれば、請
求項１又は２記載の発明に加えて、第１のＦＥＴのソー
ス端子とバックゲート端子との間に第２の容量を接続
し、第２のＦＥＴのソース端子とバックゲート端子との
間に第３の容量を接続するようにしたので、第１及び第
２のＦＥＴがそれぞれ分離されたウェル領域に形成され
ている場合であっても、低位電源に発生するノイズによ
るソース端子とバックゲート端子との間の電位変動が抑
制されて、出力電流又は出力電流と基準電流の変動を抑
制することができる。
求項１又は２記載の発明に加えて、第１のＦＥＴのソー
ス端子とバックゲート端子との間に第２の容量を接続
し、第２のＦＥＴのソース端子とバックゲート端子との
間に第３の容量を接続するようにしたので、第１及び第
２のＦＥＴがそれぞれ分離されたウェル領域に形成され
ている場合であっても、低位電源に発生するノイズによ
るソース端子とバックゲート端子との間の電位変動が抑
制されて、出力電流又は出力電流と基準電流の変動を抑
制することができる。
【図１】請求項１，２又は４記載の発明の一実施例に係
わる基準電流発生回路の構成を示す図である。
わる基準電流発生回路の構成を示す図である。
【図２】図１に示す回路におけるバックバイアスの時間
変化の様子を示す図である。
変化の様子を示す図である。
【図３】図１に示す回路における基準電流の時間変化の
様子を示す図である。
様子を示す図である。
【図４】請求項３記載の発明の一実施例に係わる基準電
流発生回路の構成を示す図である。
流発生回路の構成を示す図である。
【図５】従来の基準電流発生回路の一構成例を示す図で
ある。
ある。
【図６】図５に示す回路におけるノイズが無い場合のグ
ランド電位及びバックゲート電位の時間変化の様子を示
す図である。
ランド電位及びバックゲート電位の時間変化の様子を示
す図である。
【図７】図５に示す回路におけるノイズが無い場合の基
準電流の時間変化の様子を示す図である。
準電流の時間変化の様子を示す図である。
【図８】図５に示す回路におけるノイズがある場合のグ
ランド電位及びバックゲート電位の時間変化の様子を示
す図である。
ランド電位及びバックゲート電位の時間変化の様子を示
す図である。
【図９】図５に示す回路におけるノイズがある場合の基
準電流の時間変化の様子を示す図である。
準電流の時間変化の様子を示す図である。
【符号の説明】 Ｍ１，Ｍ２ ＦＥＴ Ｃ１〜Ｃ３ 容量 Ｒ１ 抵抗 Ｉ0 定電流源 Ｓ１ センスアンプ
Claims (4)
- 【請求項１】 ドレイン端子から出力電流を取り出す第
１導電型の第１のＦＥＴ（電界効果トランジスタ）と、 ＦＥＴのソース端子と低位電源との間に接続された抵抗
と、 ＦＥＴのゲート端子とソース端子との間に接続された第
１の容量とを有することを特徴とする電流発生回路。 - 【請求項２】 ゲート端子が第１のＦＥＴのゲート端子
に接続され、ソース端子が第１のＦＥＴのソース端子に
接続され、ドレイン端子が基準電流を供給する定電流源
に接続された第１導電型の第２のＦＥＴとを有すること
を特徴とする請求項１記載の電流発生回路。 - 【請求項３】 第１のＦＥＴのソース端子とバックゲー
ト端子との間に接続された第２の容量と、 第２のＦＥＴのソース端子とバックゲート端子との間に
接続された第３の容量とを有することを特徴とする請求
項１又２記載の電流発生回路。 - 【請求項４】 前記第１の容量の値と前記抵抗の値との
積、又は前記第２の容量の値と第３の容量の値との和と
前記抵抗の値との積は、低位電源電位の時間変動を変換
して求めたパワースペクトルの最大値のうち最も小さい
周波数の逆数以上に設定されてなることを特徴とする請
求項１，２又は３記載の電流発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329477A JPH07191768A (ja) | 1993-12-27 | 1993-12-27 | 電流発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329477A JPH07191768A (ja) | 1993-12-27 | 1993-12-27 | 電流発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191768A true JPH07191768A (ja) | 1995-07-28 |
Family
ID=18221822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5329477A Pending JPH07191768A (ja) | 1993-12-27 | 1993-12-27 | 電流発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07191768A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110367A (ja) * | 2001-09-28 | 2003-04-11 | Denso Corp | センサ用半導体集積回路装置 |
| JP2008035466A (ja) * | 2006-07-28 | 2008-02-14 | Research & Industrial Cooperation Group | モス電界効果トランジスタの増幅度及び雑音度改善回路、並びにこれを利用した周波数混合器と、増幅器及び発振器 |
| JP2012164078A (ja) * | 2011-02-04 | 2012-08-30 | Seiko Instruments Inc | ボルテージレギュレータ |
-
1993
- 1993-12-27 JP JP5329477A patent/JPH07191768A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110367A (ja) * | 2001-09-28 | 2003-04-11 | Denso Corp | センサ用半導体集積回路装置 |
| JP2008035466A (ja) * | 2006-07-28 | 2008-02-14 | Research & Industrial Cooperation Group | モス電界効果トランジスタの増幅度及び雑音度改善回路、並びにこれを利用した周波数混合器と、増幅器及び発振器 |
| JP2012164078A (ja) * | 2011-02-04 | 2012-08-30 | Seiko Instruments Inc | ボルテージレギュレータ |
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