JP4053838B2

JP4053838B2 - 水晶発振回路

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Description

【０００１】
【発明の属する技術分野】
本発明は、水晶発振回路に係り、特に、動作特性の改善を図ったものに関する。
【０００２】
【従来の技術】
この種の水晶発振回路としては、例えば、図９に示されたような構成を有してなるものが公知・周知となっている。
すなわち、この従来回路は、半導体集積回路化された発振用アンプ１の入出力間に、水晶発振子２と帰還抵抗器３とがそれぞれ接続される一方、この発振用アンプ１の入力端とグランドとの間、発振用アンプ１の出力端とグランドとの間には、それぞれ第１及び第２のコンデンサ４，５が接続されたものとなっており、水晶発振子２によって定まる周波数の発振出力信号が得られるようになっているものである。
【０００３】
【発明が解決しようとする課題】
ところで、このような従来回路においては、集積回路化された発振用アンプ１において、そのコンダクタンスｇmが電源電圧の変動によって変化することに起因して発振状態が、電源電圧が高い場合と低い場合とで変化してしまうという問題がある。
すなわち、上述した従来回路では、例えば、高い電源電圧で発振回路を最適化した場合、逆に電源電圧が低い状態では、コンダクタンスｇmが減少すると共に負性抵抗が少なくなり、そのため、発振開始電圧が高くなってしまうという問題を生ずる。
また、逆に、従来回路を、低い電源電圧で最適化した場合において、電源電圧が高くなると、コンダクタンスｇmが大きくなり過ぎて電流が流れすぎるという不都合を生ずる。
【０００４】
本発明は、上記実状に鑑みてなされたもので、電源電圧の変動に関わらず安定した発振を得ることができる水晶発振回路を提供するものである。
本発明の他の目的は、電源電圧の変動があっても発振周波数範囲が小さくなることなく安定した出力を得ることができる水晶発振回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る水晶発振回路は、
入力信号の反転出力が得られるよう構成されてなるアンプを有し、当該アンプの入出力端に水晶発振子と帰還抵抗器とがそれぞれ接続されると共に、前記アンプの入力端とグランドとの間、及び前記アンプの出力端とグランドとの間に、それぞれ容量性素子が設けられてなる水晶発振回路であって、
前記アンプの入力端側又は出力端側の少なくともいずれか一方を、前記容量性素子に直列に接続した印加電圧によって容量値が変化する可変容量性素子を介してグランドに接続すると共に、
電源電圧の変動に応じて前記可変容量性素子への印加電圧を可変出力する可変電圧発生回路を設けてなる水晶発振回路において、
前記可変電圧発生回路の出力端は、前記容量性素子と前記可変容量性素子との接続点に接続され、前記可変電圧発生回路は、所定の電源電圧以上で出力電圧が、電源電圧の上昇と共に低下するよう構成されてなるものである。
【０００６】
かかる構成においては、可変容量性素子の容量値を変えることができるよう可変電圧発生回路が設けられたので、電源電圧が低下する場合に、可変電圧発生回路の出力電圧を上昇させることで、可変容量性素子の容量を減らし、電源電圧の低下による負荷抵抗の減少を補償でき、そのため、電源電圧の変動に関わらず安定した発振を得ることができる水晶発振回路を提供することができるものである。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。なお、図９に示された従来回路と同一の構成要素については、同一の符号を付すこととする。
最初に、本発明の実施の形態における水晶発振回路の第１の構成例について、図１を参照しつつ説明する。
この水晶発振回路Ｓ１は、まず、発振用アンプ１の入出力間に水晶発振子２と帰還抵抗器３とがそれぞれ接続された構成である点は、従来回路と基本的に同様のものである。
すなわち、発振用アンプ１は、入力信号の反転出力が得られるよう構成されてなるいわゆるインバータアンプで、その入力端には、水晶発振子２の一方の端部及び帰還抵抗器３の一方の端部が接続される一方、出力端には、水晶発振子２の他方の端部及び帰還抵抗器３の他方の端部が接続されたものとなっている。
また、発振用アンプ１の入力端は、容量性素子としての第１のコンデンサ４及び可変容量性素子としての第１のバリキャップ６を介してグランドに接続されたものとなっている。すなわち、発振用アンプ１の一方の入力端には、第１のコンデンサ４の一端が接続され、この第１のコンデンサ４の他端には、第１のバリキャップ６のカソードが接続され、第１のバリキャップ６のアノードは、グランドに接続されたものとなっている。
【０００８】
さらに、発振用アンプ１の出力端は、容量性素子としての第２のコンデンサ５及び可変容量性素子としての第２のバリキャップ７を介してグランドに接続されたものとなっている。すなわち、発振用アンプ１の一方の出力端には、第２のコンデンサ５の一端が接続され、この第２のコンデンサ５の他端には、第２のバリキャップ７のカソードが接続され、第２のバリキャップ７のアノードは、グランドに接続されたものとなっている。
そして、第１のコンデンサ４と第１のバリキャップ６との接続点及び第２のコンデンサ５と第２のバリキャップ７との接続点には、可変電圧発生回路１００の出力端が接続されたものとなっている。
可変電圧発生回路１００は、電源電圧の変動に応じてその出力電圧が変化するように構成されてなるもので、本発明の実施の形態においては、電源電圧が低くなると、電源電圧が所定以上の高い電圧値にある場合に比してより高い電圧を出力する一方、電源電圧が所定以上の高い電圧値（２×Ｖth）にある場合、電圧が高くなるに従い電源電圧より低い電圧を出力する一方、電源電圧が正常値（２×Ｖth）になるとピーク電圧値を出力するようになっているものである（詳細は後述）。
【０００９】
次に、かかる構成における動作について説明する。
なお、以下の動作説明においては、発振動作そのものは、公知・周知の回路におけるものと基本的に変わるところはないので、電源電圧が変動した場合の動作を中心に説明することとする。
まず、電源電圧が高い方から低い方へ変動したとすると、従来回路においては、発振用アンプ１のコンダクタンスｇmが低下し、負性抵抗が小さくなるため、発振回路が電源電圧の高い場合に最適動作となるように最適化されている場合には、電源電圧の低下と共に発振しづらくなってゆく傾向にあった。
【００１０】
なお、発振用アンプ１のコンダクタンスｇmは、下記する式１によって表されるものである。
【００１１】
ｇm＝ΔＩDD／ΔＶDD・・・（式１）
【００１２】
ここで、ΔＶDDは、電源電圧の変化分であり、ΔＩDDは、電源電圧の変化に伴う電源電流の変化分である。
【００１３】
また、負性抵抗（−Ｒｉ）は、下記する式２によって表される。
【００１４】
−Ｒｉ＝−ｇm／（ω²×Ｃa×Ｃb）・・・（式２）
【００１５】
ここで、発振周波数をｆとすれば、ωは、ω＝２×π×ｆと表される角周波数あり、Ｃaは、第１のコンデンサ４の容量値Ｃgと第１のバリキャップ６の容量値Ｃv1との合成容量値であり、Ｃbは、第２のコンデンサ５の容量値Ｃdと第２のバリキャップ７の容量値Ｃv2との合成容量値である。
そして、Ｃaは、Ｃa＝Ｃg×Ｃv1／（Ｃg＋Ｃv1）と表され、Ｃbは、Ｃb＝Ｃd×Ｃv2／（Ｃd＋Ｃv2）と表される。
【００１６】
本発明の実施の形態における水晶発振回路Ｓ１においては、電源電圧が低くなると、可変電圧発生回路１００の出力電圧が大きくなるため、それによって、第１及び第２のバリキャップ６，７の容量値Ｃv1，Ｃv2が少なくなる。
第１及び第２のバリキャップ６，７の容量値Ｃv1，Ｃv2の減少は、先の合成容量値Ｃa，Ｃbの減少を招き、それによって、式２から理解できるように、負性抵抗の増大となって、電源電圧の低下による負性抵抗の減少が補償されることとなり、その結果、従来回路と異なり、電源電圧の低下にも関わらず安定した発振状態が維持されることとなる。
【００１７】
また、本発明の実施の形態における水晶発振回路Ｓ１を、従来回路に対する周波数範囲の拡大という観点から見ると、まず、先の式２から理解できるように、周波数が高くなる、すなわち、換言すれば、角周波数ωが大きくなると、負性抵抗が小さくなる傾向となるが、電源電圧が低下して上述したように負性抵抗が大きくなるのは、周波数の変化に関係なく同様である。その結果、この場合、すなわち、周波数が高くなることによる負性抵抗の減少が補償され、実質的に周波数範囲の拡大がなされることとなる。
【００１８】
ところで、本発明の実施の形態における発振用アンプ１のコンダクタンスｇmの特性例を示せば、図４に示されたように、ＰチャンネルＭＯＳＦＥＴを用いたものも、ＮチャンネルＭＯＳＦＥＴを用いたものも、いずれも電源電圧の上昇と共にコンダクタンスｇmが増大する特性を有するものとなっている。
なお、図４において、実線の特性線は、発振用アンプ１がＮチャンネルＭＯＳＦＥＴを用いてなるものである場合における電源電圧の変化に対するコンダクタンスｇmの変化を、二点鎖線の特性線は、発振用アンプ１がＰチャンネルＭＯＳＦＥＴを用いてなるものである場合における電源電圧の変化に対するコンダクタンスｇmの変化を、それぞれ示している。
また、本発明の実施の形態における第１及び第２のバリキャップ６，７は、例えば、図５に一特性例が示されたように、バイアス電圧が大きくなるにつれて、その容量値は徐々に小さくなる特性を有している。なお、図５の縦軸において表記された文字「Ｅ」は、ネピア数を意味する。したがって、例えば、２.０Ｅ−１１は、２ｅ^-11を意味するものである。
【００１９】
次に、本発明の実施の形態における水晶発振回路の第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この水晶発振回路Ｓ２は、可変電圧発生回路１００の出力端を、第１のコンデンサ４と第１のバリキャップ６との接続点にのみ接続した構成としたもので、他は、図１に示された第１の構成例と変わるところがないものである。
負性抵抗は、先の式２により明らかなように、少なくともＣa又はＣbのいずれか一方を小さくすれば、増えることから、この第２の構成例のようにしても、電源電圧の低下による負性抵抗の減少を、可変電圧発生回路１００によってＣaを小さくすることで、補償することが可能となるものである。
【００２０】
次に、本発明の実施の形態における水晶発振回路の第３の構成例について、図３を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この水晶発振回路Ｓ３は、可変電圧発生回路１００の出力端を、上述した第２の構成例とは逆に、第２のコンデンサ５と第２のバリキャップ７との接続点にのみ接続した構成としたもので、他は、図１に示された第１の構成例と変わるところがないものである。
したがって、基本的には、電源電圧の低下による負性抵抗の減少を補償するために、Ｃaに代わってＣbを小さくするような構成とした点で異なるだけで、他は、先の第２の構成例の場合と同様である。
【００２１】
次に、可変電圧発生回路１００の具体的な回路構成例について図６及び図７を参照しつつ説明する。
最初に、可変電圧発生回路１００の第１の構成例について図６を参照しつつ説明する。なお、以下の説明において、便宜上、ＰチャンネルＭＯＳＦＥＴを「ＰＭＯＳ」、ＮチャンネルＭＯＳＦＥＴを「ＮＭＯＳ」と言うこととする。
この可変電圧発生回路１００は、第１の電流発生部１０１と、第２の電流発生部１０２及び電流合成部１０３とに大別されて、構成されたものとなっているものである。
最初に、第１の電流発生部１０１は、第１の所定電流Ｉ１を生成するための回路で、次述するように回路構成されて電流Ｉ１が生成されるようになっている。すなわち、まず、電源電圧ＶDDとソース電位Ｖssとの間に、電源電圧側から順に第１の抵抗器（図６においては「Ｒ１」と表記）２６、第３及び第２のＮＭＯＳ（図６においては、それぞれ「ＭＮ３」、「ＭＮ２」と表記）１３，１２が直列接続されて設けられたものとなっている。具体的には、第１の抵抗器２６の一端には、電源電圧ＶDDが印加されるようになっている一方、他端は第３のＮＭＯＳ１３のドレインに接続されたものとなっている。
【００２２】
第３のＮＭＯＳ１３は、ドレインとゲートとが相互に接続されており、さらに、ソースは、第２のＮＭＯＳ１２のドレイン及びゲートと接続されたものとなっている一方、サブストレートは、第２のＮＭＯＳ１２のサブストレートと共に、第２のＮＭＯＳ１２のソースに接続されたものとなっている。そして、第２のＮＭＯＳ１２は、ソースにソース電圧Ｖssとしてのグランド電位が印加される一方、ゲートは、第１のＮＭＯＳ（図６においては「ＭＮ１」と表記）１１のゲートに接続されたものとなっている。
第１のＮＭＯＳ１１は、ゲートとドレインとが接続されていわゆるダイオード接続状態にある第２のＮＭＯＳ１２とカレントミラー回路を構成するものとなっており、そのソースには、サブストレートが接続されると共にグランド電位とされる一方、ドレインは、第１のＰＭＯＳ（図６においては「ＭＰ１」と表記）２１のドレインに接続されたものとなっている。
【００２３】
そして、第１のＰＭＯＳ２１は、そのドレインとゲートとが相互に接続されていわゆるダイオード接続状態とされると共に、第２のＰＭＯＳ（図１においては「ＭＰ２」と表記）２２のゲートに接続されたものとなっている。
また、第１のＰＭＯＳ２１のソースとサブストレートとが接続されて、電源電圧ＶDDが印加されるようになっている。
第２のＰＭＯＳ２２は、そのソースとサブストレートとが相互に接続されて電源電圧ＶDDが印加されるようになっている一方、ドレインは、次述する第２の電流発生部１０２の第５のＮＭＯＳ（図６においては「ＭＮ５」と表記）１５のドレインに接続されたものとなっている。そして、この第２のＰＭＯＳ２２と先の第１のＰＭＯＳ２１は、カレントミラー回路を構成するものとなっている。
【００２４】
かかる第１の電流発生部１０１においては、第１の抵抗器２６と、第３のＮＭＯＳ１３及び第２のＮＭＯＳ１２の直列接続部分によって第１の所定電流Ｉ１が発生するようになっている。そして、第２のＮＭＯＳ１２と第１のＮＭＯＳ１１とによるカレントミラー回路によって、第１のＮＭＯＳ１１にも第１の所定電流Ｉ１に応じた一定電流が流れることとなるが、特に、第１のＮＭＯＳ１１と第２のＮＭＯＳ１２の大きさ、すなわち、ｗ(ゲート幅)／ｌ(ゲート長)を同一のものとすることで、第１のＰＭＯＳ２１及び第１のＮＭＯＳ１１にも電流Ｉ１を流すことができ好適である。
【００２５】
次に、第２の電流発生部１０２は、第２の所定電流Ｉ２を生成するための回路で、次述するように回路構成されて電流Ｉ２が生成されるようになっている。
まず、電源電圧ＶDDとソース電圧Ｖssとの間に、第２の抵抗器（図６においては「Ｒ２」と表記）２７、第４のＮＭＯＳ（図６においては「ＭＮ４」と表記）１４が直列接続されている。すなわち、第２の抵抗器２７の一端には、電源電圧ＶDDが印加されるようになっている一方、他端には、第４のＮＭＯＳ１４のドレインが接続されたものとなっている。
第４のＮＭＯＳ１４は、ソースとサブストレートとが接続されてソース電圧Ｖssが印加される一方、ドレインとゲートとが相互に接続されていわゆるダイオード接続状態とされると共に、第５のＮＭＯＳ１５のゲートに接続されて、カレントミラー回路を構成するものとなっている。
第５のＮＭＯＳ１５は、ドレインが先に述べたように第２のＰＭＯＳ２２のドレインに接続される一方、ソースとサブストレートとが接続されてソース電圧Ｖssが印加されるようになっている。
【００２６】
かかる第２の電流発生部１０２においては、第２の抵抗器２７と、第４のＮＭＯＳ１４の直列接続部分によって第２の所定電流Ｉ２が発生するようになっている。
そして、第４のＮＭＯＳ１４と第５のＮＭＯＳ１５とによるカレントミラー回路によって、第５のＮＭＯＳ１５にも第２の所定電流Ｉ２に応じた一定電流が流れることとなるが、特に、第４のＮＭＯＳ１４と第５のＮＭＯＳ１５の大きさ、すなわち、ｗ(ゲート幅)／ｌ(ゲート長)を同一のものとすることで、第２のＰＭＯＳ２２及び第５のＮＭＯＳ１５にも電流Ｉ２を流すことができ好適である。
【００２７】
次に、電流合成部１０３は、第１の電流発生部１０１において発生された電流Ｉ１と、第２の電流発生部１０２において発生された電流Ｉ２との合成を行い電圧信号として出力するようになっているものである。
すなわち、まず、第３のＰＭＯＳ（図６においては「ＭＰ３」と表記）２３のソースは、サブストレートと接続されてソース電圧Ｖssが印加されるようになっている一方、ドレインとゲートとが相互に接続されていわゆるダイオード接続状態とされると共に、先の第５のＮＭＯＳ１５のドレイン及び第４のＰＭＯＳ（図６においては「ＭＰ４」と表記）２４のゲートに接続されたものとなっている。第４のＰＭＯＳ２４は、ソースとサブストレートとが接続されて電源電圧ＶDDが印加されるようになっている一方、ドレインには、第３の抵抗器（図６においては「Ｒ３」と表記）２８の一端が接続され、この第３の抵抗器２８の他端には、ソース電圧Ｖssが印加されるようになっている。そして、第４のＰＭＯＳ２４と第３の抵抗器２８との接続点から、この可変電圧発生回路１００の出力電圧が得られるものとなっている。
【００２８】
かかる電流合成部１０３においては、第３のＰＭＯＳ２３のドレイン及びゲートが、先の第２のＰＭＯＳ２２のドレインと第５のＮＭＯＳ１５のドレインとの接続点に接続されているため、この第３のＰＭＯＳ２３には、第２の所定電流Ｉ２と第１の所定電流Ｉ１との差分の電流Ｉ３が生じることとなる。そして、第３のＰＭＯＳ２３と第４のＰＭＯＳ２４によるカレントミラー回路によって、第４のＰＭＯＳ２４及び第３の抵抗器２８にも電流Ｉ３が流れ、第３の抵抗器２８における電圧降下が、可変電圧発生回路１００の出力電圧として得られるようになっている。
【００２９】
次に、かかる構成における可変電圧発生回路１００の動作について説明すれば、まず、電源電圧が印加され、その電源電圧が所定電圧へ向かって立ち上がってゆき、まず、電源電圧が第４及び第５のＮＭＯＳ１４，１５のスレッショールド電圧Ｖthを越えると第２の電流発生部１０２が動作を開始し、次いで、電源電圧が第２及び第３のＮＭＯＳ１２，１３のそれぞれのスレッショールド電圧Ｖthの和の電圧を越えると第１の電流発生部１０１が動作を開始し、それぞれ所定電流Ｉ１，Ｉ２が流れることとなる。
すなわち、仮に、全てのＮＭＯＳのスレッショールド電圧Ｖthが同一であるとすると、電流Ｉ１、Ｉ２及びＩ３は、下記する式４、式５及び式６のようにそれぞれ表されるものとなる。
【００３０】
Ｉ１＝（ＶDD−２Ｖth）／Ｒ１・・・（式４）
【００３１】
Ｉ２＝（ＶDD−Ｖth）／Ｒ２・・・（式５）
【００３２】
Ｉ３＝Ｉ２−Ｉ１・・・（式６）
【００３３】
ここで、Ｒ１は、第１の抵抗器２６の抵抗値、Ｒ２は、第２の抵抗器２７の抵抗値であるとする。
そして、出力電圧Ｖoutは、次のように求められる。
【００３４】
Ｖout＝Ｒ３×Ｉ３＝Ｒ３｛（ＶDD−Ｖth）／Ｒ２−（ＶDD−２Ｖth）／Ｒ１｝・・・（式７）
【００３５】
そして、特に、電源電圧ＶDDが２Ｖthより低い場合（ＶDD＜２Ｖth）には、出力電圧Ｖoutは、下記する大きさとなる。
【００３６】
Ｖout＝Ｒ３×Ｉ２＝Ｒ３（ＶDD−Ｖth）／Ｒ２・・・（式８）
【００３７】
なお、ここで、Ｒ３は、第３の抵抗器２８の抵抗値であるとする。
また、電源電圧ＶDDが２Ｖth以上であって（ＶDD≧２Ｖth）、Ｒ２＞Ｒ１である場合には、出力電圧Ｖoutは、下記する大きさとなる。
【００３８】
Ｖout＝｛ＶDD（１／Ｒ２−１／Ｒ１）／Ｒ２＋（１／Ｒ２＋２／Ｒ１）Ｖth｝・・・（式９）
【００３９】
したがって、Ｖoutは、電源電圧が２Ｖthまでは、論理値Ｈｉｇｈに相当する電圧となるが、電源電圧が２Ｖth以上となると徐々に論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧へ低下してゆくものとなる。
【００４０】
次に、可変電圧発生回路１００の第２の構成例について、図７を参照しつつ説明する。なお、図６に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例における可変電圧発生回路１００は、出力波形の安定化のために、先の図６に示された構成例に、緩衝増幅部１０４を付加したものである。すなわち、緩衝増幅部１０４は、演算増幅器２５を用いて構成されており、この演算増幅器２５は、非反転入力端子に第４のＰＭＯＳ２４と第３の抵抗器２８との接続点が接続される一方、反転入力端子と出力端子とが接続接続されると共に、ソース電圧Ｖssが印可されるボルテージフォロワとなっているので、インピーダンス変換として働き、出力を安定させる効果がある。
かかる構成における動作は、出力電圧が緩衝増幅部１０４を介して得られる点を除けば、基本的に図６に示された構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。
【００４１】
図８には、可変電圧発生回路１００において、電源電圧を変化させた場合の出力電圧の変化をシュミレーションした結果が示されており、以下、同図を参照しつつこのシュミレーション結果について説明する。
まず、図８において、横軸は電源電圧を、縦軸は可変電圧発生回路１００の出力電圧を、それぞれ示している。
例えば、電源電圧が正常な状態から徐々に低下したと仮定して、このシュミレーション結果を見ると、可変電圧発生回路１００の出力電圧は、先に述べたように、電源電圧の低下と共に徐々に上昇してゆき、ある電源電圧を境にそれ以降は逆に低下してゆくものとなっていることが確認できる。
このような出力特性によって、既に述べたように第１及び第２のバリキャップ６，７の容量を変化させて電源電圧低下時における発振状態の悪化を防止し、かつ、周波数範囲の拡大が可能となる。
【００４２】
【発明の効果】
以上、述べたように、本発明によれば、水晶発振回路の負荷抵抗の増減に寄与する容量を、電源電圧の変動に応じて負荷抵抗の変化を補償するように変えることができるような構成とすることにより、電源電圧の変化による負荷抵抗の変動が抑圧されるので、電源電圧の変動に関わらず安定した発振を得ることができ、また、同時に広い周波数範囲を確保することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における水晶発振回路の第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における水晶発振回路の第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態における水晶発振回路の第３の回路構成例を示す回路図である。
【図４】本発明の実施の形態における水晶発振回路に用いられる発振用アンプの電源電圧の変化に対するコンダクタンスの変化の例を示す特性線図である。
【図５】本発明の実施の形態における水晶発振回路に用いられるバリキャップのバイアス電圧変化に対する容量変化を示す特性線図である。
【図６】本発明の実施の形態における水晶発振回路に用いられる可変電圧発生回路の第１の回路構成例を示す回路図である。
【図７】本発明の実施の形態における水晶発振回路に用いられる可変電圧発生回路の第２の回路構成例を示す回路図である。
【図８】本発明の実施の形態における水晶発振回路に用いられる可変電圧発生回路の電源電圧の変化に対する出力電圧の変化をシュミレーションした結果を示す特性線図である。
【図９】従来回路の一例を示す回路図である。
【符号の説明】
１…発振用アンプ
２…水晶発振子
３…帰還抵抗器
４…第１のコンデンサ
５…第２のコンデンサ
６…第１のバリキャップ
７…第２のバリキャップ
１００…可変電圧発生回路
１０１…第１の電流発生部
１０２…第２の電流発生部
１０３…電流合成部

Claims

入力信号の反転出力が得られるよう構成されてなるアンプを有し、当該アンプの入出力端に水晶発振子と帰還抵抗器とがそれぞれ接続されると共に、前記アンプの入力端とグランドとの間、及び前記アンプの出力端とグランドとの間に、それぞれ容量性素子が設けられてなる水晶発振回路であって、
前記アンプの入力端側又は出力端側の少なくともいずれか一方を、前記容量性素子に直列に接続した印加電圧によって容量値が変化する可変容量性素子を介してグランドに接続すると共に、
電源電圧の変動に応じて前記可変容量性素子への印加電圧を可変出力する可変電圧発生回路を設けてなる水晶発振回路において、
前記可変電圧発生回路の出力端は、前記容量性素子と前記可変容量性素子との接続点に接続され、前記可変電圧発生回路は、所定の電源電圧以上で出力電圧が、電源電圧の上昇と共に低下するよう構成されてなることを特徴とする水晶発振回路。
前記可変電圧発生回路は、
電源電圧が第１の所定電圧を越えると第１の所定電流が流れ始めるよう構成されてなる第１電流発生部と、
電源電圧が前記第１の所定電圧よりも小さな第２の所定電圧を超えると第２の所定電流が流れ始めるよう構成されてなる第２電流発生部と、
前記第１電流発生部の出力電流と第２電流発生部の出力電流との差分の電流を電圧出力する電流合成部とからなり、
前記第１の所定電圧は、ＮチャンネルＭＯＳＦＥＴのスレッショールド電圧のほぼ２倍に、前記第２の所定電圧は、第１の所定電圧のほぼ１／２に、それぞれ設定されてなることを特徴とする請求項１記載の水晶発振回路。
前記第１の電流発生部は、電源電圧とソース電圧との間に、前記電源側から第１の抵抗器及び２つのＮチャンネルＭＯＳＦＥＴが直列接続されてなる回路部分を有し、前記２つのＮチャンネルＭＯＳＦＥＴの内、一端にソース電圧が印加されるＮチャンネルＭＯＳＦＥＴは、ダイオード接続状態に設けられてなり、
前記第２の電流発生部は、電源電圧とソース電圧との間に、前記電源側から第２の抵抗器とダイオード接続状態とされたＮチャンネルＭＯＳＦＥＴとが直列接続されてなる回路部分を有してなることを特徴とする請求項２記載の水晶発振回路。