JP4053838B2 - 水晶発振回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、水晶発振回路に係り、特に、動作特性の改善を図ったものに関する。
【0002】
【従来の技術】
この種の水晶発振回路としては、例えば、図9に示されたような構成を有してなるものが公知・周知となっている。
すなわち、この従来回路は、半導体集積回路化された発振用アンプ1の入出力間に、水晶発振子2と帰還抵抗器3とがそれぞれ接続される一方、この発振用アンプ1の入力端とグランドとの間、発振用アンプ1の出力端とグランドとの間には、それぞれ第1及び第2のコンデンサ4,5が接続されたものとなっており、水晶発振子2によって定まる周波数の発振出力信号が得られるようになっているものである。
【0003】
【発明が解決しようとする課題】
ところで、このような従来回路においては、集積回路化された発振用アンプ1において、そのコンダクタンスgmが電源電圧の変動によって変化することに起因して発振状態が、電源電圧が高い場合と低い場合とで変化してしまうという問題がある。
すなわち、上述した従来回路では、例えば、高い電源電圧で発振回路を最適化した場合、逆に電源電圧が低い状態では、コンダクタンスgmが減少すると共に負性抵抗が少なくなり、そのため、発振開始電圧が高くなってしまうという問題を生ずる。
また、逆に、従来回路を、低い電源電圧で最適化した場合において、電源電圧が高くなると、コンダクタンスgmが大きくなり過ぎて電流が流れすぎるという不都合を生ずる。
【0004】
本発明は、上記実状に鑑みてなされたもので、電源電圧の変動に関わらず安定した発振を得ることができる水晶発振回路を提供するものである。
本発明の他の目的は、電源電圧の変動があっても発振周波数範囲が小さくなることなく安定した出力を得ることができる水晶発振回路を提供することにある。
【0005】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る水晶発振回路は、
入力信号の反転出力が得られるよう構成されてなるアンプを有し、当該アンプの入出力端に水晶発振子と帰還抵抗器とがそれぞれ接続されると共に、前記アンプの入力端とグランドとの間、及び前記アンプの出力端とグランドとの間に、それぞれ容量性素子が設けられてなる水晶発振回路であって、
前記アンプの入力端側又は出力端側の少なくともいずれか一方を、前記容量性素子に直列に接続した印加電圧によって容量値が変化する可変容量性素子を介してグランドに接続すると共に、
電源電圧の変動に応じて前記可変容量性素子への印加電圧を可変出力する可変電圧発生回路を設けてなる水晶発振回路において、
前記可変電圧発生回路の出力端は、前記容量性素子と前記可変容量性素子との接続点に接続され、前記可変電圧発生回路は、所定の電源電圧以上で出力電圧が、電源電圧の上昇と共に低下するよう構成されてなるものである。
【0006】
かかる構成においては、可変容量性素子の容量値を変えることができるよう可変電圧発生回路が設けられたので、電源電圧が低下する場合に、可変電圧発生回路の出力電圧を上昇させることで、可変容量性素子の容量を減らし、電源電圧の低下による負荷抵抗の減少を補償でき、そのため、電源電圧の変動に関わらず安定した発振を得ることができる水晶発振回路を提供することができるものである。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態について、図1乃至図8を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。なお、図9に示された従来回路と同一の構成要素については、同一の符号を付すこととする。
最初に、本発明の実施の形態における水晶発振回路の第1の構成例について、図1を参照しつつ説明する。
この水晶発振回路S1は、まず、発振用アンプ1の入出力間に水晶発振子2と帰還抵抗器3とがそれぞれ接続された構成である点は、従来回路と基本的に同様のものである。
すなわち、発振用アンプ1は、入力信号の反転出力が得られるよう構成されてなるいわゆるインバータアンプで、その入力端には、水晶発振子2の一方の端部及び帰還抵抗器3の一方の端部が接続される一方、出力端には、水晶発振子2の他方の端部及び帰還抵抗器3の他方の端部が接続されたものとなっている。
また、発振用アンプ1の入力端は、容量性素子としての第1のコンデンサ4及び可変容量性素子としての第1のバリキャップ6を介してグランドに接続されたものとなっている。すなわち、発振用アンプ1の一方の入力端には、第1のコンデンサ4の一端が接続され、この第1のコンデンサ4の他端には、第1のバリキャップ6のカソードが接続され、第1のバリキャップ6のアノードは、グランドに接続されたものとなっている。
【0008】
さらに、発振用アンプ1の出力端は、容量性素子としての第2のコンデンサ5及び可変容量性素子としての第2のバリキャップ7を介してグランドに接続されたものとなっている。すなわち、発振用アンプ1の一方の出力端には、第2のコンデンサ5の一端が接続され、この第2のコンデンサ5の他端には、第2のバリキャップ7のカソードが接続され、第2のバリキャップ7のアノードは、グランドに接続されたものとなっている。
そして、第1のコンデンサ4と第1のバリキャップ6との接続点及び第2のコンデンサ5と第2のバリキャップ7との接続点には、可変電圧発生回路100の出力端が接続されたものとなっている。
可変電圧発生回路100は、電源電圧の変動に応じてその出力電圧が変化するように構成されてなるもので、本発明の実施の形態においては、電源電圧が低くなると、電源電圧が所定以上の高い電圧値にある場合に比してより高い電圧を出力する一方、電源電圧が所定以上の高い電圧値(2×Vth)にある場合、電圧が高くなるに従い電源電圧より低い電圧を出力する一方、電源電圧が正常値(2×Vth)になるとピーク電圧値を出力するようになっているものである(詳細は後述)。
【0009】
次に、かかる構成における動作について説明する。
なお、以下の動作説明においては、発振動作そのものは、公知・周知の回路におけるものと基本的に変わるところはないので、電源電圧が変動した場合の動作を中心に説明することとする。
まず、電源電圧が高い方から低い方へ変動したとすると、従来回路においては、発振用アンプ1のコンダクタンスgmが低下し、負性抵抗が小さくなるため、発振回路が電源電圧の高い場合に最適動作となるように最適化されている場合には、電源電圧の低下と共に発振しづらくなってゆく傾向にあった。
【0010】
なお、発振用アンプ1のコンダクタンスgmは、下記する式1によって表されるものである。
【0011】
gm=ΔIDD/ΔVDD・・・(式1)
【0012】
ここで、ΔVDDは、電源電圧の変化分であり、ΔIDDは、電源電圧の変化に伴う電源電流の変化分である。
【0013】
また、負性抵抗(−Ri)は、下記する式2によって表される。
【0014】
−Ri=−gm/(ω2×Ca×Cb)・・・(式2)
【0015】
ここで、発振周波数をfとすれば、ωは、ω=2×π×fと表される角周波数あり、Caは、第1のコンデンサ4の容量値Cgと第1のバリキャップ6の容量値Cv1との合成容量値であり、Cbは、第2のコンデンサ5の容量値Cdと第2のバリキャップ7の容量値Cv2との合成容量値である。
そして、Caは、Ca=Cg×Cv1/(Cg+Cv1)と表され、Cbは、Cb=Cd×Cv2/(Cd+Cv2)と表される。
【0016】
本発明の実施の形態における水晶発振回路S1においては、電源電圧が低くなると、可変電圧発生回路100の出力電圧が大きくなるため、それによって、第1及び第2のバリキャップ6,7の容量値Cv1,Cv2が少なくなる。
第1及び第2のバリキャップ6,7の容量値Cv1,Cv2の減少は、先の合成容量値Ca,Cbの減少を招き、それによって、式2から理解できるように、負性抵抗の増大となって、電源電圧の低下による負性抵抗の減少が補償されることとなり、その結果、従来回路と異なり、電源電圧の低下にも関わらず安定した発振状態が維持されることとなる。
【0017】
また、本発明の実施の形態における水晶発振回路S1を、従来回路に対する周波数範囲の拡大という観点から見ると、まず、先の式2から理解できるように、周波数が高くなる、すなわち、換言すれば、角周波数ωが大きくなると、負性抵抗が小さくなる傾向となるが、電源電圧が低下して上述したように負性抵抗が大きくなるのは、周波数の変化に関係なく同様である。その結果、この場合、すなわち、周波数が高くなることによる負性抵抗の減少が補償され、実質的に周波数範囲の拡大がなされることとなる。
【0018】
ところで、本発明の実施の形態における発振用アンプ1のコンダクタンスgmの特性例を示せば、図4に示されたように、PチャンネルMOSFETを用いたものも、NチャンネルMOSFETを用いたものも、いずれも電源電圧の上昇と共にコンダクタンスgmが増大する特性を有するものとなっている。
なお、図4において、実線の特性線は、発振用アンプ1がNチャンネルMOSFETを用いてなるものである場合における電源電圧の変化に対するコンダクタンスgmの変化を、二点鎖線の特性線は、発振用アンプ1がPチャンネルMOSFETを用いてなるものである場合における電源電圧の変化に対するコンダクタンスgmの変化を、それぞれ示している。
また、本発明の実施の形態における第1及び第2のバリキャップ6,7は、例えば、図5に一特性例が示されたように、バイアス電圧が大きくなるにつれて、その容量値は徐々に小さくなる特性を有している。なお、図5の縦軸において表記された文字「E」は、ネピア数を意味する。したがって、例えば、2.0E−11は、2e-11を意味するものである。
【0019】
次に、本発明の実施の形態における水晶発振回路の第2の構成例について、図2を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この水晶発振回路S2は、可変電圧発生回路100の出力端を、第1のコンデンサ4と第1のバリキャップ6との接続点にのみ接続した構成としたもので、他は、図1に示された第1の構成例と変わるところがないものである。
負性抵抗は、先の式2により明らかなように、少なくともCa又はCbのいずれか一方を小さくすれば、増えることから、この第2の構成例のようにしても、電源電圧の低下による負性抵抗の減少を、可変電圧発生回路100によってCaを小さくすることで、補償することが可能となるものである。
【0020】
次に、本発明の実施の形態における水晶発振回路の第3の構成例について、図3を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この水晶発振回路S3は、可変電圧発生回路100の出力端を、上述した第2の構成例とは逆に、第2のコンデンサ5と第2のバリキャップ7との接続点にのみ接続した構成としたもので、他は、図1に示された第1の構成例と変わるところがないものである。
したがって、基本的には、電源電圧の低下による負性抵抗の減少を補償するために、Caに代わってCbを小さくするような構成とした点で異なるだけで、他は、先の第2の構成例の場合と同様である。
【0021】
次に、可変電圧発生回路100の具体的な回路構成例について図6及び図7を参照しつつ説明する。
最初に、可変電圧発生回路100の第1の構成例について図6を参照しつつ説明する。なお、以下の説明において、便宜上、PチャンネルMOSFETを「PMOS」、NチャンネルMOSFETを「NMOS」と言うこととする。
この可変電圧発生回路100は、第1の電流発生部101と、第2の電流発生部102及び電流合成部103とに大別されて、構成されたものとなっているものである。
最初に、第1の電流発生部101は、第1の所定電流I1を生成するための回路で、次述するように回路構成されて電流I1が生成されるようになっている。すなわち、まず、電源電圧VDDとソース電位Vssとの間に、電源電圧側から順に第1の抵抗器(図6においては「R1」と表記)26、第3及び第2のNMOS(図6においては、それぞれ「MN3」、「MN2」と表記)13,12が直列接続されて設けられたものとなっている。具体的には、第1の抵抗器26の一端には、電源電圧VDDが印加されるようになっている一方、他端は第3のNMOS13のドレインに接続されたものとなっている。
【0022】
第3のNMOS13は、ドレインとゲートとが相互に接続されており、さらに、ソースは、第2のNMOS12のドレイン及びゲートと接続されたものとなっている一方、サブストレートは、第2のNMOS12のサブストレートと共に、第2のNMOS12のソースに接続されたものとなっている。そして、第2のNMOS12は、ソースにソース電圧Vssとしてのグランド電位が印加される一方、ゲートは、第1のNMOS(図6においては「MN1」と表記)11のゲートに接続されたものとなっている。
第1のNMOS11は、ゲートとドレインとが接続されていわゆるダイオード接続状態にある第2のNMOS12とカレントミラー回路を構成するものとなっており、そのソースには、サブストレートが接続されると共にグランド電位とされる一方、ドレインは、第1のPMOS(図6においては「MP1」と表記)21のドレインに接続されたものとなっている。
【0023】
そして、第1のPMOS21は、そのドレインとゲートとが相互に接続されていわゆるダイオード接続状態とされると共に、第2のPMOS(図1においては「MP2」と表記)22のゲートに接続されたものとなっている。
また、第1のPMOS21のソースとサブストレートとが接続されて、電源電圧VDDが印加されるようになっている。
第2のPMOS22は、そのソースとサブストレートとが相互に接続されて電源電圧VDDが印加されるようになっている一方、ドレインは、次述する第2の電流発生部102の第5のNMOS(図6においては「MN5」と表記)15のドレインに接続されたものとなっている。そして、この第2のPMOS22と先の第1のPMOS21は、カレントミラー回路を構成するものとなっている。
【0024】
かかる第1の電流発生部101においては、第1の抵抗器26と、第3のNMOS13及び第2のNMOS12の直列接続部分によって第1の所定電流I1が発生するようになっている。そして、第2のNMOS12と第1のNMOS11とによるカレントミラー回路によって、第1のNMOS11にも第1の所定電流I1に応じた一定電流が流れることとなるが、特に、第1のNMOS11と第2のNMOS12の大きさ、すなわち、w(ゲート幅)/l(ゲート長)を同一のものとすることで、第1のPMOS21及び第1のNMOS11にも電流I1を流すことができ好適である。
【0025】
次に、第2の電流発生部102は、第2の所定電流I2を生成するための回路で、次述するように回路構成されて電流I2が生成されるようになっている。
まず、電源電圧VDDとソース電圧Vssとの間に、第2の抵抗器(図6においては「R2」と表記)27、第4のNMOS(図6においては「MN4」と表記)14が直列接続されている。すなわち、第2の抵抗器27の一端には、電源電圧VDDが印加されるようになっている一方、他端には、第4のNMOS14のドレインが接続されたものとなっている。
第4のNMOS14は、ソースとサブストレートとが接続されてソース電圧Vssが印加される一方、ドレインとゲートとが相互に接続されていわゆるダイオード接続状態とされると共に、第5のNMOS15のゲートに接続されて、カレントミラー回路を構成するものとなっている。
第5のNMOS15は、ドレインが先に述べたように第2のPMOS22のドレインに接続される一方、ソースとサブストレートとが接続されてソース電圧Vssが印加されるようになっている。
【0026】
かかる第2の電流発生部102においては、第2の抵抗器27と、第4のNMOS14の直列接続部分によって第2の所定電流I2が発生するようになっている。
そして、第4のNMOS14と第5のNMOS15とによるカレントミラー回路によって、第5のNMOS15にも第2の所定電流I2に応じた一定電流が流れることとなるが、特に、第4のNMOS14と第5のNMOS15の大きさ、すなわち、w(ゲート幅)/l(ゲート長)を同一のものとすることで、第2のPMOS22及び第5のNMOS15にも電流I2を流すことができ好適である。
【0027】
次に、電流合成部103は、第1の電流発生部101において発生された電流I1と、第2の電流発生部102において発生された電流I2との合成を行い電圧信号として出力するようになっているものである。
すなわち、まず、第3のPMOS(図6においては「MP3」と表記)23のソースは、サブストレートと接続されてソース電圧Vssが印加されるようになっている一方、ドレインとゲートとが相互に接続されていわゆるダイオード接続状態とされると共に、先の第5のNMOS15のドレイン及び第4のPMOS(図6においては「MP4」と表記)24のゲートに接続されたものとなっている。第4のPMOS24は、ソースとサブストレートとが接続されて電源電圧VDDが印加されるようになっている一方、ドレインには、第3の抵抗器(図6においては「R3」と表記)28の一端が接続され、この第3の抵抗器28の他端には、ソース電圧Vssが印加されるようになっている。そして、第4のPMOS24と第3の抵抗器28との接続点から、この可変電圧発生回路100の出力電圧が得られるものとなっている。
【0028】
かかる電流合成部103においては、第3のPMOS23のドレイン及びゲートが、先の第2のPMOS22のドレインと第5のNMOS15のドレインとの接続点に接続されているため、この第3のPMOS23には、第2の所定電流I2と第1の所定電流I1との差分の電流I3が生じることとなる。そして、第3のPMOS23と第4のPMOS24によるカレントミラー回路によって、第4のPMOS24及び第3の抵抗器28にも電流I3が流れ、第3の抵抗器28における電圧降下が、可変電圧発生回路100の出力電圧として得られるようになっている。
【0029】
次に、かかる構成における可変電圧発生回路100の動作について説明すれば、まず、電源電圧が印加され、その電源電圧が所定電圧へ向かって立ち上がってゆき、まず、電源電圧が第4及び第5のNMOS14,15のスレッショールド電圧Vthを越えると第2の電流発生部102が動作を開始し、次いで、電源電圧が第2及び第3のNMOS12,13のそれぞれのスレッショールド電圧Vthの和の電圧を越えると第1の電流発生部101が動作を開始し、それぞれ所定電流I1,I2が流れることとなる。
すなわち、仮に、全てのNMOSのスレッショールド電圧Vthが同一であるとすると、電流I1、I2及びI3は、下記する式4、式5及び式6のようにそれぞれ表されるものとなる。
【0030】
I1=(VDD−2Vth)/R1・・・(式4)
【0031】
I2=(VDD−Vth)/R2・・・(式5)
【0032】
I3=I2−I1・・・(式6)
【0033】
ここで、R1は、第1の抵抗器26の抵抗値、R2は、第2の抵抗器27の抵抗値であるとする。
そして、出力電圧Voutは、次のように求められる。
【0034】
Vout=R3×I3=R3{(VDD−Vth)/R2−(VDD−2Vth)/R1}・・・(式7)
【0035】
そして、特に、電源電圧VDDが2Vthより低い場合(VDD<2Vth)には、出力電圧Voutは、下記する大きさとなる。
【0036】
Vout=R3×I2=R3(VDD−Vth)/R2・・・(式8)
【0037】
なお、ここで、R3は、第3の抵抗器28の抵抗値であるとする。
また、電源電圧VDDが2Vth以上であって(VDD≧2Vth)、R2>R1である場合には、出力電圧Voutは、下記する大きさとなる。
【0038】
Vout={VDD(1/R2−1/R1)/R2+(1/R2+2/R1)Vth}・・・(式9)
【0039】
したがって、Voutは、電源電圧が2Vthまでは、論理値Highに相当する電圧となるが、電源電圧が2Vth以上となると徐々に論理値Highから論理値Lowに相当する電圧へ低下してゆくものとなる。
【0040】
次に、可変電圧発生回路100の第2の構成例について、図7を参照しつつ説明する。なお、図6に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第2の構成例における可変電圧発生回路100は、出力波形の安定化のために、先の図6に示された構成例に、緩衝増幅部104を付加したものである。すなわち、緩衝増幅部104は、演算増幅器25を用いて構成されており、この演算増幅器25は、非反転入力端子に第4のPMOS24と第3の抵抗器28との接続点が接続される一方、反転入力端子と出力端子とが接続接続されると共に、ソース電圧Vssが印可されるボルテージフォロワとなっているので、インピーダンス変換として働き、出力を安定させる効果がある。
かかる構成における動作は、出力電圧が緩衝増幅部104を介して得られる点を除けば、基本的に図6に示された構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。
【0041】
図8には、可変電圧発生回路100において、電源電圧を変化させた場合の出力電圧の変化をシュミレーションした結果が示されており、以下、同図を参照しつつこのシュミレーション結果について説明する。
まず、図8において、横軸は電源電圧を、縦軸は可変電圧発生回路100の出力電圧を、それぞれ示している。
例えば、電源電圧が正常な状態から徐々に低下したと仮定して、このシュミレーション結果を見ると、可変電圧発生回路100の出力電圧は、先に述べたように、電源電圧の低下と共に徐々に上昇してゆき、ある電源電圧を境にそれ以降は逆に低下してゆくものとなっていることが確認できる。
このような出力特性によって、既に述べたように第1及び第2のバリキャップ6,7の容量を変化させて電源電圧低下時における発振状態の悪化を防止し、かつ、周波数範囲の拡大が可能となる。
【0042】
【発明の効果】
以上、述べたように、本発明によれば、水晶発振回路の負荷抵抗の増減に寄与する容量を、電源電圧の変動に応じて負荷抵抗の変化を補償するように変えることができるような構成とすることにより、電源電圧の変化による負荷抵抗の変動が抑圧されるので、電源電圧の変動に関わらず安定した発振を得ることができ、また、同時に広い周波数範囲を確保することができるという効果を奏するものである。
【図面の簡単な説明】
【図1】本発明の実施の形態における水晶発振回路の第1の回路構成例を示す回路図である。
【図2】本発明の実施の形態における水晶発振回路の第2の回路構成例を示す回路図である。
【図3】本発明の実施の形態における水晶発振回路の第3の回路構成例を示す回路図である。
【図4】本発明の実施の形態における水晶発振回路に用いられる発振用アンプの電源電圧の変化に対するコンダクタンスの変化の例を示す特性線図である。
【図5】本発明の実施の形態における水晶発振回路に用いられるバリキャップのバイアス電圧変化に対する容量変化を示す特性線図である。
【図6】本発明の実施の形態における水晶発振回路に用いられる可変電圧発生回路の第1の回路構成例を示す回路図である。
【図7】本発明の実施の形態における水晶発振回路に用いられる可変電圧発生回路の第2の回路構成例を示す回路図である。
【図8】本発明の実施の形態における水晶発振回路に用いられる可変電圧発生回路の電源電圧の変化に対する出力電圧の変化をシュミレーションした結果を示す特性線図である。
【図9】従来回路の一例を示す回路図である。
【符号の説明】
1…発振用アンプ
2…水晶発振子
3…帰還抵抗器
4…第1のコンデンサ
5…第2のコンデンサ
6…第1のバリキャップ
7…第2のバリキャップ
100…可変電圧発生回路
101…第1の電流発生部
102…第2の電流発生部
103…電流合成部
Claims (3)
- 入力信号の反転出力が得られるよう構成されてなるアンプを有し、当該アンプの入出力端に水晶発振子と帰還抵抗器とがそれぞれ接続されると共に、前記アンプの入力端とグランドとの間、及び前記アンプの出力端とグランドとの間に、それぞれ容量性素子が設けられてなる水晶発振回路であって、
前記アンプの入力端側又は出力端側の少なくともいずれか一方を、前記容量性素子に直列に接続した印加電圧によって容量値が変化する可変容量性素子を介してグランドに接続すると共に、
電源電圧の変動に応じて前記可変容量性素子への印加電圧を可変出力する可変電圧発生回路を設けてなる水晶発振回路において、
前記可変電圧発生回路の出力端は、前記容量性素子と前記可変容量性素子との接続点に接続され、前記可変電圧発生回路は、所定の電源電圧以上で出力電圧が、電源電圧の上昇と共に低下するよう構成されてなることを特徴とする水晶発振回路。 - 前記可変電圧発生回路は、
電源電圧が第1の所定電圧を越えると第1の所定電流が流れ始めるよう構成されてなる第1電流発生部と、
電源電圧が前記第1の所定電圧よりも小さな第2の所定電圧を超えると第2の所定電流が流れ始めるよう構成されてなる第2電流発生部と、
前記第1電流発生部の出力電流と第2電流発生部の出力電流との差分の電流を電圧出力する電流合成部とからなり、
前記第1の所定電圧は、NチャンネルMOSFETのスレッショールド電圧のほぼ2倍に、前記第2の所定電圧は、第1の所定電圧のほぼ1/2に、それぞれ設定されてなることを特徴とする請求項1記載の水晶発振回路。 - 前記第1の電流発生部は、電源電圧とソース電圧との間に、前記電源側から第1の抵抗器及び2つのNチャンネルMOSFETが直列接続されてなる回路部分を有し、前記2つのNチャンネルMOSFETの内、一端にソース電圧が印加されるNチャンネルMOSFETは、ダイオード接続状態に設けられてなり、
前記第2の電流発生部は、電源電圧とソース電圧との間に、前記電源側から第2の抵抗器とダイオード接続状態とされたNチャンネルMOSFETとが直列接続されてなる回路部分を有してなることを特徴とする請求項2記載の水晶発振回路。
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