KR100867985B1 - Ｆｐｇａ를 이용한 반도체 테스트헤드 장치 - Google Patents

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장경훈
장철기
강만길
오세경
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Abstract

본 발명은 FPGA를 이용한 반도체 테스트헤드 장치에 관한 것으로, 특히 많은 수량의 반도체 디바이스의 테스트를 위해 각각의 반도체 디바이스와 연결되는 드라이버 칩 및 컴패레이터 칩이 집적화된 구조를 갖도록 한 FPGA를 이용한 반도체 테스트헤드 장치에 관한 것이다.
또한, 본 발명의 FPGA를 이용한 반도체 테스트헤드 장치는 미리 정해진 메모리 테스트 패턴을 발생시키는 ALPG 칩; 상기 ALPG 칩에서 발생된 메모리 테스트 패턴을 DUT에 기록하는 드라이버와 DUT로부터 판독된 신호의 레벨을 미리 정해진 하이레벨 기준치와 비교하는 제 1 컴패레이터의 기능을 수행하는 제 1 트랜시버 및, 상기 드라이버와 DUT로부터 판독된 신호의 레벨을 미리 정해진 로우레벨 기준치와 비교하는 제 2 컴패레이터의 기능을 수행하는 제 2 트랜시버가 다수 구성되어 있는 FPGA 칩; 상기 제 1 트랜시버와 상기 제 2 트랜시버를 전기적으로 병렬연결하고, 상기 제 1 트랜시버와 상기 제 2 트랜시버를 DUT에 접속되도록 하는 연결회로부; 및 상기 FPGA 칩이 상기 드라이버의 기능과 상기 컴패레이터의 기능을 선택적으로 수행하도록 상기 ALPG 칩을 제어하는 테스트제어부를 포함하여 이루어진다.
반도체, 테스트, ALPG, FPGA, 임피던스정합

Description

ＦＰＧＡ를 이용한 반도체 테스트헤드 장치{apparatus for testing semiconductor using the FPGA}
도 1은 종래 반도체 디바이스 테스트 시스템의 전체적인 구성을 보인 사시도,
도 2는 종래 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스보드의 연결 구조를 설명하기 위한 개략 구성도,
도 3은 종래 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스보드의 연결 구조를 설명하기 위한 상세 구성도,
도 4는 종래 반도체 디바이스 테스트 시스템의 테스트헤드 냉각 방식을 설명하기 위한 도,
도 5는 본 발명에 적용될 수 있는 FPGA 칩의 외관을 보인 도,
도 6은 본 발명에 적용될 수 있는 FPGA 칩의 입/출력 뱅크 구성을 보인 도,
도 7은 본 발명의 일 실시예에 따른 FPGA를 이용한 반도체 테스트헤드 장치의 전기적인 블록 구성도,
도 8은 본 발명의 다른 실시예에 따른 FPGA를 이용한 반도체 테스트헤드 장치의 전기적인 블록 구성도,
도 9는 본 발명의 또 다른 실시예에 따른 FPGA를 이용한 반도체 테스트헤드 장치의 전기적인 블록 구성도이다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
1: 하이픽스 보드, 2: 테스트헤드,
3: 핸들러,
10: 소켓 보드, 12: 테스트 소켓,
14: 하이픽스보드 커넥터,
20: 동축케이블 뭉치, 21, 25: 커넥터 지지 프레임,
22, 24: 중계용 커넥터, 23: 동축케이블,
30: 테스트헤드 기판, 31: ALPG 칩,
32: 드라이버 칩, 33: 인터페이스 칩,
34: 컴패레이터 칩, 35: 테스트헤드 커넥터,
36: 제어용 연결단자, 37: 전원용 연결단자,
40: DUT, 50: 냉각기,
52: 수냉식 배관,
100: FPGA, 110: 제 1 트랜시버,
111: 제 1 드라이버회로, 113: 하이레벨 컴패레이터회로,
115: 제 1 FPGA측 임피던스정합회로,
120: 제 2 트랜시버, 121: 제 2 드라이버회로,
123: 로우레벨 컴패레이터회로, 125: 제 2 FPGA측 임피던스정합회로,
210, 230: 연결회로부, 300: 기준전압 공급부,
400: ALPG 칩, 500: 테스트제어부
600: 페일데이터저장부 700: 케이블
800: DUT
본 발명은 FPGA를 이용한 반도체 테스트헤드 장치에 관한 것으로, 특히 많은 수량의 반도체 디바이스의 테스트를 위해 각각의 반도체 디바이스와 연결되는 드라이버 칩 및 컴패레이터 칩이 집적화된 구조를 갖도록 한 FPGA를 이용한 반도체 테스트헤드 장치에 관한 것이다.
잘 알려진 바와 같이 각종 반도체 디바이스의 제조 과정에서 소정의 조립 공정을 거쳐서 제조된 반도체 디바이스(이하 간단히 '디바이스'라고도 한다)는 최종적으로 특정 기능을 발휘하는지 여부를 체크하는 테스트 공정을 거치게 된다.
도 1은 종래 반도체 디바이스 테스트 시스템의 전체적인 구성을 보인 사시도이다. 도 1에 도시한 바와 같이, 종래 반도체 디바이스 테스트 시스템의 전체적인 구성은 크게 반도체 디바이스를 테스트하는 테스트헤드(2), 일정 수량의 반도체 디바이스를 반송하여 테스트가 이루어지도록 하고 이 테스트 결과에 따라 반도체 디바이스들을 등급별로 분류하여 적재하는 핸들러(3) 및 테스트헤드(2)와 핸들러(3) 사이에 개재되어 반도체 디바이스와 테스트헤드(2) 사이의 전기적인 연결을 확립하는 하이픽스(HIFIX) 보드(1)를 포함하여 이루어질 수 있다. 즉, (m * n)행렬의 소 켓이 배열된 하이픽스 보드(1)와 핸들러(3)의 테스트부(test site)가 정합한 상태에서 테스트트레이 상의 인서트 내에 안착된 반도체 디바이스와 하이픽스 보드(1) 상의 소켓이 서로 접촉함으로써 (m x n)개의 반도체 소자가 동시에 테스트되는 것이다.
도 2는 종래 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스 보드의 연결 구조를 설명하기 위한 개략 구성도이고, 도 3은 종래 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스 보드의 연결 구조를 설명하기 위한 상세 구성도이다. 도 2 및 도 3에 도시한 바와 같이, 종래 반도체 디바이스 테스트 시스템의 하이픽스 보드는 크게 소켓 보드(10)와 중계용 동축케이블 뭉치(20)를 포함하여 이루어진다. 전술한 구성에서, 소켓 보드(10)의 일측면에는 DUT(Device Under Test), 통상 BGA(Ball Grid Array) 타입의 DUT(40)가 삽입되는 테스트 소켓(12)이 설치되고, 그 타측면에는 중계용 동축케이블 뭉치(20)의 하이픽스보드측 중계용 커넥터(22)와 연결되는 하이픽스보드 커넥터(14)가 설치되어 있다. 중계용 동축케이블 뭉치(20)는 중계용 동축케이블(23)과 그 양단에 각각 설치되어 하이픽스보드 커넥터(14) 및 테스트헤드 커넥터(25)와 각각 연결되는 하이픽스보드측 중계용 커넥터(22)와 테스트헤드측 중계용 커넥터(24) 및 이들 커넥터(22),(24)를 각각 지지하는 커넥터 지지 프레임(21),(25)를 포함하여 이루어진다.
한편, 테스트헤드 장치는 단일의 테스트헤드 기판(30)과 그 일면 또는 양면에 탑재된 각종 회로 소자들을 포함하여 이루어지는데, 예를 들어 각각의 테스트 시스템 제조사별로 특색을 갖되 정해진 메모리 테스트 패턴을 발생시키는 ALPG(ALgorithm Pattern Generater) 칩(31), ALPG 칩(31)에서 발생된 메모리 테스트 패턴을 DUT(40)에 기록하는 드라이버 칩(32), DUT(40)로부터 판독된 신호의 레벨을 미리 정해진 기준치와 비교하는 컴패레이터 칩(34), 제어용 컴퓨터(미도시)와 ALPG 칩(31) 사이를 인터페이스하는 인터페이스 칩(32) 및 테스트헤드측 중계용 커넥터(24)와 테스트헤드 기판(30)을 연결하는 테스트헤드 커넥터(35)를 포함하여 이루어질 수 있다. 드라이버 칩(32)과 컴패레이터 칩(34)는 일반적으로 개별적인 아날로그 IC나 ASIC으로 이루어질 수 있다. 도면에서 미설명 부호 36 및 37은 각각 제어용 컴퓨터와 테스트헤드 기판(30)을 연결하는 제어용 연결단자와 전원용 연결단자를 나타낸다.
도 4는 종래 반도체 디바이스 테스트 시스템의 테스트헤드 냉각 방식을 설명하기 위한 도이다. 도 4에 도시한 바와 같이, 종래의 반도체 디바이스 테스트 시스템의 테스트헤드 냉각은 외부에 냉각기(Chiller)(50)를 둔 상태에서 이러한 냉각기(50)에 의해 냉각된 물 또는 액체를 배관(52)을 통해 테스트헤드 기판(30) 주위로 순환시키는 방식으로 이루어진다.
그러나 전술한 바와 같은 종래 반도체 테스트헤드 장치에 따르면, 드라이버 칩과 컴패레이터 칩이 로직 IC가 아닌 아날로그 IC로 이루어지기 때문에 그 사이즈가 크고 형성되어 있는 채널이 일반적으로 1개의 IC당 1개인 반면, 1개의 DUT를 테스트하기 위해서는 통상 30개 이상의 채널이 필요하기 때문에 결과적으로 채널 수에 따라 수십개의 드라이버 칩 및 컴패레이터 칩이 소요되는바, 이들을 단일의 테스트헤드 기판에 설치하는 것이 물리적으로 어렵고 고가의 아날로그 IC를 다량으로 사용하기 때문에 전반적인 시스템 가격의 상승 요인이 있다고 하는 문제점이 있었다. 나아가, 핸들러가 다수의 DUT를 한번에 많이 취급하도록 요구되면서 최근에 512개의 DUT를 한번에 취급할 수 있는 핸들러가 출시되고 있는데, 1개의 DUT를 테스트하는데 최소 30채널이 필요한 경우에 총 15,360(=30*512)개의 IC가 소요된다는 것이다. 이로 인해 테스트헤드 기판이 더욱 넓어져야 하는 것은 물론이거니와 IC를 설치하기가 더더욱 복잡해질 것이고, 보다 고성능의 냉각기가 요구되고 배관을 설치하기가 용이하지 않으며, IC 간의 신호왜곡(SKEW) 문제가 더더욱 가중된다고 하는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, FPGA 칩을 사용하여 다수의 드라이버 칩과 다수의 컴패레이터 칩을 집적화하고, 이러한 FPGA 칩에서 드라이버와 컴패레이터의 기능이 상호 충돌없이 선택적으로 수행되도록 한 FPGA를 이용한 반도체 테스트헤드 장치를 제공하는데 그 목적이 있다.
전술한 목적을 달성하기 위해 본 발명의 FPGA를 이용한 반도체 테스트헤드 장치는 미리 정해진 메모리 테스트 패턴을 발생시키는 ALPG 칩; 상기 ALPG 칩에서 발생된 메모리 테스트 패턴을 DUT에 기록하는 드라이버와 DUT로부터 판독된 신호의 레벨을 미리 정해진 하이레벨 기준치와 비교하는 제 1 컴패레이터의 기능을 수행하는 제 1 트랜시버 및, 상기 드라이버와 DUT로부터 판독된 신호의 레벨을 미리 정해진 로우레벨 기준치와 비교하는 제 2 컴패레이터의 기능을 수행하는 제 2 트랜시버 가 다수 구성되어 있는 FPGA 칩; 상기 제 1 트랜시버와 상기 제 2 트랜시버를 전기적으로 병렬연결하고, 상기 제 1 트랜시버와 상기 제 2 트랜시버를 DUT에 접속되도록 하는 연결회로부; 및 상기 FPGA 칩이 상기 드라이버의 기능과 상기 컴패레이터의 기능을 선택적으로 수행하도록 상기 ALPG 칩을 제어하는 테스트제어부를 포함하여 이루어진 FPGA를 이용한 반도체 테스트헤드 장치를 제공한다.
전술한 구성에서, 상기 FPGA를 이용한 반도체 테스트헤드 장치는 DUT로부터 판독된 신호의 레벨에 대한 기준전압을 제공하는 기준전압 공급부를 더 포함하여 이루어지되, 상기 테스트제어부는 상기 FPGA 칩을 컴패레이터로 동작시키고자 할 때에는 상기 기준전압이 상기 연결회로부에 인가되도록 상기 기준전압 공급부를 제어하면서, 메모리 테스트 패턴이 상기 FPGA 칩에 입력되지 않도록 상기 ALPG 칩을 제어하는 것이 바람직하다. 또는, 상기 테스트제어부는 상기 FPGA 칩을 컴패레이터로 동작시키고자 할 때에는 상기 FPGA 칩에서 DUT로부터 판독된 신호의 레벨에 대한 기준전압이 발생되도록 상기 제 1 트랜시버와 상기 제 2 트랜시버에 서로 다른 논리값이 입력되도록 상기 ALPG 칩을 제어할 수도 있다. 여기서, 상기 연결회로부는 상기 제 1 트랜시버 및 상기 제 2 트랜시버와 각각 전기적으로 직렬연결되는 임피던스정합소자가 구비되는 것이 바람직하다.
또는, 상기 테스트제어부는 상기 FPGA 칩을 컴패레이터로 동작시키고자 할 때에는 상기 FPGA 칩에서 DUT로부터 판독된 신호의 레벨에 대한 기준전압이 발생되도록 상기 제 1 트랜시버 및 상기 제 2 트랜시버에 각각 할당되어 있는 FPGA측 임피던스정합회로를 제어하면서, 메모리 테스트 패턴이 상기 FPGA 칩에 입력되지 않 도록 상기 ALPG 칩을 제어할 수도 있다.
이하에는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따라 FPGA를 이용한 반도체 테스트헤드 장치에 대해서 상세하게 설명한다.
도 5 및 도 6은 각각 본 발명에 적용될 수 있는 FPGA 칩의 외관과 그 입/출력 뱅크 구성을 보인 도이다. 본 발명에 적용될 수 있는 FPGA는 수백 Mbps와 수 Gbps 사이에서 작동하는 수십개의 트랜시버(transceiver) 즉, 트랜스미터와 리시버가 설계된 것이다. 이는 ALTERA사에서 제조된 Stratix II GX 제품군 이를테면, 도 5에 도시한 바와 같은 780-Pin FineLine BGA 칩을 사용하면 가능할 것이다. 여기서, 트랜시버가 본 발명의 반도체 테스트헤드 장치에 적용될 때에는 트랜스미터는 드라이버의 기능을 수행하게 되고 리시버는 컴패레이터의 기능을 수행하게 된다. 한편, FPGA는 도 6에 도시한 바와 같이 물리적인 단위 즉, 뱅크(bank)로 구분되는바, 각 뱅크에서는 제품군에 따라 수개에서 수십개의 트랜시버가 구동될 수 있다.
도 7은 본 발명의 일 실시예에 따른 FPGA를 이용한 반도체 테스트헤드 장치의 전기적인 블록 구성도이다.
도 7에 도시한 바와 같이, 본 발명의 FPGA를 이용한 반도체 테스트헤드 장치는 각각의 반도체 디바이스 테스트 시스템 제조사별로 특색을 갖되 정해진 메모리 테스트 패턴을 발생시키는 ALPG 칩(400), 드라이버와 컴패레이터의 기능을 수행하되 DUT(800)로부터 판독된 신호의 레벨을 미리 정해진 하이레벨 기준치(VOH)와 비교하는 제 1 트랜시버(110)와, 마찬가지로 드라이버와 컴패레이터의 기능을 수행하되 DUT(800)로부터 판독된 신호의 레벨을 미리 정해진 로우레벨 기준치(VOL)와 비교하는 제 2 트랜시버(120)를 포함하여 이루어진 FPGA 칩(100), 제 1 트랜시버(110)와 제 2 트랜시버(120)를 전기적으로 병렬연결하고, DUT(800)와 FPGA 칩(100)을 연결하는 케이블(700)에 제 1 트랜시버(110) 및 제 2 트랜시버(120)를 각각 전기적으로 병렬연결하며, 케이블(700)에 제 1 트랜시버(110) 및 제 2 트랜시버(120)를 각각 임피던스 정합(impedance matching)하는 연결회로부(210), DUT(800)로부터 입력되는 신호에 대한 기준전압(VTT)을 제공하는 기준전압 공급부(300), 제 1 트랜시버(110)와 제 2 트랜시버(120)에서 컴패레이터 기능의 수행 결과로 인해 입력되는 논리값을 미리 정해진 기준값과 비교하고, 일치하는 경우에는 패스(pass) 판정을, 불일치하는 경우에는 페일(fail) 판정을 수행하고, ALPG 칩(400)과 기준전압 공급부(300)를 제어하는 테스트제어부(500), 및 상기한 페일 판정에 따른 데이터가 저장되는 페일데이터저장부(600)를 포함하여 이루어질 수 있다.
도면에서 미설명 부호 111 및 113은 각각 제 1 트랜시버(110)를 구성하는 제 1 드라이버회로와 하이레벌 컴패레이터회로를 나타내고, 미설명 부호 121 및 123은 각각 제 2 트랜시버(120)를 구성하는 제 2 드라이버회로와 로우레벨 컴패레이터회로를 나타낸다.
전술한 구성에서, 제 1 트랜시버(110), 제 2 트랜시버(120) 및 연결회로부(210)는 하나의 I/O(input/output)채널을 형성하게 되는바, 이에 따라 1개의 FPGA 칩으로 수십개의 채널을 형성할 수 있는 것이다. 이를테면, ALTERA사의 Stratix II GX 제품군 중에서 1,508-pin FineLine BGA 칩은 156개의 트랜시버로 구성되는데, 트랜시버를 2개씩 상기한 연결회로부로 병렬연결한다면 총 78개의 채널을 형성할 수 있는 것이다.
또한, 연결회로부(210)는 제 1 트랜시버(110) 및 제 2 트랜시버(120)와 각각, 전기적으로 직렬연결되는 제 1 임피던스정합소자와 제 2 임피던스정합소자를 포함하여 이루어지는바, 이때 이들 임피던스정합소자의 임피던스값은 드라이버회로의 내부임피던스의 값에 따라 조정될 수 있다. 즉, 도 7에 도시한 바와 같이 각각의 드라이버회로(111, 121)의 내부임피던스의 값이 50Ω이고 케이블(700)의 임피던스값도 50Ω이라고 한다면 각 트랜시버에 50Ω에 각각 직렬연결되도록 구성하여 전체적으로 케이블(700)과 FPGA칩(100)을 임피던스정합하는 것이다.
또한, 테스트제어부(500)는 FPGA 칩(100)이 드라이버의 기능과 컴패레이터의 기능을 선택적으로 수행하도록 ALPG 칩(400)과 기준전압 공급부(300)를 제어하게 된다. 구체적으로, FPGA 칩(100)을 드라이버로 동작시키고자 할 때에는 기준전압(VTT)이 연결회로부(210)에 인가되지 않도록 기준전압공급부(300)를 제어하면서 각 드라이버회로(111, 121)에 논리값 '1' 또는 '0'이 인가되도록 ALPG 칩(400)을 제어하게 된다. 이에 따라, ALPG 칩(400)으로부터 각 드라이버회로(111, 121)에 논리값 '1'이 입력될 때에는 각 드라이버회로(111, 121)에서 미리 정해진 하이레벨입력전압(high level input voltage; VIH)이 연결회로부(210)로 출력되는바, 연결회로부(210)는 이렇게 FPGA 칩(100)으로부터 인가된 VIH를 DUT(800)로 출력하는 것이다. 마찬가지로, 각 드라이버회로(111, 121)에 논리값 '0'이 입력될 때에는 각 드라이버회로(111, 121)에서 미리 정해진 로우레벨입력전압(low level input voltage; VIH)이 연결회로부(210)로 출력된다.
한편, 테스트제어부(500)는 FPGA 칩(100)을 컴패레이터로 동작시키고자 할 때에는 기준전압(VTT)이 연결회로부(210)에 인가되도록 기준전압공급부(300)를 제어하면서 ALPG 칩(400)에서 발생되는 메모리 테스트 패턴이 FPGA 칩(100)에 입력되지 않도록 제어하게 된다. 이에 따라, 연결회로부(210)를 통해 DUT(800)로부터 입력되는 반도체 디바이스의 판독신호가 하이레벌 컴패레이터회로(113) 및 로우레벨 컴패레이터회로(123)에 입력되는 것이다. 이때, 판독신호의 레벨이 'Vdut'라고 한다면 각 컴패레이터회로(113, 123)로는 'VTT+Vdut(이하, VDUT)'가 인가되는바, 이렇게 하이레벨 컴패레이터회로(113)으로 인가되는 VDUT 값이 미리 정해진 하이레벨출력전압(high level output voltage; VOH)보다 높은 경우에는 하이레벨 컴패레이터회로(113)가 논리값 '1'(또는 '0')을 출력하게 된다. 한편, 로우레벨 컴패레이터회로(123)으로 인가되는 VDUT 값이 미리 정해진 로우레벨출력전압(low level output voltage; VOL)보다 낮은 경우에는 로우레벨 컴패레이터회로(113)가 논리값 '1'(또는 '0')을 출력하게 된다. 여기서, VTT는 'VLL < VTT < VIH'의 관계가 성립되어야 할 것이다.
도 8은 본 발명의 다른 실시예에 따른 FPGA를 이용한 반도체 테스트헤드 장치의 전기적인 블록 구성도이다.
도 8에 도시한 바와 같이, 본 발명의 FPGA를 이용한 반도체 테스트헤드 장치는 ALPG 칩(400), FPGA 칩(100), 테스트제어부(500) 및 페일데이터저장부(600)를 포함하여 이루어질 수 있는바, 도 7을 참조하여 설명한 반도체 테스트헤드 장치와 다른 점은 테스트제어부(500)가 ALPG 칩(400)을 제어하여 기준전압(VTT)을 연결회로부(210)에 인가하는 것이다. 다시 말해, 테스트제어부(500)는 FPGA 칩(100)이 드라이버의 기능과 컴패레이터의 기능을 선택적으로 수행하도록 ALPG 칩(400)을 제어하게 되는데, 이때 FPGA 칩(100)을 드라이버로 동작시키고자 할 때에는 도 7을 참조하여 설명한 바와 마찬가지로 각 드라이버회로(111, 121)에 논리값 '1' 또는 '0'이 동일하게 인가되도록 ALPG 칩(400)을 제어하게 된다. 반면, FPGA 칩(100)을 컴패레이터로 동작시키고자 할 때에는 전술한 바와 같이 기준전압 공급부(300)를 제어하는 대신, 각 드라이버회로(111, 121)에 다른 논리값이 인가되도록 ALPG 칩(400)을 제어하는 것이다. 즉, 제 1 드라이버회로(111)로 논리값 '1'이 입력되고 제 1 드라이버회로(121)로 논리값 '0'이 입력되면, 제 1 드라이버회로(111)에서는 연결회로부(210)에 대하여 VOH의 전위가 생기는 것이고, 제 2 드라이버회로(121)에서는 연결회로부(210)에 대하여 VOL 만큼의 전위가 생기는 것이다. 이는 등가회로(equivalent circuit)적으로 연결회로부(210)측면에서 FPGA(100)를 바라보았을 때 '(VIH+VIL)/2' 즉, VTT 만큼의 전압이 있는 것이다. 따라서, DUT(800)로부터 판독신호가 입력됨에 따라 FPGA 칩(100)이 컴패레이터로 동작될 때에는 각 컴패레이터회로(113, 123)로는 'VDUT가 인가되는바, 이렇게 하이레벨 컴패레이터회로(113)으로 인가되는 VDUT 값이 미리 정해진 하이레벨출력전압(VOH)보다 높은 경우에는 하이레벨 컴패레이터회로(113)가 논리값 '1'(또는 '0')을 출력하게 된다. 한편, 로우레벨 컴패레이터회로(123)으로 인가되는 VDUT 값이 미리 정해진 로우레벨출력전압(VOL)보다 낮은 경우에는 로우레벨 컴패레이터회로(113)가 논리값 '1'(또는 '0')을 출력하게 된다. 여기서, VTT는 '(VIH+VIL)/2 = VTT'의 관계가 성립되어야 할 것이다.
도 9는 본 발명의 또 다른 실시예에 따른 FPGA를 이용한 반도체 테스트헤드 장치의 전기적인 블록 구성도이다.
도 9에 도시한 바와 같이, 본 발명의 FPGA를 이용한 반도체 테스트헤드 장치는 ALPG 칩(400), FPGA 칩(100), 테스트제어부(500) 및 페일데이터저장부(600)를 포함하여 이루어질 수 있는바, 도 7 및 도 8을 참조하여 설명한 반도체 테스트헤드 장치와 다른 점은 테스트제어부(500)가 각 트랜시버마다 할당되어 있는 FPGA측 임피던스정합회로(Digitally Controlled Impedance; DCI)(115, 125)을 제어하여 기준전압(VTT)을 각 컴패레이터회로(113, 123)에 인가하는 것이다. 다시 말해, 테스트제어부(500)는 FPGA 칩(100)이 드라이버의 기능과 컴패레이터의 기능을 선택적으로 수행하도록 ALPG 칩(400) 및 FPGA 칩(100)을 제어하게 되는데, 이때 FPGA 칩(100) 을 드라이버로 동작시키고자 할 때에는 하이레벨입력전압(VIH)이 각 FPGA측 임피던스정합회로(115, 125)에 인가되지 않도록 하면서 각 드라이버회로(111, 121)에 논리값 '1' 또는 '0'이 동일하게 인가되도록 ALPG 칩(400)을 제어하게 된다.
반면, FPGA 칩(100)을 컴패레이터로 동작시키고자 할 때에는 ALPG 칩(400)에서 발생되는 메모리 테스트 패턴이 FPGA 칩(100)에 인가되지 않도록 ALPG 칩(400)을 제어하면서 각 FPGA측 임피던스정합회로(115, 125)에 하이레벨입력전압(VIH)을 인가하게 된다. 즉, 제 1 FPGA측 임피던스정합회로(115)로 'VIH'가 인가되면 하이레벨 컴패레이터회로(113)측면에서 제 1 FPGA측 임피던스정합회로(115)를 바라보았을 때 'VIH/2' 즉, 'VTT' 만큼의 전압이 있는 것이다. 따라서, DUT(800)로부터 판독신호가 입력됨에 따라 FPGA 칩(100)이 컴패레이터로 동작될 때에는 각 컴패레이터회로(113, 123)로는 'VDUT가 인가되는 것이다. 여기서, VTT는 '(VIH)/2 = VTT'의 관계가 성립되어야 할 것이다.
또한, 도 7 및 도 8을 참조하여 설명한 반도체 테스트헤드 장치와 또 다른 점은 상기한 FPGA측 임피던스정합회로(115, 125)에 의해 FPGA 칩(100)과 케이블(700)이 임피던스정합이 되므로, 연결회로부(230)에는 상술한 연결회로부(210)와는 달리 임피던스정합소자의 구성이 필요 없게 되고 단지, 제 1 트랜시버(110), 제 2 트랜시버(120) 및 케이블(700)을 각각 전기적으로 병렬연결하는 구성만이 필요할 뿐이다.
한편, 이상으로 살펴본 바와 같이 본 발명에 따르면 수십개의 드라이버 및 컴패레이터 칩을 단일의 FPGA 칩으로 대체함으로써 칩의 개수를 현격히 감소하기 때문에 발열량도 함께 감소하는바, 이에 맞추어 반도체 테스트헤드 장치의 냉각 방식도 공랭식 즉, 공기를 냉각한 다음 수분 제거기를 통해 함유 수분을 제거한 후에 냉각팬에 의해 FPGA 칩(100)을 직접 냉각시킬 수가 있다.
본 발명의 FPGA를 이용한 반도체 테스트헤드 장치는 전술한 실시 예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위에서 다양하게 변형하여 실시할 수가 있다.
이상에서 설명한 바와 같은 본 발명의 FPGA를 이용한 반도체 테스트헤드 장치에 따르면, FPGA 칩에 형성되어 있는 2개의 트랜시버를 전기적으로 병렬연결하고 이들을 DUT에 접속되도록 하며 이러한 트랜시버에서 드라이버와 컴패레이터의 기능이 상호 충돌없이 선택적으로 수행되도록 하는 구조를 제공함으로써, 1개의 FPGA 칩으로 수십개의 채널을 형성할 수가 있다. 이에 따라, 반도체 테스트헤드 장치의 크기 및 제조비용을 줄일 수 있고 신호 왜곡을 현격하게 줄일 수 있는 효과가 있다. 또한, 수십개의 드라이버 및 컴패레이터 칩을 단일의 FPGA 칩으로 대체함으로써 칩의 개수를 현격히 감소하기 때문에 발열량도 함께 감소되기 때문에 냉각방식도 그 구조가 간단한 공랭식을 채택할 수 있게 된다.

Claims (5)

  1. 미리 정해진 메모리 테스트 패턴을 발생시키는 ALPG 칩;
    상기 ALPG 칩에서 발생된 메모리 테스트 패턴을 DUT에 기록하는 드라이버와 DUT로부터 판독된 신호의 레벨을 미리 정해진 하이레벨 기준치와 비교하는 제 1 컴패레이터의 기능을 수행하는 제 1 트랜시버 및, 상기 드라이버와 DUT로부터 판독된 신호의 레벨을 미리 정해진 로우레벨 기준치와 비교하는 제 2 컴패레이터의 기능을 수행하는 제 2 트랜시버를 포함하여 이루어지는 FPGA 칩;
    상기 제 1 트랜시버와 상기 제 2 트랜시버를 전기적으로 병렬연결하고, 상기 제 1 트랜시버와 상기 제 2 트랜시버를 DUT에 접속되도록 하는 연결회로부; 및
    상기 FPGA 칩이 상기 드라이버의 기능과 상기 컴패레이터의 기능을 선택적으로 수행하도록 상기 ALPG 칩을 제어하는 테스트제어부를 포함하여 이루어진 FPGA를 이용한 반도체 테스트헤드 장치.
  2. 제 1항에 있어서,
    DUT로부터 판독된 신호의 레벨에 대한 기준전압을 제공하는 기준전압 공급부를 더 포함하여 이루어지되,
    상기 테스트제어부는 상기 FPGA 칩을 컴패레이터로 동작시키고자 할 때에는 상기 기준전압이 상기 연결회로부에 인가되도록 상기 기준전압 공급부를 제어하면서, 메모리 테스트 패턴이 상기 FPGA 칩에 입력되지 않도록 상기 ALPG 칩을 제어하 는 것을 특징으로 하는 FPGA를 이용한 반도체 테스트헤드 장치.
  3. 제 1항에 있어서,
    상기 테스트제어부는 상기 FPGA 칩을 컴패레이터로 동작시키고자 할 때에는 상기 FPGA 칩에서 DUT로부터 판독된 신호의 레벨에 대한 기준전압이 발생되도록 상기 제 1 트랜시버와 상기 제 2 트랜시버에 서로 다른 논리값이 입력되도록 상기 ALPG 칩을 제어하는 것을 특징으로 하는 FPGA를 이용한 반도체 테스트헤드 장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 연결회로부는 상기 제 1 트랜시버 및 상기 제 2 트랜시버와 각각 전기적으로 직렬연결되는 임피던스정합소자가 구비되는 것을 특징으로 하는 FPGA를 이용한 반도체 테스트헤드 장치.
  5. 제 1항에 있어서,
    상기 테스트제어부는 상기 FPGA 칩을 컴패레이터로 동작시키고자 할 때에는 상기 FPGA 칩에서 DUT로부터 판독된 신호의 레벨에 대한 기준전압이 발생되도록 상기 제 1 트랜시버 및 상기 제 2 트랜시버에 각각 할당되어 있는 FPGA측 임피던스정합회로를 제어하면서, 메모리 테스트 패턴이 상기 FPGA 칩에 입력되지 않도록 상기 ALPG 칩을 제어하는 것을 특징으로 하는 FPGA를 이용한 반도체 테스트헤드 장치.
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