KR100816796B1 - 반도체 디바이스 테스트 시스템 - Google Patents

Abstract

본 발명은 반도체 디바이스를 테스트하는 테스트헤드의 기판과 하이픽스 보드를 동축케이블의 사용 없이 커넥터에 의해 직결합시킴으로써 동축케이블과 다수의 커넥터 사용으로 인한 신호 왜곡을 감소시키고 하이픽스 보드의 부피와 제조 비용을 대폭적으로 감소시킬 수 있도록 한 반도체 디바이스 테스트 시스템에 관한 것이다.

본 발명의 반도체 디바이스 테스트 시스템은 정해진 메모리 테스트 패턴을 발생시키는 ALPG 칩과 상기 ALPG 칩에서 발생된 메모리 테스트 패턴을 DUT에 기록하는 드라이버 회로 및 DUT로부터 판독된 신호의 레벨을 미리 정해진 기준치와 비교하는 컴패레이터 회로가 탑재되고 일측면에는 하이픽스보드측 서브기판 커넥터가 장착되고 타측면에는 메인기판측 서브기판 커넥터가 장착된 서브기판, 제어용 컴퓨터와 상기 ALPG 칩 사이를 인터페이스하는 인터페이스 칩이 탑재되고 측면에는 메인기판 커넥터가 장착된 메인기판 및 상기 메인기판측 서브기판 커넥터와 상기 메인기판 커넥터에 각각 연결되는 한 쌍의 중계용 커넥터와 상기 중계용 커넥터를 연결하는 케이블을 구비한 테스트 헤드 및 일측면에 DUT가 삽입되는 테스트 소켓이 설치되고 타측면에는 상기 하이픽스보드측 서브기판 커넥터에 직결합되는 하이픽스보드 커넥터가 장착된 소켓 보드를 구비한 하이픽스 보드를 포함하여 이루어진다.

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Description

반도체 디바이스 테스트 시스템{Semiconductor Device Test System}

도 1은 종래 반도체 디바이스 테스트 시스템의 전체적인 구성을 보인 사시도,

도 2는 종래 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스 보드의 연결 구조를 설명하기 위한 개략 구성도,

도 3은 종래 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스 보드의 연결 구조를 설명하기 위한 상세 구성도,

도 4는 종래 반도체 디바이스 테스트 시스템의 테스트헤드 냉각 방식을 설명하기 위한 도,

도 5는 종래 반도체 디바이스 테스트 시스템에서 소켓 보드의 신호전송 특성을 보인 그래프,

도 6은 본 발명의 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스 보드의 연결 구조를 설명하기 위한 개략 구성도,

도 7은 본 발명의 테스트헤드 장치를 채택한 반도체 디바이스 테스트 시스템에서 소켓 보드의 신호전송 특성을 보인 그래프이다.

*** 도면의 주요 부분에 대한 부호의 설명 ***

1: 하이픽스 보드, 2: 테스트헤드,

3: 핸들러,

10: 소켓 보드, 12: 테스트 소켓,

14: 하이픽스보드 커넥터,

20: 동축케이블 뭉치, 21, 25: 커넥터 지지 프레임,

22, 24: 중계용 커넥터, 23: 동축케이블,

30: 테스트헤드 기판, 31: ALPG 칩,

32: 드라이버 칩, 33: 인터페이스 칩,

34: 컴패레이터 칩, 35: 테스트헤드 커넥터,

36: 제어용 연결단자, 37: 전원용 연결단자,

40: DUT, 50: 냉각기,

52: 수냉식 배관,

100: 소켓 보드, 102: 테스트 소켓,

104: 하이픽스보드 커넥터, 110: 서브기판,

111, 112: 테스트헤드 커넥터, 113: 드라이버/컴패레이터 혼성칩,

114: ALPG 칩 120, 122: 중계용 커넥터,

121: 연결 케이블, 130: 메인기판,

131: 인터페이스 칩, 132: 메인기판 커넥터,

133: 제어용 연결단자, 134: 전원 단자,

140: 냉각기, 142: 수분 제거기

본 발명은 반도체 디바이스 테스트 시스템에 관한 것으로, 특히 반도체 디바이스를 테스트하는 테스트헤드의 기판과 하이픽스 보드를 동축케이블의 사용 없이 커넥터에 의해 직결합시키는 구조를 갖는 반도체 디바이스 테스트 시스템에 관한 것이다.

잘 알려진 바와 같이 각종 반도체 디바이스의 제조 과정에서 소정의 조립 공정을 거쳐서 제조된 반도체 디바이스(이하 간단히 '디바이스'라고도 한다)는 최종적으로 특정 기능을 발휘하는지 여부를 체크하는 테스트 공정을 거치게 된다.

도 1은 종래 반도체 디바이스 테스트 시스템의 전체적인 구성을 보인 사시도이다. 도 1에 도시한 바와 같이, 종래 반도체 디바이스 테스트 시스템의 전체적인 구성은 크게 반도체 디바이스를 테스트하는 테스트헤드(2), 일정 수량의 반도체 디바이스를 반송하여 테스트가 이루어지도록 하고 이 테스트 결과에 따라 반도체 디바이스들을 등급별로 분류하여 적재하는 핸들러(3) 및 테스트헤드(2)와 핸들러(3) 사이에 개재되어 반도체 디바이스와 테스트헤드(2) 사이의 전기적인 연결을 확립하는 하이픽스(HIFIX) 보드(1)를 포함하여 이루어질 수 있다. 즉, (m * n)행렬의 소켓이 배열된 하이픽스 보드(1)와 핸들러(3)의 테스트부(test site)가 정합한 상태에서 테스트트레이 상의 인서트 내에 안착된 반도체 디바이스와 하이픽스 보드(1) 상의 소켓이 서로 접촉함으로써 (m x n)개의 반도체 소자가 동시에 테스트되는 것 이다.

도 2는 종래 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스 보드의 연결 구조를 설명하기 위한 개략 구성도이고, 도 3은 종래 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스 보드의 연결 구조를 설명하기 위한 상세 구성도이다. 도 2 및 도 3에 도시한 바와 같이, 종래 반도체 디바이스 테스트 시스템의 하이픽스 보드는 크게 소켓 보드(10)와 중계용 동축케이블 뭉치(20)를 포함하여 이루어진다. 전술한 구성에서, 소켓 보드(10)의 일측면에는 DUT(Device Under Test), 통상 BGA(Ball Grid Array) 타입의 DUT(40)가 삽입되는 테스트 소켓(12)이 설치되고, 그 타측면에는 중계용 동축케이블 뭉치(20)의 하이픽스보드측 중계용 커넥터(22)와 연결되는 하이픽스보드 커넥터(14)가 설치되어 있다. 중계용 동축케이블 뭉치(20)는 중계용 동축케이블(23)과 그 양단에 각각 설치되어 하이픽스보드 커넥터(14) 및 테스트헤드 커넥터(25)와 각각 연결되는 하이픽스보드측 중계용 커넥터(22)와 테스트헤드측 중계용 커넥터(24) 및 이들 커넥터(22),(24)를 각각 지지하는 커넥터 지지 프레임(21),(25)를 포함하여 이루어진다.

한편, 테스트헤드는 단일의 테스트헤드 기판(30)과 그 일면 또는 양면에 탑재된 각종 회로 소자들을 포함하여 이루어지는데, 예를 들어 각각의 테스트 시스템 제조사별로 특색을 갖되 정해진 메모리 테스트 패턴을 발생시키는 ALPG(ALgorithm Pattern Generater) 칩(31), ALPG 칩(31)에서 발생된 메모리 테스트 패턴을 DUT(40)에 기록하는 드라이버 칩(32), DUT(40)로부터 판독된 신호의 레벨을 미리 정해진 기준치와 비교하는 컴패레이터 칩(34), 제어용 컴퓨터(미도시)와 ALPG 칩(31) 사이를 인터페이스하는 인터페이스 칩(32) 및 테스트헤드측 중계용 커넥터(24)와 테스트헤드 기판(30)을 연결하는 테스트헤드 커넥터(35)를 포함하여 이루어질 수 있다. 드라이버 칩(32)과 컴패레이터 칩(34)는 일반적으로 개별적인 아날로그 IC나 ASIC으로 이루어질 수 있다. 도면에서 미설명 부호 36 및 37은 각각 제어용 컴퓨터와 테스트헤드 기판(30)을 연결하는 제어용 연결단자와 전원용 연결단자를 나타낸다.

도 4는 종래 반도체 디바이스 테스트 시스템의 테스트헤드 냉각 방식을 설명하기 위한 도이다. 도 4에 도시한 바와 같이, 종래의 반도체 디바이스 테스트 시스템의 테스트헤드 냉각은 외부에 냉각기(Chiller)(50)를 둔 상태에서 이러한 냉각기(50)에 의해 냉각된 물 또는 액체를 배관(52)을 통해 테스트헤드 기판(30) 주위로 순환시키는 방식으로 이루어진다.

그러나 전술한 바와 같은 종래의 반도체 디바이스 테스트 시스템에 따르면, 첫째, 드라이버 칩과 컴패레이터 칩이 로직 IC가 아닌 아날로그 IC로 이루어지기 때문에 그 사이즈가 크고 이에 따라 1개의 IC에 형성할 수 있는 채널이 제한적인 반면에 1개의 DUT를 테스트하기 위해서는 통상 30개 이상의 채널이 필요하기 때문에 결과적으로 수십개의 드라이버 칩 및 컴패레이터 칩이 소요되는바, 이들을 단일의 테스트헤드 기판에 설치하는 것이 물리적으로 어렵다고 하는 문제점이 있었다.

둘째, 하이픽스 보드라는 부가적인 신호 전달 경로를 사용하기 때문에 수십㎝에 달하는 동축케이블이 필요한바, 이러한 동축케이블에서 신호 지연이 발생하여 테스트 시스템이 제공하는 신호가 DUT에 제대로 전달되지 못하는 문제점이 있었다.

셋째, 임피던스가 잘 관리된 커넥터라 하더라도 테스트헤드 커넥터와 테스트헤드측 중계용 커넥터 사이에서 한번, 그리고 하이픽스보드측 중계용 커넥터와 하이픽스보드 커넥터 사이에서 또 한번의 접촉이 이루어지면서 DUT에 인가되는 신호에 미세한 왜곡이 발생하는바, 이러한 신호 왜곡은 DUT의 동작 속도가 점점 고속화되는 현 추세에서는 정상적인 TEST를 진행하는데 있어서 무시할 수 없는 저해 요인으로 작용한다. 도 5는 종래 반도체 디바이스 테스트 시스템에서 소켓 보드의 신호전송 특성을 보인 그래프이다. 도 5에 도시한 바와 같이 종래 소켓 보드에서의 신호 전송 특성을 살펴보면, 동축케이블과 많은 커넥터에 의해 신호에 리플과 왜곡이 많이 발생하기 때문에 2.5㎓(1.6Gbps) 이상의 동작 속도를 갖는 고속 메모리 테스트에는 전혀 사용할 수 없다고 하는 문제점이 있었다.

넷째, 핸들러가 다수의 DUT를 한번에 많이 취급하도록 요구되면서 최근에 512개의 DUT를 한번에 취급할 수 있는 핸들러가 출시되고 있는데, 1개의 DUT를 테스트하는데 최소 30채널이 필요한 경우에 총 15,360(=30*512)가닥의 동축케이블이 소요되는바, 고속도용 동축케이블은 그 제조 공정상 상당한 고가이고 부피 또한 커서 수많은 가닥의 동축케이블을 소켓 보드에 조립 및 장착하는데 많은 노력과 비용이 요구되는 문제점이 있었다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 디바이스를 테스트하는 테스트헤드의 기판과 하이픽스 보드를 동축케이블의 사용 없이 커넥터에 의해 직결합시킴으로써 동축케이블과 다수의 커넥터 사용으로 인한 신호 왜곡을 감소시키고 하이픽스 보드의 부피와 제조 비용을 대폭적으로 감소시킬 수 있도록 한 반도체 디바이스 테스트 시스템을 제공함을 목적으로 한다.

전술한 목적을 달성하기 위한 본 발명의 반도체 디바이스 테스트 시스템은 정해진 메모리 테스트 패턴을 발생시키는 ALPG 칩과 상기 ALPG 칩에서 발생된 메모리 테스트 패턴을 DUT에 기록하는 드라이버 회로 및 DUT로부터 판독된 신호의 레벨을 미리 정해진 기준치와 비교하는 컴패레이터 회로가 탑재되고 일측면에는 하이픽스보드측 서브기판 커넥터가 장착되고 타측면에는 메인기판측 서브기판 커넥터가 장착된 서브기판, 제어용 컴퓨터와 상기 ALPG 칩 사이를 인터페이스하는 인터페이스 칩이 탑재되고 측면에는 메인기판 커넥터가 장착된 메인기판 및 상기 메인기판측 서브기판 커넥터와 상기 메인기판 커넥터에 각각 연결되는 한 쌍의 중계용 커넥터와 상기 중계용 커넥터를 연결하는 케이블을 구비한 테스트 헤드 및 일측면에 DUT가 삽입되는 테스트 소켓이 설치되고 타측면에는 상기 하이픽스보드측 서브기판 커넥터에 직결합되는 하이픽스보드 커넥터가 장착된 소켓 보드를 구비한 하이픽스 보드를 포함하여 이루어진다.

전술한 구성에서, 상기 드라이버 회로와 상기 컴패레이터 회로는 FPGA 또는 ASIC화된 단일 칩에 함께 내장되는 것이 바람직하다. 나아가, 상기 서브기판의 냉각은 냉각기에 의해 냉각되고 수분 제거기에 의해 잔류 수분이 제거된 공기를 통해 이루어지는 것이 바람직한바, 이는 잔류 수분이 있을 경우 통상의 전자회로에서 ㅈ전류 누설(Current Leakage) 문제를 유발시키기 때문이다.

이하에는 첨부한 도면을 참조하여 본 발명의 반도체 디바이스 테스트 시스템의 테스트헤드 장치의 바람직한 실시예에 대해 상세하게 설명한다.

도 6은 본 발명의 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 하이픽스 보드의 연결 구조를 설명하기 위한 개략 구성도이다. 도 6에 도시한 바와 같이, 본 발명의 반도체 디바이스 테스트 시스템의 테스트헤드 장치와 연결되는 하이픽스 보드는 소켓 보드(100)를 구비하는데, 이러한 소켓 보드(100)의 일측면에는 DUT(40)가 삽입되는 테스트 소켓(102)이 설치되고, 그 타측면에는 테스트헤드의 하이픽스보드측 서브기판 커넥터(111)와 직결합되는 하이픽스보드 커넥터(104)가 설치되어 있다.

한편, 본 발명에 따른 테스트헤드 장치는 크게 메인기판(130)과 서브기판(110)으로 이루어지되, 서브기판(110)에는 각각의 테스트 시스템 제조사별로 특색을 갖되 정해진 메모리 테스트 패턴을 발생시키는 ALPG 칩(114), ALPG 칩(114)에서 발생된 메모리 테스트 패턴을 DUT(40)에 기록하는 드라이버 회로 및 DUT(40)로부터 판독된 신호의 레벨을 미리 정해진 기준치와 비교하는 컴패레이터 회로가 그 일면 또는 양면에 탑재된 채로 측면에 형성된 하이픽스보드측 서브기판 커넥터(111)에 의해 별도의 동축케이블의 중계 없이 바로 하이픽스보드 커넥터(104)에 직결합되도록 구성되어 이루어진다.

다음으로, 메인기판(130)에는 제어용 컴퓨터(미도시)와 서브기판(110)에 탑재된 ALPG 칩(114) 사이를 인터페이스하는 인터페이스 칩(131)이 탑재되는바, 메인기판(130)의 일측면에 메인기판 커넥터(132)를 형성함과 함께 서브기판(110)의 타 측면에도 증계 커넥터측 서브기판 커넥터(112)를 형성한 상태에서 그 양단에 메인기판 커넥터(132) 및 중계 커넥터측 서브기판 커넥터(112)와 각각 연결되는 한 쌍의 중계용 커넥터(122),(120)에 의해 메인기판(130)과 서브기판(110)을 연결시키되, 한 쌍의 중계용 커넥터(122),(120) 사이는 단순히 전력 및 제어 신호만이 전달되기 때문에 동축케이블이 아닌 일반 케이블(121)에 의해 연결하고 있다. 도면에서 미설명 부호 133 및 134는 각각 제어용 컴퓨터와 메인기판(130)을 연결하는 제어용 연결단자와 전원용 연결단자를 나타낸다.

전술한 구성에서, 드라이버 회로와 컴패레이터 회로는 그 특성을 유지하면서도 1개의 칩에 다수의 채널 즉, 1개의 DUT(40)를 테스트하는데 필요한 최소 30개의 채널이 집적되도록 하기 위해 그 집적도를 증가시키는 것이 바람직하고, 더 나아가 드라이버 회로와 컴패레이터 회로를 단일 칩에 함께 집적하는 것이 바람직한바, 이는 최근 출시되는 고속도용 FPGA(Field Programmable Gate Array)(예를 들어, ALTERA사 혹은 XILINX사) 칩을 사용하면 가능하다. 더욱이, 향후에 ㎓ 대역의 고속 테스트 특성이 요구되어 FPGA로 된 드라이버/컴패레이터 혼성칩(113)이 성능을 발휘하지 못하는 경우에 동일한 외관 형태 및 전체 구조를 유지하면서 이들을 ASIC(Application Specific Integrated Circuit)화함으로써 전체적인 시스템 구조에 변화를 주지 않고도 차세대 이후까지 성능을 발휘하는 시스템을 구현할 수가 있다.

한편, 본 발명에 따르면 서브기판(110)에 탑재되는 칩의 개수가 감소하기 때문에 발열량도 함께 감소하는바, 이에 맞추어 냉각 방식도 공랭식, 즉 공기를 냉각 기(140)에 의해 냉각하고 수분 제거기(141)를 통해 함유 수분을 제거한 후에 도시되지 않은 냉각팬에 의해 서브기판(110)의 ALPG 칩(114)과 드라이버/컴패레이터 혼성칩(113)을 직접 냉각시킬 수가 있다.

전술한 구성을 갖는 본 발명의 반도체 디바이스 테스트 시스템의 동작을 살펴보면, 제어용 컴퓨터로부터의 신호가 메인기판(130)의 인터페이스 칩(131)과 중계용 커넥터(122),(120)를 거쳐 ALPG 칩(114)에 전달되면, ALPG 칩(114)은 미리 정해진 테스트 패턴을 발생시켜 드라이버/컴패레이터 혼성칩(113)의 드라이버 회로로 전달하고, 다시 드라이버 회로는 하이픽스 보드의 테스트 소켓(12)을 통해 DUT(40)에 데이터를 기록한다. 다음으로, 드라이버/컴패레이터 혼성칩(113)의 컴패레이터 회로를 통해 DUT(40)에 기록된 신호를 판독하여 그 레벨의 적정성 여부를 체크한 후에 그 결과를 ALPG 칩(114)으로 전전달하고, ALPG 칩(114)은 다시 그 결과를 중계용 커넥터(120),(122)와 인터페이스 칩(131)을 통해 제어용 컴퓨터로 전달함으로써 제어용 컴퓨터가 최종적으로 해당 DUT(40)의 불량 여부를 판단하게 된다.

도 7은 본 발명의 테스트헤드 장치를 채택한 반도체 디바이스 테스트 시스템에서 소켓 보드의 신호전송 특성을 보인 그래프이다. 본 발명의 테스트헤드 장치에 따르면, 동축케이블을 사용하지 않을 뿐만 아니라 서브기판(110), 즉 드라이버/컴패레이터 혼성칩(113)과 소켓 보드(100)를 한 번의 커넥터 연결(111),(104)에 의해 직접 접촉시키고 있기 때문에 이들 사이의 임피던스가 잘 관리되고, 이에 따라 도 7에 굵은 선으로 도시한 바와 같이 소켓 보드(100)에서의 신호 전송 특성이 2.5㎓(1.6Gbps)의 동작 속도에서도 종래(가는 선)에 비해 충분히 양호함을 알 수가 있 다.

본 발명의 반도체 디바이스 테스트 시스템은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다.

이상에서 설명한 바와 같은 본 발명의 반도체 디바이스 테스트 시스템에 따르면, 테스트헤드의 기판을 제어용 컴퓨터와의 통신을 위한 메인기판과 ALPG 칩 및 드라이버/컴패레이터 혼성칩을 탑재하여 직접적인 테스트를 수행하는 서브기판으로 분리한 상태에서 이러한 서브기판을 동축케이블의 중계없이 소켓 보드에 직결합시킴으로써 하이픽스 보드의 전체적인 부피와 제조 비용을 줄임과 함께 동축케이블과 다수의 커넥터로 인한 신호 왜곡을 최소화시킬 수가 있다.

나아가, 이로 인한 발열량 감소로 인해 냉각 방식도 그 구조가 간단한 공랭식을 채택할 수가 있다.

Claims (4)

1. 정해진 메모리 테스트 패턴을 발생시키는 ALPG 칩과 상기 ALPG 칩에서 발생된 메모리 테스트 패턴을 DUT에 기록하는 드라이버 회로 및 DUT로부터 판독된 신호의 레벨을 미리 정해진 기준치와 비교하는 컴패레이터 회로가 탑재되고 일측면에는 하이픽스보드측 서브기판 커넥터가 장착되고 타측면에는 메인기판측 서브기판 커넥터가 장착된 서브기판, 제어용 컴퓨터와 상기 ALPG 칩 사이를 인터페이스하는 인터페이스 칩이 탑재되고 측면에는 메인기판 커넥터가 장착된 메인기판 및 상기 메인기판측 서브기판 커넥터와 상기 메인기판 커넥터에 각각 연결되는 한 쌍의 중계용 커넥터와 상기 중계용 커넥터를 연결하는 케이블을 구비한 테스트 헤드 및

   일측면에 DUT가 삽입되는 테스트 소켓이 설치되고 타측면에는 상기 하이픽스보드측 서브기판 커넥터에 직결합되는 하이픽스보드 커넥터가 장착된 소켓 보드를 구비한 하이픽스 보드를 포함하여 이루어진 반도체 디바이스 테스트 시스템.
2. 제 1 항에 있어서,

   상기 드라이버 회로와 상기 컴패레이터 회로는 FPGA으로 이루어진 단일 칩에 함께 내장되는 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
3. 제 1 항에 있어서,

   상기 드라이버 회로와 상기 컴패레이터 회로는 ASIC화된 단일 칩에 함께 내 장되는 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 서브기판의 냉각은 냉각기에 의해 냉각되고 수분 제거기에 의해 잔류 수분이 제거된 공기를 통해 이루어지는 것을 특징으로 하는 반도체 디바이스 테스트 시스템.

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