KR101206676B1 - 시스템 온 칩 장치 - Google Patents

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Abstract

본 발명은 시스템 온 칩의 스캔 경로의 일부를 동적으로 분리하는 장치 및 방법을 포함한다. 일 실시예에서, 장치는 스캔 경로 및 제어 로직을 포함한다. 스캔 경로는 복수의 구성요소를 포함하는 적어도 하나의 제 1 계층적 레벨 및 적어도 하나의 구성요소를 가진 제 2 계층적 레벨을 포함한다. 제 2 계층적 레벨은 제 2 계층적 레벨이 활성 또는 비활성이도록 선택되고 선택해제되도록 구성된다. 제어 로직은 제 1 계층적 레벨 내의 데이터의 전달과 상관없이 제 2 계층적 레벨 내의 데이터의 전달을 제어하는 방식으로 제 2 계층적 레벨의 적어도 하나의 구성요소에 대한 적어도 하나의 제어 신호의 인가를 필터링하도록 구성된다. 일 실시예에서, 제 2 계층적 레벨이 선택해제될 때, 제어 로직은 데이터가 제 1 계층적 레벨 내에 전달되는 동안 데이터가 제 2 계층적 레벨 내에 전달되지 못하게 한다. 일 실시예에서, 제 2 계층적 레벨은 데이터가 제 1 계층적 레벨을 통해 계속 전달되는 동안 독립적인 병렬 테스트에 사용될 수 있다.

Description

시스템 온 칩 장치{APPARATUS AND METHOD FOR ISOLATING PORTIONS OF A SCAN PATH OF A SYSTEM-ON-CHIP}
본 발명은 전자공학 분야에 관한 것으로, 보다 구체적으로는, 인쇄 회로 기판, 시스템 온 칩 및 시스템의 테스트에 관한 것이다.
JTAG(Joint Test Action Group)은 영역 스캔(boundary scan)을 사용하여 인쇄 회로 기판을 테스트하기 위한 테스트 액세스 포트에 대한 IEEE 1149 표준을 지칭한다. JTAG은 자동화 테스트 생성(ATG) 툴에 의해 사용되어 인쇄 회로 기판을 테스트한다. IJTAG(Instrument JTAG)은 보드 레벨 JTAG으로부터 칩 레벨 JTAG로의 이동과 연관된 기존의 JTAG 한계를 극복하기 위해 현재 (IEEE P1687 표준으로서) 표준화되고 있다. IJTAG은 SIB(Select Instrument Bit) 셀로서 지칭되는 셀과 같은 동적 계층 셀을 사용하여 데이터 레지스터 내부에 동적 계층 경로를 포함하는 것을 제안한다. 동적 계층 경로를 사용하게 되면 스캔 경로의 부분들은 필요에 따라 턴온 및 턴오프될 수 있다. SIB와 같은 셀의 사용에 의해 인에이블링되는 동적 계층 경로는 유용한 테스트 리소스인데, 이는 스캔 경로 내의 요소의 수가 테스트 시간을 결정할 때 중요하므로, 신중한 계층 사용이 테스트 시간을 감소시키는 데 사용될 수 있기 때문이다.
제안된 IEEE P1687 표준에서 설명된 바와 같이, 스캔 체인(scan chain)은 선형 스캔 체인이고 스캔 체인으로 삽입되는 각각의 SIB 셀은 스캔 체인으로 계층을 도입하기 위해 삽입된다. 이와 같이, 스캔 체인은 선형 체인이고, 스캔 체인 내의 계층을 활성화하도록 선형 스캔 체인 내에 포함된 각각의 SIB 셀이 스캔 체인을 통해 선형적으로 액세스되어야 하므로, 스캔 체인의 길이는 활성 계층을 변경하고 실행하는 데 필요한 액세스 시간을 직접 결정한다. 이 제한은 스캔 체인이 소수의 셀만을 포함하는 예에서 대수롭지 않게 보일 수 있지만, 이는 스캔 체인이 수백 개 또는 심지어 수천 개의 셀을 포함할 수 있는 실제 시스템에서 중요한 제한일 수 있다. 이 문제의 영향은 테스트 절차의 정확한 스케줄링의 사용에 의해 감소할 수 있지만, 단순히 테스트 절차의 스케줄링의 사용에 의해 이 문제를 완전히 피할 수 없다.
종래 기술의 다양한 결점은 시스템 온 칩의 스캔 경로의 일부를 동적으로 분리하는 장치 및 관련 방법을 통해 해결된다.
일 실시예에서, 장치는 스캔 경로 및 제어 로직을 포함한다. 스캔 경로는 복수의 구성요소를 포함하는 적어도 하나의 제 1 계층적 레벨 및 적어도 하나의 구성요소를 가진 제 2 계층적 레벨을 포함한다. 제 2 계층적 레벨은 제 2 계층적 레벨이 활성 또는 비활성이도록 선택되고 선택해제되도록 구성된다. 제어 로직은 제 1 계층적 레벨 내로의 데이터의 전달과 상관없이 제 2 계층적 레벨 내로의 데이터의 전달을 제어하는 방식으로 제 2 계층적 레벨의 적어도 하나의 구성요소에 대한 적어도 하나의 제어 신호의 인가를 필터링하도록 구성된다. 일 실시예에서, 제 2 계층적 레벨이 선택해제될 때, 제어 로직은 데이터가 제 1 계층적 레벨 내에 전달되는 동안 데이터가 제 2 계층적 레벨 내에 전달되지 못하게 한다. 일 실시예에서, 제 2 계층적 레벨은 데이터가 제 1 계층적 레벨을 통해 계속 전달되는 동안 독립적인 병렬 테스트에 사용될 수 있다.
일 실시예에서, 제 1 계층적 레벨 및 제 2 계층적 레벨을 포함하는 스캔 경로를 가진 시스템 온 칩을 테스트하는 방법은 스캔 경로에 제 2 계층적 레벨을 추가하도록 스캔 경로의 제 2 계층적 레벨을 선택하는 단계와, 제 1 계층적 레벨의 적어도 일부를 통해 제 2 계층적 레벨로 입력 비트스트림의 적어도 하나의 입력 값을 전달하는 단계와, 스캔 경로로부터 제 2 계층적 레벨을 분리하도록 스캔 경로의 제 2 계층적 레벨을 선택해제하는 단계와, 적어도 하나의 출력 값을 생성하도록 적어도 하나의 입력 값을 사용하여 제 2 계층적 레벨을 통해 테스트를 수행하는 단계 -테스트는 제 1 계층적 레벨을 통한 추가적인 입력 값의 전달과 상관없이 수행됨- 와, 스캔 경로에 제 2 계층적 레벨을 추가하도록 스캔 경로의 제 2 계층적 레벨을 선택해제하는 단계와, 제 1 계층적 레벨의 적어도 일부를 통해 제 2 계층적 레벨의 적어도 하나의 출력 값을 전달하는 단계를 포함한다.
본 발명의 교시는 후속하는 상세한 설명을 첨부 도면과 관련지어 고려함으로써 쉽게 이해될 수 있다.
도 1은 테스트 환경의 하이 레벨 블록도를 도시한다.
도 2는 도 1의 테스트 환경에서 사용하도록 구성된 예시적인 시스템 온 칩의 하이 레벨 블록도를 도시한다.
도 3은 계층 인에이블링 구성요소에 의해 제어되는 2 개의 계층적 레벨을 포함하는 계층적 스캔 경로를 가진 예시적인 시스템 온 칩의 하이 레벨 블록도를 도시한다.
도 4는 계층 인에이블링 구성요소에 의해 제어되는 2 개의 계층적 레벨을 포함하고 제어 로직을 필터링하는 계층적 스캔 경로를 가진 예시적인 시스템 온 칩의 하이 레벨 블록도를 도시한다.
도 5a 내지 도 5e는 도 4의 시스템 온 칩에서 제어 신호를 필터링하는 필터링 제어 로직을 사용하는 예를 도시한다.
도 6은 계층적 스캔 경로를 통해 테스트되도록 구성된 계층적 스캔 경로 및 인스트루먼트 코어를 포함하는 시스템 온 칩 및 테스트 시스템을 포함하는 테스트 환경을 도시한다.
도 7은 테스트 시스템이 제 1 계층적 레벨 및 제 2 계층적 레벨을 포함하는 스캔 경로를 가지는 시스템 온 칩을 테스트하는 예시적인 방법을 도시한다.
도 8은 본 명세서에 설명된 기능을 수행할 때 사용하는 데 적합한 범용 컴퓨터의 하이 레벨 블록도를 도시한다.
쉬운 이해를 위해, 도면에 공통인 동일한 요소를 지정하는 데 가능한 한 동일한 참조 번호가 사용되었다.
제어 로직을 사용하여 스캔 경로의 상이한 계층적 레이어의 분리를 가능하게 하는 장치 및 방법이 제공된다. 제 1 계층적 레벨 및 제 2 계층적 레벨을 포함하는 스캔 경로를 가지는 시스템 온 칩 -제 2 계층적 레벨은 (제 2 계층적 레벨을 활성화/비활성화하여 활성 스캔 경로에 동적으로 추가되고 이로부터 제거될 수 있도록) 동적으로 선택되고 선택해제될 수 있음- 에서, 필터링 제어 로직은 제 1 계층적 레벨 내의 데이터의 전달과 무관한 제 2 계층적 레벨 내의 데이터의 전달을 제어하는 방식으로 제어 신호의 필터링을 가능하게 한다.
필터링 제어 로직은 스캔 경로의 모든 구성요소에 통상적으로 인가되는 제어 신호를 필터링하여 (제 1 계층적 레벨의 구성요소로의 제어 신호의 인가를 변경하지 않으면서) 제 2 계층적 레벨의 구성요소로의 제어 신호의 인가가 변경된다. 이러한 방식으로, 제 2 계층적 레벨이 선택해제되면, 제 1 계층적 레벨을 통해서는 비트스트림 값이 계속해서 전달되지만 제 2 계층적 레벨 내에는 비트스트림 값이 전달되지 못한다. 따라서, 제 2 계층적 레벨이 선택해제되는 동안 제 2 계층적 레벨은 스캔 경로로부터 효율적으로 분리된다(즉, 완전히 비활성화되어 어떠한 데이터도 제 2 계층적 레벨 내에 전달되지 않음).
본 명세서에서는 주로 2 개의 계층적 레벨을 가진 스캔 경로에 관하여 도시되고 설명되지만, 본 명세서에 설명된 상이한 데이터 전달 제어 기능이 임의의 구조(예컨대, 네스팅, 병렬 배치 등뿐만 아니라 이들의 다양한 조합을 사용함)로 배치될 수 있는 임의의 수의 계층적 레벨을 가진 스캔 경로에 적용될 수 있다.
도 1은 테스트 환경의 하이 레벨 블록도를 도시한다. 특히, 테스트 환경(100)은 시스템 온 칩(S-o-C)(110) 및 테스트 시스템(TS)(120)을 포함한다. TS(120)는 S-o-C(110)를 테스트한다(예컨대, (구성요소의 기능을 포함하는) S-o-C(110)의 개별 구성요소, S-o-C(110) 상의 장치들 사이의 상호접속, S-o-C(110)의 시스템 레벨 기능 등뿐만 아니라 이들의 다양한 조합도 테스트한다). TS(120)는 다수의 계층적 레벨을 포함하는 시스템 스캔 경로를 사용하여 S-o-C(110)를 테스트한다. 도 1에 도시된 바와 같이, TS(120)는 입력 포트(115I)(TDI) 및 출력 포트(115O)(TDO)를 포함하는 테스트 액세스 인터페이스(115)를 사용하여 S-o-C(110)와 인터페이싱한다.
일 실시예에서, 제안된 IEEE P1687 표준에 따른 환경에서, 인터페이스(115)는 IEEE 1149.1 표준에 의해 정의된 바와 같이 테스트 액세스 포트(TAP)로서 구현될 수 있다. 그러한 일 실시예에서, 본 명세서에서는 주로 TDI/TDO 포트를 사용하여 도시되고 설명되지만, 인터페이스(115)는 TCK 포트, TMS 포트, TRST 포트 등과 같은 다른 제어 포트뿐만 아니라 (명확성을 위해 생략된) 요구될 수 있는 다른 새로운 제어 인터페이스도 포함할 수 있다. 본 명세서에서는 IEEE 1149.1에 의해 정의된 TAP의 변경 버전으로서 구현되는 인터페이스에 관하여 도시되고 설명되지만, 인터페이스(115)는 여러 가지 다른 방식으로 구현될 수 있다.
TS(120)는 테스트 절차를 사용하여 S-o-C(110) 상에서 테스트를 수행한다. TS(120)는 하나 이상의 테스트 절차를 사용하여 하나 이상의 테스트를 수행할 수 있다. 테스트 절차는 구성요소의 일부(예컨대, 구성요소의 기능, 구성요소의 기능 세트, 종속성 등), 구성요소, 구성요소의 그룹(예컨대, 구성요소들 사이의 상호접속, 구성요소간 종속성 등), 하나 이상의 시스템 레벨 기능 등뿐만 아니라 이들의 다양한 조합을 테스트하는 데 사용될 수 있다. 테스트 절차(들)는 시스템 온 칩 상에서 수행될 수 있는 임의의 다른 유형의 테스트를 수행하는 데 사용될 수 있다.
TS(120)는 S-o-C(110)를 테스트하는 테스트 절차를 생성한다. 테스트 절차는 S-o-C(110)를 테스트하는 데 필요한 정보를 특정한다. S-o-C(110)에 대한 테스트 절차는 S-o-C(110)의 디스크립션(S-o-C(110)의 개별 구성요소 각각의 디스크립션뿐만 아니라 S-o-C(110)의 시스템 레벨 디스크립션도 포함함)을 특정할 수 있다. 테스트 절차는 (스캔 경로에 인가되는) 입력 테스트 벡터 및 (테스트 스캔 경로로부터 수신되는 것으로 예측되는) 예측된 출력 테스트 벡터를 특정할 수 있다. 테스트 절차는 또한 (시스템 온 칩에 인가되는) 제어 신호 또는 신호들을 특정할 수 있다. 테스트 절차는 테스트와 연관된 임의의 다른 정보(예컨대, 테스트에 필요한 추정 시간, 테스트에 대해 처리하는 출력 데이터 등뿐만 아니라 이들의 다양한 조합)를 포함할 수 있다.
TS(120)는 S-o-C(110) 상에서 하나 이상의 테스트 절차를 실행함으로써 S-o-C(110)를 테스트한다. TS(120)는 수행되는 테스트마다 입력 테스트 비트스트림 및 예측된 테스트 결과(예컨대, 예측된 출력 비트 값 또는 비트스트림)를 생성한다. TS는 또한 제어 신호를 생성한다. TS(120)는 TDI 입력 포트(115I)에 입력 테스트 비트스트림(즉, 입력 테스트 벡터)을 인가한다. TS(120)는 TDO 출력 포트(115O)로부터 대응하는 출력 테스트 비트스트림(출력 테스트 비트로 지칭됨)을 수신한다. TS(120)는 출력 테스트 비트스트림을 예측된 테스트 결과와 비교하여 테스트의 결과를 판단한다.
TS(120)는 실행된 테스트 절차로부터 테스트 결과를 임의의 방식으로 처리할 수 있다. 다양한 실시예에서, 예컨대, TS(120)는 디스플레이 인터페이스를 통해 테스트 결과를 제공하고, 메모리 내에 테스트 결과를 저장하며, 하나 이상의 다른 시스템으로 테스트 결과를 전달할 수 있을 뿐만 아니라 이들의 구분된 조합도 포함할 수 있다. TS(120)는 실행된 테스트 절차로부터의 테스트 결과를 임의의 다른 방식으로 처리할 수 있다. TS(120)는 또한 유사한 방식(예컨대, 제공, 저장, 전달 등뿐만 아니라 이들의 다양한 조합)으로 테스트에 대한 입력의 일부 또는 전부를 처리할 수 있다.
TS(120)는 S-o-C(110)를 테스트하도록 하나 이상의 테스트 절차를 실행할 수 있다. TS(120)는 (상이한 스케줄링 결정이 동일한 세트의 테스트 절차에 대해 상이한 테스트 완료 시간을 야기할 수 있으므로) 테스트를 수행하는 데 필요한 총 테스트 시간을 최소화하려는 방식으로 다수의 테스트 절차의 실행을 조직할 수 있다. TS(120)는 테스트 스케줄(즉, 상이한 테스트 절차가 실행되어야 하는 것에 따른 순서를 특정하는 스케줄)을 특정할 수 있다. TS(120)는 시스템 온 칩의 테스트와 연관된 여러 가지 다른 기능을 수행할 수 있다.
도 2는 도 1의 테스트 환경에서 사용하도록 구성된 예시적인 시스템 온 칩의 하이 레벨 블록도를 도시한다. 도 2의 S-o-C(200)은 도 1의 S-o-C(110)의 예이다. 도 2에 도시된 바와 같이, S-o-C(200)는 복수의 구성요소 상호접속부(220)(총괄하여, 구성요소 상호접속부(220))에 의해 상호접속되는 복수의 구성요소(210A 내지 210E)(총괄하여, 구성요소(210))를 포함한다. 도 2에 관련하여 도시되고 설명된 S-o-C(200)가 단지 시스템 온 칩의 일례를 구성할 뿐임을 알아야 한다(즉, S-o-C(200)는 여러 가지 다른 방법으로 구성될 수 있는 여러 가지 다른 구성요소를 포함할 수 있다).
도 2에 도시된 바와 같이, 각각의 구성요소(210)는 복수의 내부 레지스터를 포함할 수 있다. 특히, 구성요소(210A)는 3 개의 레지스터(A0, A1, A2)를 포함하고, 구성요소(210B)는 6 개의 레지스터(B0, B1, B2, B3, B4, B5)를 포함하며, 구성요소(210C)는 5 개의 레지스터(C0, C1, C2, C3, C4)를 포함하고, 구성요소(210D)는 3 개의 레지스터(D0, D1, D2)를 포함하며, 구성요소(210E)는 4 개의 레지스터(E0, E1, E2, E3)를 포함한다. 각각의 구성요소(210)의 레지스터는 그 구성요소(210)에 대한 내부 스캔 경로를 형성한다.
도 2에 도시된 바와 같이, 각각의 구성요소(210)는 적어도 하나의 기능을 지원한다. 특히, 구성요소(210A)는 3 개의 기능을 지원하고, 구성요소(210B)는 4 개의 기능을 지원하며, 구성요소(210C)는 3 개의 기능을 지원하고, 구성요소(210D)는 2 개의 기능을 지원하며, 구성요소(210E)는 1 개의 기능을 지원한다. 구성요소(210) 각각에 의해 지원되는 기능은 구성요소(210) 각각의 레지스터(즉, 내부 스캔 경로)를 사용한다.
도 2에 도시된 바와 같이, S-o-C(200)의 구성요소(210)는 S-o-C(200)의 구성요소 상호접속부(220)를 통해 접속된다. 구성요소(210)(즉, 구성요소(210)의 내부 스캔 경로) 및 구성요소(210) 사이의 구성요소 상호접속부(220)는 S-o-C(200)의 입력 테스트 포트(TDI)로부터 S-o-C(200)의 출력 테스트 포트(TDO)로의 테스트 스캔 경로를 형성한다.
구성요소(210)는 시스템 온 칩 시스템 내에 포함될 수 있는 임의의 구성요소를 포함한다. 일 실시예에서, 제안된 IEEE P1687 표준에 따라 구현된 시스템에서, 구성요소(210)는 IP 장치 및/또는 인스트루먼트(instrument)를 포함할 수 있다. IP/인스트루먼트가 상당히 유사할 수 있다는 점에서, 두 용어는 본 명세서에서 상호교환적으로 사용될 수 있다. 또한, IP 및 인스트루먼트가 시스템 온 칩의 구성요소로서 사용될 수 있으므로, IP 및 인스트루먼트는 본 명세서에서 보다 일반적으로 구성요소로서 지칭될 수 있다. 다른 실시예에서, 다른 표준에 대한 시스템에서, 구성요소(210)는 다른 유형의 구성요소를 포함할 수 있다.
IP 장치는 테스트를 필요로 하는 장치이다. 인스트루먼트는 테스트를 필요로 하는 것과는 별개로, 테스트를 지원하도록 구성된 기능(예컨대, 판독 값, 모니터링 값 등뿐만 아니라 이들의 다양한 조합)을 제공한다. 예컨대, 인스트루먼트는 수명 가속화 테스트를 파라미터화하는 데 사용되도록 온도 센서의 출력부일 수 있다. 예컨대, 인스트루먼트는 소프트웨어 규정 무선의 획득 단계에 대해 튜닝가능한 필터를 교정하는 데 사용되는 센서의 참조 값일 수 있다. 따라서, 인스트루먼트는 초기 시스템 테스트 동안뿐만 아니라 시스템의 수명 동안에도 테스트를 지원할 수 있다.
구성요소(210)는 하나 이상의 계층 인에이블링 구성요소(hierarchy-enabling component)를 포함할 수 있다. 계층 인에이블링 구성요소는 (예컨대, 시스템 온 칩의 테스트 스캔 경로의 추가적인 구성요소의 하나 이상의 계층적 레벨을 동적으로 활성화/비활성화함으로써) 시스템 온 칩의 스캔 경로의 동적 변경을 지원하는 구성요소이다. 일반적으로, 계층은 시스템 온 칩의 구성요소의 테스트를 향상시킨다. 예컨대, 계층은 활성 시스템 스캔 경로의 최소화 및 테스트 동안 구성요소의 분리를 가능하게 함으로써, 시스템 온 칩의 구성요소에 대한 액세스 시간을 감소시킨다. 계층 인에이블링 구성요소의 사용은 도 3에 관하여 잘 이해될 수 있다.
도 3은 계층 인에이블링 구성요소에 의해 제어되는 2 개의 계층적 레벨을 포함하는 계층적 스캔 경로를 가진 예시적인 시스템 온 칩의 하이 레벨 블록도를 도시한다. 특히, 도 3의 시스템 온 칩(300)은 제 3 테스트 구성요소(3103)(구성요소 B0으로 표시됨)와 제 4 테스트 구성요소(3104)(구성요소 B1으로 표시됨)에 대한 액세스를 동적으로 제어하는 계층 인에이블링 구성요소(320)를 통해 상호접속되는 제 1 테스트 구성요소(3101)(구성요소 A0으로 표시됨)와 제 2 테스트 구성요소(3102)(구성요소 A1으로 표시됨)를 포함한다. 제 1 및 제 2 테스트 구성요소(3101 및 3102) 및 계층 인에이블링 구성요소(320)는 테스트 스캔 경로의 제 1 계층적 레벨을 형성한다. 제 3 및 제 4 테스트 구성요소(3103 및 3104)는 테스트 스캔 경로의 제 2 계층적 레벨을 형성한다.
계층 인에이블링 구성요소(320)는 스캔 경로의 제 2 계층적 레벨을 활성화하도록(즉, 활성 스캔 경로에 제 2 계층적 레벨을 추가하도록) 선택될 수 있고, 스캔 경로의 제 2 계층적 레벨을 비활성화하도록(즉, 활성 스캔 경로로부터 제 2 계층적 레벨을 제거하도록) 선택해제될 수 있다. 예컨대, 계층 인에이블링 구성요소(320)가 선택해제되면, 계층 인에이블링 구성요소(320)는 스캔 경로가 TDI→A0→HC→A1→TDO를 포함하도록 통과(pass-through) 구성요소로서 동작한다. 예컨대, 계층 인에이블링 구성요소(320)가 선택될 때, 계층 인에이블링 구성요소(320)는 스캔 경로가 TDI, A0, HC, B0, B1, HC, A1, TDO와 같은 순서를 포함하도록 스캔 경로의 제 2 계층적 레벨을 활성화한다. 계층 인에이블링 구성요소(320)는 시스템 온 칩의 스캔 경로를 동적으로 변경하도록 구성된 임의의 방식으로 구현될 수 있다.
계층 인에이블링 구성요소(320)는 스캔 경로의 동적 변경을 지원하도록(즉, 스캔 경로의 계층적 레벨을 활성화하고 비활성화하기 위해) 구성된 임의의 구성요소일 수 있다. 일 실시예에서, 예컨대, 계층 인에이블링 구성요소(320)는 제안된 IEEE P1687 표준(또는 스캔 경로의 제 1 계층적 레벨을 통해 전달되는 비트스트림 값이 스캔 경로의 제 2 계층적 레벨이 선택해제되는 동안 스캔 경로의 제 2 계층적 레벨을 통해 전달되지 못하게 하기 위해 제어 신호를 필터링하는 제어 로직의 구현에 따라, 제안된 IEEE P1687 표준에 정의된 SIB의 변경 버전)에 정의된 선택 인스트루먼트 비트(SIB)를 포함할 수 있다.
계층 인에이블링 구성요소(320)는 스캔 경로의 동적 변경을 지원하는 보다 복잡한 계층 인에이블링 구성요소(본 명세서에서 크로스로드 장치로 지칭됨)일 수 있다. 스캔 경로의 제 2 계층적 레벨을 통해 전달되는 것으로부터 스캔 경로의 제 1 계층적 레벨을 통해 전달되는 비트스트림 값을 필터링하는 제어 로직의 사용을 설명할 때 명확성을 위해, 본 명세서에서 필터링 제어 로직은 주로 제안된 IEEE P1687 표준(또는 제어 로직의 구현에 따라 SIB의 변경 버전)에 정의된 바와 같이 시스템 온 칩의 동적 계층이 SIB 셀을 사용하여 제공되는 실시예의 측면에서 도시되고 설명된다.
도 4는 계층 인에이블링 구성요소 및 필터링 제어 로직에 의해 제어되는 2 개의 계층적 레벨을 포함하는 계층적 스캔 경로를 가진 예시적인 시스템 온 칩의 하이 레벨 블록도를 도시한다. 시스템 온 칩(400)은 도 3의 시스템 온 칩(300)의 구현을 포함한다. 도 4에 도시된 바와 같이, 비 계층 인에이블링 구성요소(3101 내지 3104)는 경계 스캔 셀(4101 내지 4104)(총괄하여, 경계 스캔 셀(410))로서 구현되고, 계층 인에이블링 구성요소(320)는 제안된 IEEE P1687 표준에 정의된 바와 같이 SIB 셀(420)로서 구현되며, 또한 비트스트림 값이 스캔 경로의 제 1 계층적 레벨을 통해 계속해서 전달되는 동안 (제 2 계층적 레벨이 선택해제되는 동안) 비트스트림 값이 스캔 경로의 제 2 계층적 레벨을 통해 전달되지 못하게 하는 방식으로 제어 신호를 필터링하는 추가적인 로직(예시적으로, 필터링 제어 로직(430))이 제공된다.
시스템 온 칩(400)의 구성요소를 통해 비트스트림의 전달을 도시할 때 명확성을 위해, 다수의 입력 포트를 지원하는 각각의 멀티플렉서는 멀티플렉서의 제어 포트에 "0"이 인가될 때 멀티플렉서의 어떤 입력 포트가 선택되는지와 멀티플렉서의 제어 포트에 "1"이 인가될 때 멀티플렉서의 어떤 입력 포트가 선택되는지를 구별하는 방식으로 마킹된다. 특히, 도 4에서 어두운 멀티플렉서에 대한 각각의 입력 포트는 멀티플렉서의 제어 포트에 "1"이 인가될 때 멀티플렉서의 출력으로 전달되도록 선택된 입력 포트를 나타낸다(그리고 어둡지 않은 입력 포트는 멀티플렉서의 제어 포트에 "0"이 인가될 때 멀티플렉서의 출력으로 전달되도록 선택된 입력 포트를 나타낸다).
도 4에 도시된 바와 같이, 각각의 경계 스캔 셀(410)은 TDI 입력으로부터 TDO 출력까지의 스캔 경로 및 제 2 입력으로부터 제 2 출력까지의 추가적인 데이터 경로를 지원하는 표준 IEEE 1149.1 경계 스캔 셀이다. 경계 스캔 셀(4101 내지 4104)은 각각의 복수의 입력 MUX(4111 내지 4114)(총괄하여, 입력 MUX(411)), 각각의 복수의 캡처 레지스터(4121 내지 4124)(총괄하여, 캡처 레지지스터(412)), 각각의 복수의 업데이트 레지스터(4131 내지 4134)(총괄하여, 업데이트 레지스터(413)) 및 각각의 복수의 출력 MUX(4141 내지 4144)(총괄하여, 출력 MUX(414))을 포함한다.
각각의 경계 스캔 셀(410)에서, 경계 스캔 셀의 TDI 입력으로부터 경계 스캔 셀의 TDO 출력까지의 스캔 경로를 따른 신호의 전달은 입력 MUX(411), 캡처 레지스터(412), 업데이트 레지스터(413) 및 출력 MUX(414)를 사용하여 수행된다. 각각의 경계 스캔 셀(410)의 스캔 경로는 시스템 온 칩(400)의 스캔 경로의 일부를 형성한다. 각각의 경계 스캔 셀(410)에서, 제 2 입력으로부터 제 2 출력까지의 추가적인 데이터 경로를 따른 신호의 전달은 제 2 입력으로부터 출력 MUX(414)까지의 제 1 경로 또는 입력 MUX(411), 캡처 레지스터(412), 업데이트 레지스터(413) 및 출력 MUX(414)를 이용하는 제 2 경로를 사용한다. 각각의 경계 스캔 셀(410)에 의해 지원되는 추가적인 데이터 경로는 다른 테스트용(예컨대, 인스트루먼트 테스트, 구성요소들 간의 상호접속 테스트 등뿐만 아니라 이들의 다양한 조합)으로 사용될 수 있다.
각각의 경계 스캔 셀(410)의 설명은 다음과 같다.
각각의 경계 스캔 셀(410)에서, 입력 MUX(411)는 (예컨대, 스캔 체인 내의 이전 구성요소의 출력, 예컨대, 경계 스캔 셀의 캡처 레지스터의 출력으로부터, SIB 셀의 TDO 출력으로부터 또는 임의의 다른 유사한 스캔 경로 신호로부터) TDI 입력에 연결된 제 1 입력 포트 및 (원한다면/필요하다면, 다수의 방식으로 연결될 수 있는) 추가적인 데이터 경로의 제 2 입력에 연결된 제 2 입력 포트와 같은 2 개의 입력 포트를 포함한다. 입력 MUX(411)를 통해 입력 MUX(411)의 출력으로 전달되는 입력 신호의 선택은 시스템 온 칩(400)의 각각이 구성요소에 인가되는 공통 시프트 DR(ShDR) 제어 신호에 의해 제어된다. 각각의 경계 스캔 셀(410)에서, ShDR 제어 신호가 "1"일 때, 입력 MUX(411)의 제 1 입력으로부터의 입력 신호는 캡처 레지스터(412)로 전달되고, ShDR 제어 신호가 "0"일 때, 입력 MUX(411)의 제 2 입력으로부터의 입력 신호는 캡처 레지스터(412)로 전달된다.
각각의 경계 스캔 셀(410)에서, 입력 MUX(411)의 출력은 캡처 레지스터(412)의 입력에 연결된다(즉, 입력 MUX(411)를 통해 전달되는 각각의 신호는 캡처 레지스터(412)에 저장된다). 캡처 레지스터(412)의 출력은 경계 스캔 셀(410)의 TDO 출력과 업데이트 레지스터(413)로의 입력 양자 모두에 연결된다. 업데이트 레지스터(413)는 시스템 온 칩(400)의 각각의 레지스터의 클록 입력에 인가되는 공통 업데이트 DR(UpDR) 제어 신호에 의해 제어된다. 일 실시예에서, 각각의 경계 스캔 셀(410)에서, UpDR 상에 상승 에지가 존재하면, 캡처 레지스터(412)의 출력으로부터의 신호는 업데이트 레지스터(413)로 전달되고(즉, 캡처 레지스터(412)에 이전에 저장되었던 값은 업데이트 레지스터(413)에 저장되고), UpDR 제어 신호가 "0"이면 캡처 레지스터(412)의 출력으로부터의 신호(항상 TDO 출력으로 전달됨)는 업데이트 레지스터(413)로 전달되지 않는다. 업데이트 레지스터(413)의 출력은 출력 MUX(414)의 제 1 입력에 연결된다.
각각의 경계 스캔 셀(410)에서, 출력 MUX(414)는 업데이트 레지스터(413)의 출력에 연결되는 제 1 입력 포트 및 (원한다면/필요하다면, 다수의 방식으로 연결될 수 있는) 추가적인 데이터 경로의 제 2 입력에 연결되는 제 2 입력 포트와 같은 2 개의 입력 포트를 포함한다. 출력 MUX(414)를 통해 출력 MUX(414)의 출력으로 전달되는 입력 신호의 선택은 시스템 온 칩(400)의 각각의 경계 스캔 셀(410)에 인가되는 공통 모드 제어 신호에 의해 제어된다. 각각의 경계 스캔 셀(410)에서, 모드 제어 신호가 "0"일 때 출력 MUX(414)의 제 1 입력 포트(즉, 업데이트 레지스터(413)의 출력)로부터의 입력 신호는 경계 스캔 셀(410)의 제 2 출력으로 전달되고, 모드 제어 신호가 "1"일 때 출력 MUX(414)의 제 2 입력 포트(즉, 추가적인 데이터 경로의 제 2 입력)로부터의 입력 신호는 경계 스캔 셀(410)의 제 2 출력으로 전달된다.
도 4에 도시된 바와 같이, SIB 셀(420)은 제안된 IEEE P1687 표준에 정의된 바와 같이 표준 SIB 셀이다. SIB 셀(420)은 (TDI 입력 및 TDO 출력을 통해) 스캔 경로의 제 1 계층적 레벨 및 (경계 스캔 셀(B0)의 TDI 입력에 연결되는 WSIo 포트 및 경계 스캔 셀(B1)로부터 TDO 출력에 연결되는 WSOi 포트를 통해) 스캔 경로의 제 2 계층적 레벨을 지원한다. SIB 셀(420)은 선택 인스트루먼트 비트(SIB) 레지스터(422), 업데이트 SIB(UpSIB) 레지스터(424) 및 출력 MUX(426)를 포함한다. SIB 레지스터(422)는 연관된 SIB 입력 MUX(421)를 갖는다. UpSIB 레지스터(424)는 연관된 UpSIB 입력 MUX(423)를 갖는다.
SIB 레지스터(422)와 연관된 SIB 입력 MUX(421)는 SIB 레지스터(422)로의 입력을 제어한다. SIB 입력 MUX(421)는 2 개의 입력 포트를 포함한다. SIB 입력 MUX(421)는 입력으로서 (예컨대, 스캔 경로 내의 이전 구성요소로부터의) TDI 입력 및 SIB 레지스터(422)의 출력을 수락한다. SIB 입력 MUX(421)는 SIB 입력 MUX(421)의 제어 포트에 인가되는 ShDR 제어 신호에 의해 제어된다. ShDR 제어 신호가 "1"일 때, SIB 입력 MUX(421)는 TDI 입력으로부터 SIB 레지스터(422)로 신호를 전달한다. ShDR 제어 신호가 "0"일 때, SIB 입력 MUX(421)는 SIB 레지스터(422)의 출력으로부터 SIB 레지스터(422)로 신호를 전달한다.
SIB 레지스터(422)는 SIB 입력 MUX(421)의 출력으로부터 입력을 수락한다. SIB 레지스터(422)는 SIB 레지스터(422)의 클록 포트에 인가된 클록 신호(TCK로 표시됨)에 의해 제어된다. SIB 레지스터(422)의 출력은 SIB 입력 MUX(421)의 입력, UpSIB 입력 MUX(423)의 입력, 출력 MUX(426)의 입력 및 WSIo 포트(스캔 경로의 제 2 계층적 레벨이 활성화될 때 제 2 계층적 레벨로 및 그 이내에 신호를 전달하기 위해 제 2 또는 (낮은) 계층적 레벨의 구성요소에 대한 액세스를 제공함)의 각각에 연결된다.
UpSIB 레지스터(424)와 연관된 UpSIB 입력 MUX(423)는 UpSIB 레지스터(424)를 제어로의 입력을 제어한다. UpSIB 입력 MUX(423)는 2 개의 입력 포트를 포함한다. UpSIB 입력 MUX(423)는 SIB 레지스터(422)로부터의 출력 및 UpSIB 레지스터(424)로부터의 출력을 입력으로서 수락한다. UpSIB 입력 MUX(423)는 UpSIB 입력 MUX(423)의 제어 포트에 인가된 UpDR 제어 신호에 의해 제어된다. UpDR 제어 신호가 "1"일 때, UpSIB 입력 MUX(423)는 SIB 레지스터(422)의 출력으로부터 UpSIB 레지스터(424)로 신호를 전달한다.
UpSIB 레지스터(424)는 UpSIB 입력 MUX(423)의 출력으로부터 입력을 수락한다. UpSIB 레지스터(424)는 UpSIB 레지스터(424)의 클록 포트로 인가된 클록 신호에 의해 제어된다. UpSIB 레지스터(424)의 출력은 UpSIB 입력 MUX(423), 출력 MUX(426)의 제어 포트 및 Select_Instr 시그널링 경로(스캔 경로로부터 제 2 계층적 레벨의 구성요소를 효율적으로 분리하는 방식으로 제 2 (또는 낮은) 계층적 레벨의 구성요소에 대한 ShDR 및 UpDR 제어 신호의 인가를 필터링할 때 사용할 필터링 제어 로직(430)에 연결됨)의 각각에 연결된다.
출력 MUX(426)는 2 개의 입력 포트를 포함한다. 출력 MUX(426)는 SIB 레지스터(422)로부터의 출력 및 WSOi 포트(이 예에서, 경계 스캔 셀(B1)의 TDO 출력임)를 통해 낮은 계층적 레벨로부터의 입력을 입력으로서 수락한다. 출력 MUX(426)의 출력은 (이 예에서, 경계 스캔 셀(A1)인 스캔 경로의 제 1 계층적 레벨의 후속 구성요소로의 전달을 위해) SIB 셀(420)의 TDO 출력에 연결된다. 출력 MUX(426)의 출력은 출력 MUX(426)의 제어 포트에 인가된 제어 신호에 의해 결정된다. UpSIB 레지스터(424)의 출력은 출력 MUX(426)의 제어 포트에 연결된다.
도 4에 도시된 바와 같이, UpSIB 레지스터(424)의 값은 제 2 계층적 레벨이 선택되는지(즉, 스캔 경로의 일부인지) 또는 선택해제되는지(즉, 스캔 경로의 일부가 아닌지)를 결정한다. 제 2 계층적 레벨이 선택해제되면(즉, UpSIB 레지스터(424)의 값이 "0"이면), 출력 MUX(426)는 SIB 셀(420)의 TDO 출력으로 SIB 레지스터(422)의 출력을 전달하고, WSOi 포트로부터의 값은 무시된다. 제 2 계층적 레벨이 선택되면, (즉, UpSIB 레지스터(424)의 값이 "1"이면), 출력 MUX(426)는 낮은 계층적 레벨로부터(즉, WSOi 포트로부터) SIB 셀(420)의 TDO 출력으로 신호를 전달한다.
도 4에 도시된 바와 같이, 경계 스캔 셀(410) 및 SIB 셀(420)의 각각에 인가되는 ShDR 제어 신호 및 UpDR 제어 신호 외에, ShDR 제어 신호 및 UpDR 제어 신호는 필터링 제어 로직(430)에도 인가된다. 도 4에 더 도시된 바와 같이, SIB 셀(420)의 UpSIB 레지스터(424)의 출력은 제 2 계층적 레벨의 구성요소(즉, 경계 스캔 셀(4203 및 4204))로의 ShDR 제어 신호 및 UpDR 제어 신호의 인가를 필터링하도록 필터링 제어 로직(430)에 연결되며, 이로써 스캔 경로(즉, A0 → SIB → A1)의 제 1 계층적 레벨을 통해 전달된 비트스트림 값이 스캔 경로의 제 2 계층적 레벨이 선택해제되는 동안(즉, SIB 셀(420)의 UpSIB 레지스터(424)가 "0"으로 설정되는 동안) 스캔 경로(즉, SIB → B0 → B1 → SIB)의 제 2 계층적 레벨을 통해 전달되지 못하게 한다.
필터링 제어 로직(430)은 제 2 계층적 레벨에서 ShDR 제어 신호를 필터링하도록 구성된 제 1 AND 게이트(431)를 포함한다. 제 1 AND 게이트(431)는 (ShDR 제어 신호에 연결된) 제 1 입력 포트 및 (계층 선택 제어 신호(예컨대, 도 4의 예에서 SIB 셀(420)의 UpSIB 레지스터(424)의 출력)에 연결된) 제 2 입력 포트를 포함한다. 도 4에 도시된 바와 같이, 제 2 계층적 레벨의 구성요소의 각각의 저마다의 입력 MUX의 제어 포트로 ShDR 제어 신호가 직접 인가되는 것이 아니라, 제 1 AND 게이트(431)의 출력 포트가 제 2 계층적 레벨의 구성요소의 각각의 저마다의 입력 MUX(411)(즉, 각각 경계 스캔 셀(4103 및 4104)의 입력 MUX(4113 및 4114))의 제어 포트에 연결된다.
예컨대, 필터링 제어 로직을 포함하지 않는 기존의 시스템에서, 제 1 계층적 레벨의 구성요소를 통해(즉, 스캔 경로를 통해) 비트스트림을 전달하도록 ShDR 제어 신호가 활성화되어야 하므로, 또한, ShDR 제어 신호가 (제 2 계층적 레벨의 구성요소를 포함하는) 스캔 경로의 모든 구성요소에 인가되었으므로, 비트스트림은 (제 2 계층적 레벨이 연관된 SIB 셀의 UpSIB 레지스터를 사용하여 선택해제되었더라도) 시스템 온 칩의 제 2 계층적 레벨을 통해 비트스트림을 전달하지 않으면서 시스템 온 칩의 제 1 계층적 레벨을 통해 전달될 수 없다.
그러나 도 4의 시스템 온 칩(400)에서, 제 2 계층적 레벨이 선택해제될 때 UpSIB 레지스터(424)의 값이 "0"이므로, 제 1 AND 게이트(431)는 제 2 계층적 레벨이 선택해제되는 한(즉, UpSIB 레지스터(424)의 값이 "0"인 한), 제 1 AND 게이트(431)의 출력은 "0"일 것임을 보장하므로, 제 2 계층적 레벨의 구성요소의 각각의 입력 MUX(411)의 제어 포트에 인가되는 제어 신호의 값은 "0"일 것이며, 이로써 비트스트림이 제 1 계층적 레벨의 구성요소를 통해 전달될 때 제 2 계층적 레벨의 구성요소를 통한(즉, 경계 스캔 경로 셀(4103 및 4104)을 통한) 비트스트림의 전달을 방지한다.
도 4에 도시된 바와 같이, 제 2 계층적 레벨이 선택해제될 때, 제 1 AND 게이트(431)는 경계 스캔 셀(4103)의 TDI 입력으로부터 경계 스캔 셀(4103)의 캡처 레지스터(4123)로의 데이터의 전달을 방지하며, 이와 유사하게, 경계 스캔 셀(4104)의 TDI 입력으로부터 경계 스캔 셀(4103)의 캡처 레지스터(4123)로의 데이터의 전달을 방지한다. 바꾸어 말하면, 제 2 계층적 레벨의 구성요소(즉, 경계 스캔 셀(4103 및 4104))의 각각의 캡처 레지스터에 저장된 데이터 값은 비트스트림이 계속해서 제 1 계층적 레벨을 통해 전달되더라도 여전히 변경되지 않는다. 이는 도 5의 예와 관련하여 잘 이해될 수 있다.
필터링 제어 로직(430)은 제 2 계층적 레벨에서 UpDR 제어 신호를 필터링하도록 구성된 제 2 AND 게이트(432)를 포함한다. 제 2 AND 게이트(432)는 (UpDR 제어 신호에 연결된) 제 1 입력 포트 및 (계층 선택 제어 신호(예컨대, 도 4의 예에서 SIB 셀(420)의 UpSIB 레지스터(424)의 출력)에 연결된) 제 2 입력 포트를 포함한다. 도 4에 도시된 바와 같이, 제 2 계층적 레벨의 구성요소의 각각의 저마다의 업데이트 레지스터의 제어 포트로 UpDR 제어 신호가 직접 인가되는 것이 아니라, 제 2 AND 게이트(432)의 출력 포트가 제 2 계층적 레벨의 구성요소의 각각의 저마다의 업데이트 레지스터(413)(즉, 각각 경계 스캔 셀(4103 및 4104)의 업데이트 레지스터(4133 및 4134))의 제어 포트에 연결된다.
예컨대, 필터링 제어 로직을 포함하지 않는 기존의 시스템에서, 제 1 계층적 레벨의 구성요소를 통해(즉, 제 2 출력을 통해 출력되는 추가적인 데이터 경로를 통해) 비트스트림을 전달하도록 UpDR 제어 신호가 활성화되어야 하므로, 또한, UpDR 제어 신호가 (제 2 계층적 레벨의 구성요소를 포함하는) 스캔 경로의 모든 구성요소에 인가되었으므로, 비트스트림은 (제 2 계층적 레벨이 연관된 SIB 셀의 UpSIB 레지스터를 사용하여 선택해제되었더라도) 시스템 온 칩(400)의 제 2 계층적 레벨을 통해 비트스트림을 전달하지 않으면서 시스템 온 칩의 제 1 계층적 레벨을 통해 전달될 수 없다.
그러나 도 4의 시스템 온 칩(400)에서, 제 2 계층적 레벨이 선택해제될 때 UpSIB 레지스터(424)의 값이 "0"이므로, 제 2 AND 게이트(432)는 제 2 계층적 레벨이 선택해제되는 한(즉, UpSIB 레지스터(424)의 값이 "0"인 한), 제 2 AND 게이트(432)의 출력은 "0"일 것임을 보장하므로, 제 2 계층적 레벨의 구성요소의 각각의 업데이트 레지스터(413)의 제어 포트에 인가되는 제어 신호의 값은 "0"일 것이며, 이로써 비트스트림이 제 1 계층적 레벨의 구성요소를 통해 전달될 때 제 2 계층적 레벨의 구성요소를 통한(즉, 경계 스캔 경로 셀(4103 및 4104)을 통한) 비트스트림의 전달을 방지한다.
도 4에 도시된 바와 같이, 제 2 계층적 레벨이 선택해제될 때, 제 2 AND 게이트(432)는 경계 스캔 셀(4103)의 캡처 레지스터(4123)로부터 경계 스캔 셀(4103)의 업데이트 레지스터(4133)로의 데이터의 전달을 방지하며, 이와 유사하게, 캡처 레지스터(4124)로부터 경계 스캔 셀(4104)의 업데이트 레지스터(4134)로의 데이터의 전달을 방지한다. 바꾸어 말하면, 제 2 계층적 레벨의 구성요소(즉, 경계 스캔 셀(4103 및 4104))의 각각의 업데이트 레지스터에 저장된 데이터 값은 비트스트림이 계속해서 제 1 계층적 레벨을 통해 전달되더라도 여전히 변경되지 않는다. 이는 도 5의 예와 관련하여 잘 이해될 수 있다.
따라서, 계층 선택 제어 신호는 제 2 계층적 레벨의 비 계층 인에이블링 구성요소(4103 및 4104)에 인가된 UpDR 및 ShDR 제어 신호를 필터링하며, 이로써 제 1 계층적 레벨의 구성요소를 통해(A0 → SIB → A1) 전달되는 비트스트림이 제 2 계층적 레벨의 비 계층 인에이블링 구성요소를 통해 전달되지 못하게 한다(즉, 활성 스캔 경로로부터 제 2 계층적 레벨을 제거하도록 제 2 계층적 레벨이 SIB 셀(420)에 의해 동적으로 선택해제되기 전에 경계 스캔 셀(B0 및 B1)의 레지스터는 경계 스캔 셀(B0 및 B1)로 로딩되었던 그들 각각의 값을 보유한다).
보통 스캔 경로로부터 제 2 계층적 레벨을 분리하는 방식으로 스캔 경로의 제 2 계층적 레벨의 구성요소에 적용되는 제어 신호의 필터링은 다수의 장점을 제공한다.
첫째로, (제 2 계층적 레벨의 선택해제가 비트가 제 2 계층적 레벨을 통한 전달을 방지하지 않는 기존의 시스템과는 달리) 본 명세서에 도시되고 설명된 제어 신호는, 제 2 계층적 레벨이 선택해제될 때 제 2 계층적 레벨의 구성요소가 더 이상 신호를 전달하고 저장하지 않으므로, 전력 소비 절감을 제공한다.
둘째로, 본 명세서에 도시되고 설명된 제어 신호 필터링은 (이러한 방식이 아니면 사용될 수 없는) 독립적이고 병렬식인 테스트에 제 2 계층적 레벨을 사용하는 것을 가능하게 한다. 바꾸어 말하면, 제어 신호 필터링은 제 1 계층적 레벨에서 제 2 계층적 레벨로의 비트스트림의 전달을 방지하므로, 제 1 계층적 레벨 및 제 2 계층적 레벨은 상이한 계층적 레벨에서 병렬식으로 상이한 테스트가 수행될 수 있도록 효율적으로 분리된다.
이들 장점뿐만 아니라 본 명세서에 도시되고 설명된 제어 신호의 다른 장점은 (도 4에 관하여 도시되고 설명된 시스템 온 칩(400)의 동작의 예를 나타내는) 도 5a 내지 도 5e의 예 및 (제 2 계층적 레벨을 통한 병렬 테스트를 가능하게 하는 필터링 제어 로직의 예시적인 사용을 나타내는) 도 6의 예와 관련지어 잘 이해될 수 있다.
도 5a 내지 도 5e는 도 4의 시스템 온 칩에서 제어 신호를 필터링하는 데 필터링 제어 로직을 사용하는 예를 도시한다.
도 5a는 시스템 온 칩(400)의 초기 상태를 도시한다. 이 예에서, (1) 경계 스캔 셀(A0 및 A1)의 캡처 레지스터 및 업데이트 레지스터가 각각 "1"로 설정되고, (2) SIB 셀(420)의 SIB 레지스터(422) 및 UpSIB 레지스터(424)가 각각 "0"으로 설정된다고(따라서, 스캔 경로의 제 2 계층적 레벨은 선택해제됨) 가정한다. 또한, UpSIB 레지스터(424)를 "0"으로 설정함으로써 제 2 계층적 레벨이 선택해제되기 전에, 값은 제 2 계층적 레벨의 경계 스캔 셀(B0 및 B1)로 전달되었다고 가정한다(예시적으로, 경계 스캔 셀(B0 및 B1)의 캡처 레지스터 및 업데이트 레지스터는 각각 "1"로 설정되었다).
도 5a에 도시된 바와 같이, ShDR은 "1"로 설정되고 UpDR은 "0"으로 설정된다. 이 예에서, "000"의 입력 비트스트림은 시스템 온 칩(400)의 TDI 입력에 인가될 것이고, 연관된 출력 비트스트림은 시스템 온 칩(400)의 TDO 출력으로부터 복원될 것이다.
도 5b는 (ShDR = "1"이고 UpDR = "0"인) 제 1 클록 사이클 이후의 시스템 온 칩(400)의 상태를 도시한다.
도 5b에 도시된 바와 같이, 입력 비트스트림의 제 1 비트(즉, "0")는 경계 스캔 셀(A0)의 TDI 입력으로부터 경계 스캔 셀(A0)의 캡처 레지스터(4111)로 전달되고, 경계 스캔 셀(A0)의 캡처 레지스터(4121)에 저장된 값("1")은 SIB 셀(420)의 TDI 입력으로 전달되고 SIB 셀(420)의 SIB 레지스터(422)에 저장되며, SIB 셀(420)의 SIB 레지스터(422)에 저장된 값("0")은 SIB 셀(420)의 TDO 출력 및 경계 스캔 셀(A1)의 입력 MUX(4112)를 통해 캡처 레지스터(4122)로 전달되고, 경계 스캔 셀(A1)의 캡처 레지스터(4122)에 저장된 값("1")은 경계 스캔 셀(A1)의 TDO 출력(시스템 온 칩(400)의 TDO 출력이기도함)으로 전달된다. 따라서, 출력 비트스트림의 제 1 비트는 "1"이다.
도 5b에 더 도시된 바와 같이, UpDR이 "0"이므로, 각각의 경계 스캔 셀(A0 및 A1)의 업데이트 레지스터(4131 및 4132)의 값(즉, "1")은 여전히 변경되지 않으며, SIB 셀(420)의 UpSIB 레지스터(424)의 값("0")은 여전히 변경되지 않는다(따라서, 제 2 계층적 레벨은 여전히 선택해제된다).
도 5b에 도시된 바와 같이, ShDR이 "1"이더라도, 필터링 제어 로직(430)의 제 1 AND 게이트(431)도 UpSIB 레지스터(424)의 값을 입력으로서 이용하며, 따라서 제 1 AND 게이트(431)의 출력은 "0"이다. 제 1 AND 게이트(431)의 출력은 제 2 계층적 레벨의 각각의 경계 스캔 셀(B0 및 B1)의 입력 MUX(4113 및 4114)에 제어 신호로서 인가되며, 이로써 SIB 셀(420)의 WSIo 포트 상의 값이 경계 스캔 셀(B0)의 캡처 레지스터(4123)로 전달되지 못하게 하고, 경계 스캔 셀(B0)의 캡처 레지스터(4123)로부터의 값이 경계 스캔 셀(B1)의 캡처 레지스터(4124)로 전달되지 못하게 하며, 경계 스캔 셀(B1)의 캡처 레지스터(4124)로부터의 값이 SIB 셀(420)의 TDO 출력 및 WSOi 포트를 통해 경계 스캔 셀(A0)로 전달되지 못하게 한다(즉, 이로써 제 2 계층적 레벨이 선택해제될 때 제 1 계층적 레벨로부터 제 2 계층적 레벨로의 데이터 값의 전달을 방지한다).
이와 유사하게, 도 5b에 도시된 바와 같이, UpDR이 "0"으로 설정된다는 사실과 상관 없이, 제 2 AND 게이트(432)는 UpSIB 레지스터(424)의 값(즉, "0")을 입력으로서 이용하므로, 제 2 AND 게이트(432)의 출력은 "0"이다. 제 2 AND 게이트(432)의 출력은 제 2 계층적 레벨의 각각의 경계 스캔 셀(B0 및 B1)의 업데이트 레지스터(4133 및 4134)에 제어 신호로서 인가되며, 이로써 캡처 레지스터(4123 및 4124)에 저장된 값이 각각 경계 스캔 셀(B0 및 B1)의 업데이터 레지스터(4133 및 4134)로 전달되지 못하게 한다(즉, 이로써 제 2 계층적 레벨이 선택해제될 때 제 2 계층적 레벨의 셀(4103 및 4104) 내에서 데이터의 전달을 방지한다).
도 5c 및 도 5d는 각각 (ShDR = "1"이고 UpDR = "0"인) 제 2 및 제 3 클록 사이클 이후의 시스템 온 칩(400)의 상태를 도시한다. 도 5c 및 도 5d에서, 입력 비트스트림은 스캔 경로의 제 1 계층적 레벨의 구성요소를 통해 계속 전달되지만 제 2 계층적 레벨의 각각의 구성요소 내에 저장된 값은 여전히 변경되지 않는다. 도 5c 및 도 5d에서, 제 1 계층적 레벨의 구성요소를 통한 신호의 전달은 도 5b에 관하여 도시되고 설명된 것과 유사한 방식으로(그러므로, 상세한 설명은 생략됨) 진행된다. 명확성을 위해, 각각의 클록 사이클에서 시스템 온 칩(400)의 스캔 경로의 구성요소와 연관된 값은 표 1에 요약된다.
Figure 112010049426718-pct00001
따라서, 도 5a 내지 도 5d 및 이상에 제공된 관련 표 1로부터, 시스템 온 칩(400)의 필터링 제어 로직(430)은 제 2 계층적 레벨이 SIB 셀(420)에 의해 여전히 선택해제되는 동안, 입력 비트스트림이 제 1 계층적 레벨을 통해(즉, 경계 스캔 셀(A0), SIB 셀(420) 및 경계 스캔 셀(A1)을 통해) 계속 전달되어 대응하는 출력 비트스트림을 생성하므로, 제 2 계층적 레벨의 각각의 구성요소 내에(즉, 경계 스캔 셀(B0 및 B1)의 레지스터 내에) 저장된 값이 여전히 변경되지 않음을 보장하도록 구성된다.
도 5e에 도시된 바와 같이, 입력 비트스트림("000")의 각각의 비트가 (테스트 시스템으로부터의 TDI 입력을 통해) 시스템 온 칩(400)에 인가되고, 대응하는 출력 비트스트림("101")의 각각의 비트가 (테스트 시스템으로의 TDO 출력을 통해) 시스템 온 칩(400)으로부터 캡처된 후에, ShDR은 "1"에서 "0"으로 스위칭되고, UpDR은 "0"에서 "1"로 스위칭된다. 이는 경계 스캔 셀(A0)의 캡처 레지스터(4121)의 값이 경계 스캔 셀(A0)의 업데이트 레지스터(4131)에 저장되게 하고, 경계 스캔 셀(A1)의 캡처 레지스터(4122)의 값이 경계 스캔 셀(A1)의 업데이트 레지스터(4132)에 저장되게 한다.
도 5e에 도시된 바와 같이, ShDR이 "0"이라는 사실과 상관없이, 제 1 AND 게이트(431)는 또한 UpSIB 레지스터(424)의 값을 입력으로서 사용하므로, 제 1 AND 게이트(431)의 출력은 "0"이다. 제 1 AND 게이트(431)의 출력은 제 2 계층적 레벨의 각각의 경계 스캔 셀(B0 및 B1)의 입력 MUX(4113 및 4114)에 제어 신호로서 인가되며, 이로써 SIB 셀(420)의 WSIo 포트 상의 값이 경계 스캔 셀(B0)의 캡처 레지스터(4123)로 전달되지 못하게 하고, 경계 스캔 셀(B0)의 캡처 레지스터(4123)로터의 값이 경계 스캔 셀(B1)의 캡처 레지스터(4124)로 전달되지 못하게 하며, 경계 스캔 셀(B1)의 캡처 레지스터(4124)로부터의 값이 SIB 셀(420)의 TDO 출력 및 WSOi 포트를 통해 경계 스캔 셀(A0)로 전달되지 못하게 한다(즉, 이로써 데이터가 제 1 계층적 레벨을 통해 계속 전달되는 동안 제 2 계층적 레벨 내의 데이터의 전달을 방지한다).
이와 유사하게, 도 5e에 도시된 바와 같이, UpDR이 "1"이더라도, 제 2 AND 게이트(432)는 또한 UpSIB 레지스터(424)의 값을 입력으로서 이용하므로, 제 2 AND 게이트(432)의 출력은 "0"이다. 제 2 AND 게이트(431)의 출력은 제 2 계층적 레벨의 각각의 경계 스캔 셀(B0 및 B1)의 업데이트 레지스터(4133 및 4134)에 제어 신호로서 인가되며, 이로써 경계 스캔 셀(B0 및 B1)의 캡처 레지스터(4123 및 4124)에 저장된 값이 각각 경계 스캔 셀(B0 및 B1)의 업데이트 레지스터(4133 및 4134)로 전달되지 못하게 한다(즉, 이로써, 데이터가 제 1 계층적 레벨을 통해 계속 전달되는 동안 제 2 계층적 레벨의 셀(4103 및 4104) 내의 데이터의 전달을 방지한다).
도 6은 계층적 스캔 경로를 통해 테스트되도록 구성된 계층적 스캔 경로 및 인스트루먼트 코어를 포함하는 시스템 온 칩 및 테스트 시스템을 포함하는 테스트 환경을 도시한다. 도 6에 도시된 바와 같이, 테스트 시스템(600)은 시스템 온 칩(610) 및 테스트 시스템(620)을 포함한다. 시스템 온 칩(610)은 시스템 온 칩(611) 및 인스트루먼트 코어(612)를 포함한다. 시스템 온 칩(611)은 (인스트루먼트 코어(612)에 대한 추가적인 인터페이스를 포함하는) 도 4에 관하여 도시되고 설명된 시스템 온 칩(400)과 실질적으로 유사하다. 인스트루먼트 코어(612)는 IJTAG을 사용하여 스캔 경로를 통해 테스트되도록 구성된 임의의 유형의 인스트루먼트를 포함할 수 있다.
본 명세서에 설명된 바와 같이, 필터링 제어 로직(430)은 인스트루먼트 코어(612)가 시스템 온 칩(611)의 제 1 계층적 레벨을 통해 수행되는 다른 테스트와 병렬로 테스트되는 것을 가능하게 한다.
테스트 시스템(620)은 시스템 온 칩(611)의 제 2 계층적 레벨이 시스템 온 칩(611)의 스캔 경로 내에서 활성화되도록 SIB 셀(420)을 선택한다. 본 명세서에 설명된 바와 같이, 제 2 계층적 레벨의 선택시에, (필터링 제어 로직(430)이 ShDR 및 UpDR 제어 신호를 필터링하지 않으므로) 값은 제 2 계층적 레벨의 경계 스캔 셀(B0 및 B1) 내로 판독될 수 있다. 테스트 시스템(620)은 시스템 온 칩(611)의 TDI 입력에 입력 비트스트림을 인가하며, 이는 입력 비트스트림 값이 스캔 경로 A0 → SIB CELL → B0 → B1 → SIB CELL → A1을 따라 전달되게 한다. 이는 원하는 값이 제 2 계층적 레벨의 경계 스캔 셀(B0 및 B1)의 캡처 및 업데이트 레지스터로 로딩되게 한다.
테스트 시스템(620)은 제 2 계층적 레벨의 경계 스캔 셀(B0 및 B1)로 원하는 값을 로딩한 후에, SIB 셀(420)을 선택해제하여, 제 2 계층적 레벨의 경계 스캔 셀(B0 및 B1)의 값을 변경하지 않으면서 입력 비트스트림 값이 제 1 계층적 레벨(A0 → SIB CELL → A1)을 통해 계속 전달되게 한다(즉, 본 명세서에 도시되고 설명된 바와 같이, 필터링 제어 로직(430)은 ShDR 및 UpDR 제어 신호를 필터링함으로써 제 2 계층적 레벨로의 입력 비트스트림의 전달을 방지하여, 시스템 온 칩(611)의 스캔 경로로부터 제 2 계층적 레벨을 효율적으로 분리한다).
도 6에 도시된 바와 같이, 경계 스캔 셀(B0)로 로딩된 값(들)은 인스트루먼트 코어(612) 상에서 하나 이상의 테스트를 개시하도록 인스트루먼트 코어(612)에 인가된다(예시적으로, 경계 스캔 셀(B0)로부터 인스트루먼트 코어(612)에 인가된 TEST START 신호(615)).
이러한 방식으로, 시스템 온 칩(610) 상에서 다른 테스트를 수행하도록 테스트 시스템(620)이 입력 비트스트림을 제 1 계층적 레벨에 계속 인가하는 동안 인스트루먼트 코어(612)가 테스트된다(예컨대, 접속 테스트, 다른 IP/인스트루먼트 테스트 등뿐만 아니라 이들의 다양한 조합). 따라서, 제 1 계층적 레벨로부터 제 2 계층적 레벨을 분리하도록 필터링 제어 로직(430)을 사용하는 것은 시스템 온 칩(610) 상에서 병렬 테스트가 수행되는 것을 가능하게 하며, 이로써 시스템 온 칩(610)을 테스트하기 위해 시스템(620)을 테스트하는 데 필요한 시간이 감소한다.
도 6에 도시된 바와 같이, 인스트루먼트 코어(612)의 테스트의 완료에 이어, 인스트루먼트 코어(612)는 테스트 시스템(620)으로 다시 전달할 테스트 결과를 시스템 온 칩(611)에 제공한다. 도 6에 도시된 바와 같이, 인스트루먼트 코어(612)는 테스트 결과를 경계 스캔 셀(B1)에 제공(예시적으로, TEST RESULT 신호(들)(616))하며, 그 후 테스트 결과를 테스트 시스템(620)으로 전달할 수 있다. 제 2 계층적 레벨의 경계 스캔 셀(B0)로부터 테스트 시스템(620)으로 테스트 결과를 전달하기 위해, 제 2 계층적 레벨은 시스템 온 칩(611)의 스캔 체인에 다시 추가되도록 재선택되어야 한다. 테스트 시스템(620)은 SIB 셀(420)을 재선택하며, 이로써 시스템 온 칩(611)의 스캔 경로에 다시 제 2 계층적 레벨이 추가된다. 그 후 테스트 시스템(620)은 테스트 결과가 경계 스캔 셀(B1)로부터 테스트 시스템(620)으로의 스캔 경로를 따라(즉, 경로 B1 → SIB CELL → A1 → TDO를 따라) 전달되게 하도록 구성된 신호를 인가한다.
테스트 시스템(620)이 인스트루먼트 코어(620)로부터 테스트 시스템(620)으로의 테스트 결과의 전달을 제어하게 하도록, 테스트 시스템(620)은 시스템 온 칩(611)의 스캔 경로 내에 포함할 제 2 계층적 레벨이 재선택되어야 할 때를 결정할 수 있는 것을 필요로 한다. 이는 다수의 방법으로 수행될 수 있다.
일 실시예에서, 테스트 시스템(620)은 인스트루먼트 코어(612)의 테스트를 수행하는 데 필요한 시간의 길이(예컨대, 필요한 클록 사이클의 수)를 선험적으로 안다. 이 실시예에서, 테스트 시스템(620)은 테스트 시스템(620)이 테스트 결과가 인스트루먼트 코어(612)로부터 이용가능해질 때를 정확히 알도록 (예컨대, 클록 사이클을 카운팅함으로써) 인스트루먼트 코어(612)가 테스트되고 있는 시간의 길이를 간단히 추적할 수 있다. 이 실시예에서, 인스트루먼트 코어(612)의 테스트가 완료된다고 결정할 때, 테스트 시스템(620)은 제 2 계층적 레벨을 재선택하도록 구성되는 시그널링을 개시하며, 이로써 인스트루먼트 코어(612)로부터의 테스트 결과가 스캔 경로를 따라(즉, 경로 B1 → SIB CELL → A1 → TDO를 따라) 테스트 시스템(620)으로 전달되는 것이 가능해진다.
일 실시예에서, 테스트 시스템은 인스트루먼트 코어(612)의 테스트를 수행하는 데 필요한 시간의 길이를 알지 못한다. 일 실시예에서, 테스트 시스템(620)은 테스트가 완료됨(즉, 인스트루먼트 코어(612)로부터 테스트 결과가 이용가능함)을 나타내는 인스트루먼트 코어(612)로부터의 신호를 체크할 수 있다. 일 실시예에서, 테스트는 테스트 시스템(620)으로의 전달을 위해 인스트루먼트 코어(612)로부터 제 1 계층적 레벨의 구성요소 중 하나로 완료 제어 신호(예시적으로, 인스트루먼트 코어(612)로부터 경계 스캔 셀(A1)로 제공되는 선택적인 TEST END 신호(617))가 제공될 수 있다. 테스트 완료 제어 신호는 인스트루먼트 코어(612)의 테스트가 완료되고 테스트 결과가 이용가능함을 나타내는 표시를 전달하는 방식으로 하나 이상의 비트 세트를 포함할 수 있다. 이는 후속하는 예를 참조하여 잘 이해될 수 있다.
일 실시예에서, 예컨대, 시스템 온 칩(610)의 스캔 경로는 TDI 입력에 접속된 (15 개의 셀을 가진) 셀의 제 1 세그먼트(S1), TDO 출력에 접속된 (5 개의 셀을 가진) 셀의 제 2 세그먼트(S2), S1과 S2 사이에 배치된 SIB 셀 및 SIB 셀의 계층적 유도로 인스트루먼트 코어(612)에 접속된 (80 개의 셀을 가진) 셀의 제 3 세그먼트로 구성될 수 있다. 이 예에서, S1-SIB-S2는 제 1 계층적 레벨을 형성하고, S3은 SIB 셀에 의해 제어되는 제 2 계층적 레벨을 형성한다. 이 예에서, S2의 제 1 셀이 TEST END 신호(617)를 수신하고 저장한다고 가정한다.
이 예에서, 테스트 시스템(620)에 의해 수행될 수 있는 일 동작은 (1) SIB 셀을 "1"로 설정함으로써 S3을 선택하고, (2) 제 1 및 제 2 계층적 레벨이 활성화되는 스캔 경로(스캔 경로가 현재 101 개의 요소(15+1+80+5)로 구성됨)에 액세스함으로써 S1-S2-S3으로 값을 로딩하며, (3) 동작을 시작할 값을 S3으로 로딩하고, (4) SIB 셀을 "0"으로 설정함으로써 S3을 선택해제하며, (5) S3이 제 1 계층적 레벨에서의 테스트와 상관없이 동작을 완료하는 동안 테스트를 계속하도록 현재 S1-SIB-S2(21 개의 요소를 가짐)로 구성된 스캔 경로에 액세스하고, (6) 인스트루먼트 코어(612)가 동작을 완료하였을 때 인스트루먼트 코어(612)가 S2의 제 1 비트의 값을 "1"로 설정하므로 S2의 제 1 비트(즉, 제 2 계층적 레벨이 선택해제되므로 현재 스캔 경로 내의 비트 17)의 값을 모니터링하며, (7) S3을 재선택하고(SIB = 1), (8) (현재 101 개의 요소를 포함하는) 스캔 경로로부터 결과를 수집하는 것을 포함할 수 있다.
이러한 방식으로, 테스트 시스템(620)은 제 1 계층적 레벨에서 다른 테스트를 계속 수행하면서 제 2 계층적 레벨을 통해 병렬 테스트를 수행할 수 있다. 그러한 일 실시예에 따른 방법은 도 7에 관하여 도시되고 설명된다.
도 7은 일 실시예에 따른 예시적인 방법을 도시한다. 특히, 도 7의 방법(700)은 테스트 시스템이 제 1 계층적 레벨 및 제 2 계층적 레벨을 포함하는 스캔 경로를 가진 시스템 온 칩을 테스트하는 방법을 포함한다. 직렬로 수행되는 것으로 도시되고 설명되지만, 도 7의 방법(700)의 적어도 일부는 동시에 또는 도 7에 관하여 도시되고 설명된 것과 상이한 순서로 수행될 수 있다. 방법(700)은 단계(702)에서 시작되어 단계(704)로 진행된다.
단계(704)에서, 시스템 온 칩의 제 2 계층적 레벨은 시스템 온 칩의 스캔 경로에 추가되도록 선택된다. 단계(706)에서, 입력 값(들)은 테스트 시스템으로부터 제 2 계층적 레벨로 전달된다. 입력 값(들)은 테스트 시스템으로부터 제 1 계층적 레벨의 적어도 일부를 통해 제 2 계층적 레벨로 전달된다. 단계(708)에서, 시스템 온 칩의 제 2 계층적 레벨은 선택해제되며, 이로써 시스템 온 칩의 스캔 경로로부터 제 2 계층적 레벨을 분리한다.
단계(710)에서, 테스트가 제 1 계층적 레벨을 통해 계속 수행되는 동안(즉, 다른 값이 제 2 계층적 레벨을 통해 전달되지 않고 제 1 계층적 레벨을 통해 계속 전달될 때) 제 2 계층적 레벨을 통해 테스트가 수행된다. 제 2 계층적 레벨을 통해 수행된 테스트는 입력 값(들)을 사용하여 수행된다. 제 2 계층적 레벨을 통해 수행된 테스트는 출력 값(들)을 생성한다. 테스트는 임의의 테스트(예컨대, 접속, 인스트루먼트 등의 테스트뿐만 아니라 이들의 다양한 조합)를 포함할 수 있다.
단계(712)에서, 시스템 온 칩의 제 2 계층적 레벨은 시스템 온 칩의 스캔 경로에 추가되도록 선택된다. 단계(714)에서, 출력 값(들)은 제 2 계층적 레벨로부터 테스트 시스템으로 전달된다. 출력 값(들)은 제 2 계층적 레벨로부터 (제 2 계층적 레벨로 입력 값(들)을 전달하는 데 사용되었던 것과 다른 제 1 계층적 레벨의 일부를 포함할 수 있는) 제 1 계층적 레벨의 적어도 일부를 통해 테스트 시스템으로 전달된다.
단계(716)에서, 방법(700)은 종료된다. (명확성을 위해) 본 명세서에 종료로서 도시되고 설명되지만, 방법(700)은 시스템 온 칩의 테스트를 위해 원하는/필요한 만큼 계속 수행될 수 있다. 방법(700)은 제 2 계층적 레벨뿐만 아니라 시스템 온 칩에 의해 지원될 수 있는 다른 계층적 레벨에 대해서도 계속 수행될 수 있다.
주로 스캔 경로의 계층적 레벨의 선택/선택해제를 제어하는 데 특정 계층 인에이블링 구성요소(즉, 제안된 IEEE P1687 표준에 정의된 SIB 셀)를 사용하는 것에 관하여 도시되고 설명되지만, 스캔 경로의 계층적 레벨의 선택/선택해제를 제어하는 데 임의의 계층 인에이블링 구성요소가 사용될 수 있으므로, 본 명세서에 도시되고 설명된 필터링 제어 로직은 비트스트림이 스캔 경로의 제 1 계층적 레벨을 통해 계속 전달되는 동안 (제 2 계층적 레벨이 선택해제될 때) 스캔 경로의 제 2 계층적 레벨을 통한 비트스트림 값의 전달을 방지하도록 구성된 임의의 방식으로 구현될 수 있다.
본 명세서에서는 주로 ShDR 및 UpDR 제어 신호를 필터링하는 데 하나의 계층 선택 제어 신호(예시적으로, SIB 셀의 UpSIB 레지스터의 값)를 사용하는 것에 관하여 도시되고 설명되지만, 다른 실시예에서는 데이터가 스캔 경로의 제 1 계층적 레벨 내에 계속 전달되는 동안 스캔 경로의 제 2 계층적 레벨 내의 데이터의 전달을 방지하는 방식으로 ShDR 및 UpDR 제어 신호를 필터링하기 위해 다수의 계층 선택 제어 신호가 사용될 수 있다. 그러한 실시예에서, 다수의 계층 선택 제어 신호는 (스캔 경로의 제 2 계층적 레벨을 선택/선택해제하는 데 사용되는 계층 인에이블링 구성요소의 설계/동작에 의존할 수 있는) 임의의 방식으로 이용될 수 있다. 그러한 실시예에서, 다수의 계층 선택 제어 신호의 사용은 상이한 필터링 제어 로직의 사용을 필요로 할 수 있다.
본 명세서에서는 주로 본 명세서에 도시되고 설명된 제어 신호 필터링 기능을 구현하는 데 특정 제어 로직을 사용하는 것에 관하여 도시되고 설명되지만, 본 명세서에 도시되고 설명된 제어 신호 필터링 기능을 구현하는 데 임의의 제어 로직이 사용될 수 있다. 필터링 제어 로직은 연관된 제 1 계층적 레벨로부터 제 2 계층적 레벨을 분리하는 방식으로 제 2 계층적 레벨에 인가되는 것으로부터 제어 신호를 필터링하도록 구성된 임의의 제어 로직을 포함할 수 있다. 바꾸어 말하면, 필터링 제어 로직은 시스템 온 칩의 스캔 경로로부터 제 2 계층적 레벨을 분리하도록(즉, 제 2 계층적 레벨이 선택해제되는 동안 비트스트림이 제 2 계층적 레벨 내에 전달하지 않도록) 구성된 임의의 제어 로직을 포함할 수 있다.
본 명세서에서는 주로 구성요소의 특정 조합을 포함하는 스캔 경로에 관하여 도시되고 설명되지만, 본 명세서에 도시되고 설명된 제어 신호 필터링 기능은 구성요소의 여러 가지 다른 조합을 포함하는 스캔 경로에 대해 구현될 수 있다. 본 명세서에서는 주로 2 개의 계층적 레벨(즉, 제 1 계층적 레벨 및 제 2 계층적 레벨)에 관하여 도시되고 설명되지만, 본 명세서에 도시되고 설명된 제어 신호 필터링 기능은 임의의 수 및/또는 임의의 조합의 계층적 레벨(예컨대, 임의의 구성으로 배열된 N 레벨)을 가진 시스템 온 칩에 대해 구현될 수 있다.
일 실시예에서, 예컨대, 시스템 온 칩 장치는 (1) N 개의 계층적 레벨을 포함하는 테스트 스캔 경로 -제 1 계층적 레벨은 1차 레벨을 포함하고, N 개의 계층적 레벨 중 N-1 개의 계층적 레벨은 각각 동적으로 선택하고 선택해제하도록 구성되며, 제 n 계층적 레이어의 선택 및 선택해제는 제 n-1 계층적 레이어에 의해 제어됨- 와, (2) 데이터가 각각의 선택된 계층적 레이어 내에 전달되는 동안 각각의 선택해제된 계층적 레이어 내의 데이터의 전달을 방지하는 방식으로 각각의 선택해제된 계층적 레벨에 대한 적어도 하나의 제어의 필터링 적용을 위해 구성된 제어 로직을 포함한다.
도 8은 본 명세서에 설명된 기능을 수행할 때 사용하는 데 적합한 범용 컴퓨터의 하이 레벨 블록도를 도시한다. 도 8에 도시된 바와 같이, 시스템(800)은 프로세서 요소(802)(예컨대, CPU), 메모리(804)(예컨대, RAM 및/또는 ROM), 테스트 제어 모듈(805) 및 다양한 입/출력 장치(806)(예컨대, 테이프 드라이브, 플로피 드라이브, 하드 디스크 드라이브 또는 콤팩트 디스크 드라이브를 포함하지만 이들로 한정되지 않는 저장 장치, 수신기, 송신기, 스피커, 디스플레이, 출력 포트 및 사용자 입력 장치(키보드, 키패드, 마우스 등))를 포함한다.
본 발명이 예컨대, ASIC, 범용 컴퓨터 또는 임의의 다른 하드웨어 균등물을 사용하여 소프트웨어 및/또는 소프트웨어와 하드웨어의 조합으로 구현될 수 있음을 알아야 한다. 일 실시예에서, 테스트 제어 프로세스(805)는 메모리(804)로 로딩되고 프로세서(802)에 의해 실행되어 이상에 논의된 기능을 구현할 수 있다. 이와 같이, 본 발명의 (연관된 데이터 구조를 포함하는) 테스트 제어 프로세스(805)는 컴퓨터 판독가능 매체 또는 캐리어, 예컨대, RAM 메모리, 자기 또는 광학 드라이브 또는 디스켓 등에 저장될 수 있다.
본 발명의 교시를 통합하는 다양한 실시예가 상세히 도시되고 설명되지만, 당업자는 이들 교시를 더 통합하는 다수의 다른 변경 실시예를 쉽게 안출할 수 있다.

Claims (10)

  1. 복수의 구성요소를 포함하는 적어도 하나의 제 1 계층적 레벨 및 적어도 하나의 구성요소를 포함하는 제 2 계층적 레벨을 포함하는 스캔 경로 -상기 제 1 계층적 레벨의 구성요소에 인가되는 적어도 하나의 제어 신호를 사용하여 상기 제 1 계층적 레벨 내에 데이터가 전달됨- 와,
    상기 제 1 계층적 레벨 내의 데이터의 전달과 상관없이 상기 제 2 계층적 레벨 내의 데이터의 전달을 제어하는 방식으로 상기 제 2 계층적 레벨의 적어도 하나의 구성요소에 대한 상기 적어도 하나의 제어 신호의 인가를 필터링하도록 구성된 제어 로직을 포함하는
    시스템 온 칩 장치.
  2. 제 1 항에 있어서,
    상기 제 2 계층적 레벨이 선택해제될 때, 상기 제어 로직은 상기 제 1 계층적 레벨 내에 데이터가 전달되는 동안 상기 제 2 계층적 레벨 내에 데이터가 전달되지 못하게 하는
    시스템 온 칩 장치.

  3. 제 1 항에 있어서,
    상기 제 2 계층적 레벨이 선택될 때, 상기 제어 로직은 상기 제 1 계층적 레벨 내에 데이터가 전달되는 동안 상기 제 2 계층적 레벨 내에 데이터가 전달되게 하는
    시스템 온 칩 장치.
  4. 제 1 항에 있어서,
    상기 제 1 계층적 레벨의 구성요소는 상기 제 2 계층적 레벨을 선택하고 선택해제하도록 구성된 계층 인에이블링 구성요소(hierarchy-enabling component)를 포함하는
    시스템 온 칩 장치.
  5. 제 1 항에 있어서,
    상기 제 2 계층적 레벨은 동적으로 선택되고 선택해제되도록 구성되고,
    상기 제어 로직은 상기 제 2 계층적 레벨이 선택해제될 때 상기 제 2 계층적 레벨의 적어도 하나의 구성요소에 대한 적어도 하나의 제어 신호의 인가를 필터링하도록 구성되며,
    상기 적어도 하나의 제어 신호는 상기 제 1 계층적 레벨 내에 데이터가 전달되는 동안 상기 제 2 계층적 레벨 내의 데이터의 전달을 방지하는 방식으로 필터링되는
    시스템 온 칩 장치.
  6. 제 5 항에 있어서,
    상기 제 1 계층적 레벨의 구성요소는 상기 제 2 계층적 레벨을 선택하고 선택해제하도록 구성된 계층 인에이블링 구성요소를 포함하고,
    상기 제 2 계층적 레벨의 적어도 하나의 구성요소는 적어도 하나의 비 계층 인에이블링 구성요소(non-hierarchy-enabling component)를 포함하는
    시스템 온 칩 장치.
  7. 제 6 항에 있어서,
    상기 계층 인에이블링 구성요소는 상기 제 2 계층적 레벨을 선택하고 선택해제하도록 구성된 계층 선택 제어 신호를 생성하도록 구성되는
    시스템 온 칩 장치.

  8. 제 7 항에 있어서,
    상기 제어 로직은 상기 제 2 계층적 레벨의 적어도 하나의 비 계층 인에이블링 구성요소에 대한 상기 적어도 하나의 제어 신호의 인가를 필터링하기 위해 상기 계층 인에이블링 구성요소로부터의 상기 계층 선택 제어 신호를 사용하도록 구성되는
    시스템 온 칩 장치.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 제어 신호는 제 1 제어 신호 및 제 2 제어 신호를 포함하고,
    상기 제 2 계층적 레벨의 적어도 하나의 비 계층 인에이블링 구성요소의 각각은 제 1 레지스터 및 제 2 레지스터를 포함하며,
    상기 제어 로직은 상기 적어도 하나의 비 계층 인에이블링 구성요소의 각각의 상기 제 1 레지스터를 제어하는 제 1 부분 및 상기 적어도 하나의 비 계층 인에이블링 구성요소의 각각의 상기 제 2 레지스터를 제어하는 제 2 부분을 포함하는
    시스템 온 칩 장치.

  10. 복수의 구성요소를 가진 제 1 레이어(layer) 및 적어도 하나의 구성요소를 가진 제 2 레이어를 포함하는 스캔 경로를 포함하되,
    상기 제 2 레이어는 동적으로 선택되고 선택해제되도록 구성되고,
    상기 제 1 레이어 내의 데이터의 전달은 적어도 하나의 제어 신호를 사용하여 제어되며,
    상기 제 2 레이어 내의 데이터의 전달은 상기 적어도 하나의 제어 신호 및 상기 제 1 레이어로부터의 레이어 선택 제어 신호를 사용하여 제어되고, 상기 레이어 선택 제어 신호는 상기 제 1 레이어 내의 데이터의 전달과 상관없이 상기 제 2 레이어 내의 데이터의 전달을 제어하도록 구성되는
    시스템 온 칩 장치.
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