JP2778692B2 - 境界走査試験装置 - Google Patents

Description

【発明の詳細な説明】 従来の技術及び問題点 面取付け装置、用途向けIC（ASIC）及び両側を持つボ
ートの開発により、ボード・レベルの試験が急速に大き
な問題になりつつある。密度が一層高くなると共に、試
験のコストも急激に上昇する。

試験能力を改善すると共に試験のコストを切下げるた
めにICの設計で使われる１つの方式は、主論理回路の設
計の区分を別々に試験し得るモジュールに区画すること
である。この区画は、シフトレジスタ・ラッチ（SRL）
又は走査レジスタ（SR）の何れかを用いて、モジュール
を境界走査リングで取囲むことによって行なわれる。明
確に限定された任意の論理ブロックの境界でも、同じ方
式を使うことができる。ICのI/O構造の回りに境界走査
方式を利用すると、ICレベルと同じく、ボード・レベル
でも同様な利点が得られる。

従来、境界走査方式を用いるシステムでは、走査の長
さと、SRLとのインターフェース接続に必要されるコネ
クタの数との間で兼合いがあった。最小限の数のコネク
タを使った場合（即ち、試験データ／結果の入出力の走
査に必要なコネクタだけを使った場合）、走査の長さは
膨大になることがある。試験する点の数をどれだけ少な
くしても、走査の長さは変わらない。この代わりに、走
査の長さを一層小さいセグメントに分割することができ
るが、アクセス線（コネクタ）が比例的に増加する。

走査の長さが一定と云う制約がある為、システム・レ
ベルの試験（即ち、多数のIC）に関連して、論理ブロッ
クを試験し得るICの内部に境界走査試験を追加すること
を考えるのは実際的でなかった。この結果、IC及びボー
ド又はシステムに対して別々の試験方法を使わなければ
ならなかった。

問題点を解決するための手段及び作用 この発明は、その通路が試験される論理区分だけを通
る様に、連続的な走査通路を圧縮又は拡張することがで
きる様にする。この高速走査（FSCAN）方式が、装置選
択モジュール（DSM）と呼ぶ簡単な論理設計を用いて構
成される。

FSCANを使うことにより、直列データ・リングに接続
される装置を選択し又は選択解除し、直列通路が装置の
内部走査通路を通るか又はそれを側路することができる
様にする。更に、FSCANをICの設計で用いて、内部走査
試験の為に、コア論理回路の区分を仕切ることができ
る。従来の走査通路に比べたFSCANの利点は、走査通路
のロード及びアンロードに必要な試験時間が短縮され、
個別の装置走査付能制御信号に対する追加のICピン及び
ボードI/Oコネクタの必要がなくなることである。

FSCAN方式の別の利点は、走査通路が故障に対して一
層寛容性を持つ様にする傾向があることである。例え
ば、主走査通路に接続された走査サブリングが短絡又は
開路状態になって、残りの走査通路が働かなくなった場
合、FSCANの装置選択モジュール（DSM）を使って単純に
選択解除することができる。一旦DSMが選択解除される
と、主走査通路は単にそのサブリングを側路する。

この発明の目的は、試験に必要なコネクタの数を最小
限にすることである。

この発明の目的は境界走査試験を、個別の装置の一部
分、個別の装置全体、又は一群の装置及びシステムに対
して実行することができる様にすることである。

この発明の別の目的は、走査時間を最小限にする様
に、可変の走査の長さをとれる様にすることである。

この発明の別の目的は、一層高度の故障に対する寛容
性を持たせることである。

上記並びにその他の目的が、何れもデータを選択的に
送り且つ受取る入力線及び出力線を持つ複数個の論理装
置を持っていて、該論理装置の内の第１及び第２の装置
は何れも更に論理コア及び多数のビット位置を持つ走査
セルを持ち、該走査セルは論理的に前記第１及び第２の
論理装置の論理コアと入力線及び出力線の間に配置され
ていて、前記多数のビット位置の内の選ばれたビット
は、制御のもとに選択的に前記データの代わりに置換さ
れ、前記第１及び第２の論理装置の各々が、該第１及び
第２の論理装置の夫々の走査セルに接続された装置選択
モジュールを含み、前記第１の論理装置の装置選択モジ
ュールが第１のバスにも結合されて試験データ・ビット
を受取ると共に、前記第２の論理装置の装置選択モジュ
ールにも第２のバスを介して結合されており、前記第１
の論理装置の装置選択モジュールは、選ばれた試験デー
タ・ビットに応答して、該試験データ・ビットの内の選
ばれたビットを選択的に前記第１の論理装置の装置選択
モジュールに接続された走査セルにロードすると共に、
他の選ばれた試験データ・ビットを前記第２の論理装置
の装置選択モジュールに前記第２のバスを介して送り、
前記装置選択モジュールが接続された走査セルによるデ
ータの置換を制御する境界走査試験装置によって達成さ
れる。

実 施 例 装置選択モジュール（DSM）は他の形式の走査の設計
に使うことができるが、現在好ましいと考えられる実施
例はDSMを境界走査に使う。境界走査は、論理素子（１
つ又は複数）を走査通路によって取囲み、走査通路を介
して素子（１つ又は複数）を制御し且つ観測することが
できる様にする試験方式である。境界走査セルは典型的
には直列シフトレジスタで構成される。試験の間、各々
のシフトレジスタのビットは、境界走査によって取囲ま
れた素子に出力をデータし、又はそれからのデータをロ
ードすることができる。通常の動作では、シフトレジス
タの各ビットは、システムの入力及び出力がシフトレジ
スタの中を邪魔されずに伝搬することできる様にする側
路能力を持っている。こういう境界走査セルは当業者に
知られている。

第１図について説明すると、論理装置１が論理コア10
2を持ち、この論理コアが境界走査セル101及び103に取
囲まれている。バス105の通常の到来データを走査セル1
01で捕捉することもできるし、或いは論理コア102に供
給するバス106へ通過させることもできる。この代わり
に、走査セル101に記憶されたデータをバス106に供給し
て論理コア102に送ることができる。同様に、論理コア1
02からバス107に出るデータ出力を走査セル103で捕捉す
るか、或いはバス108へ通過させることができる。走査
セル103からバス108にデータを出力することもできる。

論理装置２及び100は、走査入力セル121,131、入力バ
ス108,112、内部入力バス109,113、論理コア122,132、
内部出力バス110,114及び出力バス111,115を持つ点で、
論理装置１と同様である。論理装置1,2及び100は、DSM1
04,124,134、DSM外部走査データ入力バス150,153,157、
DSM外部走査データ出力バス153,156,160、DSM外部制御
入力バス180、DSM内部走査データ出力バス151,154,15
8、DSM内部走査データ入力バス152,155,159、DSM内部制
御出力バス181,182,183、及び内部走査セル接続バス16
1,162,163をも持っている。

この発明は装置選択モジュール（DSM）104,124,134を
用いて、外部制御バス180と共に外部走査データ入力バ
ス150,153,157及び出力バス153,156,160で構成される１
次走査リングが、埋込まれたそれより低いレベルの走査
リングを選択してアクセスすることができる様にするメ
カニズムとする。こうして、１次走査リングは、この１
次走査リングに取付けられた１つ又は更に多くのサブリ
ングを含む様に拡張することができる。１次走査リング
に取付けた各々のサブリングが、他のレベルのサブリン
グを次々に選択してアクセスすることができ、こうして
走査サブリングの階級を作ることができる。サブリング
に対するアクセスが完了した後、１次走査リングは、選
択されたサブリングを選択解除することにより、普通の
長さに圧縮することができる。

選択解除されるサブリングは、そのDSMを走査動作の
間に論理１にセットすることによって選択される。選択
されたサブリングは、走査の間にそのDSMを論理０にセ
ットすることによって選択解除される。DSMの選択又は
選択解除に使われる走査をマッピング走査と呼ぶ。電源
を投入した時又はリセットした時、全てのサブリングの
DSMは選択解除状態に初期設定される。

階級形走査リング構造を設ける他に、DSMを使って、
走査回路網にある各々のサブリングに対する制御信号を
ゲートすることができる。走査セル101,103,121,123,13
1,133は、それらが走査動作及び試験動作を行なうこと
ができる様にする或る制御入力を持っている。或るDSM
が選択された場合、それはこれらの制御信号が走査セル
へ通過することができる様にする。選択解除されると、
制御信号はゲート動作によってオフになる。

DSMを使うと、主に２つの利点がある。１番目は、拡
張した走査通路の全長にわたって直列データのクロック
動作をしなくて済むことにより、選択されたサブリング
までのアクセス時間が短かくなる。２番目は、１つ又は
更に多くのサブリングの開路が走査リングの全体を不作
動にしない。

普通の境界走査システムでは、バス150が走査セル101
に結合され、走査セル103がバス153に結合され、このバ
ス153が走査セル121に結合され、走査セル123がバス156
に結合され、バス157が走査セル131に結合され、走査セ
ル133がバス160に結合され、制御バス180（走査クロッ
ク、走査付能及びその他の必要な制御入力）が全ての走
査セル101,103,121,123,131,133に結合される。この
為、走査セル131にロードすべきデータは、最初に走査
セル101,103,121,123を通らなければならない。更に、
論理装置を選択解除する方法がないから、１つの装置に
しか関心がない場合でも、全ての装置が同時にデータを
夫々の走査セルからシフトさせることになる。これは、
どんな走査でも、データを全ての走査セルに走査しなけ
ればならないことを意味する。

従来の走査ロード動作がどのくらい長くかかるかの一
例として、次の場合を考える。

1. 100個の論理装置（第１図では、これは論理装置1,2
…100になる）があると仮定する。

2. 各々の走査セルが100ビット・シフトレジスタであ
る（第１図では、これらは走査セル101,103,121,123…1
31及び133）と仮定する。

3. 更に走査クロック速度（即ち、どのくらい速くデー
タが走査セルを通ることができるか）が1MHzであると仮
定する。

従って、動作の時間の長さは この長さの時間は特に長い様にはみえないかもしれな
いが、各々の論理装置は、それを試験する為には、何千
回もの試験パターンを通す必要があることを念頭に置か
なければならない。これと対照的に、この発明はこの時
間を大幅に短縮することができる様にする。DSM104,12
4,134は各々の論理装置1,2…100の走査セル101,103,12
1,123,131,133を選択又は選択解除することができる様
にし、こうして走査通路の長さを変える。DSMの全体的
な機能を次に説明する。

走査セルにデータを挿入する為には２回の走査が必要
である。第１の走査を使って、走査通路にどのDSMを入
れるか（従ってどの走査セルにするか）を選択する。或
るDSMが選択された場合、それはデータをそれに関連し
た走査セルに通し、そうでない場合はデータを通過させ
る。第２の走査を使って、選択された走査セルにデータ
を挿入し、それからデータを抽出する。この例を次に示
す。

1. 100個の論理装置（第１図で、これは論理装置1,2…
100になる）があると仮定する。

2. 各々の走査セルが100ビットのシフトレジスタであ
る（第１図では、これらは走査セル101,103,121,123…1
31及び133になる）と仮定する。

3. 走査クロック速度（即ち、どのくらい速くデータが
走査セルを通ることができるか）が1MHzであると仮定す
る。

4. 論理装置50にその走査セルの入力からの データをロードすべきであると仮定する。従って、こ
の動作に対する時間の長さは 従来の方式を使う0.02秒であるのと対照的に、この発
明を使う時に必要な合計時間は0.0004秒である。典型的
な1,000回の走査サイクルの動作では、従来の方式の時
間は20秒になることに注意されたい。この発明では、最
後のデータ走査を使って装置50のDSMを選択解除するこ
とができるから、第１の走査（即ち、マッピング走査）
は１回だけ行なえばよいから、この時間が0.3001秒にな
る。

第２図には、好ましい一実施例のDSM104（第１図か
ら）が示されている。好ましい実施例は、アンド・ゲー
ト201,202、ナンド・ゲート203,207、インバータ208、
ラッチ206、２重ポート・フリップフロップ205、２対１
マルチプレクサ204を含む。これらの個別の構造は公知
の形式であってよい。

第３図は第２図に使われる２重ポート・フリップフロ
ップ205の現在好ましいと考えられる実施例を示す。こ
の実施例はＤ形フリップフロップ251、及び２対１マル
チプレクサ250を含む。マルチプレクサ250の作用は、フ
リップフロップ251のＤ入力を選択することである。マ
ルチプレクサ選択入力SELが低である場合、D0がフリッ
プフロップ251のＤ入力に接続される。マルチプレクサ
入力SELが高である場合、D1がフリップフロップ251のＤ
入力に接続される。

第１図及び第２図を参照すれば、DSM104に対する入力
（CTLIN,CKIN,ENAIN_,RST_,IN1及びIN2）とDSM104から
の出力（CTLOUT,CKOUT,ENAOUT_,OUT2及びOUT1）が、バ
ス150,151,152,153,180,181に関係する。入力CTLIN,CKI
N,ENAIN_及びRST_が制御入力であり、何れもバス180を
介してDSM104に達する。入力IN1は、走査データ入力で
あり、バス150を介してDSM104に達する。入力IN2は走査
セル103からバス152を介して来る。出力CTLOUT,CKOUT及
びENAOUT_が、バス181を介して走査セル101,103の両方
に入る。出力OUT2がバス151を介して走査セル101に入
る。OUT2が内部データ走査通路の始めであり、それが走
査セル101を通過し、バス161を通り、走査セル103を通
り、バス152からDSM104の入力IN2に戻る。出力OUT1が、
DSM104からバス154を経由して出力される。

CKINは走査に使われるクロックである。容易に分かる
様に、このクロックは、アンド・ゲート202の為に（ラ
ッチ206の作用によって）DSMが選択されていなければ、
走査セル（出力信号CKOUT）に伝達されない。同様に、
アンド・ゲート201及びナンド・ゲート203の為に、DSM
が選択されなければ、信号CTLOUT及びENAOUT_は走査セ
ルに送られない。

信号CTLINを使って（出力信号CTLOUTとして通すこと
により）、或る動作を行なうべきであることを走査セル
に知らせる。現在好ましいと考えられる実施例では、こ
の信号を使って、普通の手段により、走査セルにデータ
をラッチする。場合によっては、更に制御作用が必要に
なるにつれて、余分の線を使うことがある。

ELAIN_は反転（即ち、低で作用する）信号であり、そ
れを使って走査セル及びDSMにデータを走査し或いはそ
れから外へ走査させる。前に述べた様に、DSMが選択さ
れていなければ、対応する出力信号（ENAOUT_）は走査
セルに出力されない。

ラッチ206は、（ナンド・ゲート207からの）入力Ｇが
高である時、入力Ｄに存在するデータがQ2に出力として
現われる様に構成されている。入力Ｇが低である時、出
力Q2は変化しない。

２重ポート・フリップフロップ205はクロック入力CL
K、出力Q1に入力D1又は入力D0のどちらが結合されるか
を選択する選択子SEL及びクリア入力CLRを持つ様に構成
されている。入力CLRがDSM104のRST_入力に接続されて
いることに注意されたい。

RST_は反転信号であって、大域的にDSMをリセット
（選択解除）する為に使われる。第２図のDSM104を例と
して、これをどの様に行なうかを説明する。RST_信号が
トリガされた時（即ち、低に引張られた時）、信号CLR
が２重ポート・フリップフロップ205に与えられる。こ
れによってQ1が低を出力する。これによって、０が２重
ポート・フリップフロップ205の入力D1、ラッチ206の入
力Ｄ及びマルチプレクサ204の入力M0に現われる。ナン
ド・ゲート207の出力は、ENAIN_が何であるかに関係な
く、高である。Ｇが高である（即ち、ナンド・ゲート20
7からの高）から、出力Q2は、Ｄが低であるから低であ
る。これによってDSMが選択解除される。RST_入力が通
常の高状態に戻った後も、入力CKIN及びENAIN_が不作動
のままであって、CKINが低で不作動であって、ENAIN_が
高で不作動であれば、DSM104は選択解除のままである。

DSMは２つの状態、即ち、選択又は選択解除の何れか
にある。この２つの状態の各々に於いて、DSMはアイド
ル（即ち走査が不作動にされている）又は作動（即ち、
走査が付能されている）の何れかになり得る。DSMの入
力ENAIN_が、両方の状態に対するアイドル又は作動状態
を決定する。次にDSMの状態について述べる際、第２図
に示す好ましい実施例のDSM104を参照されたい。

Q1及びQ2が低で、ENAIN_が高で、RST_が高であれば、
DSMは選択解除状態にあってアイドルである。この状態
の時、ラッチ206が付能され（ナンド・ゲート207の作用
によってＧが高）、２重ポート・フリップフロップ205
からのQ1が低である為に、Ｄが低であるから、Q2が低で
ある。出力Q1は低であって、Q1からD1を介してQ1へのフ
ィードバック通路の為に、CKINからの入力CLKのどのク
ロック入力にも関係なく、低にとどまる（D1が、ENAIN_
が高である為に高であるSELによって、Q1に戻る様に選
択される）。マルチプレクサ204で、Q2が低である為
に、CTRLが低であるから、Q1をOUT1に接続する。更に、
Q2が低であることにより、全ての制御出力（CTLOUT,CKO
UT及びENAOUT_）が不作動にされる。Q1が低であるか
ら、走査データ出力（OUT1及びOUT2）も低である。

Q2が低であり、ENAIN_が低であり、RST_が高である場
合、DSMが選択解除状態にあって作動状態である。この
状態にある時、ラッチ206は付能されない（ナンド・ゲ
ート207の作用によって、Ｇが低）。Q2は、Ｄの論理レ
ベルに関係なく低にとどまる。２重ポート・フリップフ
ロップ205の入力D0は、ENAIN_が低である為に、SELが低
である作用により、Q1に向けられる。マルチプレクサ20
4が、Q2が低である為にCNTRLが低であるから、Q1をOUT1
に接続する。この形式では、IN1からD0、２重ポート・
フリップフロップ205を通ってQ1、Q1からM0、マルチプ
レクサ204を通ってOUT1へ至る走査通路が存在する。Q2
が低であることにより、制御出力（CTLOUT,CKOUT及びEN
AOUT_）が不作動にされる。CKOUTが不作動である間、OU
T2及びIN2の間の外部走査動作が禁止され、この為DSMか
らはどの外部走査通路も選択解除される。

Q1及びQ2が高であり、ENAIN_が高であり、RST_が高で
あれば、DSMは選択状態にあってアイドルである。この
状態にある時、ラッチ206が付能され（ナンド・ゲート2
07の作用により、Ｇが高）、２重ポート・フリップフロ
ップ205のQ1が高である為に、Ｄが高であるから、Q2が
高である。出力Q1が高であり、Q1からD1を通ってQ1に戻
るフィードバック通路の為に、CKINからの入力CLKのど
のクロック入力にも関係なく、高にとどまる（ENAIN_が
高である為に高であるSELにより、D1がQ1に戻る様に選
択される）。マルチプレクサ204がIN2をOUT1に接続す
る。これは、Q2が高である為に、CTRLが高であるからで
ある。ENAIN_が高であることにより、制御出力CTLOUT及
びCKOUTが付能され、ENAIN_が不作動にされる（強制的
に高になる）。この形式では、フィードバック接続（Q1
からD1を通ってQ1）により、２重ポート・フリップフロ
ップ205を通る走査動作が禁止され、外部では、ENAOUT_
（外部走査付能制御）が、ENAIN_が高であることによっ
て不作動にされる（即ち、強制的に高になる）ことによ
って禁止される。然し、この状態にある時、DSMは入力C
TLIN及びCKINからの制御信号及びクロック信号を出力CT
LOUT及びCKOUTに通して、取付けられた走査セルが或る
試験動作を行なうことができる様にする。

Q2が高であり、ENAIN_が低であり、RST_が高である場
合、DSMが選択状態にあって作動状態である。この状態
にある時、ラッチ206が付能されず（ナンド・ゲート207
の作用によって、Ｇが低）、Q2は、Ｄの論理レベルに関
係なく高にとどまる。２重ポート・フリップフロップ20
5の入力D0は、ENAIN_が低であることによってSELが低で
ある作用により、Q1に向けられる。マルチプレクサ204
がIN2をOUT1に接続する。これは、Q2が高である為に、C
NTRLが高であるからである。この形式では、IN1からD
0、２重ポート・フリップフロップ205を通ってQ1、Q1か
らOUT2、OUT2から外部接続の走査通路を通ってIN2、IN2
からマルチプレクサ204のM1、M1からOUT1に至る走査通
路が存在する。Q2が高であることによって、制御出力
（CTLOUT,CKOUT及びENAOUT_）が付能され、制御入力（C
TLIN,CKIN及びENAIN_）がDSMを通過して、外部接続の走
査セルへ出ていくことができる様にする。

各々のDSMに対し、１走査ビット・オーバヘッドがあ
る。このビットは２重ポート・フリップフロップ205で
あり、DSMの状態（即ち、選択又は選択解除）を制御す
る為に使われる。ENAIN_が高になる（走査サイクルの終
りを知らせ、強制的に「アイドル」にする）前に作動状
態のDSM（選択又は選択解除）にクロックで送込まれた
最後のビットが、DSMの次の状態（選択又は選択解除）
を決定する。例えば、第２図について云うと、DSM104が
現在選択状態で作動状態（Q2が高、ENAIN_が低）であれ
ば、CKINによって２重ポート・フリップフロップ205のQ
1にクロックで送込まれた最後の走査ビットが、ENAIN_
が高になる（選択走査サイクルの終りを知らせ、DSMを
アイドルにする）ことによってＧが高に駆動された後、
ラッチ206のQ2に転送される。最後のビット（Q1）が１
であれば、Q2は１にとどまり、DSMは選択状態及びアイ
ドル（Q1,Q2及びENAIN_が全部高）にとどまる。最後の
ビット（Q1）が０であれば、Q2が０に変化し、DSMは選
択解除状態及びアイドル（Q1及びQ2が低で、ENAIN_が
高）になる。アイドルにある間、選択状態でも選択解除
状態でも、Q1、並びにそれに伴ってQ2は（RST_が低にな
らなければ）状態を変えることができず、従って、次の
作動状態の走査サイクル（ENAIN_が低になる）は、最後
の作動状態の走査サイクルの後にDSMがとる状態で、開
始する。

DSMが選択されて作動状態である時、この後のデータ
は、他の任意のDSM（並びにそのループ）に出力される
前に、このDSMに関連した走査ループの中をクロックに
よって送られる。第１図について説明すると、これは
（DSM104が選択されていると仮定すると）、バス150か
ら入ってきたデータがDSM104を通り、バス151に行き、
走査セル101を通り、バス161を伝わって、走査セル103
を通り、バス152からDSM104を通って、バス153に出てい
くことを意味する。DSMが選択解除で作動状態である
時、この後のデータは、他の任意のDSM（並びにそのル
ープ）に出力される前に、このDSMの中だけをクロック
で送られる。もう一度第１図について説明すると、これ
は（DSM104が選択解除であると仮定すると）、バス150
から入ってきたデータがDSM104に入り、DSMの２重ポー
ト・フリップフロップを通り、バス153を介してDSM104
から出ていくことを意味する。

第２図に示した好ましい実施例のDSMは２重ポート・
フリップフロップ、ラッチ及び他の論理ゲートを使って
いるが、これは１つの構成例にすぎないことは云うまで
もない。当業者であれば、この発明の範囲内で種々の異
なる変更を加えることができよう。

この発明はICあたり１個のDSMを持つ場合に制限され
ない。この階級形走査を使って、１個のIC内にある個別
の論理ブロックを試験することができるし、或いは多数
のICで構成された論理ブロックの走査を行なうような更
に大形の方式に使うことができる。所定のDSMは、選択
可能な走査通路内で、一連の他のDSMを持っていてよ
い。これらのDSMも、その各々の選択可能な走査通路内
に、更に別の一連のDSMを持っていてよい。この為、真
に階級形の走査通路構造を作ることができる。この階級
内の任意の１つ又は更に多くのDSM（並びにそれに関連
した走査通路）を選択又は選択解除することができるか
ら、試験を行なう為の時間の長さは、必要に応じて短く
も長くもすることができる。

更に、この発明はICの走査の設計で使う場合に制限さ
れない。DSMは、ボードの設計に使われるICと同じ様に
構成して、ICレベルと同じ様に、ボート・レベルでも、
同じ階級形走査構造を作ることができる。DSM ICをこの
様に用いた場合、ボード走査通路は、ICの内部走査通路
と同じ様に選択又は選択解除することができる。

任意のリングを隔離することができる為、この発明
は、或るリングに完全な開路がある場合でも、或る区域
の試験を行なうことができる。更に、一形式の試験を用
いて、IC、回路、ボード及びシステム内の故障を隔離す
ることができる。これは試験の冗長性を大幅に減少し、
故障の確実性を一層高め、試験時間及びコストを大幅に
切下げることに通じる。

この発明の特定の好ましい実施例を説明したが、この
発明をそれに制約するつもりはない。特許請求の範囲に
この発明の範囲が限定されることを承知されたい。

以上の説明に関連して更に下記の項を開示する。

（１） 何れもデータを選択的に送り且つ受け取る入力
線及び出力線を持つ複数個の論理装置を有し、該論理装
置の内の第１及び第２の装置は更に論理コア及び多数の
ビット位置を持つ走査セルを持っており、該走査セルは
論理的に前記第１及び第２の論理装置の論理コアと入力
線及び出力線との間に配置されており、制御のもとに、
前記多数のビット位置の内に選ばれたビットが選択的に
前記データの代わりに置換され、前記第１及び第２の論
理装置の各々は更に該第１及び第２の論理装置の夫々の
走査セルに接続された装置選択モジュールを持ち、前記
第１の論理装置の装置選択モジュールが第１のバスにも
結合されて試験データ・ビットを受取ると共に、前記第
２の論理装置の装置選択モジュールにも第２のバスを介
して結合されており、前記第１の論理装置の装置選択モ
ジュールは、選ばれた試験データビットに応答して、選
択的に前記試験データ・ビットの内の他の選ばれたビッ
トを前記第１の論理装置の装置選択モジュールに接続さ
れた走査セルにロードすると共に、前記試験データ・ビ
ットの内の他の選ばれたビットを前記第２のバスを介し
て前記第２の論理装置の装置選択モジュールに送り、前
記装置選択モジュールが接続された走査セルによるデー
タの置換を制御する境界走査試験装置。

（２） 第（１）項に記載した境界走査試験装置に於い
て、選ばれた論理装置が個別集積回路である。

（３） 第（１）項に記載した境界走査試験装置に於い
て、選ばれた論理装置が複数個の集積回路で構成される
境界走査試験装置。

（４） 第（１）項に記載した境界走査試験装置に於い
て、第１及び第２の論理装置が共通の基板上に配置され
ている境界走査試験装置。

（５） 第（１）項に記載した境界走査試験装置に於い
て、走査セルが直列シフトレジスタで構成されている境
界走査試験装置。

（６） 第（１）項に記載した境界走査試験装置に於い
て、第１及び第２のバスが直列データ・バスで構成され
る境界走査試験装置。

（７） 第（１）項に記載した境界走査試験装置に於い
て、装置選択モジュールが２重ポート・フリップフロッ
プを含む境界走査試験装置。

（８） 外部の源から試験データ・ビットを受取るバス
に結合された第１の入力を持つ第１の装置選択モジュー
ルと、少くとも第１の入力及び第１の出力を夫々持つ複
数個の試験セルと、選ばれた１つの試験セルの第１の出
力に結合された第１の入力を持つ第２の装置選択モジュ
ールとを有し、選ばれた前記試験セルが直列接続され、
１つの試験セルの第１の入力が別の１つの試験セルの第
１の出力に接続されることによって、前記試験データ・
ビットを前記１つの試験セルから前記別の１つの試験セ
ルへ通すことができる様にし、前記第１の装置選択モジ
ュールは選ばれた１つの試験セルの第１の入力に結合さ
れた第１の出力を持っており、前記第２の装置選択モジ
ュールは選ばれた１つの試験セルの第１の入力に結合さ
れた第１の出力を持っており、前記第１の装置選択モジ
ュールは選ばれた１つの試験セルの出力に結合された第
２の入力を持っていて、この為、前記第１の装置選択モ
ジュール、選ばれた直列接続された試験セル、第２の装
置選択モジュール及び別の選ばれた直列接続された試験
セルで構成される第１の試験リングが形成され、前記第
２の装置選択モジュールは、選ばれた１つの試験セルの
第１の入力に結合された第２の出力、及び１つの試験セ
ルの第１の出力に結合された第２の入力を持っていて、
第２の試験リングが形成され、前記第１の装置選択モジ
ュールは前記バスから受取った選ばれた１つの試験デー
タ・ビットを選択的に前記第１のリングに通し、前記第
２の装置選択モジュールは或る試験データ・ビットに応
答して、前記第１の試験リングから受取った選ばれた試
験データ・ビットを選択的に前記第２の試験リング、そ
して前記第１の試験リングに通す階級形試験装置。

（９） 第（８）項に記載した階級形試験装置に於い
て、前記装置選択モジュールが２重ポート・フリップフ
ロップを含む階級形試験装置。

（10） 複数個の試験リングを有し、各々の試験リング
は、第１及び第２の入力と第１及び第２の出力を持つ装
置選択モジュールで構成され、該装置選択モジュールの
第１の出力が複数個の試験セルの入力に結合され、前記
装置選択モジュールの第１の出力が前記複数個の試験セ
ルの出力に結合され、前記複数個の試験リングは、前記
装置選択モジュールの第２の入力及び出力を直列に結合
することによって互いに結合され、前記装置選択モジュ
ールは該装置選択モジュールの第２の入力からの選ばれ
た入力を前記装置選択モジュールの第２の出力に選択的
にゲートして前記複数個の試験セルに通す様にした可変
長試験走査装置。

（11） 第（10）項に記載した可変長試験走査装置に於
いて、前記装置選択モジュールが２重ポート・フリップ
フロップを含む可変長試験走査装置。

（12） 少なくとも１つの試験回路が試験セル、及び試
験データが該試験セルに入ることができる様にするゲー
ト手段を持つ様な複数個の試験回路を用いて試験を行な
う方法に於いて、前記ゲート手段を選択的に作動及び不
作動にする第１組のデータ・ビットと、前記試験回路に
ロードされる第２組のデータ・ビットを持ち、データ
は、関連するゲート手段が作動されている試験セルにの
みロードされる様にする方法。

（13） 第（12）項に記載した方法に於いて、ゲート手
段が２重ポート・フリップフロップを含む方法。

（14） 回路を試験する方法が、論理回路を通る直列走
査通路151,152,161,154,162,155,158,163,139を形成す
る一連のシフトレジスタ又はラッチ103,101,121,123,13
1,133で構成される走査設計を用いて行なわれる。走査
通路を使って、直列走査動作を介して、この設計中の論
理装置102,122,132を観測及び制御することができる。
この発明は、走査通路が試験しようとする所望の論理素
子（１つ又は複数）だけを通る様に、連続的な走査通路
を圧縮又は拡張することができる様にする。直列走査通
路（又はリング）に接続された装置を選択又は選択解除
し104,124,134、こうして直列通路が所定の論理回路の
内部走査通路を通るか又は側路することができる様にす
る。この発明を利用して、１次走査リング150,153,156,
157,160で構成された階級形走査回路網を作ることがで
き、この１次走査リングから多数の走査サブリング151,
161,152,154,162,155,158,163,159をアクセスすること
ができる。

【図面の簡単な説明】

第１図は夫々DSMによって制御される境界走査セルによ
って囲まれる多数の論理ブロックを示す図、第２図はこ
の発明の現在好ましい実施例のDSMの詳しい論理図、第
３図はこの発明で使われる現在好ましいと考えられる実
施例の２重ポート・フリップフロップの論理図である。 主な符号の説明 1,2,100:論理装置 101,103,121,123,131,133:走査セル 102,122,132:論理コア 104,124,134:装置選択モジュール 105,108,112:入力バス

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】何れもデータを選択的に送り且つ受取る入
   力線及び出力線を持つ複数個の論理装置を有し、該論理
   装置の内の少なくとも第１及び第２の論理装置は更に論
   理コア及び多数のビット位置を持つ走査セルを持ってお
   り、該走査セルは前記第１及び第２の論理装置の論理コ
   アと入力線及び出力線との間に結合されており、制御の
   もとに、前記多数のビット位置の内の選ばれたビットが
   選択的に前記データの代わりに置換され、前記第１及び
   第２の論理装置の各々は更に該第１及び第２の論理装置
   の夫々の走査セルに接続された装置選択モジュールを持
   ち、前記第１の論理装置の装置選択モジュールが第１の
   バスにも結合されて試験データ・ビットを受取ると共
   に、前記第２の論理装置の装置選択モジュールにも第２
   のバスを介して結合されており、前記第１の論理装置の
   装置選択モジュールは、選ばれた試験データ・ビットに
   応答して、前記試験データ・ビットの内の他の選ばれた
   ビットを前記第１の論理装置の装置選択モジュールに接
   続された走査セルに選択的にロードすると共に、前記第
   １の論理装置の装置選択モジュールは、前記試験データ
   ・ビットの内の他の選ばれたビットを前記第２のバスを
   介して前記第２の論理装置の装置選択モジュールに選択
   的に送り、前記装置選択モジュールが接続された走査セ
   ルによるデータの置換を制御する境界走査試験装置。