JPH09178822A

JPH09178822A - テスト可能なプログラマブル・ゲート・アレイとそのテスト方法

Info

Publication number: JPH09178822A
Application number: JP8298913A
Authority: JP
Inventors: Kevin Beebe Wayne; ウェイン・ケヴィン・ベーベ; Botara Sally; サリー・ボタラ; Scott W Gould; スコット・ホイットニー・グールド; R Keyser Frank Iii; フランク・レイ・カイザー・ザサード; Rey Larsen Wendell; ウェンデル・レイ・ラーセン; Reymond Palmar Ronald; ロナルド・レイモンド・パルマー; Wace Brian; ブライアン・ワース
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-12-12
Filing date: 1996-11-11
Publication date: 1997-07-11
Anticipated expiration: 2016-11-11
Also published as: JP3710070B2; KR100234649B1; US5867507A; TW298619B; US6021513A; KR970051348A

Abstract

(57)【要約】【課題】改良されたテスト可能プログラマブル・ゲー
ト・アレイとそれをテストするための方法を提供する。【解決手段】プログラマブル・ゲート・アレイは、プ
ログラマブル・ゲート・アレイの様々な機能サブシステ
ムをテストするためのテスト・サブシステムを含む。テ
スト・サブシステムを使用する一連のテスト方法は、様
々なサブシステムの相互依存度を考慮に入れてプログラ
マブル・ゲート・アレイの機能性をテストし、したがっ
て、そこでの障害分離を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路を
テストするためのテスト・サブシステムおよび方式に関
し、より具体的には、フィールド・プログラマブル・ゲ
ート・アレイをテストするためのテスト・サブシステム
および方式に関する。

【０００２】

【従来の技術】フィールド・プログラマブル・ゲート・
アレイ（ＦＰＧＡ）は、その中に組合せ論理回路と同期
論理回路の両方を有するコミットなしプログラマブル論
理セルのアレイを含むものとして当業者に知られてい
る。通常、論理セルは、プログラマブル相互接続ネット
ワークによってプログラム式に相互接続されている。し
たがって、論理セルを適切にプログラミングし相互接続
することにより、ＦＰＧＡが複雑なユーザ定義論理機能
を実行することができる。

【０００３】拡張ＦＰＧＡは、論理セルのアレイ間でデ
ータを転送するためのプログラマブル入出力資源も含む
場合がある。この入出力資源は、それを通る信号伝播の
方向（すなわち、入力または出力）を制御するようにプ
ログラム可能であり、さらにいくつかの追加の選択活動
化制御構成（たとえば、インピーダンス、スルー・レー
ト、プルアップ、極性など）に応じてプログラム可能で
ある。ＦＰＧＡは多くの入出力端子を使用する場合が多
く、そのそれぞれは、それに関連するプログラマブル入
出力資源に応じて個別に構成可能である。また、ＦＰＧ
Ａでは、１つまたは複数のクロック信号をアレイの様々
な順序回路に分配するために、プログラマブル・クロッ
ク・ネットワークを使用することもできる。上記のＦＰ
ＧＡサブシステムのそれぞれは、通常、ＦＰＧＡの「機
能的」部分の一部であると見なされる。このようなサブ
システムは、以下、単一でまたはまとめて「プログラマ
ブル資源」と呼ぶ。プログラマブル資源の例は、以下に
示す関連米国特許出願に開示されている。

【０００４】関連出願情報本出願は、本出願人が所有しすでに出願された以下の米
国特許出願に関連する。１．"PROGRAMMABLE ARRAY INTERCONNECT NETWORK"とい
う名称で１９９５年６月２日出願の第０８／４５９５７
９号２．"PROGRAMMABLE ARRAY I/O - ROUTING RESOURCE"と
いう名称で１９９５年６月２日出願の第０８／４６０４
２０号３．"PROGRAMMABLE ARRAY CLOCK/RESET RESOURCE"とい
う名称で１９９５年６月２日出願の第０８／４５９１５
６号４．"PROGRAMMABLE LOGIC CELL"という名称で１９９５
年６月２日出願の第０８／４６０４８１号５．"PROGRAMMABLE ARRAY INTERCONNECT LATCH"という
名称で１９９５年６月７日出願の第０８／４８０６３９
号６．"CONTINUOUS ADDRESS STRUCTURE WITH FOLDING"と
いう名称で１９９５年６月７日出願の第０８／４８８３
１４号

【０００５】現在、ＦＰＧＡに使用可能なプログラミン
グ技術は様々である。たとえば、不揮発性ヒューズまた
はアンチヒューズ・リンクをアレイに使用し、アレイ資
源間で選択接続を行うことができる。このような線をプ
ログラミングするためには、リンクにおける適切なプロ
グラミング電圧の選択配置を可能にするため、２端子リ
ンクの各端子が独立してアドレス可能でなければならな
い。したがって、アレイを構成するために必須のプログ
ラミング電圧のアドレス指定と経路指定を行うために、
追加の構成サポート回路が必要である。また、フローテ
ィングゲートＥＰＲＯＭ／ＥＥＰＲＯＭトランジスタを
使用してアレイのプログラム性を提供することができる
が、このようなトランジスタは、それにプログラミング
電圧を印加するために、アレイ内に同様に配置され、独
立してアドレス指定されるものと思われる。

【０００６】ＦＰＧＡのプログラマブル資源を制御する
ためには、スタティックＲＡＭ（ＳＲＡＭ）技術も使用
可能である。ＦＰＧＡの単純なプログラマブル資源とし
ては、ＣＭＯＳパス・ゲートが含まれる。このパス・ゲ
ートは、所定のプログラム状態を保持する、基礎となる
ＳＲＡＭセルによって制御される。このプログラム状
態、すなわち、ＳＲＡＭセルに格納された構成データ・
ビットによって、パス・ゲートが伝導するかどうかが決
まる。したがって、ＦＰＧＡの関連プログラマブル資源
の構成を確立するために、ＦＰＧＡ内の比較的独立した
サブシステムとして、ＳＲＡＭセルの均質アレイを設け
ることができる。このＳＲＡＭセルのアレイへのアクセ
スは、ＦＰＧＡの構成論理サブシステムによって制御さ
れる標準のアクセス技法を使用して行う。

【０００７】したがって、プログラマブル・ゲート・ア
レイのプログラマブル資源に加え、アレイのプログラミ
ングを可能にするために追加の構成サブシステムが必要
なことは明らかである。上記のＳＲＡＭＦＰＧＡ例で
は、それへのアクセスを制御するための関連構成論理と
ともに、ＦＰＧＡの関連プログラマブル資源を構成する
ためにＳＲＡＭセルの均質アレイが設けられている。半
導体設計および製作の観点から、単一半導体パッケージ
に複数の異質サブシステムを設けると、障害検出および
分離を含む、回路のテスト性に関する重大な懸念が発生
する。したがって、ＦＰＧＡの構成サブシステムおよび
プログラマブル資源のテストを可能にするために、包括
的なテスト方式を提供すると有利であると思われる。こ
のテスト方式自体は、ＦＰＧＡ内に追加のテスト・サブ
システムを設けることを含む場合があり、そのテスト・
サブシステムもテスト可能でなければならない。したが
って、テスト方式は、テスト・サブシステムを含む、Ｆ
ＰＧＡのすべての資源およびサブシステムを可能な限り
包含する必要がある。

【０００８】にもかかわらず、プログラマブル資源と構
成およびテスト・サブシステムは、それぞれの回路や機
能が異なるものの、相互依存度が高い。この相互依存度
のために、使用するテスト方式が非常に複雑になる。た
とえば、論理セルの組合せ論理のテストが必要になる場
合が多く、その論理セルは構成サブシステムによって所
与の状態にプログラミングされる。しかし、論理セル・
テストの保全性は、構成サブシステムのエラーや、テス
ト・サブシステムのエラーによって悪影響を受ける可能
性がある。したがって、ＦＰＧＡ内の様々な資源および
サブシステム間の相互依存度をできる限り考慮したテス
ト方式を使用することが必要になる。

【０００９】既知のバウンダリ・スキャン技法では、そ
の入出力端子に関連してチップの外辺部にＬＳＳＤレジ
スタなどの２重ラッチ・セットを設けることが必要であ
る。このラッチ・セットは、シフト・レジスタ・スキャ
ン・チェーンとして相互接続されている。テスト刺激
は、スキャン・チェーンにシリアルにロードし、チップ
の内部回路に印加することができる。スキャン・チェー
ンは、テスト刺激に応答して、内部回路が提供する結果
データを同様に捕捉することができる。次に、この結果
をシフト・レジスタからシフト・アウトし、予想結果と
比較することができる。チップのスキャンイン端子、ス
キャンアウト端子、いくつかのクロック端子は、スキャ
ン・チェーンの動作を可能にするために設けられてい
る。したがって、チップの各入出力端子に対する外部テ
スト・インタフェースを必要とせずに、チップの内部回
路で障害を検出することができる。しかし、回路密度を
高め、特にＦＰＧＡ内の回路の異種性を考慮すると、バ
ウンダリ・スキャン技法でも障害検出が可能になるが、
障害分離は難しい場合がある。したがって、ＦＰＧＡ内
の様々な資源およびサブシステムのテスト中に障害分離
の程度を高めるようなテスト・サブシステムを使用する
ことが必要になる。

【００１０】レベルセンシティブ・スキャン設計（ＬＳ
ＳＤ）テスト技法も知られているが、これは１つの論理
回路を組合せ論理回路と同期論理回路にセグメント化す
ることを含む。同期回路はシリアル・シフト・レジスタ
・スキャン・チェーンになるように接続され、論理回路
の領域の境界となるかまたは領域をセグメント化する。
バウンダリ・スキャン技法と同様、テスト刺激はシフト
・レジスタ・スキャン・チェーンにシフト・インされ、
論理回路に印加される。結果データは、その関連論理回
路またはセグメントによってもたらされた通りに、スキ
ャン・チェーンに捕捉される。次に、捕捉した結果デー
タが分析のためにシフト・アウトされる。この場合も、
外部テスト機器はスキャンイン、スキャンアウト、なら
びに適切なクロック・ピンだけにアクセスすればいいの
で、ピン・カウント低減テストが達成される。

【００１１】典型的なＦＰＧＡでは、その同期回路をシ
リアル・シフト・レジスタに変換することにより、すべ
ての組合せ回路を明確にセグメント化することは少々難
しいことである。たとえば、各論理セルの同期回路のそ
れぞれが変換され、関連シリアル・シフト・レジスタ・
スキャン・チェーン内で接続されている場合、介入する
プログラマブル相互接続ネットワークは明確にセグメン
ト化されず、テスト不能領域を含む可能性があると思わ
れる。この問題は、相互接続ネットワークが大規模で複
雑な場合、特に重大である。したがって、ＦＰＧＡの異
質な組合せ資源と同期資源の妥当なテストを行い、その
容易なセグメント化を可能にし、純粋なＬＳＳＤ手法を
使用する場合の欠点を克服するようなテスト方式を提供
することが必要になる。

【００１２】前述のように、高性能テスト方式を提供す
るには、少なくともアレイ内にいくつかの追加テスト・
サブシステムを設けることが必要になると思われる。し
かし、既知のシフト・レジスタ技法と同様、テスト・サ
ブシステムを動作させるのに必要な入出力端子の数をで
きる限り最小限にすることが必要になる。さらに、最小
量の信号インタフェース回路と外部テスト機器により、
１つのシステム内の複数のＦＰＧＡチップのテストをサ
ポートすることが必要である。

【００１３】

【発明が解決しようとする課題】したがって、本発明の
一目的は、改良されたテスト可能プログラマブル・ゲー
ト・アレイとそれをテストするための方法を提供するこ
とにある。

【００１４】本発明の他の目的は、フィールド・プログ
ラマブル・ゲート・アレイの様々なサブシステム内で障
害の分離を可能にするような、プログラマブル・ゲート
・アレイをテストするための包括的なテスト方式を提供
することにある。

【００１５】本発明の他の目的は、プログラマブル・ゲ
ート・アレイの様々なサブシステム間の相互依存度を考
慮に入れた、プログラマブル・ゲート・アレイをテスト
するためのこのようなテスト方式を提供することにあ
る。

【００１６】本発明の他の目的は、複数のプログラマブ
ル・ゲート・アレイのテストを可能にするためのこのよ
うなテスト可能プログラマブル・ゲート・アレイと関連
テスト方法を提供することにある。

【００１７】

【課題を解決するための手段】本発明の第１の実施例に
よれば、フィールド・プログラマブル・ゲート・アレイ
は、関連入出力ポートに結合された複数の機能信号線を
有する。複数のプログラマブル論理ユニットは、関連の
論理構成データに応じて特定の論理回路を提供する。複
数のプログラマブル相互接続部は、関連の経路指定構成
データに応じて機能信号線とプログラマブル論理ユニッ
トとを相互接続する。プログラマブル論理ユニットとプ
ログラマブル相互接続部に関連するメモリ・セルは、そ
れぞれ関連のプログラマブル資源を構成するための論理
および経路指定構成データを保持する。構成論理回路
は、メモリ要求信号を受け取り、これらの信号を処理し
てメモリ・セルへのアクセスを可能にする。ＦＰＧＡの
テスト回路は、入出力機能信号線と関連入出力ポートへ
の選択的シリアル・スキャン・アクセスとそれらの機能
検証とを可能にするために、ＦＰＧＡの機能信号線を横
切るＬＳＳＤバウンダリ・スキャン・チェーンを含む。
また、そのＬＳＳＤシリアル・スキャン・アクセスとテ
ストを可能にするために、第２のＬＳＳＤスキャン・チ
ェーンが構成論理回路に関連付けられている。最後に、
それへの選択的シリアル・スキャン・アクセスを可能に
するために、フィールド・プログラマブル・ゲート・ア
レイのプログラマブル相互接続部に沿ってＬＳＳＤレピ
ータ・スキャン・チェーンが配置されている。

【００１８】本発明のこの第１の実施例の一態様では、
入出力バウンダリ・スキャン・チェーンが、ＦＰＧＡの
様々な特徴を制御するための制御信号を提供するために
テスト制御レジスタにデータをロードすることに関連す
る部分を含む。

【００１９】本発明のこの第１の実施例の他の態様は、
アレイ・テスト・モードをサポートするための備えを含
む。行と列からなるアレイとして複数のプログラマブル
・オペレーティング・ユニットがＦＰＧＡを横切って配
置されている。プログラマブル相互接続部は、プログラ
マブル・オペレーティング・ユニットのアレイ近似の関
連する行と列を横切って配置された複数の行バスと複数
の列バスとを含む。プログラマブル・レピータ・ユニッ
トは、構成メモリの指定のメモリ・セルに保持されたレ
ピータ構成データに応じて、行バスと列バスのうちの所
与のバスを関連バス・セグメントに選択的に細分する。
レピータ・スキャン・チェーンの各ＬＳＳＤスキャン・
レジスタは、複数のプログラマブル・レピータ・ユニッ
トの関連レピータ・ユニット内に組み込まれている。そ
れぞれのレピータ・スキャン・チェーンを提供するため
に、関連の行バスと列バスのＬＳＳＤスキャン・レジス
タはシリアル接続されていることが好ましい。

【００２０】本発明の第１のテスト方法（Ｂ／Ｓまたは
カード・テスト）では、その入出力バウンダリ周辺に入
出力バウンダリ・スキャン・チェーンを有するＦＰＧＡ
をテストするための方法が提供される。第１のテスト・
マクロでは、既知の入出力テスト・データがＦＰＧＡの
入出力バウンダリに印加される。次に、入出力バウンダ
リのデータが入出力バウンダリ・スキャン・チェーンに
ラッチされる。次に、このラッチ・データが入出力バウ
ンダリ・スキャン・チェーンからスキャン・アウトさ
れ、ＦＰＧＡの入出力バウンダリの機能性を判定するた
めに既知の入出力テスト・データと比較するために回復
される。

【００２１】第２のテスト方法（構成またはＬＳＳＤテ
スト）のＦＰＧＡには、ＦＰＧＡの構成論理回路をテス
トするための構成スキャン・チェーンが設けられてい
る。構成テスト・ベクトルは、構成スキャン・チェーン
にスキャン・インされ、構成論理回路に印加される。印
加された構成テスト・ベクトルに応答して構成論理回路
によってもたらされる結果データは、構成スキャン・チ
ェーンにラッチされる。次に、結果データは、構成スキ
ャン・チェーンからスキャン・アウトされ、回復され、
構成論理回路の機能性を判定するために印加されたテス
ト・ベクトルと構成論理回路に応じて、所定の結果デー
タと比較される。

【００２２】第３のテスト方法（アレイ・テスト）のＦ
ＰＧＡには、ＦＰＧＡの選択プログラマブル相互接続部
内に構成されたレピータ・スキャン・チェーンが設けら
れている。ＦＰＧＡのプログラマブル相互接続部のうち
の第１の組の相互接続部は、レピータ・スキャン・チェ
ーンの入力および出力レピータ・スキャン・チェーンの
それぞれのＬＳＳＤスキャン・レジスタ間に構成され
る。相互接続テスト・ベクトルは、入力レピータ・スキ
ャン・チェーンにシリアルにスキャン・インされ、第１
の組の相互接続部の入力側に印加される。次に、第１の
組の相互接続部の出力側の結果データは、出力レピータ
・スキャン・チェーンにラッチされる。次に、結果デー
タは出力レピータ・スキャン・チェーンからスキャン・
アウトされ、回復され、プログラマブル相互接続部の機
能性を判定するために印加された相互接続テスト・ベク
トルと比較される。

【００２３】この実施例の他のテスト方法（構成メモリ
・アクセス・テスト）は、ＦＰＧＡのプログラマブル資
源を構成するために構成データを受け取って保持するた
めのメモリ・セルの能力を判定するために、ＦＰＧＡの
メモリ・セルに直接アクセスし、テストするものであ
る。まず、既知のデータがメモリ・セルに書き込まれ
る。次に、メモリ・セルの機能性を判定するために、メ
モリ・セルからデータが取り出され、そのデータが既知
のデータと比較される。

【００２４】本発明の他のテスト方法では、ＦＰＧＡの
構成可能性をテストするための方法が提供される。複数
の入出力ポートと、プログラマブル論理ユニットと、プ
ログラム論理ユニットと入出力ポートとを相互接続する
ためのプログラマブル相互接続部とを有するＦＰＧＡが
提供される。様々なプログラマブル論理ユニットとプロ
グラマブル相互接続部に対して、複数の構成メモリ・セ
ルが指定される。この構成メモリ・セルは、プログラマ
ブル論理ユニットとプログラマブル相互接続部を構成す
るための構成データを保持する。構成論理回路には、プ
ログラマブル・メモリ・セルへのアクセスと、そのセル
への構成データのロードとを可能にするためにＦＰＧＡ
が設けられている。フィールド・プログラマブル・ゲー
ト・アレイをテストするためのこの方法では、構成論理
回路に関連するＬＳＳＤスキャン・チェーンにより、構
成論理回路の機能性がテストされる。構成論理回路のテ
スト後、確定的なテスト・パターンを使用して複数の構
成メモリ・セルがテストされる。

【００２５】本発明の上記のテスト方法の他の態様で
は、ＦＰＧＡの入出力ポートの状態（スナップショッ
ト）の観察にバウンダリ・スキャン・チェーンが使用さ
れる。

【００２６】本発明の第４のテスト方法（Ｂ／Ｓチップ
・テスト）では、複数の入出力ピンと、複数の入出力機
能信号線と、複数のプログラマブル論理ユニットと、経
路指定構成データに応じて機能信号線と選択プログラマ
ブル論理ユニットとを選択的に相互接続するための複数
のプログラマブル相互接続部とを有するＦＰＧＡをテス
トするための方法が提供される。ＦＰＧＡには、ＦＰＧ
Ａのプログラマブル資源の構成に関連する構成データを
保持するための複数のメモリ・セルが設けられている。
ＦＰＧＡの構成論理回路により、メモリ・セルへのアク
セスが可能になる。バウンダリ・スキャン・チェーンは
ＦＰＧＡの機能信号線を横切って設けられ、構成スキャ
ン・チェーンは構成論理回路の周りおよび構成論理回路
内に設けられている。また、レピータ・スキャン・チェ
ーンは、プログラマブル相互接続部の選択相互接続部に
沿って設けられている。レピータ・スキャン・チェーン
は、それぞれのラッチ構成データに応じて関連相互接続
部に選択的に結合される。

【００２７】本発明のこの第４のテスト方法によりＦＰ
ＧＡをテストする場合、それによりシリアルにデータを
スキャンすることにより、様々なスキャン・チェーンの
それぞれがテストされる。データは、スキャン・チェー
ンを通過するときに受け取られ、それぞれのスキャン・
チェーンの機能性を判定するためにスキャン・インされ
たものと比較される。

【００２８】入出力機能信号線と関連の機能入出力ピン
は、機能入出力ピンにテスト・ベクトルを印加し、入出
力機能線の結果データをバウンダリ・スキャン・チェー
ンにラッチすることによってテストされる。結果データ
は、バウンダリ・スキャン・チェーンからスキャン・ア
ウトされ、入出力ピンと関連の機能信号線の機能性を判
定するために機能入出力ピンに印加されたテスト・ベク
トルと比較される。

【００２９】この第４のテスト方法の他の手順では、テ
スト・ベクトルをシリアルに構成スキャン・チェーンに
スキャン・インし、関連の構成論理回路にテスト・ベク
トルを印加することによって、構成論理回路がテストさ
れる。次に、印加したテスト・ベクトルに応答して構成
論理回路によってもたらされる結果データは、構成スキ
ャン・チェーンにラッチされる。この結果データは、構
成スキャン・チェーンからシリアルにスキャン・アウト
され、構成論理回路の適正動作を判定するために、印加
したテスト・ベクトルおよび関連の構成論理回路に応じ
て事前決定された所定の結果データと比較される。

【００３０】プログラマブル相互接続部は、第１および
第２のレピータ・スキャン・チェーン間の複数のプログ
ラマブル相互接続部のうちの第１の組の相互接続部をま
ず構成することによりテストされる。テスト・ベクトル
は、第１のレピータ・スキャン・チェーンにシリアルに
スキャン・インされる。第１の組の相互接続部の入力側
にテスト・ベクトルを印加するために、適切な構成デー
タに応じて第１のレピータ・スキャン・チェーンが構成
される。次に、第１の組の相互接続部の出力側のデータ
が第２のレピータ・スキャン・チェーンにラッチされ
る。この結果データは、第２のレピータ・スキャン・チ
ェーンからスキャン・アウトされ、回復され、プログラ
マブル相互接続部の適正な機能性を判定するために印加
したテスト・ベクトルと比較される。

【００３１】本発明の最後の実施例のフィールド・プロ
グラマブル・ゲート・アレイは、そのメモリ・セルにア
クセスするための構成論理回路を含み、そのメモリ・セ
ルはＦＰＧＡのプログラマブル資源の構成に関連付けら
れている。ＬＳＳＤのアクセスと構成論理回路のテスト
を可能にするために、ＬＳＳＤスキャン・チェーンが構
成論理回路に関連付けられている。

【００３２】本発明は、プログラマブル・ゲート・アレ
イをテストするためのテスト・サブシステムおよび方式
を提供する。以下の説明では、まず、プログラマブル・
ゲート・アレイとそれに関連するテスト・サブシステム
の基本構造について説明する。次に、その関連テスト・
サブシステムに応じてプログラマブル・ゲート・アレイ
をテストするためのテスト・マクロと関連シーケンスと
を説明する。

【００３３】フィールド・プログラマブル・ゲート・ア
レイの例に関連して、以下に本発明のテスト・サブシス
テムおよび方法について説明する。ただし、本発明のテ
スト・サブシステムおよび方法は、匹敵する他の再構成
可能論理デバイスにも同様に適用可能であることに留意
されたい。

【００３４】

【発明の実施の形態】図１ないし図２を参照すると、フ
ィールド・プログラマブル・ゲート・アレイ１０が示さ
れているが、これは、複雑なユーザ定義の論理回路のテ
スト、構成、機能動作を可能にするための様々なサブシ
ステムを含む。フィールド・プログラマブル・ゲート・
アレイ（ＦＰＧＡ）１０のプログラマブル資源１２は、
プログラマブル論理セルと、プログラマブル相互接続ネ
ットワークと、プログラマブル・クロック／リセット分
配ネットワークと、プログラマブル入出力ポートと、そ
の他のものを含む。"Programmable Logic Cell"という
名称の米国特許出願の上記の部分には、プログラマブル
論理セルの詳しい説明が示されている。同様に、"Progr
ammable Array Interconnect Network"、"Programmable
Array Clock/Reset Resource"、"Programmable I/O Ro
uting Resource"という名称のそれぞれの米国特許出願
の上記の部分には、相互接続ネットワーク、クロック／
リセット分配、プログラマブル入出力資源の詳しい説明
が示されている。

【００３５】ＦＰＧＡ１０のＳＲＡＭ１４は、ＦＰＧＡ
１０の様々なプログラマブル資源１２の構成状態を選択
的に励起するために構成データを保持する。構成プログ
ラム・ビット２０は、ＳＲＡＭ１４の関連メモリ・セル
の構成データに応じて、ＦＰＧＡの様々なプログラマブ
ル資源１２を励起する。"Continuous Address Structur
e With Folding"という名称の米国特許出願の上記の部
分は、ＦＰＧＡの様々なプログラマブル資源へのＳＲＡ
Ｍメモリの割振り例を示している。

【００３６】ＦＰＧＡ１０の構成論理回路１６および１
８は、プログラマブル資源１２を構成するためにそこに
構成データをロードできるようにするため、また、ＳＲ
ＡＭ１４のテストを可能にするために、ＳＲＡＭ１４に
アクセスする。構成論理回路のＳＲＡＭ制御装置１６
は、動作モードを選択し、ＳＲＡＭ１４へのアクセスを
制御するために、様々な入力信号を受け取る。また、Ｓ
ＲＡＭ制御装置１６は、ＳＲＡＭ１４の動作検証中に出
力信号を提供する。構成論理回路１６の詳細について
は、Garverick他に対して１９９４年３月２９日に交付
された"Versatile and Efficient Cell-to-Local Bus I
nterface in a Configurable Logic Array"という名称
の米国特許第５２９８８０５号と、"Application Note
AT6000 SeriesConfiguration"というタイトルの文献
（１９９３年５月１９日発行、改訂版１Ｂ、Atmel Corp
oration）を参照されたい。どちらの参考文献も、ここ
に全体を参照することにより、本明細書に組み込まれ
る。

【００３７】構成論理回路のデコーダおよびシーケンサ
１８は、アドレス・バス３２またはデータ・バス３４あ
るいはその両方からデータを受け取る。デコーダおよび
シーケンサは、このデータをデコードし、ＳＲＡＭ１４
のメモリ・マップをアドレス指定するためのアドレスま
たはアドレス・シーケンスあるいはその両方を提供す
る。デコーダおよびシーケンサの詳細については、"Con
tinuous Address Structure With Folding"という名称
の米国特許出願の上記の部分と、"Application Note AT
6000 Series Configuration"というタイトルの文献を参
照されたい。

【００３８】上記のサブシステム、すなわち、プログラ
マブル資源１２と、ＳＲＡＭ１４と、構成論理回路１
６、１８とは、ＦＰＧＡのユーザ機能動作を可能にする
ものである。この開示の次の部分では、ユーザがＦＰＧ
Ａの様々なサブシステムをテストできるようにするため
のＦＰＧＡのテスト・サブシステムについて説明する。

【００３９】テスト可能ＦＰＧＡのテスト・サブシステ
ム：図２を参照すると、テスト回路２２は、ＦＰＧＡの
テスト・モードを選択するためのテスト制御信号MTEST
とTESTMOREを受け取る。さらに、ＦＰＧＡの個々のテス
トの追加態様を連絡するために追加のテスト信号３８を
テスト回路２２に提供することもできる。入出力バウン
ダリ・スキャン・チェーン２６は、ＦＰＧＡ１０の機能
入出力相互接続部３６を横切る既知の入出力バウンダリ
・スキャン・チェーンを提供する。この入出力バウンダ
リ・スキャン・チェーン２６の一部分は、ＦＰＧＡのテ
スト中に追加の制御信号を提供するために制御レジスタ
２８のロードに関連付けられている。

【００４０】追加のテスト・サブシステムとしては、構
成スキャン・チェーン２４がある。構成スキャン・チェ
ーン２４は、スキャン・チェーンによる構成論理回路へ
のアクセスを許可し、そのテストを可能にするために、
ＦＰＧＡの構成論理回路の様々なセグメントの境界を示
す。最後に、レピータ・スキャン・チェーン３０₁、３
０₂、・・・は、ＦＰＧＡの選択プログラマブル相互接
続部内に構成スキャン・チェーンを提供するものであ
る。レピータ・スキャン・チェーンは、関連のプログラ
マブル相互接続部への選択スキャン・チェーン・アクセ
スを可能にし、ＦＰＧＡのプログラマブル資源１２の様
々な部分の分離テストを可能にする。レピータ・スキャ
ン・チェーンの詳細については、"Programmable Array
Interconnect Latch"という名称の米国特許出願の上記
の部分を参照されたい。

【００４１】ＦＰＧＡの機能、構成、およびテスト・イ
ンタフェース：図１ないし図２に示すように、ＦＰＧＡ
１０は、ＦＰＧＡの様々なサブシステム間で信号を伝播
するために複数の入出力ポートと入出力相互接続部を含
む。ＦＰＧＡの特定の実施例では、入出力相互接続部の
一部が共通入出力ポートを共用している。このような２
重使用入出力ポートは、所与のテスト制御信号に応じて
関連の入出力相互接続部の１つに選択的に結合される。
以下に示す表１は、ＦＰＧＡの動作モードによる関連入
出力相互接続部へのＦＰＧＡの入出力ポートの割振りを
示すものである。

【００４２】入出力ポートは、専用ポート「ｄ」ポー
ト、複数使用ポート「ｍ」ポート、機能バウンダリ・ス
キャン・ポート「ｂｓ」という３通りのカテゴリを含
む。専用入出力ポート「ｄ」は、２重使用ポートになる
場合もあるが、テスト、構成、増力、モード選択など、
ＦＰＧＡの非機能態様専用である。

【００４３】複数使用入出力ポート「ｍ」は、ＦＰＧＡ
の機能相互接続部あるいは拡張テスト相互接続部に選択
的に結合された２重使用ポートである。所与のテスト・
モードでは、複数使用入出力ポート「ｍ」が拡張テスト
・インタフェースを提供する。

【００４４】バウンダリ・スキャン入出力ポート「ｂ
ｓ」は、主にＦＰＧＡの機能相互接続部に割り振られ
る。ただし、バウンダリ・スキャン入出力ポート「ｂ
ｓ」の第１の部分は、ＦＰＧＡの構成に関連する相互接
続部に結合することもできる。また、その第２の部分
は、クロックまたはリセット信号をＦＰＧＡに伝播する
ための相互接続部に結合することもできる。

【００４５】

【表１】ＦＰＧＡ入出力インタフェースｉ＝入力、ｏ＝出力、ｃ＝共通入出力＃＝ｉｏ（入出力）の数＊＝機能入出力ｄ＝専用入出力であって、-MTEST＝０かつ-DI2＝１によってテスト・モードが可能になり、-CS＝０によって構成モードが可能になるｍ＝追加のテスト入出力であって、-MTEST＝０かつ-TESTMORE＝０によって可能になるｂｓ＝ラッチ境界スキャン入出力であって、-RI＝１かつ-DI1＝１によって可能になる＃テスト・モード構成モード機能モード d 1 i SWGATE=VREF i SWGATE=VREF i SWGATE=VREF d 1 i -OFF/ON i -OFF/ON i -OFF/ON d 1 c -CON c -CON - -CON = high Z d 1 o SO i -CS = 0 i -CS = 1 d 1 i SI c CCLK - CCLK = x d 1 i LSSDA i M0 - M0 = x d 1 i LSSDB10 i M1 - M1 = x d 1 i LSSDC i M2 - M2 = x d 1 i -MTEST = 0 i -MTEST = 1 i -MTEST = 1 d 1 i -TESTMORE i CLOCK1 = x i CLOCK1 m 1 i -RI * * m 1 i -DI1 * * m 1 i -DI2 * * m 1 i -C_TEST * * m 1 i -CONFG * * m 1 i -REPT * * m 8 i SITOP(0-7) * * m 8 o SOBOT(0-7) * * m 8 i SIRIGHT(0-7) * * m 8 o SOLEFT(0-7) * * m 1 i SICONFIG * * m 1 o SOCONFIG * * m 1 i LSSDB1 * * m 1 i LSSDB2 * * m 1 i LSSDB3 * * bs 17 * IO c ADDR(0-16) * IO bs 8 * IO c DATA(0-7) * IO bs 1 * IO i -CHECK(-RR/RW) * IO bs 1 * IO o -CSOUT * IO bs 1 * IO o -ERR * IO bs 1 * CLOCK2 OR IO * CLOCK2 OR IO * CLOCK2 OR IO bs 1 * CLOCK3 OR IO * CLOCK3 OR IO * CLOCK3 OR IO bs 1 * CLOCK4 OR IO * CLOCK4 OR IO * CLOCK4 OR IO bs 1 * CLOCK5 OR IO * CLOCK5 OR IO * CLOCK5 OR IO bs 1 * CLOCK6 OR IO * CLOCK6 OR IO * CLOCK6 OR IO bs 1 * -RESET1 OR IO * -RESET1 OR IO * -RESET1 OR IO bs 1 * -RESET2 OR IO * -RESET2 OR IO * -RESET2 OR IO bs 1 * -RESET3 OR IO * -RESET3 OR IO * -RESET3 OR IO bs .. * ... * ... * ... bs 1 * IO * IO * IO

【００４６】表１の右端の２つの列は、それぞれ機能ノ
ードと構成モードであり、関連のＦＰＧＡの構成相互接
続部と機能相互接続部の様々な入出力ポートの割振りを
示している。SWGATEはＦＰＧＡに対して電圧基準を提供
する。OFF/ONはＦＰＧＡに対してその増力電源電圧を選
択する。ＦＰＧＡの構成とその状態の制御は、もう１つ
の専用入出力ポート「ｄ」であるCONを介して提供され
る。追加の構成相互接続部は、構成選択CS、構成クロッ
クCCLK、所与のＳＲＡＭチェック動作モードを可能にす
るためのチェック制御CHECK、別のＦＰＧＡの構成を可
能にするための構成選択CSOUT、ＦＰＧＡの構成エラー
を報告するためのエラーERRなどの信号を伝播する。こ
のような構成相互接続部と関連信号の詳細は、"Applica
tion NoteAT6000 Series Configuration"と題する上記
の文献に記載されている。

【００４７】テスト・モード・イネーブル信号MTESTが
正しく活動化されると、表１に示すように所与の専用入
出力ポートがテスト相互接続部として再割振りされる。
構成選択CSに関連するポートは、スキャン出力SOとして
再割振りされる。構成クロックCCLKに関連するポート
は、ＦＰＧＡのスキャン入力SIとして再割振りされる。
同様に、確認モード選択M0〜M2に関連するポートは、Ｌ
ＳＳＤクロック相互接続部LSSDA、LSSDB10、LSSDCにそ
れぞれ再割振りされる。最後に、クロック相互接続CLOC
Kに関連するポートは、追加テスト・イネーブル相互接
続TESTMOREに再割振りされる。したがって、専用入出力
ポート「ｄ」の一部は、ＦＰＧＡの構成とテストに関連
する各種相互接続部間で共用される２重使用ポートにな
る。

【００４８】ＦＰＧＡがそのテスト・モードになってお
り、MTESTによって選択されている場合、追加テスト・
イネーブル信号TESTMOREを活動化することによって、拡
張テスト・インタフェースが得られる。したがって、MT
ESTとTESTMOREの両方が活動化されると、ＦＰＧＡの追
加テストを可能にするための拡張テスト・インタフェー
ス（表１の複数使用ポート「ｍ」によって表されるも
の）が得られる。

【００４９】レシーバ禁止信号RIに関連する相互接続部
は、ＦＰＧＡの所与のレシーバを禁止するための直接制
御入力を提供する。DI1とDI2は、ＦＰＧＡに関連する所
与のドライバの直接制御を提供する。ＭＵＸテスト制御
信号C_TESTに関連する相互接続部は、ＦＰＧＡの所与の
パスゲート・マルチプレクサのテストを可能にするため
の直接入力を提供する。同様に、直接入力CONFGとREPT
は、構成スキャン・チェーン２４とレピータ・ラッチ・
スキャン・チェーン３０の動作をそれぞれ可能にする。
拡張インタフェースの残りのテスト・ポートは、様々な
レピータ・スキャン・チェーンと構成スキャン・チェー
ンへのデータのスキャン・インまたはそれらからのスキ
ャン・アウトと、構成スキャン・チェーンをクロックす
るための追加のＬＳＳＤクロックの提供に関連付けられ
ている。

【００５０】レシーバ禁止信号RIは、活動化されると、
ＦＰＧＡの機能入力に関連する相互接続部がそのデータ
を受け取るのを防止する。このような機能入力として
は、バウンダリ・スキャン入出力ポート「ｂｓ」と、機
能ポートとして割り振られたとき（すなわち、TESTMORE
が活動化されていないとき）の複数使用入出力ポート
「ｍ」とを含む。第１のドライバ禁止信号DI1は、活動
化されると、機能出力ポートのドライバが関連の機能相
互接続部のデータを送り出すのを禁止する。このような
第１の組のドライバは、バウンダリ・スキャン入出力ポ
ート「ｂｓ」と、関連の機能相互接続部に割り振られた
（すなわち、TESTMOREが活動化されていないときの）複
数使用入出力ポート「ｍ」のドライバを含む。これに対
して、第２のドライバ禁止信号DI2は、活動化される
と、専用入出力ポートと、拡張テスト相互接続部に割り
振られた（すなわち、TESTMOREが活動化されたときの）
複数使用入出力ポート「ｍ」のドライバを禁止する。TE
STMOREが活動状態ではない場合、RI、DI1、DI2の最後の
状態が保持される。

【００５１】入出力バウンダリ・スキャン・チェーンお
よび制御レジスタ：図１、図２、および図３を参照する
と、入出力バウンダリ・スキャン・チェーン２６は、Ｆ
ＰＧＡ１０の機能入出力相互接続部３６に選択的に相互
結合可能なＬＳＳＤシフト・レジスタ・ラッチのシリア
ル・ストリングを含む。外部テスト制御装置４０は、入
出力バウンダリ・スキャン・チェーン２６へのアクセス
とその動作を可能にするためのテスト・イネーブル信号
MTESTを活動化する。外部テスタ４０は、スキャン・イ
ンSI相互接続部およびスキャン・アウトSO相互接続部を
介して入出力バウンダリ・スキャン・チェーンのインタ
フェースを取り、入出力バウンダリ・スキャン・チェー
ン２６を動作させるために必要な関連相互接続部にLSSD
A、LSSDB10、LSSDCクロック信号を提供する。

【００５２】図４を参照すると、入出力バウンダリ・ス
キャン・チェーン２６の各セル５６は２つのＬＳＳＤシ
フト・レジスタ・ラッチ７２、８８を含む。第１のＬＳ
ＳＤシフト・レジスタ７２のマスタ・ラッチＬ１は、関
連スキャン・チェーンのシリアル・データを受け取るた
めのスキャン入力７６と、マルチプレクサ６８の出力か
らデータを受け取るために結合された１次入力７０（負
論理）とを有する。第１のＬＳＳＤシフト・レジスタ７
２のスレーブ・ラッチＬ２からのシリアル出力７８は、
第２のＬＳＳＤシフト・レジスタ８８のマスタ・ラッチ
Ｌ１のシリアル入力（正論理）に結合されている。第２
のシフト・レジスタのマスタ・ラッチＬ１の１次入力
は、マルチプレクサ８４の出力からデータを受け取るよ
うに結合されている。第２のＬＳＳＤシフト・レジスタ
８８のスレーブ・ラッチＬ２は、シリアル・データをシ
フト・アウトするためのスキャン出力９２を有する。

【００５３】４つのマルチプレクサ６０、６４、６８、
８４は、ＦＰＧＡのそれぞれの相互接続部にＬＳＳＤシ
フト・レジスタを選択的に結合することができる。マル
チプレクサ状態は制御信号PT0およびPR0によって制御さ
れ、これらの信号の一方または両方の極性は回路要件に
基づいてそこから経路指定することができる。制御信号
PT0はマルチプレクサ６０および８４の構成を制御し、
制御信号PR0はマルチプレクサ６４および６８の構成を
制御する。制御信号PT0が活動化されると、ＦＰＧＡ内
部からの相互接続部をマルチプレクサの出力６２に結合
するためにマルチプレクサ６０が使用可能になる。同様
に、ＦＰＧＡ内部の相互接続部からその（正）出力８６
にトライステート・イネーブル信号を結合して、トライ
ステート・バッファ８２とその（負）出力８７をラッチ
８８に対して選択的に使用可能にするために、マルチプ
レクサ８４が使用可能になる。トライステート・バッフ
ァ８２が使用可能になると、マルチプレクサ６０の出力
６２に提示されたデータが関連入出力ポート３６'に向
かって伝播される。制御信号PT0の代替状態では、マル
チプレクサ６０は線８０を介して第１のＬＳＳＤレジス
タ・ラッチ７２に格納されたデータを出力し、マルチプ
レクサ８４は線９４を介して第２のＬＳＳＤレジスタ・
ラッチ８８に格納されたデータに応じてトライステート
・バッファ８２を選択的に使用可能にする。したがっ
て、制御信号PT0は、ＦＰＧＡ内部から関連入出力ポー
ト３６'へのデータ伝送を制御する。

【００５４】制御信号PR0は、関連ＬＳＳＤレジスタ・
ラッチ７２がどのデータを受け取るかを判定するために
マルチプレクサ６４および６８を制御する。マルチプレ
クサ６４は、ＦＰＧＡの関連内部相互接続部にデータを
伝播するために、関連入出力ポート３６'または第１の
ＬＳＳＤレジスタ・ラッチ７２の出力８０をマルチプレ
クサの出力６６に選択的に結合する。マルチプレクサ６
８は、マルチプレクサ６０またはマルチプレクサ６４か
らデータを受け取るために第１のＬＳＳＤレジスタ・ラ
ッチ７２の１次入力７０を結合するするかどうかを判定
する。このようにして、送信および受信制御信号PT0お
よびPR0は、関連ＬＳＳＤシフト・レジスタ・ラッチが
ＦＰＧＡ内部から（ＭＵＸ６０および６８を介して）デ
ータを受け取るか、関連入出力ポート３６'から（ＭＵ
Ｘ６４および６８を介して）データを受け取るかをそれ
ぞれ制御する。ただし、図４は、既知のＬＳＳＤシフト
・レジスタ動作を提供するのに必要なＡ、Ｂ、Ｃの各Ｌ
ＳＳＤクロックを示していないことに留意されたい。図
５の概略図に示すように、図４のシフト・レジスタ・ラ
ッチにはこのようなそれぞれのＬＳＳＤクロックの結合
が仮定されている。

【００５５】本発明の好ましい実施例では、入出力バウ
ンダリ・スキャン・チェーン２６の関連セルのＬＳＳＤ
シフト・レジスタ・ラッチ７２、８８のそれぞれがマス
タ・ラッチＬ１とスレーブ・ラッチＬ２とを含む。図５
を参照すると、マスタ・ラッチＬ１は、トライステート
・インバータ９８および１００を含む。ラッチ・トライ
ステート・インバータ９８、１００は、その関連ＬＳＳ
Ｄ−Ａクロックに応じて使用可能になると、トライステ
ート・インバータ１０２を介してシリアル入力７６から
シリアル入力データを受け取る。あるいは、マスタ・ラ
ッチＬ１は、関連ＬＳＳＤ−Ｃクロックに応じて使用可
能になると、トライステート・インバータ９６を介して
１次入力７０から入力データを受け取る。

【００５６】スレーブ・ラッチＬ２は、ラッチ・トライ
ステート・インバータ１０６とインバータ１０８とを含
む。マスタ・ラッチＬ１のデータは、その関連ＬＳＳＤ
−Ｂクロックに応じて使用可能になると、トライステー
ト・インバータ１０４を介してスレーブ・ラッチＬ２に
結合される。スレーブ・ラッチのデータはシリアル出力
７８、８０で提供される。同様のＬＳＳＤ機能性を提供
する限り、入出力バウンダリ・スキャン・チェーン２６
内で代替ＬＳＳＤシフト・レジスタ・ラッチと信号経路
指定方式も使用可能であることに留意されたい。

【００５７】図１、図２、図３、および図６（イ）を参
照すると、入出力バウンダリ・スキャン・チェーン２６
は、テスト回路２２の制御レジスタ２８へのデータの提
供に関連する、その一部分を含む。図６（イ）のデフォ
ルト入出力バウンダリ・スキャン・チェーン構成では、
入出力バウンダリ・スキャン・チェーン２６の８つのレ
ジスタがその入出力リング部分５８と直列になってい
る。入出力バウンダリ・スキャン・チェーン２６の最後
のビット４８は、制御レジスタ２８のレジスタＣＲＬ₀
へのC_TEST制御データの提供に関連付けられている。入
出力バウンダリ・スキャン・チェーン２６の次の部分５
８は、機能接続部３６と関連入出力ポートへの入出力リ
ング・バウンダリ・スキャン・アクセスを提供する。最
後に、入出力バウンダリ・スキャン・チェーン２６の残
りの部分４２、４４、４６は、図６（ロ）に詳細が示さ
れている制御レジスタ２８の残りの７つのレジスタＣＲ
Ｌ₁、ＣＲＬ₂、・・・ＣＲＬ₇にロードすべき制御デー
タの７つの追加ビットの提供に関連付けられている。

【００５８】図６（ロ）を参照すると、低減入出力バウ
ンダリ・スキャン・チェーン構成では、バウンダリ・ス
キャン・チェーン２６から入出力リング部分５８が省略
されている。したがって、制御レジスタ２８のロードに
関連する８つのデータ・ビットは、入出力リング５８の
複数のＬＳＳＤレジスタによりデータをクロックする必
要はなく、８つのクロック・サイクルで低減バウンダリ
・スキャン・チェーン２６にシリアルにロードすること
ができる。

【００５９】図６（ハ）に示すように、他の低減入出力
バウンダリ・スキャン構成では、バウンダリ・スキャン
・チェーン２６が単一バイパス・レジスタ４２を含み、
シリアル・データが入出力バウンダリ・スキャン・チェ
ーン２６の残りの部分をバイパスする。直列に結合され
た関連入出力バウンダリ・スキャン・チェーンに２つの
ＦＰＧＡをまとめて結合した場合、第１のＦＰＧＡの入
出力バウンダリ・スキャン・チェーン全体を通過する必
要はなく、第２のダウンストリームＦＰＧＡにシリアル
・データをロードできるように、第１のアップストリー
ムＦＰＧＡ用としてこの単一バイパス・レジスタ構成を
選択することができる。

【００６０】

【表２】ＦＰＧＡ制御レジスタの制御信号制御レジスタ -BP １ビット・スキャン・チェーン・バイパス制御 -CNTL 制御レジスタとバウンダリ・スキャンのステアリング -PR0, -PT0 バウンダリ・スキャン・ラッチ・アプリケーションとステアリング -RI ＦＰＧＡレシーバ禁止制御 -DI1 ＦＰＧＡ機能ドライバ禁止制御 -DI2 ＦＰＧＡ専用ドライバ禁止制御 -C_TEST ＦＰＧＡチップのＭＵＸテスト可能性制御

【００６１】テスト回路２２の制御レジスタ２８は様々
な制御信号を提供する。図６（ロ）と表２を参照する
と、制御レジスタ２８は、図６（ハ）に示すように単一
ビット・バイパス・レジスタ４２を含む低減バウンダリ
・スキャン・チェーン構成を可能にするためにバイパス
制御信号BPを提供するためのレジスタＣＲＬ₇を含む。
もう１つのレジスタＣＲＬ₆は、入出力リング５８に関
連するＬＳＳＤレジスタを介してまたはそれをバイパス
して入出力バウンダリ・スキャン・チェーンのデータを
選択的にチャネリングするための制御信号CNTLを提供す
る。制御レジスタ２８の他の２つのレジスタＣＲＬ₅、
ＣＲＬ₄は、図４に関連して前述したように、入出力バ
ウンダリ・スキャン・チェーン２６のセルでマルチプレ
クサの構成を制御するためにレシーバおよび送信制御信
号PR0、PT0をそれぞれ提供する。他の３つのレジスタＣ
ＲＬ₁、ＣＲＬ₂、ＣＲＬ₃は、表１に関連して前述した
ように、様々な入出力ポートのそれぞれのドライバおよ
びレシーバ機能を禁止するために関連のドライバおよび
レシーバ禁止制御信号DI2、DI1、RI1をそれぞれ提供す
る。制御レジスタ２８の最後のレジスタＣＲＬ₀は制御
信号C_TESTを提供するが、これはそのテスト中にＦＰＧ
Ａのパスゲート・マルチプレクサ内の所与のプルダウン
・デバイスを選択的に活動化する。

【００６２】図７ないし図８は、そこからデータを受け
取るために入出力バウンダリ・スキャン・チェーン２６
の関連部分に結合された第３のレベルのラッチとしての
制御レジスタ２８を示している。適切なデータが入出力
バウンダリ・スキャン・チェーン２６の適切なレジスタ
４２、４４、４６、４８にロードされると、制御レジス
タ２８にデータをクロックするためにMTESTが活動化さ
れる。ただし、データは制御レジスタ２８の内容に影響
せずに入出力バウンダリ・スキャン・チェーン２６を通
過することができ、MTESTがハイに移行するか、またはM
TESTとTESTMOREの両方がアクティブ・ローになると、制
御レジスタ２８が更新されることに留意されたい。

【００６３】マルチプレクサ５６は、入出力バウンダリ
・スキャン・チェーン２６の最後のシフト・レジスタ・
ラッチ４８のシリアル入力を決定する。マルチプレクサ
５６は、バウンダリ・スキャン制御信号CNTLの状態に応
じて、入出力リング部分５８のシリアル入力か、または
入出力バウンダリ・スキャン・チェーン２６の一部分４
６のシリアル出力のいずれかに、このシリアル入力を結
合する。マルチプレクサ５４は、ＦＰＧＡ用のシリアル
出力SOを選択する。単一ビット・バイパス・レジスタ構
成の場合、マルチプレクサ５４は、バイパス制御信号BP
の状態に応じて、入出力バウンダリ・スキャン・チェー
ン２６の第１のレジスタ・ラッチ４２のシリアル出力に
ＦＰＧＡのシリアル出力SOを選択的に結合する。あるい
は、マルチプレクサ５４は、シリアル出力データを提供
するために入出力バウンダリ・スキャン・チェーン２６
の最後のレジスタ４８のシリアル出力にＦＰＧＡのシリ
アル出力SOを結合する。

【００６４】始めに電源オン時に、制御レジスタはすべ
て「１」に初期設定され、それによりＦＰＧＡはMTEST
＝１によってその通常機能モードになる。制御レジスタ
に新しい値をロードすると、関連のLSSDAおよびLSSDBク
ロック対により、すべての制御データが入出力バウンダ
リ・スキャン・チェーン２６にスキャン・インされる。
C_TEST用のデータは最初にスキャン・インされるビット
であり、バイパス制御信号BP用のデータは最後にスキャ
ン・インされるビットである。

【００６５】図９は、その制御レジスタ２８に関連する
部分が入出力リング部分５８と直列になっている、入出
力バウンダリ・スキャン・チェーンの動作に関連するタ
イミング図を示す。この動作シーケンス中、拡張テスト
・インタフェース制御信号TESTMOREと、バイパス制御信
号BPと、バウンダリ・スキャン・ステアリング制御信号
CNTLはすべて非活動状態であると想定されている。した
がって、マルチプレクサ５６（図７）は最後のレジスタ
４８へのシリアル入力として入出力リング部分５８のシ
リアル出力を選択し、マルチプレクサ５４はＦＰＧＡの
シリアル出力SOとして入出力バウンダリ・スキャン・チ
ェーンの最後のレジスタ４８のシリアル出力からのデー
タを選択する。このタイミング図は、３つの間隔２０
０、２０２、２０４から構成されている。間隔２００
中、データはLSSDAおよびLSSDBクロック対のシーケンス
によって入出力バウンダリ・スキャン・チェーンにシリ
アルにロードされる。入出力バウンダリ・スキャン・チ
ェーンへのシリアル・ロード後、入出力バウンダリ・ス
キャン・チェーン２６の関連セルのデータに応じて、MT
ESTの後続パルス「Ｎ」が制御レジスタ２８を更新す
る。

【００６６】間隔２０２中、LSSDCクロック・パルス
は、関連の１次入力に提示された通りに入出力バウンダ
リ・スキャン・チェーン２６にデータを捕捉するために
スナップ・ショットを提供する。図８に示すように、入
出力バウンダリ・スキャン・チェーンの制御レジスタ２
８に関連する部分は、そのそれぞれの１次入力に提示さ
れたデータに応じて更新される。たとえば、バイパス制
御信号BPに関連するセル４２は、その１次入力がＶＤＤ
に結合され、したがって、LSSDCクロック・パルスに応
じて「１」に更新される。同様に、次の部分４４の３つ
のセルは、差し迫ったバウンダリ・スキャン・チェーン
・シーケンスの準備としてバウンダリ・スキャン・ステ
アリング制御信号CNTLとマルチプレクサ制御信号PR0、P
T0を「１」に更新するために、そのそれぞれの１次入力
がＶＤＤに結合されている。制御信号RI、DI1、DI2、C_
TESTを提供するための制御レジスタ２６へのデータのロ
ードに関連する部分４６、４８の残りのセルは、その現
行値を保持するようにそれぞれの１次入力がそれぞれの
シフト・レジスタ出力に結合されている。LSSDCクロッ
ク・パルス後、MTESTのもう１つのパルス「Ｎ」は、そ
れぞれのＬ２ラッチを介して部分４２、４４、４６、４
８のＬ１ラッチ値を制御レジスタ２８に転送する。MTES
Tのパルス「Ｎ」中、Ｌ１ラッチ値は、入出力バウンダ
リ・スキャン・チェーンの制御レジスタに関連するセル
についてのみ、関連Ｌ２ラッチをフラッシュされる。入
出力バウンダリ・スキャン・チェーンの他のセルでは、
差し迫ったバウンダリ・スキャンの準備として関連Ｌ１
ラッチからそれぞれのＬ２ラッチへデータを転送するた
めに、後続のLSSDBクロック・パルスが必要である。

【００６７】間隔２０４中、入出力バウンダリ・スキャ
ン・チェーンからデータをスキャン・アウトし、同時に
新しいデータをスキャン・インするために、LSSDAおよ
びLSSDBクロック対のシーケンスが提供される。その
後、MTESTのパルス「Ｎ」がもう一度新しい値で制御レ
ジスタを更新する。

【００６８】入出力バウンダリ・スキャン・チェーンの
代替低減構成では、図１０に示すように、制御レジスタ
のロードとＦＰＧＡのテストに別のシーケンスの信号を
使用している。間隔２０６中、入出力バウンダリ・スキ
ャン・チェーンのテスト動作を可能にするために、MTES
Tはローに保持される。入出力バウンダリ・スキャン・
チェーンで「１」という値をフラッシュするように、LS
SDAおよびLSSDBクロック信号は、入出力バウンダリ・ス
キャン・チェーンのシリアル入力に「１」を印加する
間、ともにハイに保持される。間隔２０８中。LSSDAク
ロックはハイに保持され、LSSDBクロックはシリアル入
力に「０」が印加される間、ローに保持される。したが
って、入出力バウンダリ・スキャン・チェーンの第１の
Ｌ１ラッチには「０」という値がロードされる。次に、
LSSDAクロックはローを返し、LSSDBクロックの「Ｂ１」
パルスは第１のＬ１ラッチの値「０」を第１のＬ２ラッ
チにシフトする。第２の対のLSSDAおよびLSSDBクロック
・パルスは、新しい「１」という値を第１のセルにスキ
ャン・インする間に、入出力バウンダリ・スキャン・チ
ェーンの第１のセルの値「０」をその第２のセルに転送
する。LSSDBクロックの第２の「Ｂ２」パルス後、入出
力バウンダリ・スキャン・チェーンの第１および第２の
セルには、１と０がそれぞれロードされる。

【００６９】間隔２１０中、MTESTの「Ｎ１」パルス
は、入出力バウンダリ・スキャン・チェーンの関連セル
のデータに応じて制御レジスタを更新する。制御レジス
タのビット・バイパスBP部分とバウンダリ・スキャン・
ステアリング制御CNTL部分は、１と０でそれぞれ更新さ
れる。バウンダリ・スキャン・ステアリング制御信号CN
TLをローに保持した状態で、マルチプレクサ５６（図７
を参照）は入出力バウンダリ・スキャン・チェーンの一
部分４６のシリアル出力を入出力リング部分５８をバイ
パスして一部分４８のシリアル入力に印加する。後続の
バウンダリ・スキャン中、それに応じて制御レジスタを
更新するために、制御レジスタのロードに関連する入出
力バウンダリ・スキャン・チェーンのセルに新しいデー
タがスキャン・インされる。

【００７０】前述のように、応用例によっては２つまた
はそれ以上のフィールド・プログラマブル・ゲート・ア
レイが使用され、第１のアップストリーム・フィールド
・プログラマブル・ゲート・アレイに関連する入出力バ
ウンダリ・スキャン・チェーンが第２のダウンストリー
ムＦＰＧＡの入出力バウンダリ・スキャン・チェーンに
シリアルに接続される。たとえば、テスト中に、第２の
ＦＰＧＡの入出力バウンダリ・スキャン・チェーンをロ
ードし、第１のＦＰＧＡの入出力バウンダリ・スキャン
・チェーンをバイパスすることが必要になる場合もあ
る。したがって、第１のＦＰＧＡでは、単一ビット・バ
イパス・レジスタのみを含む代替低減入出力バウンダリ
・スキャン・チェーン構成を選択するために、単一ビッ
ト・バイパス制御信号BPが更新されている。図１１は、
このバイパス構成の提供に関連する信号のシーケンスを
示すものである。間隔２１２中、入出力バウンダリ・ス
キャン・チェーンのセルは「１」でフラッシュされる。
間隔２１４中、LSSDAおよびLSSDBクロック・パルス対
は、第１のＦＰＧＡの入出力バウンダリ・スキャン・チ
ェーンの第１のセルに「０」という値をロードする。MT
ESTのパルス「Ｎ１」は第１のＦＰＧＡの制御レジスタ
を更新し、バイパス制御信号BPを「０」に設定する。

【００７１】間隔２１６中、後続のバウンダリ・スキャ
ン動作ＢＳ１により、データは第１のＦＰＧＡの単一ビ
ット・バイパス・セルを通過して、第２のダウンストリ
ームＦＰＧＡに関連する入出力バウンダリ・スキャン・
チェーンに入る。同じバウンダリ・スキャン動作ＢＳ１
中、バイパス制御信号に関連する第１のＦＰＧＡの１つ
のバイパス・レジスタに新しいデータをロードすること
ができ、したがって、MTESTの後続Ｎ２パルスはバイパ
ス制御信号BPの状態を変更することができる。上記の例
では、それぞれのバウンダリ・スキャン・チェーンがシ
リアルに接続された第１および第２のＦＰＧＡについて
説明してきた。ただし、このようなＦＰＧＡが３つ以上
の場合にも同一原理が適用可能であることに留意された
い。

【００７２】次の項では、ＦＰＧＡの様々なテスト構成
と、それに関連する制御レジスタの信号用の値について
説明する。

【００７３】

【表３】ＦＰＧＡ制御レジスタの状態表（電源オンまたは構成ＭＯＤ０後のデフォルト値は「BSまたはSN」である。）状態 -BP CNTRL -PR0,-PT0 -RI,-DI1,-DI2 -C_TEST BSまたはSN 1 1 (1,1) (1,1,1) 1 CARD 1 1 (1,0) (1,1,1) x CHIP 1 1 (0,1) (x,0,1) 0 ISLT 1 1 (x,x) (0,0,0) 1 REG-ONLY 1 0 (1,1) (1,1,1) 1 BYPASS 0 x (1,1) (1,1,1) 1

【００７４】制御レジスタによってもたらされるテスト
構成：制御レジスタの制御信号のすべて（すなわち、B
P、CNTL、PR0、PT0、RI、DI1、DI2、CTEST）が１の場
合、表３に示すように、制御レジスタは、バウンダリ・
スキャンＢＳまたはスナップ・ショットＳＮ動作を可能
にするためのその通常状態またはデフォルト状態になっ
ている。バウンダリ・スキャン動作では、LSSDAおよびL
SSDBクロック対が入出力バウンダリ・スキャン・チェー
ンを通ってデータを伝播する。スナップ・ショット動作
では、LSSDCクロック・パルスが関連の１次入力で受け
取った通りに入出力バウンダリ・スキャン・チェーンに
データを捕捉する。入出力ポートに関連するレシーバま
たはドライバのいずれも禁止されないように、レシーバ
およびドライバ禁止制御信号RI、DI1、DI2はすべてハイ
になる。マルチプレクサ制御信号PT0、PR0（図４に関連
して前述したように入出力バウンダリ・スキャン・チェ
ーンに関連するセルのマルチプレクサを制御するため）
はハイになり、入出力バウンダリ・スキャン・チェーン
のそれぞれのシフト・レジスタ・ラッチを関連の入出力
データ経路から引き離しておく。

【００７５】送信制御信号PT0がローに設定されると、
入出力バウンダリ・スキャン・チェーンはパラメトリッ
ク・カード・テストCARD用に構成される。マルチプレク
サ６０（図４を参照）は、トライステート・バッファ８
２を介して入出力ポート３６に向かって出力すべきデー
タとして、第１のＬＳＳＤレジスタ７２のスレーブ・ラ
ッチＬ２のデータを選択する。マルチプレクサ８４は、
第２のＬＳＳＤレジスタ８８のスレーブ・ラッチＬ２の
データ内容に応じてトライステート・バッファ８２を使
用可能にする。レシーバ制御信号PR0はハイのままにな
るので、したがって、LSSDCクロック・パルスは、マル
チプレクサ６４および６８を介して入出力ポート３６'
から受け取った通りに第１のＬＳＳＤレジスタ７２のマ
スタ・ラッチＬ１にCARDデータを捕捉する。第２のＬＳ
ＳＤレジスタ８８のマスタ・ラッチＬ２は、前のバウン
ダリ・スキャン動作中にスキャン・インした通りに、そ
の関連スレーブ・ラッチＬ２によってそれに提示された
トライステート制御信号を捕捉する。

【００７６】もう一度表３を参照すると、CHIPテスト
中、レシーバ制御信号PR0と第１のドライバ禁止制御信
号DI1はともにローに保持され、チップ内からのデータ
はその関連機能入出力ポートを励起できなくなる。レシ
ーバ制御信号PR0をローに保持した状態で、マルチプレ
クサ６４（図４）は、第１のＬＳＳＤレジスタ７２のス
レーブ・ラッチＬ２によって提供された通りに、データ
をＦＰＧＡ（チップ）に転送する。PT0をハイに保持し
た状態で、LSSDCクロック・パルスは、マルチプレクサ
６０および６８を介してＦＰＧＡ（チップ）内から受け
取った通りに第１のＬＳＳＤレジスタ７２のマスタ・ラ
ッチＬ１にデータを捕捉する。第２のＬＳＳＤレジスタ
８８のマスタ・ラッチＬ１は、マルチプレクサ８４を介
してチップ内から提供された通りにトライステート制御
データを捕捉する。

【００７７】チップ分離テストISLTでは、関連のレシー
バおよびドライバ禁止制御信号RI、DI1、DI2をアクティ
ブ・ローに保持することにより、入出力ポートのすべて
のレシーバとドライバが禁止される。この条件下では、
それぞれの入出力ポートが分離されたハイ・インピーダ
ンス状態用に設定される。したがって、それに関連する
シンク電流またはソース電流を検出することによって、
ポートの障害を判定することができる。

【００７８】表３の残りの２つの状態は、レジスタ専用
状態REG-ONLYとバイパス状態BYPASSを含む。レジスタ専
用状態REG-ONLYは、前述のようにバウンダリ・スキャン
・ステアリング制御信号CNTLがローに設定されたときに
得られ、入出力バウンダリ・スキャン・チェーンは制御
レジスタのロードに関連する部分のみを含むその低減構
成用に設定される。バイパス状態BYPASSでは、前に説明
したように、入出力バウンダリ・スキャン・チェーンは
単一ビット・バイパス・レジスタのみを含むその追加低
減構成になっている。

【００７９】テストに関連するＦＰＧＡの追加の特徴：
図１２を参照すると、ＦＰＧＡ１０のプログラマブル資
源１２は、５６×５６のアレイに配置された複数のプロ
グラマブル論理セルを含む。この論理セルのアレイはセ
クタ１１２に分割され、それぞれのセクタは８×８にグ
ループ化した論理セルを含む。この場合も、このような
論理セルの詳細については、"Programmable Logic Cel
l"という名称の米国特許出願の上記の部分に記載されて
いる。

【００８０】図１３は、プログラマブル論理セル１１６
_1,1〜１１６_8,8からなる単一セクタ１１２を示してい
る。たとえば、論理セル１１６_1,6は、垂直相互接続導
体１１８ａおよび１１８ｂと水平相互接続導体１２０ａ
および１２０ｂによって囲まれている。アレイ内の任意
の２つの論理セルと関連入出力ポートとの間の接続を行
うために、アレイの様々な行と列の間には、同様の水平
および垂直相互接続導体が位置決めされている。すべて
の相互接続導体が相俟ってプログラマブル・アレイのプ
ログラマブル相互接続ネットワーク全体が形成され、そ
のネットワークは"Programmable Array Interconnect N
etwork"という名称の米国特許出願の上記の部分により
実現することができる。以下に詳述するように、ネット
ワーク内でレピータまたはスイッチ回路１３６を使用す
ることができる。

【００８１】それぞれの論理セル１１６のプログラマブ
ル・マルチプレクサ（図示せず）は、それぞれの論理セ
ルと論理セルを取り囲むバスの関連信号線との間の選択
結合を行う。これらのマルチプレクサは、パスゲート・
マルチプレクサとして実現され、フィールド・プログラ
マブル・ゲート・アレイ内の様々なマルチプレクサのテ
ストと障害分離を支援するために制御レジスタ２８によ
って提供されるマルチプレクサ・テスト制御信号C_TEST
に応じて選択的に使用可能になる追加のプルダウン（ま
たはプルアップ）パスゲート・デバイス（図示せず）を
含む。このようなプルダウン（またはプルアップ）マル
チプレクサの特徴と関連のテスト手順の詳細について
は、"Modeling and Test Generation for MOS Transmis
sion GateStuck-Open Faults"（IEE PROCEEDINGS-G, Vo
l. 139, No. 1, pp. 17-22, （１９９２年２月））とい
うタイトルのM. Belkadi他による参考文献に記載されて
いるが、この参考文献は参照により本明細書に組み込ま
れる。

【００８２】プログラマブル・ゲート・アレイ内の１行
分のコア・セルの一方の側に関連するバス１２０ａを図
１４に示す。レピータ１３６ａなどのレピータまたはス
イッチ回路は、８つのコア・セルごとの、すなわち、各
セクタ境界ごとの、ローカル・バスＬ１および高速バス
Ｅ１に関連付けられている。レピータ・ラッチ１５０
（矢印で表す）は関連ローカル・バス内の各レピータ回
路に並列に設けられている。たとえば、レピータ・ラッ
チ１５０₁は、ローカル・バスＬ１の一部分１５２と一
部分１５６との間に結合されたＬＳＳＤレジスタを含
む。同様のレピータ・ラッチ１５０₂、１５０₃、１５０
₄は、レピータ回路１３６ｂおよび１３６ｃ内のローカ
ル・バスＬ２、Ｌ３、Ｌ４にそれぞれ関連付けられて示
されている。

【００８３】レピータ・スキャン・チェーン：図１４お
よび図１を参照すると、複数のレピータ・ラッチ１５０
₁、１５０₂、・・・１５０₂₄は、まとめてシリアル・ス
キャン・チェーン、たとえば、レピータ・スキャン・チ
ェーン３０₁として構成されている。このレピータまた
は相互接続のスキャン・チェーンにより、それぞれのレ
ピータ・ラッチへのシリアルでのデータのスキャン・イ
ンとそれからのスキャン・アウトが可能になる。順次レ
ピータ・ラッチのそれぞれは、そのシリアル出力が関連
シリアル・スキャン・チェーン内の後続レピータ・ラッ
チのシリアル入力に接続されている。スキャン・チェー
ン（３０₁）の第１のレピータ・ラッチ（１５０₁）のシ
リアル入力は関連レピータ・スキャン・チェーンのスキ
ャン入力を提供し、スキャン・チェーン（３０₁）の最
後のレピータ・ラッチ（５０₂₄）のシリアル出力は関連
レピータ・スキャン・チェーンのスキャン出力を提供す
る。レピータ・スキャン・チェーン３０のシリアル入力
とシリアル出力は、関連の列および行のスキャン・チェ
ーンに応じて識別される。レピータ・スキャン・チェー
ンの７つの列へのシリアル入力は、相互接続部ＳＩＴＯ
Ｐ（０〜７）によって提供される。列レピータ・スキャ
ン・チェーン用の関連シリアル出力は相互接続部ＳＯＢ
ＯＴ（０〜７）によって提供される。行レピータ・スキ
ャン・チェーン用のシリアル入力と出力は同様に相互接
続部ＳＩＲＩＧＨＴ（０〜７）とＳＯＬＥＦＴ（０〜
７）によってそれぞれ提供される。レピータ・スキャン
・チェーン内のそれぞれのレピータ・ラッチは、それぞ
れのレピータ・スキャン・チェーンの同期および並列Ｌ
ＳＳＤスキャン動作を可能にするために、LSSDA、LSSD
B、LSSDCクロックを共用する。それぞれのレピータ・ス
キャン・チェーンのＬＳＳＤクロックは、MTESTがアク
ティブ・ローのときに関連の入出力相互接続部LSSDA、L
SSDB10、LSSDCを介して提供される。レピータ・スキャ
ン・チェーンの動作は、レピータ・スキャン・チェーン
制御REPTにより可能になる。レピータ・スキャン・チェ
ーンのこれらの相互接続部へのアクセスは、MTESTとTES
TMORE制御信号がともにアクティブ・ローのときに関連
の複数使用入出力ポート「ｍ」で提供される。

【００８４】各レピータ・ラッチは、その１次出力が関
連ローカル・バスのその一部分に選択的に結合できるよ
うにするために、その関連構成データに応じて個別にプ
ログラム可能である。各レピータ・ラッチ用の構成デー
タは、構成ＳＲＡＭメモリ１４の関連メモリ・セル内に
格納される。レピータ・スキャン・チェーンの詳細に
は、"Programmable Array Interconnect Latch"という
名称の米国特許出願の上記の部分に記載されている。

【００８５】構成スキャン・チェーン：前述のように図
１を参照すると、構成論理回路１６とデコーダ／シーケ
ンサ１８により、ＦＰＧＡ１０のプログラマブル資源を
構成するために構成データをＳＲＡＭ１４にロードする
ことができる。上記の参考文献"Application Note AT60
00 Series Configuration"と"Versatile and Efficient
Cell-to-Local Bus Interface in a Configurable Log
ic Array"という名称の米国特許第５２９８８０５号で
は、関連のＳＲＡＭメモリ１４にアクセスするための構
成論理回路の既知の動作モードが開示されている。デコ
ーダ／シーケンサ１８は、"Continuous Address Struct
ure With Folding"という名称の米国特許出願の上記の
部分に記載されているように、ＦＰＧＡの様々なプログ
ラマブル資源１２に対しメモリ１４を効率よく割り振る
ことができる。ＬＳＳＤレジスタ・ラッチは、構成論理
回路の様々な領域の境界を示しセグメント化するシリア
ル・スキャン・チェーンとして配置されている。この構
成スキャン・チェーン２４により、構成論理回路のシリ
アル・スキャン・アクセスと機能検証が可能になる。

【００８６】構成スキャン・チェーン２４のＬＳＳＤシ
フト・レジスタは、E. B. Eichelberger他による"A Log
ic Design Structure For LSI Testability"（14th Des
ignAutomation Conference Proceedings, １９７７年６
月２０日、２１日、２２日、New, Orleans, LA, IEEE C
at. No. 77, CH 1216-1C, pp. 462-468）、R. W. Basse
tt他による"Boundary-Scan Design Principles For Eff
icient LSSD ASIC Testing"（IBM Journal of Research
and Development, Vol. 34, No. 2/3, １９９０年３月
／５月、pp. 339-354）、Eichelbergerに対して交付さ
れた"Level Sensitive Logic System"という名称の米国
特許第３７８３２５４号という参考文献に示されている
原理に応じて実現され動作する。

【００８７】表１を参照すると、構成スキャン・チェー
ン２４へのアクセスは、構成スキャン入力SICONFIGおよ
び構成スキャン出力SOCONFIGを介して提供される。これ
らのスキャン・ポートにより、構成スキャン・チェーン
との間のＬＳＳＤアクセスが可能になる。構成スキャン
・チェーンの動作は、その関連構成制御信号CONFGに応
じて選択的に可能になる。構成スキャン・チェーンの動
作に関連するクロック信号としては、LSSDA、LSSDCと、
LSSDB10、LSSDB1、LSSDB2、LSSDB3などがある。これら
の関連クロック相互接続部は、MTESTとTESTMOREがとも
にアクティブのときに専用「ｄ」および複数使用「ｍ」
入力ポートで使用可能になる。

【００８８】既知のＦＰＧＡの場合、その動作は、通
常、所望のユーザ定義の回路を実現するためにＦＰＧＡ
を構成するための関連構成論理回路によりＳＲＡＭ１４
に構成データをロードすることを伴う。その結果得られ
る回路が正しく機能しない場合、ＦＰＧＡのどこで問題
が発生しているかは明らかではなかった。適正な回路構
成および動作は、それぞれのＦＰＧＡサブシステムに依
存する。ＳＲＡＭ１４に構成データを適切にロードする
ためには、構成論理回路が適正に動作していなければな
らない。ＳＲＡＭ１４は、構成データを格納し、関連構
成データに応じてＦＰＧＡのプログラマブル資源を励起
できるものでなければならない。最後に、プログラマブ
ル資源と相互接続部は、ユーザ定義回路内にその所望の
機能性を実現するためにプログラム可能かつ動作可能で
なければならない。したがって、ＦＰＧＡの様々なサブ
システムの相互依存度が高くなる。本発明によれば、Ｆ
ＰＧＡ内の様々なサブシステムの相互依存度を考慮に入
れて、ＦＰＧＡの各サブシステムの適正な機能性を系統
的に判定するために、一連のテストが適当な分割征服方
式で実現される。

【００８９】この説明の次の部分では、上記で特徴づけ
られた様々なサブシステムによりＦＰＧＡをテストする
ためのテスト方法について説明する。

【００９０】テスト方法：ＦＰＧＡのテストを実行する
場合、外部テスタはＦＰＧＡのすべてのピンまたはその
縮小セットにアクセスすることができる。図１５は、外
部テスタがＦＰＧＡのすべてのピンにアクセスする場合
のタイミング図を示している。MTESTがローの場合、Ｆ
ＰＧＡはそのテスト・モードになっており、LSSDA、LSS
DC、LSSDBクロック・シーケンスはＦＰＧＡ内のそれぞ
れのスキャン・チェーンのＬＳＳＤ動作を提供する。間
隔Ｔ中にTESTMOREがローになっている間、複数使用入出
力ポート（表１を参照）に関連する入出力バウンダリ・
スキャン・チェーンのその部分のデータは関連の入出力
相互接続部に印加されない。ただし、機能入出力ポート
「ｂｓ」に関連する入出力バウンダリ・スキャン・チェ
ーンの残りの部分のデータは、受信および送信マルチプ
レクサ制御信号PR0およびPT0の状態に応じて、それぞれ
の入出力相互接続部に印加される。さらに、TESTMOREが
ローの場合、レシーバおよびドライバ禁止制御信号RI、
DI1、DI2と、チップ・マルチプレクサ・テスト制御信号
C_TESTを受け取るために直接入力が使用可能になる。間
隔Ｔ後、MTESTはハイに戻り、直接入力制御信号に関連
する制御レジスタ２８のラッチは、間隔Ｔ中に直接印加
された制御信号用の値を提供する。

【００９１】ＦＰＧＡの代替テスト動作では、外部テス
タはテスト中にＦＰＧＡの専用「ｄ」および複数使用
「ｍ」入出力ポートにのみアクセスする。図１６を参照
すると、外部テスタは、PR0、PT0、RI、DI1、DI2、C_TE
ST用の所望の値をそこにロードするために間隔２１８中
に入出力バウンダリ・スキャン・チェーンのＬＳＳＤ動
作を行う。次に、これらの値はMTESTのパルス「Ｎ」に
よって制御レジスタ２８にラッチされ、表３に関連して
前述したようにＦＰＧＡ用の所望のテスト状態（すなわ
ち、スキャン、チップ、カード、または分離テスト）を
確立する。

【００９２】間隔２２０中、外部テスタに拡張テスト・
インタフェース、すなわち、複数使用ポート「ｍ」を提
供し、ＦＰＧＡの追加テストを可能にするために、TEST
MOREはローに保持される。外部テスタは、（後述するよ
うに）間隔２２０中にＦＰＧＡをテストするために所与
のＬＳＳＤテスト動作を実行し、レシーバおよびドライ
バ禁止制御信号に必要な値を直接提供する。TESTMOREが
ローの場合にレシーバおよびドライバ禁止制御信号に提
供された値は、その後のＦＰＧＡのバウンダリ・スキャ
ン更新または構成によって変更されない限り、TESTMORE
がハイに戻った後もそのまま有効になる。間隔２２２
は、図９に関連して前述した間隔２０２に対応する。

【００９３】テスト中に外部テスタによってＦＰＧＡの
ピンのすべてまたは縮小セットのいずれがアクセスされ
るかにかかわらず、図１５および図１６の間隔Ｔ中に１
組の各種ＬＳＳＤテスト動作を提供することができる。
図１７を参照すると、TESTMOREがアクティブ・ローのと
きに、様々なレピータ・スキャン・チェーン３０の動作
を可能にするためにREPTをアサートすることができる。
間隔２２４中、LSSDAおよびLSSDBクロック・シーケンス
は、それぞれのスキャン入力、すなわち、ＳＩＴＯＰ
（０〜７）およびＳＩＲＩＧＨＴ（０〜７）を介してレ
ピータ・スキャン・チェーンにデータをスキャン・イン
する。次に、レピータ・スキャン・チェーンの各ＬＳＳ
Ｄレジスタの内容は、ＳＲＡＭ１４に格納されたそれぞ
れのレピータ・ラッチ構成データに応じて、対応するロ
ーカル・バス・セグメントに印加される。

【００９４】間隔２２６中、LSSDCクロック・パルス
は、それぞれのシフト・レジスタの１次入力に提示され
た通りに様々なバス・セグメントのデータをレピータ・
スキャン・チェーンに捕捉する。後続のLSSDBクロック
・パルスは、差し迫ったスキャン・アウトの準備とし
て、捕捉したデータをＬＳＳＤレジスタのマスタ・ラッ
チからそれぞれのスレーブ・ラッチにシフト・インす
る。間隔２２８中、LSSDAおよびLSSDBクロック・パルス
からなるシーケンスは、関連のスキャン出力ＳＯＢＯＴ
（０〜７）およびＳＯＬＥＦＴ（０〜７）を介して様々
なレピータ・スキャン・チェーンからデータをスキャン
・アウトする。

【００９５】プログラマブル相互接続ネットワークのバ
ス構成をテストするためにこのようなレピータ・スキャ
ン・チェーン動作を使用する。既知のデータが様々なレ
ピータ・スキャン・チェーンにスキャン・インされ、バ
ス相互接続部の関連セグメントに印加される。バス相互
接続部は、同一または異なるレピータ・スキャン・チェ
ーンのそれぞれのＬＳＳＤシフト・レジスタ・ラッチの
１次出力と１次入力との間でデータを伝播するために事
前に構成されている。次に、データは、受信側ＬＳＳＤ
シフト・レジスタ・ラッチによって捕捉され、回復さ
れ、バス相互接続部のそれぞれのセグメントがデータを
伝播するために適切に機能しているかどうかを判定する
ために印加したデータと比較される。

【００９６】代替応用例では、ＦＰＧＡの所与のプログ
ラム済み論理回路のテスト中にレピータ・スキャン・チ
ェーンが使用される。このような応用例では、図１７の
間隔２２４と２２６の間に追加のシステム・クロック動
作（図示せず）を設けることもできる。既知のデータ
は、所与のレピータ・スキャン・チェーンにスキャン・
インされ、所与のプログラム済み論理回路に印加され
る。次に、所与のデータをそこで処理するために、任意
のシステム・クロック動作を設けることもできる。所与
のプログラム論理回路による適切な処理の後、後続のLS
SDCクロック・パルスが所与のプログラム済み論理回路
によって提供されたデータを受信側レピータ・スキャン
・チェーンに捕捉する。その後、この捕捉結果データは
スキャン・アウトされ、回復され、所与のプログラム済
み論理回路の適正な機能性を判定するために分析され
る。

【００９７】図１５および図１６のタイミング図の間隔
Ｔ中に実行可能なもう１つのＬＳＳＤ手順は、構成論理
回路１６、１８をテストするための構成スキャン・チェ
ーン２４（図１）の動作を含む。図１８のタイミング図
の間隔２３０では、構成スキャン・チェーンの動作を可
能にするために構成制御信号CONFGがローに保持され
る。そのシリアル入力SICONFIGに応じてデータを構成ス
キャン・チェーンにスキャン・インするために、LSSDA
およびLSSDBクロック・パルスからなるシーケンスが用
意されている。このようにして、移行条件をシミュレー
トするためにそれに印加された既知のテスト・ベクトル
によって、構成論理回路の状態マシンが所定の状態に設
定される。理論上では、既知のテスト・ベクトルに応じ
て状態マシンが所定の状態から後続の状態に移る必要が
ある。間隔２３２中、LSSDCクロック・パルスの次に、
関連状態マシンのデータを適切に捕捉するために時間オ
フセットが変化する一連の後続LSSDBクロック・パルス
が続く。複数のＢクロックは、構成論理回路の様々なド
メインに関連付けられ、構成論理回路のタイミング要件
と適合するように時間的にオフセットされている。した
がって、構成スキャン・チェーンのＬＳＳＤ設計は、"A
Logic Design Structure For LSI Testability"、"Bou
ndary-Scan Design Principles For Efficient LSSD AS
IC Testing"、米国特許第３７８３２５４号という上記
の参考文献に開示されたＬＳＳＤ方法の要件に合致す
る。間隔２３４では、構成論理回路の結果データを回復
するために、LSSDAおよびLSSDBクロック・パルスからな
るシーケンスが構成論理スキャン・チェーンからデータ
をスキャン・アウトする。次に、印加したテスト・ベク
トルに応じて構成論理回路が適当な状態に合わせて適切
に順序付けられているかどうかを判定するために、結果
データが検査される。

【００９８】本発明が使用する追加のテスト方法は、Ｓ
ＲＡＭ１４のテストを可能にするための構成論理回路の
既知の動作モードであるモード７を含む。表１を参照す
ると、MTESTはハイに保持され、ＦＰＧＡを構成モード
にするために構成選択信号ＣＳはローに保持される。Ｆ
ＰＧＡが構成モードになっている場合、構成論理回路は
３つのモード選択入力Ｍ０、Ｍ１、Ｍ２を介してモード
７状態に入る。モード７を選択すると、外部テスタは、
関連のアドレスおよびデータ・ポート、すなわち、ＡＤ
ＤＲ（０〜１６）およびＤＡＴＡ（０〜７）を介してＳ
ＲＡＭ１４への読取り／書込みアクセスが許可される。
ＳＲＡＭ１４をテストするため、まずＳＲＡＭの所与の
位置に既知のデータが格納される。その後、この所与の
位置からデータが読み取られ、ＳＲＡＭが正しく動作し
ているかどうかを判定するためにそこに事前にロードさ
れた既知のデータと比較される。モード７とそれに関連
する動作については、"Application Note AT6000 Serie
s Configuration"というタイトルの参考文献とGaverick
他に交付された"Versatile and Efficient Cell-to-Loc
al Bus Interface in a Configurable Logic Array"と
いう名称の米国特許第５２９８８０５号の上記の部分に
詳しく記載されている。

【００９９】本発明内で使用する様々なテスト方法につ
いて示してきたので、この開示の次の項では、プログラ
マブル・ゲート・アレイをテストするために上記のテス
ト方法を使用するテスト・シーケンスについて説明す
る。

【０１００】テスト・シーケンス：前述のように、ＦＰ
ＧＡの様々なサブシステムは互いに相互依存度が高い。
本発明は、このようなサブシステムの相関依存度を考慮
に入れて、ＦＰＧＡの様々なサブシステムをテストする
ための一連のテスト方法を提供する。電源オン時に本発
明によるＦＰＧＡの内部ＳＲＡＭ１４（図１を参照）
は、そのすべての位置が既知の既存状態に設定されて初
期設定される。外部テスタは、MTESTをローに保持する
ことにより、ＦＰＧＡをテストに使用可能にする。次
に、外部テスタは、関連相互接続部であるスキャン・イ
ンＳＩと、スキャン・アウトＳＯと、それぞれクロック
相互接続部LSSDA、LSSDB10、LSSDCに応じた適切なＬＳ
ＳＤクロックとを介してスキャン・チェーンによってデ
ータを伝播することにより、入出力バウンダリ・スキャ
ン・チェーン２６のシリアル・スキャンの機能性をテス
トする。入出力バウンダリ・スキャン・チェーンにスキ
ャン・インされたシリアル・データは、その後、スキャ
ン・アウトされ、回復される。次に、回復されたデータ
は、入出力バウンダリ・スキャン・チェーンの適正なス
キャン機能性を判定するために、スキャン・インされた
データと比較される。

【０１０１】次に、ＦＰＧＡの入出力ポートは、そのデ
フォルト構成に応じてテストされる。入出力ポートは、
ＳＲＡＭ１４の関連位置に格納された構成データに応じ
てプログラム可能である。電源オン時にＳＲＡＭ１４
は、既知のリセット状態に初期設定される。したがっ
て、ＦＰＧＡの入出力ポートはそのデフォルト構成にな
っている。前述のように、入出力バウンダリ・スキャン
・チェーン２６のセルに関連するマルチプレクサは、制
御レジスタ２８によって提供される送信およびレシーバ
制御信号PT0およびPR0によってそれぞれ制御される。電
源オン時にそれぞれの制御信号は既知のデフォルト状態
に設定される。同様に、やはり制御レジスタ２６によっ
て提供されるレシーバおよびドライバ禁止制御信号（R
I、DI1、DI2）は、入出力ポートのデフォルト構成をテ
ストするのに必要なデフォルトの電源オン値を提供す
る。複数使用入出力ポート「ｍ」は、拡張テスト・イン
タフェース制御信号TESTMOREをハイに保持することによ
り、その機能的設定に維持される。したがって、表１に
リストしたバウンダリ・スキャン「ｂｓ」および複数使
用ポート「ｍ」を含む機能入出力ポートの機能性をその
デフォルト構成に応じてテストするために、入出力バウ
ンダリ・スキャン・チェーンが使用される。

【０１０２】それぞれのデフォルト構成に応じてＦＰＧ
Ａの入出力バウンダリ・スキャン・チェーンと機能入出
力ポートの機能性を判定すると、本発明のテスト・シー
ケンスは、関連の構成スキャン・チェーン２４による構
成論理回路１６、１８のテストに移行することが好まし
い。テスト・イネーブル制御信号MTESTはローに保持さ
れ、拡張テスト・インタフェースである複数使用入出力
ポート「ｍ」を使用可能にするために拡張テスト・イン
タフェース制御信号TESTMOREもローに保持される。した
がって、構成スキャン入力SICONFIG、構成スキャン出力
SOCONFIG、ならびに関連ＬＳＳＤクロック線LSSDA、LSS
DB10、LSSDC、LSSDB1、LSSDB2、LSSDB3により、構成ス
キャン・チェーンへのアクセスが可能になる。構成スキ
ャン・チェーンのＬＳＳＤ動作は、構成イネーブルCONF
Gをローに保持することにより、可能になる。図１８に
関連して前述したように、関連の状態マシンの状態シー
ケンスをテストするために、所定のテスト・ベクトルが
構成スキャン・チェーンにスキャン・インされ、構成論
理回路に印加される。構成論理回路によってもたらされ
る結果データは、構成スキャン・チェーンを介して捕捉
され、構成論理回路の適正な機能性を判定するために予
想結果データと比較される。

【０１０３】構成論理回路の機能性を判定すると、次の
ステップは、ＳＲＡＭ１４をテストし、ＦＰＧＡの様々
なプログラマブル資源を構成するためにそこの構成デー
タをロードして格納できる能力を検証することを含む。
このテストを開始するため、テスト・イネーブル制御信
号MTESTはハイに保持され、ＦＰＧＡの構成動作モード
を選択するために構成選択CSはローに保持される。次
に、前述のようにモード７動作を可能にするために、適
切なデータがモード選択入力Ｍ０、Ｍ１、Ｍ２に印加さ
れる。ＳＲＡＭのモード７テスト中、そこに構成データ
を受け取って保持するためのＳＲＡＭの能力を検証する
ために、様々な所定のテスト・ベクトルがＳＲＡＭの様
々な位置に書き込まれ、そこから読み取られる。この時
点で、ＦＰＧＡの構成論理回路とメモリ・サブシステム
の機能テストは完了し、ＦＰＧＡの機能サブシステムを
構成するために構成データをＳＲＡＭのロードする能力
の検証が完了している。

【０１０４】従来のテストでは、構成論理回路とＳＲＡ
Ｍの機能性を判定する前に、それぞれのデフォルト構成
に応じて入出力ポートのテストが行われていた。この場
合、次のステップでは入出力ポートに戻り、それぞれの
各種プログラマブル構成に応じて入出力ポートをさらに
テストする。ＳＲＡＭ１４には、テストすべき特定のプ
ログラマブル構成の入出力ポートをプログラミングする
のに必要な構成データがロードされる。このようなテス
ト中、入出力ポートの所望のバウンダリ・スキャン・パ
ラメトリック・テストを可能にするために、レシーバお
よびドライバ禁止制御信号RI、DI1、DI2と、マルチプレ
クサ受信および送信制御信号PR0、PT0が設定される。

【０１０５】プログラマブル入出力ポートの構成例とし
ては、高い方の電源電圧へのプロアップ・デバイスまた
はアースへのプルダウンデバイスを使って構成される
か、あるいは所与の出力インピーダンスが得られるよう
に構成された入出力ポートを含む。適切なデータを入出
力ポートに送信してこのようなプログラム済み構成をテ
ストするか、あるいは構成したデータをそこからラッチ
して回復するために、入出力バウンダリ・スキャン・チ
ェーンが使用される。LSSDCクロック・パルスに応じて
データをラッチすると、入出力バウンダリ・スキャン・
チェーンは、送信および受信制御信号PT0およびPR0の状
態と、制御レジスタによってもたらされるレシーバおよ
びドライバ禁止制御信号RI、DI1、DI2の状態とに応じ
て、ＦＰＧＡの内部データまたは入出力ポートのデータ
を捕捉する。

【０１０６】テスト・シーケンスの次のステップでは、
レピータ・スキャン・チェーン３０のシリアル・スキャ
ン機能性を検査する。複数使用入出力ポート「ｍ」に関
連する拡張テスト・インタフェースを可能にするため
に、テスト・イネーブル信号MTESTと拡張テスト・イン
タフェース・イネーブル信号TESTMOREがローに保持され
る。それぞれのレピータ・スキャン・チェーンの動作を
可能にするために、レピータ・イネーブルREPTがローに
保持される。シリアル・データは、それぞれのシリアル
入力ＳＩＴＯＰ（０〜７）とＳＩＲＩＧＨＴ（０〜７）
により、レピータ・スキャン・チェーンにスキャン・イ
ンされる。それぞれのレピータ・スキャン・チェーンに
よりシリアル・データをシフトするために、適切なLSSD
AおよびLSSDBクロック・パルスが提供される。スキャン
・アウトされたデータは回復され、レピータ・スキャン
・チェーンのスキャン・シフト機能性を判定するために
スキャン・インされたデータと比較される。レピータ・
スキャン・チェーンのシリアル・データ経路が検証され
た場合、次にＦＰＧＡのプログラマブル相互接続部のテ
スト中にレピータ・スキャン・チェーンが使用される。

【０１０７】プログラマブル相互接続部をテストする場
合、ＦＰＧＡの入出力ポートと、入出力バウンダリ・ス
キャン・チェーン２６のセルと、レピータ・スキャン・
チェーン３０のシフト・レジスタ・ラッチとの間の所与
のプログラマブル相互接続部を構成するために、まず構
成データがＳＲＡＭ１４（図１）にロードされる。より
具体的には、機能入出力ポートとレピータ・スキャン・
チェーンのシフト・レジスタ・ラッチとの間、入出力バ
ウンダリ・スキャン・セルとレピータ・レジスタ・スキ
ャン・チェーンのシフト・レジスタ・ラッチとの間、ま
たは第１の送信レピータ・スキャン・チェーンのシフト
・レジスタ・ラッチと第２の受信レピータ・スキャン・
チェーンの後続シフト・レジスタ・ラッチとの間で、プ
ログラマブル相互接続部が構成される。その後、関連の
入出力ポート、入出力バウンダリ・スキャン・セル、ま
たは第１の送信レピータ・スキャン・チェーン、あるい
はそのすべてにより、それぞれの構成済み相互接続部の
入力側にテスト・データが印加される。このテスト・デ
ータは、関連の入出力ポート、入出力バウンダリ・スキ
ャン・セル、または送信レピータ・スキャン・チェー
ン、あるいはそのすべての適切な構成に応じて印加され
る。その後、それぞれの構成済み相互接続部の出力側の
結果データは、関連の受信レピータ・スキャン・チェー
ンのシフト・レジスタ・ラッチにラッチされる。次に、
このラッチされたデータがスキャン・アウトされ、回復
され、構成済み相互接続部の適切な機能性を判定するた
めに相互接続部の入力側に印加されたテスト・データと
比較される。このように相互接続部を構成し、テスト・
ベクトルを印加し、回復し、結果データと比較するとい
うシーケンスは、ＦＰＧＡのプログラマブル相互接続部
の様々な構成の適正な機能性を判定するために、複数回
続行される。

【０１０８】代替手順では、テスト・データが構成済み
相互接続部を通過する方向が反対になる。すなわち、送
信レピータ・スキャン・チェーンと、関連の受信側入出
力ポート、入出力バウンダリ・スキャン・セル、第１の
レピータ・スキャン・チェーンとの間を通過する。複数
の関連レピータ・スキャン・チェーン・ストリングを同
時かつ並列に動作させることにより、複数の構成済み相
互接続部を並列にテストすることが好ましい。

【０１０９】次に、相互接続部のテストに使用したのと
同様のステップを使用して、ＦＰＧＡ１０の論理セル１
１６がテストされる。ＳＲＡＭ１４には、論理セルを所
望の論理構成にプログラミングするための構成データが
ロードされる。ＦＰＧＡのプログラマブル相互接続部
は、入力と出力のレピータ・スキャン・チェーン間で論
理セルのインタフェースを取るために同様に構成され
る。代替構成では、プログラマブル相互接続部のテスト
に関連して前述したものと同様に、関連の論理セル１１
６との間でデータを印加／受信するために入力または出
力レピータ・スキャン・チェーンの代わりに入出力ポー
トまたは入出力バウンダリ・スキャン・チェーンが使用
される。図１９を参照すると、論理セル１１６は関連レ
ピータ・スキャン・チェーン３０のシフト・レジスタ・
ラッチ１５０間に結合された状態で示されている。

【０１１０】論理セル１１６と関連の相互接続部を適切
に構成すると、関連のレピータ・スキャン・チェーン３
０にシリアルに所定のテスト・ベクトルがスキャン・イ
ンされる。それぞれの相互接続部を介して関連のプログ
ラム済み論理セル１１６にそのデータを印加するため
に、それぞれの構成データに応じてレピータ・スキャン
・チェーンのシフト・レジスタ・ラッチが構成される。
プログラム済み論理セル１１６による適切な処理後、論
理セル１１６によってもたらされた結果データを関連レ
ピータ・スキャン・チェーンの受信シフト・レジスタ・
ラッチにラッチするために、LSSDCクロック・パルスが
レピータ・スキャン・チェーンに印加される。結果デー
タのラッチ後、結果データはレピータ・スキャン・チェ
ーンからスキャン・アウトされ、所望の論理構成用にプ
ログラミングされた論理セル１１６の適正な機能性を判
定するために所定の予想値と比較される。代替構成で
は、ＦＰＧＡの関連入出力ポートから直接または入出力
バウンダリ・スキャン・チェーンの関連セルを介して、
結果データを読み取ることができる。同時に動作させた
それぞれの複数の並列レピータ・スキャン・チェーンを
介して複数の論理セルを並列にテストすることが好まし
い。

【０１１１】論理セル１１６の１つの構成をプログラミ
ングしテストすると、その様々な構成のテストが完了す
るまで、論理セルの代替構成についてテスト手順が繰り
返し実行される。このようにして、プログラマブル相互
接続（パスゲート）マルチプレクサ、プログラマブル論
理ゲート、プログラマブル・プルダウンおよびプルアッ
プなど、論理セルの各プログラマブル要素がテストされ
る。論理セル１１６のパスゲート・マルチプレクサをテ
ストする場合、"Modeling and Test Generation MOS Tr
ansmission Gate Stuck-Open Faults"というタイトルの
参考文献の上記の部分に従ってその障害の検出が可能に
なるようにマルチプレクサの内部プルダウンを構成する
ために追加のチップ・マルチプレクサ・テスト制御信号
C_TESTがローに設定される。

【０１１２】論理セル１１６の同期論理要素、たとえ
ば、図１９に関してはＤフリップフロップ１４３をテス
トする場合、論理セル１１６は、データがフリップフロ
ップを通過するように構成される。論理セルは、クロッ
ク線１４４からシステム・クロック信号を受け取るよう
にさらに構成される。論理セルのテストに関連して前述
したものと同様に、既知のテスト・データが入力レピー
タ・スキャン・チェーン３０にスキャン・インされ、そ
のスキャン・チェーンは既知のデータを構成済み論理セ
ル１１６に印加するように構成される。次に、様々な論
理セル１１６のフリップフロップ１４３にデータをラッ
チするために、システム・クロック信号が提供される。
次に、フリップフロップ１４３によって提供された結果
データは、LSSDCクロック・パルスにより受信レピータ
・スキャン・チェーンの関連シフト・レジスタ・ラッチ
に捕捉される。次に、ラッチされたデータがスキャン・
アウトされ、回復され、フリップフロップ１４３の適正
な機能性を判定するために印加されたテスト・データと
比較される。ただし、フリップフロップの機能性をテス
トするための上記の手順でもクロック線１４４の動作を
検証することに留意されたい。

【０１１３】フィールド・プログラマブル・ゲート・ア
レイの中には、複数のプログラマブル・クロック分配線
を含むものがあり、その分配線によりフリップフロップ
１４３はクロック信号を代替受信することができる。こ
のようなＦＰＧＡでは、ＦＰＧＡの各クロック分配構成
をテストするために、各テスト手順ごとにクロック分配
ネットワークの構成を変えて、上記のフリップフロップ
・テスト手順が複数回繰り返される。

【０１１４】ＦＰＧＡのフリップフロップと関連のリセ
ット分配資源のリセット機能性をテストするために、同
様の手順が使用される。このようなテストを実行する場
合、まず、コア・セルのフリップフロップが既知の設定
状態に初期設定され、その状態になると所与の構成済み
リセット・ネットワークによりリセット・パルスがそこ
に伝播される。次に、フリップフロップの結果データ内
容は、適切に構成された受信レピータ・スキャン・チェ
ーンのシフト・レジスタ・ラッチにラッチされる。次
に、結果データはレピータ・スキャン・チェーンからス
キャン・アウトされ、回復され、適正なリセット機能性
を判定するために分析される。

【０１１５】本発明の他の態様では、ＦＰＧＡ１０は、
所望のユーザ定義論理回路を実現するようにプログラミ
ングされ、その論理回路では複数の論理セル１１６を使
用することができる。入出力バウンダリ・スキャン・チ
ェーンのセルまたはレピータ・スキャン・チェーンのシ
フト・レジスタ・ラッチあるいはその両方は、ユーザ定
義の論理回路へのＬＳＳＤアクセスを可能にし、構成済
み論理回路へのデータの印加とそこからのデータの受信
を可能にするように構成される。所定のテスト・ベクト
ルは適切に構成された入力スキャン・チェーンにスキャ
ン・インされ、構成済み論理回路に印加される。関連の
システム・クロック動作の適用を含む場合もあるが、構
成済み論理回路が印加されたテスト・ベクトルを処理で
きるようになると、論理回路がもたらした結果データを
適切に構成した受信スキャン・チェーン（複数も可）の
シフト・レジスタ・ラッチにラッチするために、LSSDC
ラッチ・クロック・パルスが提供される。次に、この結
果データはスキャン・アウトされ、回復され、ユーザ定
義の論理回路の適正な機能性を判定するために所定の予
想結果データと比較される。

【０１１６】したがって、ＦＰＧＡの様々なサブシステ
ムのテストを可能にするために様々なテスト方法を開示
した。さらに、ＦＰＧＡの様々なサブシステム間の相互
依存度を考慮に入れた方法でＦＰＧＡの様々なサブシス
テムをテストするための包括的なテスト・シーケンスも
開示した。

【０１１７】特に本発明の好ましい実施例に関連して本
発明を示し説明してきたが、当業者であれば、本発明の
精神および範囲を逸脱せずに形態および細部について上
記以外にも様々な変更が可能であることを理解するだろ
う。

【０１１８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１１９】（１）複数の入出力ポートと、前記複数の
入出力ポートのうちの関連入出力ポートに結合された入
出力機能信号線と、関連の論理構成データに応じて特定
の論理回路を提供する複数のプログラマブル・オペレー
ティング・ユニットと、関連の経路指定構成データに応
じて入出力機能信号線と複数のプログラマブル・オペレ
ーティング・ユニットのプログラマブル論理ユニットと
を相互接続する複数のプログラマブル相互接続部と、そ
れぞれの複数のプログラマブル論理ユニットおよび複数
のプログラマブル相互接続部に関連する複数のメモリ・
セルであって、複数のメモリ・セルのうちの指定のメモ
リ・セルが関連の論理構成データと経路指定構成データ
を保持する複数のメモリ・セルと、メモリ要求信号を受
け取る入力を有する構成論理回路であって、メモリ要求
信号に応じて複数のメモリ・セルのうちのいくつかのメ
モリ・セルへのアクセスを可能にする構成論理回路とを
有する、改良されたテスト可能フィールド・プログラマ
ブル・ゲート・アレイ（ＦＰＧＡ）において、当該ＦＰ
ＧＡが、入出力機能信号線を横切るバウンダリ・スキャ
ン・チェーンとして配置された第１のＬＳＳＤスキャン
・レジスタであって、入出力機能信号線および関連の入
出力ポートへのシリアル・スキャン・アクセスとそれら
の機能検証を可能にするために前記第１のＬＳＳＤスキ
ャン・レジスタが関連の入出力機能信号線への選択的結
合を行う第１のＬＳＳＤスキャン・レジスタと、構成論
理回路の所与のセグメントの周りのスキャン・チェーン
として配置され、構成論理回路へのシリアル・スキャン
・アクセスを可能にし、その機能検証を可能にするため
の第２のＬＳＳＤスキャン・レジスタと、プログラマブ
ル相互接続部に沿って配置された相互接続スキャン・チ
ェーンを提供する第３のＬＳＳＤスキャン・レジスタで
あって、プログラマブル相互接続部へのシリアル・スキ
ャン・アクセスとそれらの機能検証を可能にするために
第３のＬＳＳＤスキャン・レジスタがそれぞれのプログ
ラマブル相互接続部への選択的結合を行う第３のＬＳＳ
Ｄスキャン・レジスタとを含むテスト回路を含むことを
特徴とする、改良されたテスト可能フィールド・プログ
ラマブル・ゲート・アレイ（ＦＰＧＡ）。（２）第３のＬＳＳＤスキャン・レジスタが、複数のメ
モリ・セルのうちの関連メモリ・セルに保持されたラッ
チ構成データに応じてそれぞれのプログラマブル相互接
続部に選択的に結合された１次出力を有することを特徴
とする、上記（１）に記載の改良されたＦＰＧＡ。（３）テスト回路が、バウンダリ・スキャン・チェーン
の制御レジスタ部分を介してプログラム可能な制御レジ
スタをさらに含み、前記制御レジスタがＦＰＧＡの所与
の特徴を制御するための制御信号を提供することを特徴
とする、上記（１）に記載の改良されたＦＰＧＡ。（４）前記バウンダリ・スキャン・チェーンが、前記制
御レジスタによって提供される前記制御信号のうちの１
つの制御信号に応じて選択的に可能になる低減スキャン
・チェーン構成を含むことを特徴とする、上記（３）に
記載の改良されたＦＰＧＡ。（５）前記低減スキャン・チェーン構成が、前記制御レ
ジスタ部分のみから構成されることを特徴とする、上記
（４）に記載の改良されたＦＰＧＡ。（６）選択入出力機能信号線が関連入出力ポートの信号
をＦＰＧＡに伝播するのを選択的に禁止するために、前
記制御レジスタが受信禁止制御信号を提供することを特
徴とする、上記（３）に記載の改良されたＦＰＧＡ。（７）選択入出力ポートがＦＰＧＡ内から所与の信号を
受け取るのを選択的に禁止するために、前記制御レジス
タがドライバ禁止制御信号を提供することを特徴とす
る、上記（３）に記載の改良されたＦＰＧＡ。（８）前記複数の入出力ポートのうちの所与の専用入出
力ポートが、非機能入出力ポートとして、テスト・イネ
ーブル信号受信専用であり、他の所与の入出力ポート
が、ある動作モードでは、機能入出力ポートとして機能
し、テスト動作モードでは、前記制御信号のうちの所与
の制御信号が前記制御レジスタと関連のバウンダリ・ス
キャン・チェーンとを介して間接的に提供されるのでは
なく、前記所与の制御信号をＦＰＧＡ外部から直接受け
取るための直接入力として代替機能するように前記テス
ト・イネーブル信号に応じて選択的に再構成可能である
ことを特徴とする、上記（３）に記載の改良されたＦＰ
ＧＡ。（９）前記制御レジスタが、前記入出力機能信号線と関
連入出力ポートとの間のインタフェース機能性を制御す
るためにレシーバ／ドライバ制御信号を提供することを
特徴とする、上記（３）に記載の改良されたＦＰＧＡ。（１０）前記複数の入出力ポートのうちの所与の専用入
出力ポートが、非機能入出力ポートとして、テスト・イ
ネーブル信号受信専用であり、他の所与の入出力ポート
が、ある動作モードでは、前記入出力機能信号線の選択
信号線をインタフェースするために機能入出力ポートと
して機能し、テスト動作モードでは、レシーバ／ドライ
バ制御信号が前記制御レジスタとバウンダリ・スキャン
・チェーンの関連制御レジスタ部分とを介して間接的に
提供されるのではなく、前記レシーバ／ドライバ制御信
号をＦＰＧＡ外部から直接受け取るための直接入力とし
て代替機能するように前記テスト・イネーブル信号に応
じて選択的に再構成可能であることを特徴とする、上記
（９）に記載の改良されたＦＰＧＡ。（１１）テスト・ベクトルを提供する手段と、テスト・
ベクトルをシリアルに第２のＬＳＳＤスキャン・レジス
タにスキャン・インし、テスト・ベクトルを構成論理回
路の関連セグメントに印加するスキャン手段と、印加さ
れたテスト・ベクトルの適切な処理後に構成論理回路に
よってもたらされる結果データを第２のＬＳＳＤスキャ
ン・レジスタに捕捉するための適切なクロックを提供す
る捕捉手段とを有し、前記スキャン手段が、捕捉したデ
ータを第２のＬＳＳＤスキャン・レジスタからシリアル
にスキャン・アウトするようにさらに動作可能であり、
構成論理回路の機能性を判定するためにスキャン・アウ
トした結果データを所定の結果データと比較する障害検
出器をさらに有するテスタをさらに含むことを特徴とす
る、上記（１）に記載の改良されたテスト可能ＦＰＧ
Ａ。（１２）複数のプログラマブル・オペレーティング・ユ
ニットが、行と列のアレイを横切って配置され、複数の
プログラマブル相互接続部が、プログラマブル・オペレ
ーティング・ユニットのアレイ近似のそれぞれの行と列
を横切って配置された複数の行バスと複数の列バスとを
含み、複数のプログラマブル相互接続部が、複数のメモ
リ・セルのうちの指定のメモリ・セル内のスイッチ構成
データに応じて、行バスと列バスのうちの選択バスを関
連バス・セグメントに選択的に細分する複数のプログラ
マブル・スイッチ・ユニットをさらに含み、第３のＬＳ
ＳＤスキャン・レジスタの各ＬＳＳＤスキャン・レジス
タが、複数のプログラマブル・スイッチ・ユニットの関
連スイッチ・ユニットとともに組み込まれ、関連の行バ
スおよび列バスのスイッチ・ユニットのＬＳＳＤスキャ
ン・レジスタが、それぞれの行および列相互接続スキャ
ン・チェーンを確立することを特徴とする、上記（１）
に記載の改良されたテスト可能ＦＰＧＡ。（１３）複数のプログラマブル資源と、複数のプログラ
マブル資源に関連する複数のメモリ・セルであって、複
数のプログラマブル資源が関連の複数のメモリ・セルの
構成データに応じて構成される複数のメモリ・セルと、
複数のメモリ・セルのうちの特定のメモリ・セルにアク
セスし、複数のメモリ・セルへの構成データのロードを
可能にするための構成論理回路と、構成論理回路のＬＳ
ＳＤテストを可能にするために構成論理回路に関連する
スキャン・チェーンを提供するＬＳＳＤレジスタとを含
むことを特徴とする、テスト可能フィールド・プログラ
マブル・ゲート・アレイ（ＦＰＧＡ）。（１４）複数の入出力ポートと、複数のＬＳＳＤレジス
タからなるシリアル・ストリングと、プログラマブル・
ゲート・アレイの所与の特徴を制御するためにそこにあ
るデータに応じて制御信号を提供する制御レジスタとを
含むプログラマブル・ゲート・アレイにおいて、複数の
ＬＳＳＤレジスタからなるシリアル・ストリングの第１
の部分が、制御レジスタにデータを転送するために制御
レジスタに結合されたそれぞれの１次出力を有し、複数
のＬＳＳＤレジスタからなるシリアル・ストリングの第
２の部分が、複数の入出力ポートのうちの機能ポートへ
のＬＳＳＤシリアル・スキャン・アクセスを可能にする
ために入出力バウンダリ・スキャン・チェーンを提供
し、複数のＬＳＳＤレジスタからなる前記シリアル・ス
トリングが、関連のデータ・ステアリング制御信号に応
じて、その第２の部分を除いた低減構成になるように複
数のＬＳＳＤレジスタからなるシリアル・ストリングを
選択的に構成するためのデータ・ステアリング手段を含
むことを特徴とする、プログラマブル・ゲート・アレ
イ。（１５）前記データ・ステアリング制御信号が、前記制
御レジスタによって提供されることを特徴とする、上記
（１４）に記載のプログラマブル・ゲート・アレイ。（１６）複数のＬＳＳＤレジスタからなる前記シリアル
・ストリングの前記低減構成が、単一ビット・バイパス
・レジスタのみを含むことを特徴とする、上記（１５）
に記載のプログラマブル・ゲート・アレイ。（１７）追加のプログラマブル・ゲート・アレイが、前
記プログラマブル・ゲート・アレイの複数のＬＳＳＤレ
ジスタからなる前記シリアル・ストリングと直列に結合
された複数のＬＳＳＤレジスタからなる関連シリアル・
ストリングを有することを特徴とする、上記（１６）に
記載のプログラマブル・ゲート・アレイ。（１８）ＦＰＧＡをテストする方法において、（ａ）［１］ＦＰＧＡの入出力バウンダリ周辺のバウン
ダリ・スキャン・チェーンとして第１のＬＳＳＤスキャ
ン・レジスタを設けるステップと、［２］ＦＰＧＡの入
出力バウンダリに既知の入出力テスト・ベクトルを印加
するステップと、［３］入出力バウンダリのデータをラ
ッチ・データとしてバウンダリ・スキャン・チェーンに
ラッチするステップと、［４］バウンダリ・スキャン・
チェーンからシリアルにデータをスキャン・アウトし、
入出力バウンダリのラッチ・データを取り出すステップ
と、［５］取り出したデータを既知の入出力テスト・ベ
クトルと比較するステップと、［６］取り出したデータ
が入出力テスト・ベクトルと一致しないときに、障害を
報告するステップと、（ｂ）［１］ＦＰＧＡの構成論理回路をテストするため
の構成スキャン・チェーンとして第２のＬＳＳＤスキャ
ン・レジスタを設けるステップであって、構成論理回路
がメモリ要求信号に応じてＦＰＧＡのメモリ・セルにア
クセスするように動作可能であるステップと、［２］構
成テスト・ベクトルを構成スキャン・チェーンにスキャ
ン・インするステップと、［３］構成スキャン・チェー
ンの構成テスト・ベクトルを構成論理回路に印加するス
テップと、［４］印加した構成テスト・ベクトルに応答
して構成論理回路によってもたらされるデータを構成ス
キャン・チェーンにラッチするステップと、［５］構成
スキャン・チェーンからシリアルにデータをスキャン・
アウトし、構成論理回路によってもたらされたデータを
そこから取り出すステップと、［６］取り出したデータ
を印加した構成テスト・ベクトルに応じて所定の結果デ
ータと比較するステップと、［７］取り出したデータが
印加した構成テスト・ベクトルと関連する所定の結果デ
ータと一致しないときに、障害を報告するステップと、（ｃ）［１］ＦＰＧＡの選択プログラマブル相互接続部
内に構成した相互接続スキャン・チェーンとして第３の
ＬＳＳＤスキャン・レジスタを設けるステップと、
［２］前記相互接続スキャン・チェーンのそれぞれのＬ
ＳＳＤスキャン・レジスタ間でＦＰＧＡのプログラマブ
ル相互接続部のうちの１組の相互接続部を構成するステ
ップと、［３］前記レピータ・スキャン・チェーンの選
択入力相互接続スキャン・チェーンにシリアルに相互接
続テスト・ベクトルをスキャン・インし、第１の組の相
互接続部の入力側に相互接続テスト・ベクトルを印加す
るステップと、［４］第１の組の相互接続部の出力側か
ら前記相互接続スキャン・チェーンの選択出力相互接続
スキャン・チェーンにデータをラッチするステップと、
［５］選択出力スキャン・チェーンからシリアルにデー
タをスキャン・アウトし、第１の組の相互接続部の出力
側からラッチしたデータをそこから取り出すステップ
と、［６］取り出したデータを相互接続テスト・ベクト
ルと比較するステップと、［７］取り出したデータが相
互接続テスト・ベクトルと一致しないときに、障害を報
告するステップとを含むことを特徴とする、ＦＰＧＡを
テストする方法。（１９）（ｄ）［１］ＦＰＧＡの所与のプログラマブル
資源の構成に関連する、前記構成メモリ・セルのうちの
所与のメモリ・セルに第１の既知のデータを書き込むス
テップと、［２］続いて、所与のメモリ・セルからデー
タを取り出すステップと、［３］取り出したデータを第
１の既知のデータと比較するステップと、［４］取り出
したデータが第１の既知のデータと一致しないときに、
障害を報告するステップとを含む、ＦＰＧＡの構成メモ
リ・セルをテストするためのステップをさらに含むこと
を特徴とする、上記（１８）に記載の方法。（２０）（ｄ）［５］第１の既知のデータの補数である
第２の既知のデータを使用して、ステップ（ｄ）［１］
〜（ｄ）［４］を繰り返すステップをさらに含むことを
特徴とする、上記（１９）に記載の方法。（２１）ＦＰＧＡの前記構成メモリ・セルの各メモリ・
セルごとにステップ（ｄ）［１］〜（ｄ）［５］を繰り
返すステップをさらに含むことを特徴とする、上記（２
０）に記載の方法。（２２）前記第３のＬＳＳＤスキャン・レジスタのそれ
ぞれが、前記それぞれの第３のＬＳＳＤスキャン・レジ
スタとＦＰＧＡの前記プログラマブル相互接続部のうち
のそれに関連する相互接続部との間で信号を選択的に伝
播するために、前記構成メモリ・セルのうちの関連メモ
リ・セル内の関連構成データに応じてプログラム可能な
選択的結合手段を含み、前記ステップ（ｃ）［１］が、
前記選択入力相互接続スキャン・チェーンの前記第３の
ＬＳＳＤスキャン・レジスタを前記第１の組の相互接続
部のそれぞれの入力側に結合するように、選択プログラ
マブル相互接続部の前記第３のＬＳＳＤスキャン・レジ
スタに関連する前記構成メモリ・セルのうちのメモリ・
セルに適切な構成データをロードするステップを含むこ
とを特徴とする、上記（２１）に記載の方法。（２３）ＦＰＧＡの様々なプログラマブル相互接続部を
テストするために、関連の選択入力および出力相互接続
スキャン・チェーンとともに各種の関連する組の相互接
続部を使用して、複数回、ステップ（ｃ）［１］〜
（ｃ）［７］を繰り返すステップをさらに含むことを特
徴とする、上記（２２）に記載の方法。（２４）構成論理回路を完全に実行しテストするよう
に、各種の関連構成テスト・ベクトルを使用して、複数
回、ステップ（ｂ）［１］〜（ｂ）［７］を繰り返すス
テップをさらに含むことを特徴とする、上記（１８）に
記載の方法。（２５）フィールド・プログラマブル・ゲート・アレイ
（ＦＰＧＡ）をテストする方法において、（ａ）［１］複数の入出力ポートと、［２］関連の論理
構成データに応じて特定の論理回路を提供する複数のプ
ログラマブル論理ユニットと、［３］関連の経路指定構
成データに応じて前記複数の入出力ポートのうちの選択
機能入出力ポートと前記複数のプログラマブル論理ユニ
ットのうちの選択プログラマブル論理ユニットとを選択
的に相互接続する複数のプログラマブル相互接続部と、
［４］複数の構成メモリ・セルであって、複数の構成メ
モリ・セルのうちの指定のメモリ・セルが、関連の論理
構成データと経路指定構成データをそれぞれ保持するた
めに前記複数のプログラマブル論理ユニットおよび前記
複数のプログラマブル相互接続部に関連付けられている
複数の構成メモリ・セルと、［５］前記複数の構成メモ
リ・セルにアクセスし、そこへの構成データのロードを
可能にするための構成論理回路とを有するＦＰＧＡを設
けるステップと、（ｂ）関連のＬＳＳＤ構成スキャン・チェーンを使用し
て前記構成論理回路の機能性をテストするステップと、（ｃ）確定的テスト・パターンを使用して前記複数の構
成メモリ・セルをテストするステップとを含むことを特
徴とする、ＦＰＧＡをテストする方法。（２６）（ｄ）関連のバウンダリ・スキャン・チェーン
を使用して前記複数の入出力ポートのうちの選択入出力
ポートをテストするステップをさらに含むことを特徴と
する、上記（２５）に記載のＦＰＧＡをテストする方
法。（２７）前記選択入出力ポートが、様々な入出力構成を
実現するために関連の入出力構成データに応じてプログ
ラム可能であり、選択入出力ポートをテストする前記ス
テップ（ｄ）が、前記様々な構成のうちの所与の構成に
応じて選択入出力ポートを構成するための入出力構成デ
ータを前記構成メモリ・セルにロードするステップを含
むことを特徴とする、上記（２６）に記載のＦＰＧＡを
テストする方法。（２８）ステップ（ｄ）の前記ロード・ステップが、デ
ータを受け取るための選択入出力ポートを構成し、選択
入出力ポートを選択する前記ステップ（ｄ）が、［１］
既知のテスト・データを選択入出力ポートに印加するス
テップと、［２］選択入出力ポートの結果データを関連
のバウンダリ・スキャン・チェーンにラッチするステッ
プと、［３］バウンダリ・スキャン・チェーンからデー
タをシフト・アウトし、ラッチした結果データを回復す
るステップと、［４］回復した結果データに応じて前記
選択入出力ポートの機能性を判定するステップとをさら
に含むことを特徴とする、上記（２７）に記載のＦＰＧ
Ａをテストする方法。（２９）ステップ（ｄ）の前記ロード・ステップが、デ
ータを送出するための選択入出力ポートを構成し、選択
入出力ポートを選択する前記ステップ（ｄ）が、［１］
既知のテスト・データをバウンダリ・スキャン・チェー
ンにスキャン・インし、既知のテスト・データを関連の
選択入出力ポートに印加するステップと、［２］選択入
出力ポートから結果データを回復するステップと、
［３］回復した結果データに応じて前記選択入出力ポー
トの機能性を判定するステップとをさらに含むことを特
徴とする、上記（２７）に記載のＦＰＧＡをテストする
方法。（３０）（ｄ）関連のスキャン・チェーン設計を使用し
て前記複数のプログラマブル・ユニットのうちの選択プ
ログラマブル論理ユニットをテストするステップをさら
に含むことを特徴とする、上記（２５）に記載のＦＰＧ
Ａをテストする方法。（３１）選択プログラマブル論理ユニットをテストする
前記ステップ（ｄ）が、前記特定の論理回路の所与の回
路構成に応じて選択プログラマブル論理ユニットを構成
するステップを含むことを特徴とする、上記（３０）に
記載の方法。（３２）前記関連のスキャン・チェーンが、そのデータ
を前記選択プログラマブル論理ユニットに選択的に印加
するために、複数の構成メモリ・セルのうちの指定のメ
モリ・セル内の関連構成データに応じてプログラム可能
であり、選択プログラマブル論理ユニットをテストする
前記ステップ（ｄ）が、そのデータを前記選択プログラ
マブル論理ユニットに印加するために前記関連のスキャ
ン・チェーンを構成する追加ステップを含むことを特徴
とする、上記（３０）に記載の方法。（３３）前記プログラマブル論理ユニットが、そこで選
択的に構成可能な同期論理デバイスを含み、前記ＦＰＧ
Ａが、前記同期論理デバイスにシステム・クロックを分
配するためのクロック分配ネットワークを含み、選択プ
ログラマブル論理ユニットをテストする前記ステップ
（ｄ）が、［１］前記関連のスキャン・チェーン設計の
入力および出力ＬＳＳＤレジスタ間にプログラマブル論
理ユニットの同期論理デバイスを構成するステップと、
［２］前記入力ＬＳＳＤレジスタを介して前記同期論理
デバイスにテスト・データを印加するステップと、
［３］前記クロック分配ネットワークを介して前記同期
論理デバイスにシステム・クロックのクロック・パルス
を提供するステップと、［４］前記出力ＬＳＳＤレジス
タを介して前記同期論理デバイスのデータを回復するス
テップと、［５］前記同期論理デバイスと関連のクロッ
ク分配ネットワークの機能性を判定するために、印加し
た前記テスト・データに応じて前記回復データを分析す
るステップとを含むことを特徴とする、上記（３０）に
記載の方法。（３４）前記クロック分配ネットワークが、前記同期論
理デバイスへの代替クロック分配結合を行うようにプロ
グラム可能であり、前記ステップ（ｄ）が、前記同期論
理デバイスへの前記代替クロック分配結合のうちの選択
クロック分配結合を行うようにプログラマブル・クロッ
ク分配ネットワークを構成する追加のステップを含むこ
とを特徴とする、上記（３３）に記載の方法。（３５）前記ＦＰＧＡが、前記同期論理デバイスへシス
テム・リセット信号を分配するためのリセット分配ネッ
トワークを含み、前記方法が、（ｅ）［１］前記同期論理デバイスに既知のデータをロ
ードするためにステップ（ｄ）［１］〜（ｄ）［３］を
繰り返すステップと、［２］前記リセット分配ネットワ
ークを介して前記同期論理デバイスにシステム・リセッ
ト信号動作を提供するステップと、［３］前記出力ＬＳ
ＳＤレジスタを介して前記同期論理デバイスのデータを
回復するステップと、［４］前記同期論理デバイスとリ
セット分配ネットワークのリセット機能性を判定するた
めに回復したデータを分析するステップとにより、前記
同期論理デバイスとリセット分配ネットワークのリセッ
ト機能性をテストする追加のステップを含むことを特徴
とする、上記（３３）に記載の方法。（３６）前記関連のスキャン・チェーン設計が、前記複
数のプログラマブル相互接続部のうちの所与の相互接続
部内に配置された複数のプログラマブルＬＳＳＤレジス
タを含み、前記複数のプログラマブルＬＳＳＤレジスタ
が、そのデータを関連の所与の相互接続部に選択印加す
るために関連の構成データに応じてプログラム可能であ
り、選択プログラマブル論理ユニットをテストする前記
ステップ（ｄ）が、［１］前記特定の論理回路の所与の
回路構成に応じて選択プログラマブル論理ユニットを構
成するステップと、［２］関連の所与の相互接続部を介
して選択プログラマブル論理ユニットをインタフェース
するように前記複数のプログラマブル相互接続部を構成
するステップと、［３］そのデータを関連の所与の相互
接続部に印加するように前記複数のＬＳＳＤレジスタを
構成するステップとを含むことを特徴とする、上記（３
０）に記載に方法。（３７）選択プログラマブル論理ユニットを構成する前
記ステップ（ｄ）［１］が、所与の論理設計に応じてＦ
ＰＧＡの１ブロック分のプログラマブル論理ユニット
と、前記複数のプログラマブル相互接続部のうちの関連
する組のプログラマブル相互接続部とを構成して、ブロ
ック論理回路を提供することを含み、前記所与の相互接
続部が、前記ブロック論理回路への入力信号を伝播する
ための入力相互接続部を提供し、前記複数のプログラマ
ブル相互接続部を構成する前記ステップ（ｄ）［２］
が、前記ブロック論理回路からの出力信号を伝播するた
めの出力相互接続部の構成も含み、前記複数のＬＳＳＤ
レジスタを構成する前記ステップ（ｄ）［３］が、ブロ
ック論理回路の入力相互接続部を横切る入出力バウンダ
リ・スキャン・チェーンとして第１のスキャン・チェー
ンを提供し、ブロック論理回路の出力相互接続部を横切
る出力バウンダリ・スキャン・チェーンとして第２のス
キャン・チェーンをさらに提供し、選択プログラマブル
論理ユニットをテストする前記ステップ（ｄ）が、
［４］回路テスト・ベクトルを入出力バウンダリ・スキ
ャン・チェーンにスキャン・インし、入出力バウンダリ
・スキャン・チェーンの回路テスト・ベクトルをブロッ
ク論理回路の入力に印加するステップと、［５］印加し
た回路テスト・ベクトルに応答してブロック論理回路に
よって提供される結果データを出力バウンダリ・スキャ
ン・チェーンにラッチするステップと、［６］出力バウ
ンダリ・スキャン・チェーンからシリアルにデータをス
キャン・アウトし、結果データを取り出すステップと、
［７］所与のブロック論理回路の機能性を判定するため
に回路テスト・ベクトルと所与の論理設計に応じて事前
に決定した所定の結果データと取り出した結果データと
を比較するステップとをさらに含むことを特徴とする、
上記（３６）に記載の方法。（３８）（ｄ）関連のスキャン・チェーンを使用して前
記プログラマブル相互接続部のうちの選択プログラマブ
ル相互接続部をテストするステップをさらに含むことを
特徴とする、上記（２５）に記載の方法。（３９）前記関連のスキャン・チェーンが、そのデータ
をそれぞれの選択プログラマブル相互接続部に選択的に
印加するために関連の構成データに応じてプログラム可
能な複数のプログラマブルＬＳＳＤレジスタを含み、選
択プログラマブル相互接続部をテストする前記ステップ
（ｄ）が、そのデータをそれぞれの選択プログラマブル
相互接続部に印加するように前記複数のプログラマブル
ＬＳＳＤレジスタを構成するステップを含むことを特徴
とする、上記（３８）に記載の方法。（４０）フィールド・プログラマブル・ゲート・アレイ
（ＦＰＧＡ）をテストする方法において、前記方法が、（ａ）複数のピンと、前記複数のピンのうちの機能ピン
に関連する複数の入出力機能信号線と、関連の論理構成
データに応じて特定の論理回路を提供する複数のプログ
ラマブル論理ユニットと、関連の経路指定構成データに
応じて入出力機能信号線のうちの選択入出力機能線と複
数のプログラマブル論理ユニットのうちの選択プログラ
マブル論理ユニットとを選択的に相互接続するための複
数のプログラマブル相互接続部と、複数のメモリ・セル
であって、複数のメモリ・セルのうちの指定のメモリ・
セルが、関連の論理構成データと経路指定構成データを
それぞれ保持するために複数のプログラマブル論理ユニ
ットと複数のプログラマブル相互接続部に対して指定さ
れている複数のメモリ・セルと、メモリ要求信号に応じ
て複数のメモリ・セルのうちの特定のメモリ・セルにア
クセスするための構成論理回路と、入出力機能信号線を
横切るバウンダリ・スキャン・チェーンとして配置され
た第１のＬＳＳＤスキャン・レジスタと、構成論理回路
に関連して構成スキャン・チェーンとして配置された第
２のＬＳＳＤスキャン・レジスタと、前記複数のプログ
ラマブル相互接続部のうちの選択プログラマブル相互接
続部に沿って配置された相互接続スキャン・チェーンを
提供する第３のＬＳＳＤスキャン・レジスタであって、
複数のメモリ・セルのうちの適切なメモリ・セル内に保
持された関連のラッチ構成データに応じてそれぞれのプ
ログラマブル相互接続部に選択的に結合される第３のＬ
ＳＳＤスキャン・レジスタとを有するＦＰＧＡを設ける
ステップと、（ｂ）［１］バウンダリ・スキャン・チェーン、構成ス
キャン・チェーン、および相互接続スキャン・チェーン
のそれぞれによりシリアルに既知のテスト・データをス
キャンするステップと、［２］前記それぞれのスキャン
・チェーンの機能性を判定するために、前記それぞれの
スキャン・チェーンによりスキャンしたデータをそれに
関連する既知のテスト・データと比較するステップとに
より、様々なスキャン・チェーンをテストするステップ
と、（ｃ）［１］関連の機能ピンとバウンダリ・スキャン・
チェーンの関連の第１のＬＳＳＤスキャン・レジスタと
の間の入出力機能信号線を既知のテスト・データを通過
させるステップと、［２］入出力機能信号線と関連の機
能ピンの機能性を判定するために、実際にそこを通過し
たデータと既知のテスト・データとを比較するステップ
とにより、入出力機能信号線と関連の機能ピンをテスト
するステップと、（ｄ）［１］テスト・ベクトルをシリアルに構成スキャ
ン・チェーンにスキャンし、テスト・ベクトルを構成論
理回路に印加するステップと、［２］印加したテスト・
ベクトルに応じて構成論理回路によってもたらされる結
果データをラッチした結果データとして構成スキャン・
チェーンにラッチするステップと、［３］ラッチした結
果データを取り出したデータとしてシリアルに構成スキ
ャン・チェーンからスキャン・アウトするステップと、
［４］構成論理回路の機能性を判定するために、テスト
・ベクトルと構成論理回路の予定動作に応じて事前に決
定した予想結果データと取り出したデータとを比較する
ステップとにより、構成論理回路をテストするステップ
と、（ｅ）［１］データを伝播するために関連の経路指定構
成データに応じて複数のプログラマブル相互接続部のう
ちの第１の組の相互接続部を構成するステップであっ
て、第１の組の相互接続部のうちのそれぞれの相互接続
部が入力側と出力側とを有するステップと、［２］前記
第１の組の相互接続部の入力側にそのデータを印加する
ために、関連のレピータ・ラッチ構成データに応じて前
記相互接続スキャン・チェーンのうちの第１の相互接続
スキャン・チェーンを構成するステップと、［３］前記
第１の組の相互接続部の出力側からデータを受け取るた
めに第２の相互接続スキャン・チェーンを提供するステ
ップと、［４］第１の相互接続スキャン・チェーンにシ
リアルに既知のテスト・データをスキャン・インし、前
記第１の組の相互接続部の入力側に既知のテスト・デー
タを印加するステップと、［５］前記第１の組の相互接
続部の出力側に提示されたデータをラッチした結果デー
タとして第２の相互接続スキャン・チェーンにラッチす
るステップと、［６］第２の相互接続スキャン・チェー
ンからシリアルにデータをスキャン・アウトし、ラッチ
した結果データを取り出したデータとして回復するステ
ップと、［７］第１の組の相互接続部の機能性を判定す
るために、取り出したデータを既知のテスト・データと
比較するステップとにより、プログラマブル相互接続部
をテストするステップとを含むことを特徴とする方法。（４１）［１］前記複数のメモリ・セルの所与の位置に
既知の入力データを書き込むステップと、［２］前記複
数のメモリ・セルの所与の位置からデータを読み取るス
テップと、［３］前記メモリ・セルの機能性を判定する
ために、そこから読み取ったデータと既知の入力データ
とを比較するステップとにより、前記複数のメモリ・セ
ルをテストするステップ（ｆ）をさらに含むことを特徴
とする、上記（４０）に記載の方法。（４２）前記ステップ（ｄ）がステップ（ｆ）より先行
することを特徴とする、上記（４１）に記載の方法。（４３）前記ステップ（ｅ）が前記ステップ（ｆ）の後
に続くことを特徴とする、上記（４２）に記載の方法。

【図面の簡単な説明】

【図１】本発明によるフィールド・プログラマブル・ゲ
ート・アレイのブロック図である。

【図２】本発明によるフィールド・プログラマブル・ゲ
ート・アレイのブロック図である。

【図３】フィールド・プログラマブル・ゲート・アレイ
の入出力バウンダリ・スキャン・チェーンを示すブロッ
ク図である。

【図４】図３の入出力バウンダリ・スキャン・チェーン
の入出力バウンダリ・スキャン・セルのブロック図であ
る。

【図５】図４の入出力バウンダリ・スキャン・チェーン
の第１および第２のシフト・レジスタ・ラッチを示す概
略図である。

【図６】（イ）フィールド・プログラマブル・ゲート・
アレイを構成しテストするための制御信号を提供するた
めの制御レジスタへのロードに関連する、図３の入出力
バウンダリ・スキャン・チェーンの特定の部分を示すブ
ロック図である。（ロ）フィールド・プログラマブル・ゲート・アレイの
制御レジスタへのロードに関連する部分のみから構成さ
れる、入出力バウンダリ・スキャン・チェーンの代替構
成を示すブロック図である。（ハ）単一ビット・バイパス・レジスタのみから構成さ
れる、もう１つの代替低減入出力バウンダリ・スキャン
・チェーンを示すブロック図である。

【図７】制御レジスタと、入出力バウンダリ・スキャン
・チェーンのそれに関連する部分とを表すブロック図で
ある。

【図８】制御レジスタと、入出力バウンダリ・スキャン
・チェーンのそれに関連する部分とを表すブロック図で
ある。

【図９】制御レジスタと関連して入出力バウンダリ・ス
キャン・チェーンを動作させることに関連する信号を表
すタイミング図である。

【図１０】制御レジスタ部分のみにロードするために入
出力バウンダリ・スキャン・チェーンを動作させること
に関連する信号を表すタイミング図である。

【図１１】単一ビット・バイパス・レジスタのみから構
成されるさらに低減した入出力バウンダリ・スキャン構
成を動作させることに関連する信号を表すタイミング図
である。

【図１２】プログラマブル・ゲート・アレイの複数のプ
ログラマブル論理セルを示す図である。

【図１３】プログラマブル論理セルからなるアレイと、
プログラマブル論理セルを選択的に接続するための関連
相互接続ネットワークとを示す、図１２のプログラマブ
ル・ゲート・アレイのセクタ部分を示す図である。

【図１４】プログラマブル・ゲート・アレイの１行分の
論理セルに関連するプログラマブル・バスのレピータ回
路を示すブロック図である。

【図１５】そのすべてのピンにアクセスする際のプログ
ラマブル・ゲート・アレイのテスト中に使用するクロッ
ク信号と関連の制御信号とを示す簡略タイミング図であ
る。

【図１６】低減した数の入出力ピンにアクセスする際の
プログラマブル・ゲート・アレイのテストに関連するク
ロック信号と制御信号とを示すタイミング図である。

【図１７】図１６の間隔Ｔ中にプログラマブル・ゲート
・アレイのレピータ・スキャン・チェーンを動作させる
ための制御信号と関連のスキャン・クロックとを示すタ
イミング図である。

【図１８】図１６の間隔Ｔ中にプログラマブル・ゲート
・アレイの構成スキャン・チェーンを動作させるための
制御信号と関連のクロックとを示すタイミング図であ
る。

【図１９】プログラマブル・ゲート・アレイのコア・セ
ルをテストするために構成されたレピータ・スキャン・
チェーンを示す部分概略図である。

【符号の説明】

１０フィールド・プログラマブル・ゲート・アレイ１４ＳＲＡＭ１６ＳＲＡＭ制御装置１８デコーダおよびシーケンサ２０構成プログラム・ビット２４構成スキャン・チェーン３２アドレス・バス３４データ・バス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/82 ＡＴ (72)発明者サリー・ボタラアメリカ合衆国05494 バーモント州ウェストフォードプレインズ・ロード (72)発明者スコット・ホイットニー・グールドアメリカ合衆国05403 バーモント州サウス・バーリントンミル・ポンド・レーン 15 (72)発明者フランク・レイ・カイザー・ザサードアメリカ合衆国05466 バーモント州コルチェスターヘリティッジ・レーン８ (72)発明者ウェンデル・レイ・ラーセンアメリカ合衆国05452 ニューヨーク州エセックス・ジャンクションセンター・ロード 16 (72)発明者ロナルド・レイモンド・パルマーアメリカ合衆国05494 バーモント州ウェストフォードディア・ラン・レーンロット９ (72)発明者ブライアン・ワースアメリカ合衆国05468 バーモント州ミルトンアンドレア・レーン 32

Claims

【特許請求の範囲】

【請求項１】複数の入出力ポートと、前記複数の入出力ポートのうちの関連入出力ポートに結
合された入出力機能信号線と、関連の論理構成データに応じて特定の論理回路を提供す
る複数のプログラマブル・オペレーティング・ユニット
と、関連の経路指定構成データに応じて入出力機能信号線と
複数のプログラマブル・オペレーティング・ユニットの
プログラマブル論理ユニットとを相互接続する複数のプ
ログラマブル相互接続部と、それぞれの複数のプログラマブル論理ユニットおよび複
数のプログラマブル相互接続部に関連する複数のメモリ
・セルであって、複数のメモリ・セルのうちの指定のメ
モリ・セルが関連の論理構成データと経路指定構成デー
タを保持する複数のメモリ・セルと、メモリ要求信号を受け取る入力を有する構成論理回路で
あって、メモリ要求信号に応じて複数のメモリ・セルの
うちのいくつかのメモリ・セルへのアクセスを可能にす
る構成論理回路とを有する、改良されたテスト可能フィ
ールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）
において、当該ＦＰＧＡが、入出力機能信号線を横切るバウンダリ・スキャン・チェ
ーンとして配置された第１のＬＳＳＤスキャン・レジス
タであって、入出力機能信号線および関連の入出力ポー
トへのシリアル・スキャン・アクセスとそれらの機能検
証を可能にするために前記第１のＬＳＳＤスキャン・レ
ジスタが関連の入出力機能信号線への選択的結合を行う
第１のＬＳＳＤスキャン・レジスタと、構成論理回路の所与のセグメントの周りのスキャン・チ
ェーンとして配置され、構成論理回路へのシリアル・ス
キャン・アクセスを可能にし、その機能検証を可能にす
るための第２のＬＳＳＤスキャン・レジスタと、プログラマブル相互接続部に沿って配置された相互接続
スキャン・チェーンを提供する第３のＬＳＳＤスキャン
・レジスタであって、プログラマブル相互接続部へのシ
リアル・スキャン・アクセスとそれらの機能検証を可能
にするために第３のＬＳＳＤスキャン・レジスタがそれ
ぞれのプログラマブル相互接続部への選択的結合を行う
第３のＬＳＳＤスキャン・レジスタとを含むテスト回路
を含むことを特徴とする、改良されたテスト可能フィー
ルド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）。
【請求項２】第３のＬＳＳＤスキャン・レジスタが、複
数のメモリ・セルのうちの関連メモリ・セルに保持され
たラッチ構成データに応じてそれぞれのプログラマブル
相互接続部に選択的に結合された１次出力を有すること
を特徴とする、請求項１に記載の改良されたＦＰＧＡ。
【請求項３】テスト回路が、バウンダリ・スキャン・チ
ェーンの制御レジスタ部分を介してプログラム可能な制
御レジスタをさらに含み、前記制御レジスタがＦＰＧＡ
の所与の特徴を制御するための制御信号を提供すること
を特徴とする、請求項１に記載の改良されたＦＰＧＡ。
【請求項４】前記バウンダリ・スキャン・チェーンが、
前記制御レジスタによって提供される前記制御信号のう
ちの１つの制御信号に応じて選択的に可能になる低減ス
キャン・チェーン構成を含むことを特徴とする、請求項
３に記載の改良されたＦＰＧＡ。
【請求項５】前記低減スキャン・チェーン構成が、前記
制御レジスタ部分のみから構成されることを特徴とす
る、請求項４に記載の改良されたＦＰＧＡ。
【請求項６】選択入出力機能信号線が関連入出力ポート
の信号をＦＰＧＡに伝播するのを選択的に禁止するため
に、前記制御レジスタが受信禁止制御信号を提供するこ
とを特徴とする、請求項３に記載の改良されたＦＰＧ
Ａ。
【請求項７】選択入出力ポートがＦＰＧＡ内から所与の
信号を受け取るのを選択的に禁止するために、前記制御
レジスタがドライバ禁止制御信号を提供することを特徴
とする、請求項３に記載の改良されたＦＰＧＡ。
【請求項８】前記複数の入出力ポートのうちの所与の専
用入出力ポートが、非機能入出力ポートとして、テスト
・イネーブル信号受信専用であり、他の所与の入出力ポートが、ある動作モードでは、機能
入出力ポートとして機能し、テスト動作モードでは、前
記制御信号のうちの所与の制御信号が前記制御レジスタ
と関連のバウンダリ・スキャン・チェーンとを介して間
接的に提供されるのではなく、前記所与の制御信号をＦ
ＰＧＡ外部から直接受け取るための直接入力として代替
機能するように前記テスト・イネーブル信号に応じて選
択的に再構成可能であることを特徴とする、請求項３に
記載の改良されたＦＰＧＡ。
【請求項９】前記制御レジスタが、前記入出力機能信号
線と関連入出力ポートとの間のインタフェース機能性を
制御するためにレシーバ／ドライバ制御信号を提供する
ことを特徴とする、請求項３に記載の改良されたＦＰＧ
Ａ。
【請求項１０】前記複数の入出力ポートのうちの所与の
専用入出力ポートが、非機能入出力ポートとして、テス
ト・イネーブル信号受信専用であり、他の所与の入出力ポートが、ある動作モードでは、前記
入出力機能信号線の選択信号線をインタフェースするた
めに機能入出力ポートとして機能し、テスト動作モード
では、レシーバ／ドライバ制御信号が前記制御レジスタ
とバウンダリ・スキャン・チェーンの関連制御レジスタ
部分とを介して間接的に提供されるのではなく、前記レ
シーバ／ドライバ制御信号をＦＰＧＡ外部から直接受け
取るための直接入力として代替機能するように前記テス
ト・イネーブル信号に応じて選択的に再構成可能である
ことを特徴とする、請求項９に記載の改良されたＦＰＧ
Ａ。
【請求項１１】テスト・ベクトルを提供する手段と、テスト・ベクトルをシリアルに第２のＬＳＳＤスキャン
・レジスタにスキャン・インし、テスト・ベクトルを構
成論理回路の関連セグメントに印加するスキャン手段
と、印加されたテスト・ベクトルの適切な処理後に構成論理
回路によってもたらされる結果データを第２のＬＳＳＤ
スキャン・レジスタに捕捉するための適切なクロックを
提供する捕捉手段とを有し、前記スキャン手段が、捕捉したデータを第２のＬＳＳＤ
スキャン・レジスタからシリアルにスキャン・アウトす
るようにさらに動作可能であり、構成論理回路の機能性を判定するためにスキャン・アウ
トした結果データを所定の結果データと比較する障害検
出器をさらに有するテスタをさらに含むことを特徴とす
る、請求項１に記載の改良されたテスト可能ＦＰＧＡ。
【請求項１２】複数のプログラマブル・オペレーティン
グ・ユニットが、行と列のアレイを横切って配置され、複数のプログラマブル相互接続部が、プログラマブル・
オペレーティング・ユニットのアレイ近似のそれぞれの
行と列を横切って配置された複数の行バスと複数の列バ
スとを含み、複数のプログラマブル相互接続部が、複数のメモリ・セ
ルのうちの指定のメモリ・セル内のスイッチ構成データ
に応じて、行バスと列バスのうちの選択バスを関連バス
・セグメントに選択的に細分する複数のプログラマブル
・スイッチ・ユニットをさらに含み、第３のＬＳＳＤスキャン・レジスタの各ＬＳＳＤスキャ
ン・レジスタが、複数のプログラマブル・スイッチ・ユ
ニットの関連スイッチ・ユニットとともに組み込まれ、関連の行バスおよび列バスのスイッチ・ユニットのＬＳ
ＳＤスキャン・レジスタが、それぞれの行および列相互
接続スキャン・チェーンを確立することを特徴とする、
請求項１に記載の改良されたテスト可能ＦＰＧＡ。
【請求項１３】複数のプログラマブル資源と、複数のプログラマブル資源に関連する複数のメモリ・セ
ルであって、複数のプログラマブル資源が関連の複数の
メモリ・セルの構成データに応じて構成される複数のメ
モリ・セルと、複数のメモリ・セルのうちの特定のメモリ・セルにアク
セスし、複数のメモリ・セルへの構成データのロードを
可能にするための構成論理回路と、構成論理回路のＬＳＳＤテストを可能にするために構成
論理回路に関連するスキャン・チェーンを提供するＬＳ
ＳＤレジスタとを含むことを特徴とする、テスト可能フ
ィールド・プログラマブル・ゲート・アレイ（ＦＰＧ
Ａ）。
【請求項１４】複数の入出力ポートと、複数のＬＳＳＤレジスタからなるシリアル・ストリング
と、プログラマブル・ゲート・アレイの所与の特徴を制御す
るためにそこにあるデータに応じて制御信号を提供する
制御レジスタとを含むプログラマブル・ゲート・アレイ
において、複数のＬＳＳＤレジスタからなるシリアル・ストリング
の第１の部分が、制御レジスタにデータを転送するため
に制御レジスタに結合されたそれぞれの１次出力を有
し、複数のＬＳＳＤレジスタからなるシリアル・ストリング
の第２の部分が、複数の入出力ポートのうちの機能ポー
トへのＬＳＳＤシリアル・スキャン・アクセスを可能に
するために入出力バウンダリ・スキャン・チェーンを提
供し、複数のＬＳＳＤレジスタからなる前記シリアル・ストリ
ングが、関連のデータ・ステアリング制御信号に応じ
て、その第２の部分を除いた低減構成になるように複数
のＬＳＳＤレジスタからなるシリアル・ストリングを選
択的に構成するためのデータ・ステアリング手段を含む
ことを特徴とする、プログラマブル・ゲート・アレイ。
【請求項１５】前記データ・ステアリング制御信号が、
前記制御レジスタによって提供されることを特徴とす
る、請求項１４に記載のプログラマブル・ゲート・アレ
イ。
【請求項１６】複数のＬＳＳＤレジスタからなる前記シ
リアル・ストリングの前記低減構成が、単一ビット・バ
イパス・レジスタのみを含むことを特徴とする、請求項
１５に記載のプログラマブル・ゲート・アレイ。
【請求項１７】追加のプログラマブル・ゲート・アレイ
が、前記プログラマブル・ゲート・アレイの複数のＬＳ
ＳＤレジスタからなる前記シリアル・ストリングと直列
に結合された複数のＬＳＳＤレジスタからなる関連シリ
アル・ストリングを有することを特徴とする、請求項１
６に記載のプログラマブル・ゲート・アレイ。
【請求項１８】ＦＰＧＡをテストする方法において、（ａ）［１］ＦＰＧＡの入出力バウンダリ周辺のバウン
ダリ・スキャン・チェーンとして第１のＬＳＳＤスキャ
ン・レジスタを設けるステップと、［２］ＦＰＧＡの入
出力バウンダリに既知の入出力テスト・ベクトルを印加
するステップと、［３］入出力バウンダリのデータをラ
ッチ・データとしてバウンダリ・スキャン・チェーンに
ラッチするステップと、［４］バウンダリ・スキャン・
チェーンからシリアルにデータをスキャン・アウトし、
入出力バウンダリのラッチ・データを取り出すステップ
と、［５］取り出したデータを既知の入出力テスト・ベ
クトルと比較するステップと、［６］取り出したデータ
が入出力テスト・ベクトルと一致しないときに、障害を
報告するステップと、（ｂ）［１］ＦＰＧＡの構成論理回路をテストするため
の構成スキャン・チェーンとして第２のＬＳＳＤスキャ
ン・レジスタを設けるステップであって、構成論理回路
がメモリ要求信号に応じてＦＰＧＡのメモリ・セルにア
クセスするように動作可能であるステップと、［２］構
成テスト・ベクトルを構成スキャン・チェーンにスキャ
ン・インするステップと、［３］構成スキャン・チェー
ンの構成テスト・ベクトルを構成論理回路に印加するス
テップと、［４］印加した構成テスト・ベクトルに応答
して構成論理回路によってもたらされるデータを構成ス
キャン・チェーンにラッチするステップと、［５］構成
スキャン・チェーンからシリアルにデータをスキャン・
アウトし、構成論理回路によってもたらされたデータを
そこから取り出すステップと、［６］取り出したデータ
を印加した構成テスト・ベクトルに応じて所定の結果デ
ータと比較するステップと、［７］取り出したデータが
印加した構成テスト・ベクトルと関連する所定の結果デ
ータと一致しないときに、障害を報告するステップと、（ｃ）［１］ＦＰＧＡの選択プログラマブル相互接続部
内に構成した相互接続スキャン・チェーンとして第３の
ＬＳＳＤスキャン・レジスタを設けるステップと、
［２］前記相互接続スキャン・チェーンのそれぞれのＬ
ＳＳＤスキャン・レジスタ間でＦＰＧＡのプログラマブ
ル相互接続部のうちの１組の相互接続部を構成するステ
ップと、［３］前記レピータ・スキャン・チェーンの選
択入力相互接続スキャン・チェーンにシリアルに相互接
続テスト・ベクトルをスキャン・インし、第１の組の相
互接続部の入力側に相互接続テスト・ベクトルを印加す
るステップと、［４］第１の組の相互接続部の出力側か
ら前記相互接続スキャン・チェーンの選択出力相互接続
スキャン・チェーンにデータをラッチするステップと、
［５］選択出力スキャン・チェーンからシリアルにデー
タをスキャン・アウトし、第１の組の相互接続部の出力
側からラッチしたデータをそこから取り出すステップ
と、［６］取り出したデータを相互接続テスト・ベクト
ルと比較するステップと、［７］取り出したデータが相
互接続テスト・ベクトルと一致しないときに、障害を報
告するステップとを含むことを特徴とする、ＦＰＧＡを
テストする方法。
【請求項１９】（ｄ）［１］ＦＰＧＡの所与のプログラ
マブル資源の構成に関連する、前記構成メモリ・セルの
うちの所与のメモリ・セルに第１の既知のデータを書き
込むステップと、［２］続いて、所与のメモリ・セルか
らデータを取り出すステップと、［３］取り出したデー
タを第１の既知のデータと比較するステップと、［４］
取り出したデータが第１の既知のデータと一致しないと
きに、障害を報告するステップとを含む、ＦＰＧＡの構
成メモリ・セルをテストするためのステップをさらに含
むことを特徴とする、請求項１８に記載の方法。
【請求項２０】（ｄ）［５］第１の既知のデータの補数
である第２の既知のデータを使用して、ステップ（ｄ）
［１］〜（ｄ）［４］を繰り返すステップをさらに含む
ことを特徴とする、請求項１９に記載の方法。
【請求項２１】ＦＰＧＡの前記構成メモリ・セルの各メ
モリ・セルごとにステップ（ｄ）［１］〜（ｄ）［５］
を繰り返すステップをさらに含むことを特徴とする、請
求項２０に記載の方法。
【請求項２２】前記第３のＬＳＳＤスキャン・レジスタ
のそれぞれが、前記それぞれの第３のＬＳＳＤスキャン
・レジスタとＦＰＧＡの前記プログラマブル相互接続部
のうちのそれに関連する相互接続部との間で信号を選択
的に伝播するために、前記構成メモリ・セルのうちの関
連メモリ・セル内の関連構成データに応じてプログラム
可能な選択的結合手段を含み、前記ステップ（ｃ）［１］が、前記選択入力相互接続ス
キャン・チェーンの前記第３のＬＳＳＤスキャン・レジ
スタを前記第１の組の相互接続部のそれぞれの入力側に
結合するように、選択プログラマブル相互接続部の前記
第３のＬＳＳＤスキャン・レジスタに関連する前記構成
メモリ・セルのうちのメモリ・セルに適切な構成データ
をロードするステップを含むことを特徴とする、請求項
２１に記載の方法。
【請求項２３】ＦＰＧＡの様々なプログラマブル相互接
続部をテストするために、関連の選択入力および出力相
互接続スキャン・チェーンとともに各種の関連する組の
相互接続部を使用して、複数回、ステップ（ｃ）［１］
〜（ｃ）［７］を繰り返すステップをさらに含むことを
特徴とする、請求項２２に記載の方法。
【請求項２４】構成論理回路を完全に実行しテストする
ように、各種の関連構成テスト・ベクトルを使用して、
複数回、ステップ（ｂ）［１］〜（ｂ）［７］を繰り返
すステップをさらに含むことを特徴とする、請求項１８
に記載の方法。
【請求項２５】フィールド・プログラマブル・ゲート・
アレイ（ＦＰＧＡ）をテストする方法において、（ａ）［１］複数の入出力ポートと、［２］関連の論理
構成データに応じて特定の論理回路を提供する複数のプ
ログラマブル論理ユニットと、［３］関連の経路指定構
成データに応じて前記複数の入出力ポートのうちの選択
機能入出力ポートと前記複数のプログラマブル論理ユニ
ットのうちの選択プログラマブル論理ユニットとを選択
的に相互接続する複数のプログラマブル相互接続部と、
［４］複数の構成メモリ・セルであって、複数の構成メ
モリ・セルのうちの指定のメモリ・セルが、関連の論理
構成データと経路指定構成データをそれぞれ保持するた
めに前記複数のプログラマブル論理ユニットおよび前記
複数のプログラマブル相互接続部に関連付けられている
複数の構成メモリ・セルと、［５］前記複数の構成メモ
リ・セルにアクセスし、そこへの構成データのロードを
可能にするための構成論理回路とを有するＦＰＧＡを設
けるステップと、（ｂ）関連のＬＳＳＤ構成スキャン・チェーンを使用し
て前記構成論理回路の機能性をテストするステップと、（ｃ）確定的テスト・パターンを使用して前記複数の構
成メモリ・セルをテストするステップとを含むことを特
徴とする、ＦＰＧＡをテストする方法。
【請求項２６】（ｄ）関連のバウンダリ・スキャン・チ
ェーンを使用して前記複数の入出力ポートのうちの選択
入出力ポートをテストするステップをさらに含むことを
特徴とする、請求項２５に記載のＦＰＧＡをテストする
方法。
【請求項２７】前記選択入出力ポートが、様々な入出力
構成を実現するために関連の入出力構成データに応じて
プログラム可能であり、選択入出力ポートをテストする前記ステップ（ｄ）が、
前記様々な構成のうちの所与の構成に応じて選択入出力
ポートを構成するための入出力構成データを前記構成メ
モリ・セルにロードするステップを含むことを特徴とす
る、請求項２６に記載のＦＰＧＡをテストする方法。
【請求項２８】ステップ（ｄ）の前記ロード・ステップ
が、データを受け取るための選択入出力ポートを構成
し、選択入出力ポートを選択する前記ステップ（ｄ）が、［１］既知のテスト・データを選択入出力ポートに印加
するステップと、［２］選択入出力ポートの結果データを関連のバウンダ
リ・スキャン・チェーンにラッチするステップと、［３］バウンダリ・スキャン・チェーンからデータをシ
フト・アウトし、ラッチした結果データを回復するステ
ップと、［４］回復した結果データに応じて前記選択入出力ポー
トの機能性を判定するステップとをさらに含むことを特
徴とする、請求項２７に記載のＦＰＧＡをテストする方
法。
【請求項２９】ステップ（ｄ）の前記ロード・ステップ
が、データを送出するための選択入出力ポートを構成
し、選択入出力ポートを選択する前記ステップ（ｄ）が、［１］既知のテスト・データをバウンダリ・スキャン・
チェーンにスキャン・インし、既知のテスト・データを
関連の選択入出力ポートに印加するステップと、［２］選択入出力ポートから結果データを回復するステ
ップと、［３］回復した結果データに応じて前記選択入出力ポー
トの機能性を判定するステップとをさらに含むことを特
徴とする、請求項２７に記載のＦＰＧＡをテストする方
法。
【請求項３０】（ｄ）関連のスキャン・チェーン設計を
使用して前記複数のプログラマブル・ユニットのうちの
選択プログラマブル論理ユニットをテストするステップ
をさらに含むことを特徴とする、請求項２５に記載のＦ
ＰＧＡをテストする方法。
【請求項３１】選択プログラマブル論理ユニットをテス
トする前記ステップ（ｄ）が、前記特定の論理回路の所
与の回路構成に応じて選択プログラマブル論理ユニット
を構成するステップを含むことを特徴とする、請求項３
０に記載の方法。
【請求項３２】前記関連のスキャン・チェーンが、その
データを前記選択プログラマブル論理ユニットに選択的
に印加するために、複数の構成メモリ・セルのうちの指
定のメモリ・セル内の関連構成データに応じてプログラ
ム可能であり、選択プログラマブル論理ユニットをテストする前記ステ
ップ（ｄ）が、そのデータを前記選択プログラマブル論
理ユニットに印加するために前記関連のスキャン・チェ
ーンを構成する追加ステップを含むことを特徴とする、
請求項３０に記載の方法。
【請求項３３】前記プログラマブル論理ユニットが、そ
こで選択的に構成可能な同期論理デバイスを含み、前記ＦＰＧＡが、前記同期論理デバイスにシステム・ク
ロックを分配するためのクロック分配ネットワークを含
み、選択プログラマブル論理ユニットをテストする前記ステ
ップ（ｄ）が、［１］前記関連のスキャン・チェーン設計の入力および
出力ＬＳＳＤレジスタ間にプログラマブル論理ユニット
の同期論理デバイスを構成するステップと、［２］前記入力ＬＳＳＤレジスタを介して前記同期論理
デバイスにテスト・データを印加するステップと、［３］前記クロック分配ネットワークを介して前記同期
論理デバイスにシステム・クロックのクロック・パルス
を提供するステップと、［４］前記出力ＬＳＳＤレジスタを介して前記同期論理
デバイスのデータを回復するステップと、［５］前記同期論理デバイスと関連のクロック分配ネッ
トワークの機能性を判定するために、印加した前記テス
ト・データに応じて前記回復データを分析するステップ
とを含むことを特徴とする、請求項３０に記載の方法。
【請求項３４】前記クロック分配ネットワークが、前記
同期論理デバイスへの代替クロック分配結合を行うよう
にプログラム可能であり、前記ステップ（ｄ）が、前記同期論理デバイスへの前記
代替クロック分配結合のうちの選択クロック分配結合を
行うようにプログラマブル・クロック分配ネットワーク
を構成する追加のステップを含むことを特徴とする、請
求項３３に記載の方法。
【請求項３５】前記ＦＰＧＡが、前記同期論理デバイス
へシステム・リセット信号を分配するためのリセット分
配ネットワークを含み、前記方法が、（ｅ）［１］前記同期論理デバイスに既知のデータをロ
ードするためにステップ（ｄ）［１］〜（ｄ）［３］を
繰り返すステップと、［２］前記リセット分配ネットワ
ークを介して前記同期論理デバイスにシステム・リセッ
ト信号動作を提供するステップと、［３］前記出力ＬＳ
ＳＤレジスタを介して前記同期論理デバイスのデータを
回復するステップと、［４］前記同期論理デバイスとリ
セット分配ネットワークのリセット機能性を判定するた
めに回復したデータを分析するステップとにより、前記
同期論理デバイスとリセット分配ネットワークのリセッ
ト機能性をテストする追加のステップを含むことを特徴
とする、請求項３３に記載の方法。
【請求項３６】前記関連のスキャン・チェーン設計が、
前記複数のプログラマブル相互接続部のうちの所与の相
互接続部内に配置された複数のプログラマブルＬＳＳＤ
レジスタを含み、前記複数のプログラマブルＬＳＳＤレ
ジスタが、そのデータを関連の所与の相互接続部に選択
印加するために関連の構成データに応じてプログラム可
能であり、選択プログラマブル論理ユニットをテストする前記ステ
ップ（ｄ）が、［１］前記特定の論理回路の所与の回路構成に応じて選
択プログラマブル論理ユニットを構成するステップと、［２］関連の所与の相互接続部を介して選択プログラマ
ブル論理ユニットをインタフェースするように前記複数
のプログラマブル相互接続部を構成するステップと、［３］そのデータを関連の所与の相互接続部に印加する
ように前記複数のＬＳＳＤレジスタを構成するステップ
とを含むことを特徴とする、請求項３０に記載に方法。
【請求項３７】選択プログラマブル論理ユニットを構成
する前記ステップ（ｄ）［１］が、所与の論理設計に応
じてＦＰＧＡの１ブロック分のプログラマブル論理ユニ
ットと、前記複数のプログラマブル相互接続部のうちの
関連する組のプログラマブル相互接続部とを構成して、
ブロック論理回路を提供することを含み、前記所与の相互接続部が、前記ブロック論理回路への入
力信号を伝播するための入力相互接続部を提供し、前記複数のプログラマブル相互接続部を構成する前記ス
テップ（ｄ）［２］が、前記ブロック論理回路からの出
力信号を伝播するための出力相互接続部の構成も含み、前記複数のＬＳＳＤレジスタを構成する前記ステップ
（ｄ）［３］が、ブロック論理回路の入力相互接続部を
横切る入出力バウンダリ・スキャン・チェーンとして第
１のスキャン・チェーンを提供し、ブロック論理回路の
出力相互接続部を横切る出力バウンダリ・スキャン・チ
ェーンとして第２のスキャン・チェーンをさらに提供
し、選択プログラマブル論理ユニットをテストする前記ステ
ップ（ｄ）が、［４］回路テスト・ベクトルを入出力バウンダリ・スキ
ャン・チェーンにスキャン・インし、入出力バウンダリ
・スキャン・チェーンの回路テスト・ベクトルをブロッ
ク論理回路の入力に印加するステップと、［５］印加した回路テスト・ベクトルに応答してブロッ
ク論理回路によって提供される結果データを出力バウン
ダリ・スキャン・チェーンにラッチするステップと、［６］出力バウンダリ・スキャン・チェーンからシリア
ルにデータをスキャン・アウトし、結果データを取り出
すステップと、［７］所与のブロック論理回路の機能性を判定するため
に回路テスト・ベクトルと所与の論理設計に応じて事前
に決定した所定の結果データと取り出した結果データと
を比較するステップとをさらに含むことを特徴とする、
請求項３６に記載の方法。
【請求項３８】（ｄ）関連のスキャン・チェーンを使用
して前記プログラマブル相互接続部のうちの選択プログ
ラマブル相互接続部をテストするステップをさらに含む
ことを特徴とする、請求項２５に記載の方法。
【請求項３９】前記関連のスキャン・チェーンが、その
データをそれぞれの選択プログラマブル相互接続部に選
択的に印加するために関連の構成データに応じてプログ
ラム可能な複数のプログラマブルＬＳＳＤレジスタを含
み、選択プログラマブル相互接続部をテストする前記ステッ
プ（ｄ）が、そのデータをそれぞれの選択プログラマブ
ル相互接続部に印加するように前記複数のプログラマブ
ルＬＳＳＤレジスタを構成するステップを含むことを特
徴とする、請求項３８に記載の方法。
【請求項４０】フィールド・プログラマブル・ゲート・
アレイ（ＦＰＧＡ）をテストする方法において、前記方
法が、（ａ）複数のピンと、前記複数のピンのうちの機能ピン
に関連する複数の入出力機能信号線と、関連の論理構成
データに応じて特定の論理回路を提供する複数のプログ
ラマブル論理ユニットと、関連の経路指定構成データに
応じて入出力機能信号線のうちの選択入出力機能線と複
数のプログラマブル論理ユニットのうちの選択プログラ
マブル論理ユニットとを選択的に相互接続するための複
数のプログラマブル相互接続部と、複数のメモリ・セル
であって、複数のメモリ・セルのうちの指定のメモリ・
セルが、関連の論理構成データと経路指定構成データを
それぞれ保持するために複数のプログラマブル論理ユニ
ットと複数のプログラマブル相互接続部に対して指定さ
れている複数のメモリ・セルと、メモリ要求信号に応じ
て複数のメモリ・セルのうちの特定のメモリ・セルにア
クセスするための構成論理回路と、入出力機能信号線を
横切るバウンダリ・スキャン・チェーンとして配置され
た第１のＬＳＳＤスキャン・レジスタと、構成論理回路
に関連して構成スキャン・チェーンとして配置された第
２のＬＳＳＤスキャン・レジスタと、前記複数のプログ
ラマブル相互接続部のうちの選択プログラマブル相互接
続部に沿って配置された相互接続スキャン・チェーンを
提供する第３のＬＳＳＤスキャン・レジスタであって、
複数のメモリ・セルのうちの適切なメモリ・セル内に保
持された関連のラッチ構成データに応じてそれぞれのプ
ログラマブル相互接続部に選択的に結合される第３のＬ
ＳＳＤスキャン・レジスタとを有するＦＰＧＡを設ける
ステップと、（ｂ）［１］バウンダリ・スキャン・チェーン、構成ス
キャン・チェーン、および相互接続スキャン・チェーン
のそれぞれによりシリアルに既知のテスト・データをス
キャンするステップと、［２］前記それぞれのスキャン
・チェーンの機能性を判定するために、前記それぞれの
スキャン・チェーンによりスキャンしたデータをそれに
関連する既知のテスト・データと比較するステップとに
より、様々なスキャン・チェーンをテストするステップ
と、（ｃ）［１］関連の機能ピンとバウンダリ・スキャン・
チェーンの関連の第１のＬＳＳＤスキャン・レジスタと
の間の入出力機能信号線を既知のテスト・データを通過
させるステップと、［２］入出力機能信号線と関連の機
能ピンの機能性を判定するために、実際にそこを通過し
たデータと既知のテスト・データとを比較するステップ
とにより、入出力機能信号線と関連の機能ピンをテスト
するステップと、（ｄ）［１］テスト・ベクトルをシリアルに構成スキャ
ン・チェーンにスキャンし、テスト・ベクトルを構成論
理回路に印加するステップと、［２］印加したテスト・
ベクトルに応じて構成論理回路によってもたらされる結
果データをラッチした結果データとして構成スキャン・
チェーンにラッチするステップと、［３］ラッチした結
果データを取り出したデータとしてシリアルに構成スキ
ャン・チェーンからスキャン・アウトするステップと、
［４］構成論理回路の機能性を判定するために、テスト
・ベクトルと構成論理回路の予定動作に応じて事前に決
定した予想結果データと取り出したデータとを比較する
ステップとにより、構成論理回路をテストするステップ
と、（ｅ）［１］データを伝播するために関連の経路指定構
成データに応じて複数のプログラマブル相互接続部のう
ちの第１の組の相互接続部を構成するステップであっ
て、第１の組の相互接続部のうちのそれぞれの相互接続
部が入力側と出力側とを有するステップと、［２］前記
第１の組の相互接続部の入力側にそのデータを印加する
ために、関連のレピータ・ラッチ構成データに応じて前
記相互接続スキャン・チェーンのうちの第１の相互接続
スキャン・チェーンを構成するステップと、［３］前記
第１の組の相互接続部の出力側からデータを受け取るた
めに第２の相互接続スキャン・チェーンを提供するステ
ップと、［４］第１の相互接続スキャン・チェーンにシ
リアルに既知のテスト・データをスキャン・インし、前
記第１の組の相互接続部の入力側に既知のテスト・デー
タを印加するステップと、［５］前記第１の組の相互接
続部の出力側に提示されたデータをラッチした結果デー
タとして第２の相互接続スキャン・チェーンにラッチす
るステップと、［６］第２の相互接続スキャン・チェー
ンからシリアルにデータをスキャン・アウトし、ラッチ
した結果データを取り出したデータとして回復するステ
ップと、［７］第１の組の相互接続部の機能性を判定す
るために、取り出したデータを既知のテスト・データと
比較するステップとにより、プログラマブル相互接続部
をテストするステップとを含むことを特徴とする方法。
【請求項４１】［１］前記複数のメモリ・セルの所与の
位置に既知の入力データを書き込むステップと、［２］前記複数のメモリ・セルの所与の位置からデータ
を読み取るステップと、［３］前記メモリ・セルの機能性を判定するために、そ
こから読み取ったデータと既知の入力データとを比較す
るステップとにより、前記複数のメモリ・セルをテスト
するステップ（ｆ）をさらに含むことを特徴とする、請
求項４０に記載の方法。
【請求項４２】前記ステップ（ｄ）がステップ（ｆ）よ
り先行することを特徴とする、請求項４１に記載の方
法。
【請求項４３】前記ステップ（ｅ）が前記ステップ
（ｆ）の後に続くことを特徴とする、請求項４２に記載
の方法。