TW298619B - Testable programmable gate array and associated LSSD/deterministic test methodology - Google Patents

Testable programmable gate array and associated LSSD/deterministic test methodology Download PDF

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Botala Sally
Whitney Gould Scott
Ray Keyer Frank Iii
R Larsen Wendell
Raymond Palmier Ronald
Worth Brian
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Description

A7 B7 五、發明説明（ 直關本申請案之資訊 本申請案乃與各公有之先前美國專利申請案有關： 1.1995年6月2日申請之第08/459,579號申請案，發明名稱 爲"可程式化陣列互連網路，，， * 2.1995年6月2曰申請之第〇8/46〇,42〇號申請案發明名稱爲 "可程式化陣列I/O-路由資源"， 3. 1995年6月2曰申請之第08/459，156號申請案，發明名稱 爲"可程式化陣列時鐘脈衝/重定資源"， ， 4.1995年6月2日申請之第08/46〇 481號申請案，發明名稱 爲"可程式化邏輯單元"， 5‘ 1995年1月7日申請之第08/480,639號申請案，發明名稱 爲可程式化陣列互連鎖定器„， 請先聞讀背面之注意事一/—填寫本頁} -裝· 訂· 經濟部中央標準局員工消費合作社印装
1 ·1995年1月2日申請之第08/488,3 14號申請案發明名稱爲 具有摺疊之連續位址結構"。 技術範圍 本發明係關於用以測試半導體積體電路之測試次系統與 策略’特別是關於測試各場可程式化閘陣列之測試次系統 與策略。 ' 本發明之背景 2 %可程式化閘降列（FPGAsy爲熟諳本技藝人士所知乃包含 其中具有各聯合及同步邏輯電路之未委定的可程式化邏輯 單疋之陣0。典型者，此等邏輯單元係由一可程式的互連 網路以可程式規劃方式互連，是以一複雜的使用者界定之 遲輯功能可由一 FPGA以適當程式化及互連各邏輯單元之方 法予以執行。 高級之FPGAs亦可包括可程式化輸入/輸出（1/〇)資源以 將資料從邏輯單元的陣列作來往之轉移。各1/〇資源乃可程 式化以控制信號傳播通過其中（即輸入或輸出）之方向，並 可另由數種其他以選擇方式啓動的控制组態（例如阻抗，轉 換率，提升（pull-ups)，極性等）予以程式規劃、FpGAs常應 用許多1/0終端，每—終端可由其相關的可程式化I/O資源 作單獨配1，可程式規劃之定時器網路亦可使用於-FGPA 中以分配一個或多個時鐘脈衝信號至該陣列之各連續電路 。每一上述之FPGA次系統通常係認爲一 FPGA之"功能"部 刀之一部。此等次系統在後文中係各自或集體稱爲"可程式 化資源"，範例性可程式化資源係揭示於上列同在申請程序 中之各美ϋ專利申請案中。 現有多種程式規劃技術可用於FPGAs。舉例而言，依電 性熔線或抗依電性熔線鏈可用於該陣列中以提供各陣列資 源間之選擇性連接。爲程式規劃此等線路起見，每個兩終 端鏈之各終端必須爲可單獨定址，以使跨於該鏈之適切程 式規劃電壓能有選擇之位置。因Λ，需有另加之組態支持 電路，以提供組成該陣列之程式规劃電壓的必要定址與路 由，亦可使用浮動閘EPR0M7EEPR0M電晶體以提供陣列之 程式規劃旎力，並可以相似方式置於該陣列中及予以單獨 定址，俾將程式規劃電壓施加於此等電晶體。 靜％ RAM(SRAM)技術亦可用以控制一 fpga之可程式規 劃資源，FPGA之一簡單可程式規劃資源包括一cM〇s(互補 經濟部中央標準局負工消费合作社印製 A7 __________ _ 五、發明説明（3 ) 金屬氧化半導體）通閘（pass gate)。此通閘係由保持一預定 之程式規劃狀態之基礎SRAM單元予以控制。此程式規劃狀 態’即儲存於SRAM單元中之組態資料數元決定該通闡是否 導電’因此可提供SRAM單元之一均勻陣列作爲FPGA中之 一相當獨立之次系統，以建立FPGA之相關可程式規劃資源 之組態。對各SRAM單元的陣列之接達係使用FPGA之組態 邏輯次系統控制之標準接達技術提供之。 顯然，除一可程式化閘陣列之可規劃程式的，資源外，需 有另外之組態次系統，以完成該陣列之程式規劃、在上述 之SRAM FPGA實例中，設有用以配置FPga之相關可程式 規劃資源之各SRAM單元的均勻陣列，與控制其接達之相關 組態邏輯一道。就半導體設計及製作之觀點而言，對單一 半導體封装中多個不均勻次系統之設置導致關於電路測試 能力，包括故障偵測與隔離之嚴重關切。是以提供一種廣 泛的測試策略，俾能測試一FPGA之組態次系統及可程式規 劃資源殊屬有利。此種測試策略本身可包括將另增之測試 次系統設於該FPGA内，而此等測試次系統應亦屬可測試者 因此’《fc可犯範圍言’各測試策略必須包含該之所 有資源與次系統，包括各測試次系統。 可程式規劃資源’组態及測試次系統雖在其各自之電路 與功能上有所不同，但係高度互相依賴。此互相依賴性使 所用之測試策略大爲複雜。舉例而言，吾人經常㈣試各 邏輯單元之組合邏輯，而此等邏輯單元乃由組態次系统予 以程式規劃於-指定之狀態者。不過，各邏輯單元 (請先閲讀t>面之注4事\^次填寫本頁) •裝· 訂 線 • 11 —II —^1 . -6- 經濟部中央榡準局貝工消費合作社印製 2986j9 A7 __________B7 五、發明説明（4 ) 完整性可因組態次系統中之誤差及測試次系統之誤差而有 不利之影響。因此吾人希望能使用一種儘可能考慮— FPGA 中各種資源及次系統間互相依賴性之測試策略。 已知之邊界掃描技術涉及在—切片之周邊設置雙重鎖定 器例如LSSD暫存器，與其1/〇終端結合。此等鎖定器係互 連成爲一移位暫存器掃描鏈。各測試激源係以串列方式饋 入蔹掃描鏈中，並施加於該切片之—内部電路。該掃描鏈 旎同樣截獲Μ内部電路響應於測試激源所供給-之結果資料 ，然後能將此等結果自移位暫存器中移出並與預期之結果 比較。設有該切片之掃描進、(Scan in)，掃描移出（Scan_ out)及數個定時終端，使掃描鏈得以操作。因此，故障能在 該切片之内部電路中偵測而毋需對該切片之1/〇終端之外部 測試接介'。不過，藉增加電路密度及特別考慮及— FpGA中 各私路之複雜本質，使用邊界掃描技術作故障偵測雖屬可 能，但故障隔離可能有困難，是以吾人希望使用能在測試 FPGA中各種資源及次系統之期間提供較大程度的故障隔 離之測試次糸統。 位準靈敏掃描設計（LSSD)測試技術亦係已知者，並涉及 將一邏輯電路分割成組合及同步之邏輯電路。此等同步之 電=被連接成一争列移位暫存器持描鍵，限定或分割該邏 輯电路之各區域。如同邊界掃描技術，各測試激源被轉移 進入移位暫存器掃描鏈，並施加於該邏輯電路，結果資料 則被截獲進入該掃描鏈，如同由相關之邏輯電路或其分段 達成者。然後將截獲之結果資料移出供分析之用。再
.1 1 I - (請先聞讀背面之注意事啄孑填寫本頁) .裝· 訂 線 1 -1» I · 經濟部中央橾準局員工消費合作社印製 A7 _____ B7_ 五、發明説明（5 ) 減少之插銷計數測試係在僅需接達掃描進入，择描退出及 適當的定時插鎖之外部測試裝備中完成。 在典型之FPGAs中，藉轉換其同步電路爲串接移位暫存 器而完全將所有之組合電路分割殊屬困難。例如，將每_ 邏輯單tl中之各同步電路轉換及於一相關之串接移位暫存 器掃描鏈内連接，介入之可程式化互連網路將無法完全分 到並可说會有不可能測試之區域。如若互連網路係大而複 雜，此一問題特別嚴重。因此，希望有一測試,.策略，提供 一 FPGA的雜質組合與同步資源之適當測試，使其分割可能 及克服使用純粹之LSSD方法之弱點。 如上述所述，一高性能測試策略之提供，可能需要該陣 列中之至少若干另增的測試次系統，然而如同已知之移位 暫存器技術，希望將操作測試次系統所需之丨/ 〇終端數量儘 可能減至最少。此外，希望能以最低數量之信號介面電路 及外部測試裝備支援一系統中眾多FPGA切片之測試。 _本發明之概要 因此本發明之目的在提供一種改良之能測試的可程式 化閘陣列，及測試該陣列之方法。 本發月之又一目的在提供一種廣泛之測試策略，用以測 試能使-現場可程式化問陣列之各次之 -種可程式化閘陣列。 離之 本發明又另一目的爲提供用以測試一可程式化閘陣列之 此種測試策略，該策略對可程式化問陣列之各種次系統間 之互相依賴性加以考慮。 本紙張尺度適财關 (請先閲讀背面之注意事及名填寫本頁) -裝. 訂 線 A7 -------------B7^ 五、發明説明（6 ) 經濟部中央標隼局員工消費合作社印製 本發明之又一目的爲提供此種能測試的可程式化閘陣列 及相關之測試方法，俾能作眾多之可程式化閉陣列之測試 〇 根據本發明之第—具體實例’一場可程式化之閘陣列具 有耦合於相關I/O通道之眾多功能信號線路，多個可程式化 之邏輯單元根據相關之邏輯組態資料提供特別之邏輯電路 多個可程式化之互連根據相關之路由组態資料互連各功 能信號電路與可程式化邏輯單元。與可程式化速輯單元及 可程式化i連結合之記憶ϋ單元分別保有豸輯及路由組賤 資料以組合各有關之可程式化資源。組態邏輯接收記憶器 請求信號並處理此等信號，俾能接達各記憶器單元，FpGA 之測試電路包括跨接於FPGA之各功能信號線路之_lssd 邊界择描鏈俾使可選擇之串列掃描能出人於1/〇功能信號線 路及聯合之I/O通道，並作功能之證實。1:LSSD择描 鏈乃與組態邏輯結合，俾使LSSD串列掃描能出人及達成其 測試。最後，將LSSD轉發器掃描鏈沿場可程式化問陣列之 各可程式化互連放丨，以使選擇性_列掃描能出入各該互 連。 在本發明第一具體實例之一特色中，1/〇邊界掃描鏈包括 與饋入資料於一測試控制暫存器相關之一部分，用以提供 控制FPGA之各項特色用之控制信號。 ' 本發明第一具禮實例之另-#色包括用〃支持一陣列測 試模式之各設備。多個可程式化操作單位係跨於FpGA配置 成爲具橫列與縱行之一陣列、多可程式化互連包含通過各 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公慶） (請先閔讀背面之注意事見-s填寫本頁) -裝. 訂 線 經濟部中央標準局員工消費合作社印製 、發明説明（7) 二：式化操作單位之陣列鄭近相關橫行及縱列配置之多重 據轉mi重縱行匯流排。可程式化之轉發器單位根 $轉發m㈣以選擇方式再分橫㈣流排及縱行匯流 f旨f匯流排爲相關之匯流排分段，上述之轉發器組 :::科乃保遠於組態記憶器之指定記憶器單元中者。轉發 :1 ί之每⑻轉描暫存器則係、併人多個可程式化的 轉發器單位之-關聯轉發器單位内。較佳者，彳關之橫列 及縱行®流排之L S S D掃㈣存器係"連接，h提供各自 之轉發器择描鍵。 在本發明之第-測試方法（B(S或卡片測試）中，提供一種 測试，其！/0邊界附近有—1/〇邊界掃描鍵的FpGA之方法 於最先之測4王要程式中，已知之1/〇測試資料係施加於 PGA之I/O邊界。其次1/〇邊界之資料被鎖入於"ο邊界掃 描鏈。㈣此鎖人之資料被掃描移出！_界掃描鏈，並予 恢復以與已知之1/0測試資料比較而確定FpGA的ι/〇邊界 之功能。 匕在第二測試方法(組態虹⑽測試)中，FpGA乃設以一组 態掃描鍵以測試FPGA之組態邏輯。—組態測試向量被掃描 進入組態掃描鏈及施加於該組態邏輯，該组態邏輯響應於 施加之組態測試向量所獲致之結果資料被鎖定進入該組態 掃描鏈。然後將此結果資料掃描移出該組態掃描鍵，並予 以恢復，及按施加之測試向量及组態邏輯與預定之結果資 料比較，以確定該組態邏輯之功能。 在第三測試方法（陣列測試）中，㈣八係設以配置在該 (請先閲讀背面之注意事h4.填寫本頁 n^— · . _ •裝. 訂 線 本纸張尺度賴t賴家蘇（CNS〉A4;見格 -10 2986J9 A7
經濟部中央標準局員工消費合作社印製 之1'化之各互連内之轉發器掃描鍵。FpGA 王，互連惑第一組互連係配置在轉發器掃浐# . 輸入與輸出轉發器掃描鍵之各自LSSD掃描暫存器間。田= 連測試向量以_財鱗描進人輸人轉發 I::组;連之輸入邊。然後將該第-組互連輸= ’料鎖疋於輸出轉發器掃描鏈中。此結果資料被掃描移 出輸出轉發器掃描鏈，使其恢復並與所施加之互 量比較，以確定可程式化各互連之功能。 + 、4向 此實例之另-測試方法（組態記憶器出入測試）直接接達 及測=FPGA之記憶器單元’以確定各記憶器單元收受及保 有組怨資料以組合FPGA的可程式化資源之能力。首先將已 知之資料寫入各記憶、器單纟中。纟次將資料從各記憶器單 7L收回並與已知資料比較以確定各記憶器單元之功能。 在本發明之又另一測試方法中，提供用以測試一 FpGA之 組合能力之方法。準備一FPGA使其具有多個1/〇通道，可 程式化之邏輯單位及可程式化之互連，以互連可程式化之 邏輯單位與各I / 〇通道。將多個組態記憶器單元指配予可程 式化之各邏輯單位及可程式化之互連。此等組態記憶器單 元保留組態資料以配置可程式化邏輯單位及可程式化之互 連’組態邏輯設有FPGA俾能-接達及將組態資料饋入可程式 化之各1己憶器單元。在測試場可程式化閘陣列之此方法中 ，組態邏輯之功能係經由與组態邏輯聯合之LSSD.描鏈加 以測試’在測試該組態邏輯後，使用決定性測試型式測試 多個組態記憶器單元。 (請先閲讀背面之注¾.事填. -填寫本頁) -裝. 訂 線 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 、在本發明之前列測試法之另一特色中，使用邊界掃描鍵 以觀察FPGA之I/O通道狀態（快像）。 在本發明之第四測試方法（B/S切片測試）中，提供一種測 试FPGA之方法，該FPGA具有多個1/〇銷，眾多1/〇功能信 號線路，多個可程式化邏輯單位，及根據路由组態資料以 選擇方式互連功能信號線路與選擇可程式化邏輯單位之多 個可程式化互連，該FPGA#設有多個記憶器單元，用以保 有與配置該FPGA之可程式化資源有關之組態資料，FPga 之組態邏輯能接達各記憶器單元。準備一邊界掃描鏈跨於 FPGA之各功能信號線路及一组態掃描鏈在組態邏輯内及其 周圍。沿可程式化互連之各選擇互連則設以轉發器掃描鏈 ，此等轉發器掃描鏈係根據各自之鎖定組態資料以選擇之 方式耗合於相關之互連。 根據本發明之第四種測試方法測試FPGA時，各種掃描鍵 之每一種係以串列方式將資料掃描通過其中而測試之。資 料係於通過各該择描鏈時加以接收並與掃描進入者比較以 確定各別掃描鏈之功能。 經濟部中央揉準局員工消費合作社印装 各I/O功能信號線路及相關之各功能I/O插銷係以—測試 向量加於多功能I/O插銷及將I/O功能線路之結果資料鎖定 於邊界掃描鏈中而測試之。將結果資料掃描移出邊界择福 鏈並與施加於功能I / 0插銷之測試向量比較，以確定各^ 〇 插銷及相關之功能信號線路之功能。 在第四測試方法之另一程序中，組態邏輯係藉择描—則 試向量串列進入組態掃描鏈及施加該測試向量於相關< g -12- 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 五、 發明説明（1〇 經濟部中央標隼局員工消費合作社印製 態邏輯而測試之。然後將組態邏輯響應於所施加之測試向 量而獲致足結果資料鎖定於該組態掃描鏈中。將此結果資 科以串列万式掃描移出組態掃描鏈並與根據所施加測試向 量及相n態邏輯已預定之結果資料比較，以確定該組 %邏輯之適切操作。 可程式化之各互連係首先將多個可程式化互連之第一组 互連配置於第—及第二轉發器掃描鏈之間而測試之。一測 =向量係以串列方式掃描進人第—轉發器掃描，鏈，按照適 當之組態資料組合第―轉發器掃描鏈，以施加該測試向量 於第一組互連之輸入邊，然後將在第一組互連輸出邊之資 料鎖定於第二轉發器掃㈣。此肖果資料被掃描移出第二 轉發器鏈，使其恢復並與所施加之測試向量比較，以確定 "T程式化之各互連之適切功能。 在本發明之最後具體實例中，一場可程式化閘陣列包括 用以接達其圮憶器單元之組態邏輯，此等記憶器單元乃與 组合FPGA之各可程式化資源相結合，一LSSD掃描鏈則與 組態邏輯聯合’以使LSSD能接達及測試組態邏輯。 選式之簡單説明 視爲本發明之主體經已特別指出及明確在本説明書之终 結部份提出中請、不過，就m組與作業方法以及本發明之 其他目的與優點而言，可參考各較佳具體實例之下列詳細 説明與附圖而對本發明有最佳之瞭解。在附圖中： 圖la-b爲根據本發明之一場可程式化閘陣列之方塊圖； 圖2爲一方塊圖，舉例説明一場可程式化閘陣列之丨/〇邊 (請先閲该背面之注*-事 填寫本頁) I - » · .裝. 、-=5 -13- 本纸張尺度適用中( CNS } ( A7
經濟部中央標準局員工消費合作社印製 界掃描鏈； 圖3爲圖2中I/O邊界掃描鏈之一 1/〇邊界掃描單元之方塊 圖； 圖4爲説明圖3中I/O邊界掃描單元之第一及第二移位暫存 器鎖定器之設計要圖； 圖5 a爲説明圖2中I/O邊界掃描鏈之一特別部分與加載一 控制暫存器結合以提供控制信號作配置及測試場可程式化 閘陣列之用之方塊圖； 圖5 b爲説明僅由與加載該場可程式化閘陣列的控制暫存 态結合之該部分組成的I / 〇邊界：掃描鏈之另一組態之方塊圖 1 圖5c爲説明僅由單一數元旁路暫存器組成的另一可替用 之減縮I/O邊界掃描鏈組態之方塊圖； 圖6a與b爲表示I/O邊界掃描鏈之控制暫存器及其相關部 分之方塊圖； 圖7a爲表示與控制暫存器聯合操縱運用1/〇邊界掃描鏈相 關之各信號之定時圖解； 圖7b爲表示與操作1/0邊界掃描鏈以僅加載於控制暫存器 部分相關之各信號之定時圖解； 圖7c爲表示與操作僅包含單—數元旁路暫存器之另一減 縮I/O邊界掃描鏈組態相配合之各信號之定時圖解： 圖8例示一可程式化蘭陣列之多個可程式化邏輯單元； 圖9爲圖8中可程式化閘陣列之一扇區部分圖解，例示可 程式化邏輯單元之一陣列與以選擇方式連接各可程式化邏 -14- 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公楚） (請先閱讀背面之注*-事 名填寫本頁) -裝· 訂 經濟部中央標準局員工消費合作社印製 五、發明説明（12 輯單元之—相關互連網路； 圖10爲例示與可程式化閉陣列之 可程式化匯流排的轉發器電路之方塊圖；..·且合之— 圖】】爲顯示在測試一可程式化閘 :銷時使用之定時與相關控—表二::: 圖】2爲顯示於接達縮減數目的ι/〇插銷時與測試 化閉陣列相配合之各時鐘與控制信號之定時圖解.> 之示在圖12中T間隔期間操作-可程式化閑陣列 疋轉發咨掃描鏈所用之扣Γ制产％ J 時圖解； 關掃描時鐘脈衝之定 、圖14爲顯示在圖12中丁間隔期間操作一可程式化開陣列 〈组態掃描鏈所用之控制信號及相關時鐘脈衝之定時圖解 t 圖1 5爲例示經組合以測試_可程式化閘陣列之核心單元之 轉發器掃描鏈之部份設計要圖。 較佳熹體實例之説明 本發明提供測試一可程式化間陣列所用之測試次系統及 策略。下列之説明首先敘述一可程式化閘陣列之基本結構 及其相關之測試次系統。其次敛述測試主要程式及有關之 順序，俾按其相關之測試次系統測試可程式化之閘陣列。 本發明之測試次系統及方法係在後文中參照一範例性場 可程式化閘陣列加以敘述。須注意者本發明之測試次系統 及方法能以相似之方法施加於其他可比及可再組合之邏輯 ------^—— (請先閲讀背面之注意Ϋ'^Λ填寫本頁) 訂 線 ' In --- . -15 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印製 2^86^9 A7 --------------B7 五、發明説明（13) 裝置。 FPGA之全面觀： 參照圖1 a - b ’所顯示者爲一場可程式化之閘陣列1 〇，包 括可使複雜之使用者界定的邏輯電路得以測試，配置及功 能操作之各種次系統。該場可程式化閘陣列（FPGA) 1 〇之可 程式化資源1 2包括可程式化的邏輯單元，可程式化的互連 網路，可程式化的時鐘/重定分配網路，可程式化的輸入/ 輸出通道以及其他。一可程式化邏輯單元之另 >卜説明見發 明名稱爲"可程式化之邏輯單元”之美國專利申請案之上文 中併列部分同樣，關於互連網亨，時鐘/重定分配及可程式 化/之輸入/輸出資源之進一步説明見發明名稱爲，，可程式化 陣列互連網路” ’，可程式化陣列時鐘/重定資源"及”可程式化 I/O路由資源"之各美國專利申請案之上文中併列部分。 FPGA 10之SRAM 14保有以選擇方式驅動FPGa 1〇之各種 可程式化資源1 2之組合狀態之組態資料。組態程式數元2 〇 根據SRAM 14之相關記憶器單元之組態資料驅動fpga之各 種可程式化資源。發明名稱爲”具有折疊之連續位址結構" 之美國專利申請案的上文中併列部分對分配SRAM記憶器於 FPGA之各種可程式化資源有範例性之説明。 FPGA 10之組態邏輯1 6與Γ8接達SRAM 14以使组態資料 得以饋入其中，而配置可程式化之資源1 2，且亦許可 SRAM 14之測試，組態邏輯之SRAM控制器1 6接收各種用 以選擇操作模式及控制至SRAM 14出入之各輸入信號。 SRAM控制器1 6亦於SRAM之操作檢驗期間供給輸出信號對 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------^------1T------.^. . :X . { (请先閱讀背面之注意事¾^填寫本頁) A7 —------B7 --—----- 五、發明説明（w) 經濟部中央樣準局貝工消費合作社印製 於组態邏輯16之進—步説明見1994年3月 Garvedck等人發明名稱爲"在—可组合的邏輯降列中之^ 而有效的單元至局部匯流排介面”之美國專利案第⑵咖 號及Α_1公司於1993年5月19日發行之名稱爲"應用椁誌 ΑΤ6_串列組態之刊物修正本㈣。此兩參考文獻均全部 併列於本文中以供參考。 組態邏輯之解碼㈣序列器18接收來自位址匯流排^及/ 或資料匯流排34之資料。此解碼器與序列器將〜該資料解碼 以提供用以使SRAM 14之記憶圖定址之位址及/或位址序列 。關於解碼器與序列器之進1説明可於發明名稱爲,，具有 摺疊之·連續位址結構，，之美國專利案及名稱爲"應用標誌 AT6000串列组態”之刊物之上文中併列部份獲得。 上文中所述之次系統-可程式化資源12，SRAM 14及組態 邏輯16，18-使得使用者可實施FPGA之功能性操作，在本 文之次一部分，對FPGA之測試次系統加以敘述俾使一使用 者能測試FPGA之各種次系統。 !測試的FPGA之測試次系統·· 參考圖1 b ’測試電路2 2接收測試控制信號MTEST及 TESTMORE以選擇FPGA之測試模式，此外，可供應其他之 測試信號3 8至測試電路2 2 r以傳達FPGA之各單獨測試之 更多特色I/O邊界掃描鏈26提供橫過FPGA 10的功能性I/O 互連3 6之一已知I/O邊界掃描鏈，頭I/C)邊界掃描鏈26之一 部份乃與加載控制暫存器2 8關聯，以在測試FPGA期間提供 另加之控制信號。 -17- 本纸張尺度適用中國國家標準（CNS ) Α4規格（2丨ΟΧ297公釐） (請先閱讀背面之注意事^Λ填寫本頁) .裝.
、1T 線 1 I. . 1. - - 1 . 一另增之測試次系統包括组態掃描鏈24，組態掃描鏈24 限制FPGA的组態邏輯之各段，以許可掃描鏈接達組態邏輯 而能進行其測試。最後，轉發器掃描鏈3〇1，3〇2…提供在 FPGA足選擇可程式化互連内之各可组合掃描鏈。各轉發器 掃描鏈提供至各相關可程式化互連之選擇性掃描鏈接達， 以使FPGA之可程式化資源丨2之各部分得以隔離測試，關於 轉發器掃描鏈之進一步資訊見發明名稱爲"可程式化陣列互 連鎖足器”之美國專利申請案之上文中併列部份' F P G A功能’組態及測試接介： 如圖la-b中所示之FPGA 1〇—包括若干1/〇通道及1/〇互連 以將信號來往傳播於FPGA之各不同次系統。在FpGA之一 特另i實例中，數個I/O互連共用一公共I/O通道此等.雙重用 途之I/O通道係根據若干測試控制信號以選擇方式耦合於相 關I/O互連之一。如下列之表！顯示根據吓(}八之操作模式分 配FPGA之I/O通道於相關之1/〇互連。 各I/O通道包含三種類別；專用"d"，多用途”m”及功能 性邊界掃描"b s π通道。一來用j / 〇通道"d „雖可能爲一雙重 經濟部中央標準局員工消費合作社印笨 用途通道，常未用於FPGA2非功能性方面，例如測試，配 置，電力提升及模式選擇。 多用途1/0通道，，m"係以選擇方式耦合於FPGA之功能性 互連之雙重用途通道，或另係耦合於擴大之測試互連，在 若干測試模式中，多用途1/〇通道，供給一擴大之測試介 面。 邊界掃描I / 0通道"b s "係分配給FPGA之功能性互連爲主 -18- 本紙張尺度逋用中國榇準（CNS 公
7 B 五、發明説明（16) ，然而邊界掃描I/O通道"bs"之第一部分可代以耦合於與 FPGA之組態有關之各互連。此夕卜，其第二部分可另行核合 於傳播時鐘或重定信號至FPGA之各互連。 表1 FPGA I/O介面 i =輸入 〇 =輸出 c =公共10 # = io(IO)之數目 * =功能性I 0 d =未用10，以-MTEST=0使測試模式能實施 &-DI2=l，以-CS = 0使組態模式能實施 m=能以-MTEST=0 &-TESTMORE=0實施之更多測試10 bs =能以- RI=1&-DI1 = 1實施之鎖定邊界掃描10 (請先閲讀背&*之注*-^-^^填寫本頁 -裝· 訂 # 測試模式 組態模式 功能模式 經濟部中央標準局員工消費合作社印製 d 1 i SWGATE=VREF i SWGATE=VREF i SWGATE=VREF d 1 i -0FF/0N i -0FF/0N i -0FF/0N d 1 c -CON c -CON -C0N=high Z d 1 0 SO i -cs=o i -CS=1 d 1 i SI c CCLK • CCLK=x d 1 i LSSDA i MO M0=x d 1 i LSSDB10 i Ml _ Ml=x d 1 i LSSDC i M2 M2=x -19- 線 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
A 五、發明説明（17) 經濟部中央標準局員工消費合作社印製 d 1 i -MTEST=0 i -MTEST=1 i -MTEST=1 d 1 i -TESTMORE i CLOCKl=x i CLOCK1 m 1 i -RI 本 本 m 1 i -Dll 幸 * m 1 i -D12 * 氺 m 1 i -C TEST * * m 1 i -CONFG * 氺 .,5- m 1 i -REPT * 氺 m 8 i SITOP(0-7) * * m 8 0 SOBOT(0-7) 氺 氺 m 8 i SIRIGHT(0-7) * * m 8 0 SOLEFT(0-7) * * m 1 i SICONFIG * 氺 m 1 0 SOCONFIG * * m 1 i LSSDB1 氺 氺 m 1 i LSSDB2 氺 * m 1 i LSSDB3 氺 * bs 17 本 10 C ADDR(0-16) * ΙΟ bs 8 氺 10 C DATA(0-7) * ΙΟ bs 1 * 10 1 -CHECK-CRR/RW) 木 ΙΟ bs 1 * 10 0 -CSOUT * ΙΟ bs 1 * 10 0 -ERR * ΙΟ -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事啄？，填寫本頁) 裝· -5 線 398619 λτ B7 五、發明説明（18 ) bs 1 * CL0CK2 OR 10 氺 CL0CK2 OR 10 * CL0CK2 OR 10 bs 1 * CL0CK3 OR 10 * CL0CK3 OR 10 * CL0CK3 OR 10 bs 1 * CL0CK4 OR 10 * CL0CK4 OR 10 * CL0CK4 OR 10 bs 1 * CL0CK5 OR 10 * CLOCK5 OR 10 * CL0CK5 OR 10 bs 1 * CL0CK6 OR 10 * CL0CK6 OR 10 * CL0CK6 OR 10 bs 1 氺 -RESET 1 OR 10 * -RESET 1 OR 10 氺 -RESET 1 OR 10 bs 1 氺 -RESET2 OR 10 * -RESET2 OR 10 氺 -RESET2 OR 10 bs 1 * -RESET3 OR 10 * -RESET3 OR 10 * -RESET3 OR 10 bs * * * bs 1 * 10 氺 10 氺 10 (請先閲讀f-面之注Kh 4.填寫本頁) -裝· 經濟部中央標準局員工消費合作杜印製 表1之最右邊兩縱行，功能與組態模式舉例説明將FPGA 之各I / 0通道分配給FPGA之相關組態與功能互連SWGATE 供給一電壓基準至FPGA。OFF/ΟΝ選擇FPGA之功率上升供 應電壓。FPGA組合及其狀態之控制係經由C ON，另一未 用I/O通道”d”提供，另一組態互連傳播諸如組態選擇CS， 組態定時CCLK檢查控制CHECK等信號以使某一 SRAM檢查 操作模式得以實施，組態選擇CSOUT信號可獲致另一FPGA 之組態，及誤差ERR信號用以報導FPGA之組態誤差，關於 此等組態互連及相關信號之進一步説明見發明名稱爲"應用 標誌AT6000串列組態”之上文中併列部分。 當適當啓動測試模式賦能信號MTEST時，若干未用I/O通 道被再分配作爲測試互連，如表1所示。與組態選擇C S相 -21 - 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） B7 五、發明説明（19) 關之通道被再分配作爲掃描輸出S 0。與组態定時CCLK相 關之通道被再分配作爲FPGA之掃描輸入SI。相似者’與組 態模式選擇MO-M2相關之各通道被分別再分配至LSSD定 時互連LSSDA，LSSDB 10及LSSDC。最後，與定時互連 CLOCK配合之通道被再分配至更多測試賦能互連 TESTMORE。因此，若干未用I/O通道”d”爲在與該FPGA之 組態與測試相關之不同互連間共用之雙重用途通道。 當FPGA經由MTEST選擇而在其測試模式時，可藉啓動更 多測試賦能信號TESTMORE提供一擴充之測試介面。因此 ，當MTEST及TESTMORE兩者均被啓動時，即供給一擴充 之測試介面（如表1中多用途通道” m，，所表示者）俾能作 FPGA之另外測試。 與接收器阻止信號RI相關聯之互連供給阻止FPGA之某些 接收器之直接控制輸入。DI1及DI2供給與FPGA配合之若 干驅動器之直接控制、與M U X測試控制信號C _TEST配合 之互連提供使FPGA之若干通閘（passgate)多工器之測試得以 實施之直接輸入。相似者，直接輸入CONFG及REPT能分別 使組態掃描鏈24及重發器鎖定掃描鏈30之操作得以實施。 已擴充介面之其餘測試通道則與進出於各轉發器掃描鏈及 組態掃描鏈之掃描資料配合並提供另外之LSSD時鐘脈衝以 將組態掃描鏈定時。 當接收器阻止信號RI被啓動時，阻止與FPGA之功能輸入 相關聯之各互連接收其資料，此等功能輸入包栝邊界掃描 I/O通道"bs”，及被分配作爲功能通道時（即不啓動 -22- A7 ---- B7 五、發明説明（2〇) TESTMORE時）之多用途I/O通道，當第一驅動器阻止信號 DI1被啓動時，該信號阻止功能輸出通道之各驅動器送出 各相關功能互連之資料。此等第一組驅動器包括已分配於 相關功能互連（即不啓動丁ESTMORE時）之邊界掃描I/O通道 nbs"及多用途I/O通道” m，_之各驅動器。另一方面，當第二 驅動器阻止信號DI2被啓動時’該信號阻止已分配至擴充 的測試互連（即啓動TESTMORE時）之未用I/O通道及多用途 I/O通道"m"之各驅動器。當不啓動TESTMORE時，RI， DI1，及DI2之最後狀態被保持。 I/O邊界掃描鐽及控制暫存器 參閲圖1及2 ’邊界掃描鏈26包含一串LSSD移位暫存器鎖 定器能以選擇方式内輟合於FPGA 10之各功能I / 〇互連。一 外部測試控制器40啓動測試賦能信號MTEST，俾能接達及 使I/O邊界掃描鏈26操作，外部測試器4〇係經由掃描進入 SI及掃描移出SO互連與I/O邊界掃描鏈接介，並依需要供 給LSSDA , LSSDB 10及LDDSC定時信號於相關之各互連， 以便操縱運用I / 0邊界掃描鏈2 6。 經濟部中央橾準局員工消費合作社印製 參閱圖3, I/O邊界掃描鏈26之每一單元56包括兩個 LSSD移位暫定器鎖定器72，88。第一 LSSD移位暫存器72 之主鎖疋器L1具有用以接收相關掃描鍵之串列資料之掃描 輸入76，及耦合以接收來自多工器68輸出的資料之注輸入 70(負邏輯）。來自第一LSSD移位暫存器72之從屬鎖定器 L2的串列輸出78係耗合於第二LSSD移位.暫存器88之主鎖 定器L1的串列輸入（正邏輯）。第二移位暫存器之主鎖定器 -23- 本‘張尺度適用中國國家標準（CNS ) A4規格（210X 297公瘦) ' ------ 經 央 標 準為 員 工 消 費 合 作 社 印 製 五、發明説明（21) L1的王輸入乃予以耦合，以接收來自多工器84的輸出之資 料。第二LSSD移位暫存器88之從屬鎖定器L2具有用以移出 串列資料之掃描輸出92。 四個多工器6〇，64，68，84供给各LSSD移位暫存器至 FPGA之各自互連之選擇性耦合。多工器狀態係由控制信號 及P R 0予以控制，及此等信號之極性可基於電路需求 由該處發生。控制信號PT〇控制多工器6〇及84之组態，而 控制信號PRO則控制多工器64及68之組態。酱控制俨號 pto被啓動時，多工器6〇使一互連自FpGA之内部耦:至 多工器之輸出62。同樣多工器84使該三狀態賦能信號自 FPGA内部之一互連搞合於其（正）輸出86，以選擇方式賦能 於二狀態緩衝器82及其至鎖定器88之輸出87。當三狀態緩 衝器82被賦能時，出現於多工器6〇之輸出62的資料即朝向 相關之I/O通道36'傳播，在控制信號ρτ〇之選替狀態中， 多工器60經由線路8〇輸出儲存於第一 LSSD暫存器鎖定器 72之資料，以及多工器84根據儲存於第二1^8〇暫存器鎖 定器88之資料經由線路94對三狀態緩衝器82作選擇性之賦 能。因此，控制信號PT0控制自FPGA内部至相關"〇通道 3 6’之資料傳輸。 控制信號PRO控制多工器-64及68，以決定將由配合之 LSSD暫存器鎖定器72接收何種資料 '多工器^以選;方 式耦合相關之I/O通道36’或第一LSSD暫存器鎖定器72之輸 出80於多工器之輸出66，以傳播資料至FpGA<一相關= 部互連多工器68決定是否將第_LSSD暫存器鎖定器”之 (請先聞讀背面之注意事 填寫本頁} 裝-
、1T -24 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公董 線---------------- A7 經濟部中央榡準局員工消費合作社印製 五、發明説明-—- 王輸出7 0耦合以收受來自多工器6〇或多工器64之資料。在 此万式中，發送及接收控制信號ρτ〇及pR〇分別控制聯合 之LSSD移位暫存器鎖定器是否接收來自Fp(}A内部（經由 MUXs 60及68)或來自相關1/〇通道3 6，（經由MUXs 64及68) 之資料。注意，圖3並不顯示提供已知之LSSD移位暫存器 操作所需之A，B及C LSSDB寺鐘脈衝。該等各別之LSSD時 益里脈衝足耦合乃認爲供圖3中各移位暫存器鎖定器之用，如 圖4之要圖所示。 ， 在本發明之一較佳具體實例中，1/〇邊界掃描鏈26之一相 關單元的每一LSSD移位暫存器鎖定器72，88包括—主鎖定 器L1及從屬鎖疋器L2。參閲圖4，主鎖定器含三狀 態反相器98與〗〇〇。此等鎖定之三狀態反相器98，1〇〇經 由於其相關之LSSD-A時鐘脈衝予以賦能時之三狀態反相器 1〇2，接收來自串列輸入76之串列輸入資料。另一方式， 域定器L 1經&當-相關之LSSD_C時鐘脈衝予以賦能時之 三狀態反相器96接收來自主輸入7〇之輸入資料。 從屬鎖定器L2包含鎖定之三狀態反相器1〇6及反相器1〇8 、王鎖定器L1之資料係經由當其有關之lssd_b時鐘脈衝予 以賦能時之三狀態反相器104耦合於從屬鎖定器L2。從屬 鎖定器之資料係在串聯輸出78，8G處供給。將瞭解者爲可 將此等代用之LSSD移位暫存器鎖定器及信號路由計劃使用 於I/O邊界掃描鏈26内’只要此等鎖定器提供相似之lssd 功能即可。 參閱圖1，2及5a，1/0邊界掃描鍵26包括其與提供資料
-25- 本纸張尺度適用中國國家標準（CNS ) A4規格（2I0xl97^tT I ! I i 1 -I 1 ----——襄 (請先閱讀f-面之注意事b "-P填寫本頁) 訂 線 298639 A7 B7 五、發明説明（23) 經濟部中央標準局員工消費合作杜印製 予測試電路22之控制暫存器28相關之一部份，在圖5a之原 设定（Default)I/0邊界掃描鏈組態中，1/〇邊界掃描鏈“之 八個暫存器係與其I/O環狀部分58串聯，1/〇蠔界掃描鏈26 之最後數兀· 48則與提供控制暫存器28之暫存器crl〇以 C_TEST控制資料相組合，1/〇邊界掃描鏈26之次一部分58 提供出入於各功能互連36及其聯合之1/〇通道之1/〇環狀邊 界掃描鏈。最後，I/O邊界掃描鏈26之其餘部分42，44， 46乃與擬饋入圖5b中詳示之控制暫存器28的其-餘七個暫存 器CRL! CRL2…CRL?之控制資料的七個其他數元之提供相 關聯。 參閲圖5b，在一減縮之1/〇邊界掃描鏈組態中，邊界掃描 鍵26省去I/O環狀部分58。因此，與加載於控制暫存器^ 相關之八個資料數元可用八個時鐘周期以_列方式饋入縮 減之邊界掃描鏈26，而不必將通過1/〇環狀部分58之多個 LSSD暫存器之資料定時。 在如圖5c中所示之另一縮減1/〇邊界掃描组態中，邊界掃 描鍵26包含單一之旁路暫存器42，其中串列資料旁路ι/〇 邊界掃描鏈26之其餘部分。當兩個FpGA，s以相關之ι/〇邊 界掃描鏈成串聯耦合予以合併在一起時，可使上流之第一 FPGA選擇該單一之旁路暫存-器組態，故串列 流之第二FPGA而不、必通過[FpGA之全部1/〇邊界掃描鍵 -26- 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇x297公楚） (請先閲讀背面之注意事+-?.填寫本頁) .裝·
-、1T 線 五、發明説明（24 ) A7 B7 表2 一 FPGA控制暫存器之控制信號 控制暫存器 -ΒΡ 一數元掃描鏈旁路控制 -CNTL 控制暫存器及邊界掃描操縱控制 -PRO > -ΡΤ0 邊界掃描鎖定器應用及控制 -RI FPGA接收器阻止控制 ~ -Dll FPGA功能驅動器阻止控制 -D12 FPGA未用驅動ϋ阻止控制 -C TEST FPGA切片最大（mux)測試能力控制 (讀先閱讀背面之注意事少"填寫本頁) -裝.
、1T 經濟部中央標準局員工消費合作社印製 測試電路2 2之控制暫存器2 8供給各種控制信號。參閱圖 5b及表2，控制暫存器28包括暫存器CRL7，用以提供旁路 控制信號B P而使縮減邊界掃描鏈可包含如圖5 c中所示之單 一數元旁路暫存器42。另一暫存器CRL6供給控制信號 CNTL，俾以選擇方式使I/O旁路掃描鏈之資料通過或旁路 與I/O環5 8組合之各LSSD暫存器。控制暫存器2 8之兩個其 他暫存器CR5CR4供給接收及發射控制信號PRO，PTO分 別用以控制I/O邊界掃描鏈2 6之各單元中多工器之組態， 如前文中參照圖3所述者。三個其他暫存器CRL丨，CRL2， CRL3則分別供給相關之驅動器及接收器阻止控制信號DI1 ，DI2，RI1以阻止各I/O通道之各自驅動器及接收器功能， 如前文中關於表1所説明者。控制暫存器2 8之最後暫存器 -27- 線 本紙乐尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） A7發明説明（25) 經濟部中央榡準局員工消費合作社印製 CRL0供給控制信號C_TEST，此信號以選擇方式啓動在其 測試期間之FPGA的通閘多工器中之若干拉下裝置。 圖6a-b顯示與I/O邊界掃描鏈26之相關部分耦合以接收 來自該部分之資料作爲鎖定之第三位準之控制暫存器28。 —俟適當之資料已饋入I/O邊界掃描鏈26之適當暫存器42 ’ 44，46 ’ 48，啓動MTEST以將資料定時於控制暫存器 28中。應注意者，資料可通過1/0邊界掃描鏈以而不影響 控制暫存器28之内容；當MTEST轉變爲高或Mtest及 TESTMORE均有效而低時，控制暫存器2 8之資料被更新 (updated) 0 多工器56決定對I/O邊界掃描鏈26之最後移位暫存器領 定器48之串列輸入。多工器56根據邊界掃描控制信號 CNTL之狀態，將該串列輸入耦合於j / 〇環狀部份5 8之串列 輸出或1/◦邊界掃描鏈26之一部分46之串列輸出。多工器 54選擇用於FPGA之串列輸出SO。就單一數元旁路暫存器 组態而言，多工器54根據旁路控制信號BP之狀態以選擇方 式將FPGA之串列輸出S0耦合於1/〇邊界掃描鏈26的第—暫 存器鎖定器42之串列輸出。另一方式，多工器54將打〇八 之串列輸出SO耦合於I/O邊界掃描鏈26的最後暫存器“之 串列輸出，以供給串列輸出資料。 在接上電源之初.期，將控制暫存器預定於全部爲"1 ”，此 係以MTEST=1將FPGA置於其正常之功能模式。當用新數値 加載於該控制暫存器時，所有控制資料乃經由配合之 LSSDA及LSSDB時鐘脈衝對予以掃描進入〗/〇邊界掃描鍵 (請先聞讀背面之注意事令4填寫本頁) -裝-
、1T - 1 - -28- A7 __ 五、發明説明（26) 26。關於C_TEST之資料係掃描進入之最先數元，而旁路控 制信號B P之資料係掃描進入之最後數元。 圖7a提供與操作I/O邊界掃描鏈配合之定時圖解，其中與 控制暫存器2 8組合之該部分乃與丨/ 〇環狀部分5 8成串聯。 在該操作順序期間，假定擴充之測試介面控制信號 TESTMORE，旁路控制信號B P及邊界掃描操縱控制信號 CNTL均係不生效。因此，多工器5 6 (圖6 )選擇j / 〇環狀部 分5 8之串列輸出作爲至最後暫存器4 8之串列輸^入，及多工 器54選擇來自I/O邊界掃描鏈之最後暫存器48的串列輸出 之資料作爲FPGA之串列輸出S 0。此定時圖包含三個間隔 時間2 0 0，2 0 2及2 0 4 〇在間隔時間2 0 0中，資料係由連續 之LSSDA及LSSDB時鐘脈衝對以串列方式饋入〖/ο邊界掃插 鏈中，在串列加載I/O邊界掃描鏈後，一接著之MTEST的 脈衝"N"根據I/O邊界掃描鏈26之相關單元之資料更新控制 暫存器28。 在間隔時間202中，一LSSDC時鐘脈衝提供將在配合之主 要輸入處所呈現之資料截獲進入邊界掃描鏈26之快像。與 控制暫存器28結合之I/O邊界掃描鏈之各該部份，如圖6中 所示者係根據呈現於其各自主要輸入處之資料而予以更新 。例如與旁路控制信號B P览合之單元42具有其耦合於 VDD之主要輸入，因此將由LSSDC時鐘脈衝予以更新至 "1"。相似者，次一部分44之三個單元具有其耦合於VDD 之各自主要輸入，以更新邊界掃描操縱控制信號CNTL及多 工器控制信號PRO，PTO爲"1”，而爲即將來臨之邊界掃 -29- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ^-- 請先閲讀東面之注t;事h 4.填寫本頁} --β 線 經濟部中央標準局員工消費合作社印製 經 中 央 梂 準 Μ 員 工 消 费 合 作 社 印 製 2986^9 五、發明説明（27) 描，順序作準備。與將資料饋入控制暫存器2 6以提供控制 仏號RI ’ DI1，〇12及C_TEST相關之各該部分46，48之其 餘單元乃以各自之主要輸入反饋耦合於各自之移位暫存器 輸出而得以保留其電流値在LSSDC時鐘脈衝之後，mtest 之另脈衝N將各該部分42，44，46，48之L1閃鎖數 値.、'二由各自之L2鎖定器前送並因而進入控制暫存器28。在 ^TEST脈衝之”N "期中，Μ閃鎖數値係流經結合之[2鎖定 器而僅用於與控制暫存器結合之1/〇邊界掃描鏈〜之各單元， 1/0邊界掃描鏈之其他單元需要後續之LSSDB時鐘脈衝，以 便將資料自相關之L1鎖定器轉移至各自之[2鎖定器，而爲 即將來臨之邊界掃描作準備。 在間隔時間204中，供給一系列tLSSDA&LSSDB時鐘脈 衝對，以將資料掃描移出I/O邊界掃描鏈，同時，立即掃描
進入新資料。其後，MTEST之脈衝"N”再以新資料更新控 制暫存器。 I
在I/O邊界掃描鏈之另一減縮組態中，使用不同序列之各 信號，以加載於控制暫存器及測試FPGA，如圖7b中所示。 於間隔時間206中’將MTEST保持於低，俾能作1/〇造界掃 描鏈之測試操作，將LSSDA及LSSDB時鐘信號均保持於高 ，同時她加一"1 "於1/〇邊界-掃描鏈之串列輸入，以使，，厂 値流αΐ/o邊界掃描鏈，在間隔時間2〇8中，時鐘脈 衝被保持於高&LSSDB時鐘脈衝被保持於低，同時將一 施：於串，入’因此’一"〇"値被饋入1/〇邊界掃描鏈之 第L〗鎖疋器，其次，LSSDA時鐘脈衝返回至低及lSSDB 訂 '1 線 30- 經濟部中央樣準局員工消費合作社印裝 A7 1 -------------- B7 _ 五、發明説明（28) ~~ ' 時，脈衝之B1脈衝將第一 £1鎖定器之，値移入第一匕2 鎖疋器’第一對之Lssda&lssdb時鐘脈衝將工川邊界掃描 鏈，第：單元的"〇"値移入於其第二單元，同時將新”"數 値掃為進入第-單元。在lssd時鐘脈衝之第二"B2"脈衝之 後’ I/O邊界掃描鏈之第—及第二單元分別以⑴加載之 〇 在間隔時間21G中，MTEST之"N1”脈衝根據1/0邊界掃 描鏈之各相關單疋之資料，使控制暫存器更新，。控制暫存 器乏數7L旁路B P及邊界掃描操縱控制c N T L部份係分別以1 及0更新。使邊界掃描操縱控制信號CNTLS持於低，多工器 叫參照圖6W/0邊界择描鏈之部份46之串列輸出施加於 部份48之串列輸入，繞過I/O之環部份58。在一後續邊界 掃描期間，新資料被掃描進入與加載控制暫存器結合之Z / 〇 邊界择描鏈之各單元，因而更新該控制暫存器。 在若干應用中，如前文所述，乃使用兩個或更多之場可 才王式化之閘陣列，其中與上流第一場可程式化閘陣列相關 之I/O邊界掃描鏈係與下流第二FPGA2I/〇邊界掃描鏈成 串聯連接在測試時，例如可能希望將第二FpGA<I/〇邊界 掃描鏈加載而繞過第一FPGA2I/0邊界掃描鏈。因此第一 FPGA使單一數元旁路控制信號Bp更新，以選擇僅包括單 —數元旁路暫存器之交替之減縮1/〇邊界掃描鏈。圖八顯 示與提供此種旁路组態有關之信號順序。在間隔時間2 i 2 中，I/O邊界掃描鏈之各單元係以"_，，激勵。在間隔時間 2 14中，一1^80八及1^808時鐘脈衝對將"〇"値加載於第_ -31 - 本纸張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） 批衣iT------^ * : f - 一· (锖先閱讀背面之注意事务名填寫本頁) ‘ 298639 A7 B7 五、發明説明（29 ) FPGA之I/O邊界掃描鏈的第一單元。MTEST之脈衝ΠΝ 1 "使 第一 FPGA之控制暫存器更新，而將旁路控制信號ΒΡ定置 於丨，〇，'。 在間隔時間2 1 6中，後續之邊界掃描操作B S 1使資料通過 第一 FPGA之單一數元旁路單元而進入與下流第二FPGA結 合之I/O邊界掃描鏈。在同一之邊界掃描操作BS1期間，新 資料可饋入與旁路控制信號結合之第一 FPGA之一旁路暫存 器，其中MTEST之一繼起N2脈衝因而可改變旁~路控制信號 BP之狀態。在上列之實例中，第一及第二FPGA4被敘述爲 以各自之邊界掃描鏈成串聯連_·ί妾。須注意者，同一之原則 適用於二個以上之此種FPGAs。 次一節説明FPGA之各種測試組態及用於控制暫存器之各 信號之相關數値。 表3 FPGA控制暫存器狀態表 (請先閱讀t面之注*:事填寫本頁 •裝·
*1T 經濟部中央標準局員工消費合作社印聚 (在電源接上或組態MODO後之原設定（Default)値爲'BS或SN') 狀態 -BP CNTRL -PRO，-PTO -RI，-Dll，-DI2 -C TEST BS 或 SN 1 1 (U) (u，l) 1 CARD 1 1 (1,0). (1,1,1) X CHIP 1 1 (0,1) (χ,Ο,Ι) 0 ISLT 1 1 (x，x) (0,0,0) 1 REG-ONLY 1 0 (U) (u，l) 1 BYPASS 0 X (1，1) (1,1，1) 1 -32- 線 本紙伕尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 i、發明説明（3〇) 測試組態： S控制暫存器之所有控制信號（即BP，CNTL，PRO，PTO ，RI ’ Dll ’ DI2及CUTEST)爲1 |時，如表3中所示，該控制 暫存器乃在能實施邊界掃描B s或快像81^操作之正常或原 叹疋狀％。在邊界掃描操作時，及LSSDB時鐘脈衝 對將資料傳播通過I/O邊界掃描鏈。在快像操作時，一 LSSDC時鐘脈衝將在相關主要輸入處接收之資料截獲進入 邊界掃描鍵。接收器及驅動器阻止控制信號·，DIJ， DI2均爲高因而無與1/〇通道結合之接收器或驅動器被阻止 。各多工器控制信號p τ 〇，p苎〇 (用以控制與i / 〇邊界掃描 鏈結合之各單元的多工器，如前文中參考圖3所述者）爲高 ，使I / 0邊界掃描鏈之各別移位暫存器鎖定器脱離.相關之 I / 〇資料路徑。 當發送控制信號PT0被定置於低時，1/〇邊界掃描鏈乃爲 參數卡測試CARD而組成之參閱圖3，多工器6〇選擇第一 LSSD暫存器72之從屬鎖定器L 2的資料，作爲經由三狀態 緩衝器82向I/O通道36輸出之資料。多工器84根據第二 LSSD暫存器88之從屬鎖定器L2的資料内容賦能於三狀態 緩衝器82。接收器控制信號PRO仍然爲高，因而一 LSSDc 時鐘脈衝截獲CARD資料進乂第一LSSD暫存器72之主鎖定 器L1，此係當資料經由多工器64及68收自I/O通道36,時 實施’第二LSSD暫存器88之主鎖定器L2截獲由其相關從 屬鎖定器L2送交之三狀態控制信號，此信號乃於先前邊界 掃描操作期中掃描進入者。 -33- 本紙張尺度適用中國國家標準（CMS ) Α4規格（2丨0Χ297公釐） 11 I I ^54 訂 . 丄 . ( (請先閣讀背面之注意事令為填寫本頁)
五、 發明説明（31 )
請 先 閱 讀 背. Ϊ& 之 注 意* 事 項 i I裝 I 復參閱表3，在切片CH_試期中，接收器控制信號pR〇 及第一驅動器阻止控制信號Dn均保持於低，阻止來自該 切片内之資料驅動其配合之功能1/〇通道。使接收器控制信 號PRO保持於低，多工器64(圖3)將第一 LSSD暫存器”之 從屬鎖定器L2供给之資料前送進入FpGA(切片）。使ρτ〇保 持於高，一 LSSDC時鐘脈衝將經由多工器6〇及68收自 FPGA(切片）内之資料截獲送入第_LSSD暫存器72之主鎖 疋器L 1中，第二LSSD暫存器88之主鎖定器l Γ則截獲經由 多工器8 4從該切片内供給之三狀態控制資料。 訂 在切片隔離測試ISLT中，气有1/〇通道之接收器與驅動 器因保持相關之接收器與驅動器阻止控制信號RI，Dn， DI2於有效之低而被禁止。在此情況之下，每一1/〇通道係 疋置於隔離之高阻抗狀態。因此在各通道中之故障可藉偵 測與其關聯之換能器或源電流而確定之。 線 經濟部中央標準局員工消費合作社印製 表3之其餘兩狀態包括暫存器單獨狀態REG-ONLY及旁路 狀態BYPASS。當一邊界掃描操縱控制信號CNTL被定置於 低時則提供暫存器單獨狀態REG_〇NLY，如前所述，其中 I / 0邊界掃描鏈係設定於其減縮之组態，該組態乃僅包含與 加載於控制暫存器有關之部分者β在旁路狀態bypass中， 如前所述，I/O邊界掃描鏈係在其僅包含單數元旁路暫存 器之另一減縮組態中。 與測試相關之FPGA之其他特色： 參閱圖8 ’ FPGA 1 0之可程式化之資源1 2包括多個配置成 一 56 X 56陣列之可程式化邏輯單元。此邏輯單元陣列被分 -34- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 五、 發明説明（32) 經濟部中央樣準局員工消費合作社印製 成各扇區112 ’每-扇區包含邏輯單元之_個8 χ8組合。 又對於此種邏輯單元的進—步説明係列敘於發明名稱爲，，可 程式化之邏輯單元，，之美國專利申請案之上文中併列部分。 圖9顯示可程式化單元116ll至116s，8之單一扇區112。 舉例而言’邏輯單Μ16ι，6係由垂直互連導體⑽與⑽ 及水平互連導體120a與120b包圍之。相似之水平及垂直互 連導體係置於該陣列之各橫列與縱行之間，以提供該陣列 中任何兩邏輯單元與相關之1/〇通道間之連接。，此等互連導 體一起形成該可程式化陣列之全部可程式化互連網路。此 網路能根據發明名稱爲"可程&化陣列互連網路"之美國專 利申請案之別·文中併列部分予以完成。轉發器或開關電路 1 3 6可使用於此網路中，如後文中進_步述及者。 每一邏輯單元116之可程式化多工器（未圖示）提供各別邏 輯單元與包圍各邏輯單元之匯流排的相關通信線路間之選 擇性耦合。此等多工器係用作通閘多工器並包括一增後之 拉下（或可爲拉上）通閘裝置（未圖示），此裝置乃根據控制 暫存器2 8所供給之多工器測試控制信號c_TEST以選擇方式 賦能’俾協助對場可程式化閘陣列内各多工器之測試與故 障隔離。對此種拉下（或拉上）多工器特色及有關測試程序 之進一步説明’可參閲M.Be"lkadi等人等所著''對MOS傳輸 閘難以打開（stuck open)之模擬與測試故障”一書（1992年二 月版 ’ IEE PROCEEDINGS-G，第 1 3 9 卷第 1 册，17-22 頁） ，特併列於此以供參考。 與可程式化閘陣列内一橫列核心單元一側相組合之各匯 -35- 本纸張尺度適用中國國家椟準（CNS ) A4規格（210X 297公釐） η 聞 讀 背- 面 之 f 装
tT 五、發明説明（33) 流排120a係顯示於圖1〇中。一轉菸 «μ, . ^ 将發器或開關電路例如轉發 益U6a乃與在每八個心單元之間隔處，即每 局部匯流排L1及特別匯流排E1相結合。轉發器：：： 1 5 0 (以箭頭表示）乃與在相關局部 改士正一二α班- F n <母一轉發器電 路成千仃故置（。舉例而言，轉發器鎖定器150,包含在 局部®流排L1之部份152與部份156間耗合之— Μ 器，相似之轉發器鎖定器15〇 15Q 暫存 2 〇υ3，15〇4被顯示爲在 轉發器電路136b及l36c内分別與局部匯流排Q ;1^及[4結 合。 ,〇 轉發器掃描鈕： 參閲圖10及1 ’多個轉發器鎖定器15〇1 , 15〇2 ,…， 15〇24係在一起組成一串列掃描*，例如轉發器掃：鏈3〇丨 。此轉發器或互連掃描鏈能以串列方式將資料掃描進出於 各自之轉發器鎖定器，每-依次之轉發器乃有其串列輸出 連接於相關串列掃描鏈内依次轉發器鎖定器之串列輸入。 掃描鍵（3Gl)之第—轉發器鎖定器⑴〇丨）之串列輸出對相 關足轉發器掃描鏈供給掃描輸入，而掃描鏈（3〇ι)之最後轉 發器（5〇24)供給相關之轉發器鏈以掃描輸出。轉發器掃描 鏈30t串列輸入與串列輸出係根據相關之縱行與橫列掃描 鏈予以識別，至轉發器掃描鏈之七個縱行的串列輸入乃由 互連SITOP (0-7)提供，對該縱行轉發器掃描鏈之組合串列 輸出係由互連SOBOT (0-7)供給，至於橫列轉發器掃描鏈之 串列輸入與輸出則以相似方式分別由互連SIRIGHT (〇 7)及 SOLEFT (0-7)供給。在轉發器掃描鍵内之每一轉發器鎖定 -36 ( CNS ) A4im ( 210X297^ 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（34 ) 器共用LSSDA，LSSDB及LSSDC時鐘脈衝，以達成各別轉 發器掃描鏈之同步與並行LSSD掃描操作，各別轉發器掃描 鏈之LSSD定時乃於MTEST爲有效且低時經由相關之I/O互連 LSSDA，LSSDB 10及LSSDC提供，轉發器掃描鏈之操作則 係經由轉發器掃描鏈控制REPT付諸實施。至轉發器掃描鏈 之此等互連之接達乃於MTEST及TESTMORE控制信號均爲 有效而低時在組合之多用途I / Ο通道” m ”處達成。 每一轉發器鎖定器乃可按其配合之組態資料> 以單獨程 式規劃，以使其主要輸出得以選擇方式耦合於相關局部匯 流排之輸出部分。用於每一轉發器鎖定器之組態資料係儲 存於組態SRAM記憶器1 4之相關記憶器單元内，關於轉發 器掃描鏈之進一步説明乃敘述於發明名稱爲"可程式化之陣 列互連鎖定器"之美國專利申請案之上文中併列部分。組態掃描鍵· 參閲圖1，如前文中所述，組態邏輯1 6及解碼器/序列器 1 8能將组態資料饋入SRAM 14以組成FPGA 1 0之可程式化 資源。上列之參考資料π應用標誌AT6000串列組態"及發明 名稱爲”在一可組合的邏輯陣列中之萬用與有效的單元至局 部匯流排介面"之美國專利案第5,298,805號揭露用以接達相 關聯SRAM記憶器1 4之組態遽輯之已知操作模式。解碼器/ 序列器1 8提供記憶器1 4之有效分配於FPGA之各種可程式 化資源1 2，如發明名稱爲”具有掃疊之連續位址結構"之美 國專利申請案在上文中併列部分所敘述者。各LSSD暫存器 鎖定器係配置成使組態邏輯之各區域定界及分段之一串列 -37- (請先Mitt-面之注*:事h •-填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 五、發明説明（35) A7B7 經濟部中央標準局員工消費合作社印製 掃描鏈，此組態邏輯掃描鏈24能完成該組態邏輯之串列掃 描出入及功能性驗證。 組態掃描鏈24之各LSSD移位暫存器係根據下列參考資料 中所鑑定之原則予以完成及操作，即E.B.Eichelberger等人 於1977年6月20，21及22曰在紐奥良之第十四屆設計自動 化會議程序中發表之"L S I測試能力之邏輯設計結構”（IEEE Cat No. 77, CH 1216-1C，462-468頁），R.W. Bassett等人之" 用於有效LSSD ASIC測試之邊界掃描設計原理< (IBM研究 發展雜誌第34卷2/3册，1990年3月/5月，339-354頁）及頒 給Eichelberger之發明名稱爲"位準靈敏之邏輯系統"的美國 專利案第3,783,254號。 參閱表1，對組態掃描鏈24之出入係經由組態掃描輸入 SICONFIG及組態掃描輸出SOCONFIG達成。此等掃描通道 許可LSSD出入於組態掃描鏈。組態掃描鏈之操作乃由其關 聯之組態控制信號CONFG作選擇之賦能。與操作組態掃描 鏈有關之定時信號包括LSSDA，LSSDC及LSSDB 10， LSSDB1，LSSDB2與LSSDB3。此等相關之定時互連乃於 MTEST及TESTMORJE均係有效時使其在未用’，d "及多用途 "m π I / Ο通道處可資利用。 典型者，一已知之FPGA之操作涉及將组態資料經由配合 之組態邏輯饋入SRAM 14，以組合FPGA而完成所要之使用 者限定電路。如若結果所得之電路並不正確達成其功能， 不清楚究在FPGA中之何處發生問題。適當之電路組成及操 作有賴FPGA之每個次系統。組態邏輯必須適當操作以確使 38- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 請 先 閱 背* 苒 填 I裝 頁 訂 線 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（36 ) 組態資料能適當饋入SRAM 14。SRAM 14必須能按照有關 之組態資料儲存資料及驅動FPGA之可程式化之各資源。最 後，可程式化之各資源及互連必須可規劃程式及操作以實 現其在使用者限定之電路内之所要功能。因此，FPGA之各 個次系統乃高度互相依賴。根據本發明，一系列之測試係 以適切分割與克服方式完成俾能有系統地確定FPGA的每個 次系統之功能而對FPGA之各個次系統之互相依賴性加以考 慮。 ’ 此説明書之下一部份敘述經由前文中所特性化之各個次 系統測試一 FPGA之測試方法。 測試方法： 當執行FPGA之測試時，一外部之測試器可接達FPGA或 其減縮組合之所有插銷。圖1 1顯示一定時圖，其中一外部 測試器接達FPGA之所有插銷。當MTEST爲低時，FPGA係 在其測試模式中，其中LSSDA，LSSDC及LSSDB定時順序 提供在FPGA内之各別掃描鏈的LSSD操作。當間隔時間T中 TESTMORE爲低時，與多用途I/O通道有關之I/O邊界掃描 鏈之該部分的資料（參閲表1)並不施加於組合之I/O互連。 然而I/O邊界掃描鏈之其餘部分的資料，與功能I/O通道 "bs”有關者係分別根據接收及發送多工器控制信號PRO及 PT0之狀態施加於各自之I/O互連。此外，當TESTMORE爲 低時，可有直接輸入用以分別收受接收器及驅動器阻止控 制信號RI，DI 1，D I 2及切片多工器測試控制信號C_TEST 。在間隔時間T之後，MTEST回復爲高，其中與直接輸入 -39- ---------餐------訂------^. :f ί (請先閱讀背面之注意事少再填寫本頁) 本紙張尺度適用中國國家榡準（CNS ) Α4規格（210X297公釐） 五、發明説明（37) A7 B7 經濟部中央樣準局員工消费合作社印裂 控制信號有關之各控制暫存器2 8的鎖定器供給此等控制信 號以數値’如同間隔時間T中直接施加者。 在FPGA之可選替測試操作中，一外部測試器在測試期中 僅接達FPGA之專用”d"及多用途"m”I/0通道。參閱圖12 ，此外部測試器在間隔期間2丨8中提供1/〇邊界掃描鏈之 LSSD操作，以對 PR0，ρτ〇，RI，Dn，DI2及 C_TEST饋入 所要之數値。然後用MTEST之脈衝"N "將此等數値鎖入控 制暫存器28，建立FPGA之所要測試狀態（即掃、，切片， 卡片或隔離測試）如前文中參照表3所述者。 在間隔時間220中’ TESTMORE係保持於低，以提供外部 測試器以一擴充之測試介面，即多用途通道” m "，而使 FPGA之其他測試得以實施。外部測試器執行若干LSSc^ 試操作以在間隔時間2 2 0中測試FPGA(於在後文中所述者) ，同時直接供给接收器與驅動器阻止控制信號之所要數値 。當TESTMORE爲低時供給接收器及驅動器阻止控制信號 之各數値於TESTMORE—旦恢復爲高時將保持有效，除非 其後舄繼起之邊界掃描更新或FPGA之組態所改變，間隔時 間222相當於間隔時間202，如前文中參考圖7a所述。 不論FPGA之所有插銷或縮減組合之插銷在測試期間是否 由外部測試器予以接達，可在圖1 i及丨2之間隔時間τ提供 兩種不同之LSSD測試操作。參閲圖13，當TESTMORE爲有 效之低時，可維護REPT以使各轉發器掃描鏈30之操作得以 實施。在間隔時間224中，LSSDA及LSSDB時鐘脈衝順序 將資料經由各自之掃描輸入，即SITOP (0_7)&SIRIGHT (0- (請先M讀t-面之注意事h 1 - - In I I · --裝-- -Λ填寫本頁) 、-° 線 -40- 本紙張尺度適用中國國家標準（c叫A4規格（21QX 297公楚） A7 A7 B7 發明説明（38 ) 7)掃福進入轉發& 轉發器内容根將轉發器掃描鍵之各L⑽ 請 先 閱 背-面 I: 事 再 填 彥裝 黃 資料施加於其14(各自轉發11鎖定器组態 丁應 < 局部匯流排分段。 在間隔時間226中，一lssd 之資料於其呈現於久ή、我广* 士 衡將各匯流排分段 器掃描鏈時截獲。—你接、τ〇〇 戈钳入進入轉發 t LSSD#A^ ·曼續足LSSDBB鐘脈衝將截獲之資料 〈鎖定器移入各自之從屬鎖定器，以準備即 將來以择描移出。在賴時間22 8中，―㈣之⑽^ 及LSSDB時鐘脈衝將資料經由相關之掃描輸出SQBOT (0_7) 及SOLEFT (G_7)掃插移出各轉發器择描鍵。 訂 、此種轉發器掃描鏈之操作係用以測試可程式化互連網路 (匯流排組態。將已知之資料掃描進入各轉發器掃描鍵及 施加於匯流排互連之有關分段。料匯流排i連爲先前組 合以傳播主要輸出間之資料至相同或不同轉發器掃描鏈之 各自LSSD移位暫存器的主要輸入處，然後資料爲接收 LSSD移位暫存器鎖定器截獲，使其恢復並與施加之資料比 線 較，以確定匯流排互連之各別分段是否對傳播資料操作適 當。 經濟部中央橾準局員工消費合作社印製 在一項交替之應用中，轉發器掃描鏈係在測試FPGA之一 指定之程式規劃邏輯電路期間加以使用。在此一應用中， 可在圖1 3之間隔時間2 2 4與2 2 6之間提供另外之系統定時 操作（未圖示）。已知之資料乃被掃描進入一指定之轉發器 掃描鏈及施加於指定之程式規劃邏輯電路。然後可提供任 意之系統定時操作以處理其中之已知資料。由指定之程式 -41 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 發明説明（39 請 k, 閲 讀 背- 之 注 意： 事 項一S 為 填 I裝 頁 邏輯電路作適當處理後，—後續之LSSDC時鐘脈衝將指定 I程式規劃邏輯電路供給之資料截獲進人_接收轉發器掃 描鍵。然後將此截獲之資料择插移出，予以恢復及分析以 確定所指定之程式規劃邏輯電路之適切功能。 訂 線 經濟部中央標準局員工消費合作社印製 在圖11及12中定時囷之間隔時間丁可二 序，包括用以測試組態邏輯16，18之组態掃描鍵2=二） 之操作。於圖14中定時圖之間隔時間23〇中，組態控制信 號CONFG被保持於低，以使组態掃描鏈之操作？寻以實施二 以一系列之LSSDA及LSSDB時鐘脈衝將資料由其串列輸入 SICONFIG掃描進入組態掃描_。在此方式中，组態邏輯之 狀態機器被定置於一預定狀態而以一已知測試向量施加之 ，俾模擬一轉變狀態。理想者，此狀態機器應根據該已知 測試向量自預定狀態轉移至一後繼狀態。在間隔時間232 中，一 LSSDC時鐘脈衝係以變更時間補償之一系列繼起之 LSSDB時鐘脈衝跟隨俾能適切截獲相關聯之狀態機器之資 料。此多個B時鐘脈衝乃與組態邏輯之各分域配合，而爲對 組態邏輯之定時需求提供適應性之時間補償。因此，組態 掃描鏈之LSSD設計符合下列文獻中所揭示之lssd方法論 之需求。此等文獻爲併列於上文中之"供L SI測試能力用之 一邏輯設計結構””有效LSSD ASIC測試之邊界掃描設計原 理"以及美國專利案第3,783,254號。在間隔時間234中，該系 列之LSSDA及LSSDB時鐘脈衝將資料择描移出组態邏輯掃· 描鏈，以恢復组態邏輯之結果資料。然後檢查此結果資料 ，以確定組態邏輯是否根據所加之測試向量已適切定序於 42- 本紙張尺度適用中國國家梯準（CNS > A4規格（210X297公釐） A7 五、發明説明（40) 適當之狀態。 請 先 閱 讀 背- 之 注 意： 事 再 填 寫裝 本界 頁 訂 本發明使用之另一測試方法包含組態邏輯之—已知操作 模式（模式7)，用以實施SRAM 14之測試。參閲表及， MTES 丁係保持於高，及组態選擇信號cs被保持於低，以將 FPGA置於組態模式中。使FpGA在組態模式中，組態邏輯 係經由三個模式選擇輸入M〇，Μ1&Μ2而被置於模式7狀 態。選擇模式7時，—外部測試器被許可分別經由相關之位 址與資料通道ADDR(0_16)及DATA(〇_7)讀/窝接達於讥趙 14。爲測試SRAM 14，首先將已知資料儲存於狀錢之指定 位置，接著從此等指定位置讀出資料，並與先前馈入之已 知資料比較以確定SRAM是否適當操作，模式巧及其相關 之操作乃更詳列於名稱爲”應用標誌AT6〇〇〇串列组態"之參 考文獻及頒給Gaverick等人發明名稱爲"在—可组入邏輯陣 列中之多能及有效之單元至局部介面"之美國專°利案第 5，298,805號之上文中併列部分。 已對本發明中所用各測試方法作一識別，本文之下一部 分將敘述使用上列各測試方法之測試順序，用以測試一； 程式化之閘陣列。 經濟部中央樣準局員工消費合作社印製 測試順序： 如上所述，一 FPGA之各種次系統乃係高度之互相依賴。 本發明提供用以測試FPGA的各種次系統之各測試方法順序 ，將此等次系統之相互關聯之依賴性加 之故障隔離。加上電源時，根據本發明之考一 == SRAM 14(參閲圖D被起動以其所有位置定£於先前存在狀 -43- 本纸張尺度適用中國國家標準（CNS ) Α4規格（210 X Μ7公楚） A7 B7 五、發明説明（41 態。一外部測試器使FPGA得以藉保持MTEST於低而可測試 。然後該外部測試器測試I/O邊界掃描鏈26之串列掃描功 能’所用方法爲將資料經由相關之各互連掃描進入SI傳播 通過該掃描鏈，择描移出S 0，及分別由時鐘脈衝互連 LSSDA，LSSDB 10及LSSDC作適當之LSSD定時，掃描進 入I/O邊界掃描鏈之串列資料在爾後予以掃描移出及恢復。 然後將恢復之資料與掃描進入者比較以確定丨/〇邊界掃描鏈 之適切掃描功能。 - 經濟部中央標隼局員工消費合作社印製 其次，對FPGA之各I/O通道，按其原設定之組態予以測 試各I/O通道係根據儲存於SRAM 14之相關位置中之組態資 料而屬可程式規劃者。加上電源後，SRAM 14被起動至一 已知之重定狀態。因此，FPGa之各I/O通道係在其原設定 之組態。如前文中所述，與1/0邊界掃描鏈26之各單元結 合之各多工器係分別由控制暫存器2 8所供給之發送及接收 器控制信號P T0及P R0予以控制。在接上電源時，此等控 制信號之每一信號被定置於已知之原設定狀態。同樣，亦 由控制暫存器26供給之接收器與驅動器阻止控制信號（ri ，D11及D12)依需要供給原設定接上電源數値以測試各 I/O通道之原設定組態。多用途1/〇通道”m，·則藉保持擴大 之測試介面控制信號TESTMORE於高而被保持於其功能設 定。因此，可由I/O邊界掃描鏈測試各功能1/()通道之功能 ，包括表1中所列之邊界掃描”bs”及多用途通道"m"，以其 原設定組態爲準。
確疋I/O邊界掃描鍵之功能’及按其原設定組態之FPGA -44 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公逢） 經濟部中央標準局貝工消費合作社印裝 A7 B7五、發明説明（42) 之各功能I/O通道之功能後，本發明之測試順序宜經由相關 之組態掃描鏈2 4推進至測試組態邏輯。將測試賦能控制信 號MTEST保持於低、並將擴大之測試介面控制信號 TESTMORE亦保持於低，以使擴充之測試介面，多用途I/O 通道"m "能操作。因而可經由組態掃描輸入SICONFIG，組 態掃描輸出SOCONFIG及聯合之LSSD定時線路LSSDA， LSSDB 10，LSSDC，LSSDB1，LSSDB2及 LSSDB3 出入於 組態掃描鏈。組態掃描鏈之LSSD操作係藉保持組態賦能 CONFG於低而能實施。如前文中參照圖1 4所敘述者，將預 定之測試向量掃描進入該組態掃描鏈及施加於組態邏輯， 以測試相關之狀態機器之狀態順序。由組態邏輯供給之結 果資料係經由組態邏輯鏈予以截獲，並與所預期之結果資 料比較以確定組態邏輯之適切功能。 確定組態邏輯之功能時，次一步驟包括測試SRAM 14， 驗證饋入及儲存組態資料於其中之能力，以組合FPGA之各 種可程式化之資源。爲發起此項測試，將測試賦能控制信 號MTEST保持於高，及組態選擇C S保持於低，以選擇 FPGA之組態操作模式。然後將適當之資料施加於模式選擇 輸入Μ 0，Μ 1及M2，以使如前所述之模式-7操作得以實施 。在SRAM之模式-7測試期中，將各種不同之預定測試向 量寫入並自SRAM之各位置讀出，以檢驗SRAM接受及保留 組態資料於其中之能力。在此時，對FPGA之組態邏輯與記 憶次系統已作功能性之測試，證實將組態資料饋入SRAM以 組成FPGA之各功能次系統之能力。 -45- - «-f (請先閱讀背面之注意事少 為填寫本頁) .裝- 、-· 線 本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） A7 * ------—_________B7^ 五、發明説明（43) 在一較早义測試中，於確定組態邏輯及SRAM之功能以前 ，曾根據其原設定組態測試各1/€)通道。次一步驟回至1/〇 通道及提供I / 0通道之進一步測試，以其各種可程式化之組 態爲準。使SRAM依需要加載以組態資料，俾將擬測試之屬 特別可程式化組態之各][/〇通道予以程式規劃。在此項測試 期間，接收器與驅動器阻止控制信號R J，D〗丨及D丨2以及 多工器接收與發送控制信號PRO及PTO被設定以使I/O各通 道之所要邊界掃描參數測試得以實施。 ， 可程式化I / 0通道組態之實例包括以一拉上裝置升至—較 咼供應電壓，以拉下裝置通地，或對一指定之輸出阻抗組 合之I/O通道。使用1/0邊界掃描鏈以發送適切之資料至各 I/O通道而測試此等經規劃程式之組態，或代以鎖定及恢復 來自經組合之各通道之資料。當以一 LSSdc時鐘脈衝鎖定 資料時，I/O邊界掃描鏈根據發送與接收控制信號ΡΤ〇及 PRO之狀態及由控制暫存器供給之接收器與驅動器阻止控 制信號RI，DI 1及DI2之狀態截獲FPGA之内部資料。 經濟部中央標準局貝工消費合作社印製 測試順序中之次一步驟爲檢查重發器掃描鏈3〇之串列掃 指功能。將測試賦能信號MTEST及擴大之測試介面賦能信 號TESTMORE保持於低，以使與多用途I/O通道"爪"結合之 擴充測試介面得以操作。將重發器賦能REPT保持於低，以 使各別之重發器掃描鏈之操作能實施，串列資料係經由各 自之串列輸入SITOP (0-7)及SIRIGHT (0-7)掃描進入各重發 器掃描鏈。供給適當之LSSDA及LSSDB時鐘脈衝以將串列 資料移動通過各別之轉發器掃描鏈。。將掃描移出之資料 46 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） 經濟部中央標準局員工消費合作社印製 A7 —----------B7 五、發明説明（44) 恢復並與掃描進人之資料比較以確定轉發器掃描鏈之择描 移位功能^證實各重發器掃描鍵之串列資料路徑，然後在 FPGA之可程式化互連之測試期間應用重發器掃描鏈。 在測試各可程式化之互連時，先將組態資料積入SRAM 叫間以在咖八之1/0通道，1/〇邊界掃描鏈⑽各單元 及轉發器掃描鏈3G之移位暫存器較器間構成指定之可程 式化互連。更特疋者’各可程式化之互連係構成於：功能 ㈤通道婦發H掃料之移㈣存^㈣㈣；1/〇邊界 掃描單元與轉發器掃描鏈之移位暫#器鎖定_ ;及/或第 -發送轉發器掃描鏈之移位暫夺器鎖丨器與第二接收轉發 器掃描鏈之次-移位暫存器鎖定器間。其後㈣試資料經 由相關之I/O通道，I/O邊界掃描單元及/或第一發送轉發器 掃描鏈施加於各別構成之互連之輸入邊測試資料係由相關 之I/O通道，U0邊界掃描單元及/或發送轉發器掃描鍵之適 當組態予以施加，其後，在各別组合之互連的輸出邊之結 果資料被鎖定於相關接收重發器掃描鏈之移位暫存器鎖定 β中。然後將此等鎖定之資料掃描移出，恢復並與已加於 各互連輸入邊之測試資料比較以確定經構成之各互連之適 切功说。使構成各互連，施加測試向量及恢復與比較結果 資料之順序繼續進行多次，以期能確定FPGA之可程式互連 的各種組態之適切功能。 在一可替用之程序中，測試資料在相反之方向，即發送 重發器掃描鏈與相關之接收1/0通道，1/0邊界掃描單元及 第一重發器择描鏈之間通過組合之各互連。較佳者，多個 -47- 本紙法尺度適用中國國家標準（CNS ) A4規格（2丨0X297公您）
A7 A7 經濟部中央樣準局員工消費合作社印裴 、發明説明（45) 组合之互聯係藉同時及並行操作有關之重發器掃描鍵〇 平行方式予以測試。 然後使用與用以測試各互連相似之步骤測試fpga ^之 邏輯單位U6。SRAM 14乃以組態資料加載，以將各遥車 早兀程式規劃於所要之邏輯組態。FpGA之可程式化之 H =方式組合，俾介接輸人與輸出重發器掃描鍵探 =各邏輯早π。在可替用之組態中，與上文中參照各可恭 ^匕互連（測試所述者相似’輸人或輸出重❹择描㈣ 由！/〇通道或！/0邊界掃描鍵取代，以施加資料於相關之名 邏輯單70116或自其接收資料.。參閲圖15,各邏輯單天 〖16被顯4_合於相狀錢轉料 器鎖定器150之間。 暫符 適切組合各邏輯單元116與相關之各互連時，預定之各測 1量係以串列方式掃描進人各配合之重發器掃描㈣中 發1描鏈（各移位暫存器鎖定器係由各自之組態資 了H，俾將其⑽施加於相關切程式化邏輯單元 二乂料資料乃經由各自之互連者。由可程式化之各邏 發處理後，將一 lssdc時鐘脈衝施加於重 1知域，俾如邏輯單元116所完成者，鎖定結果資料 發器掃描鍵之接收移位暫存器鎖定器卜鎖定結 之將結果資料自重發器择描鏈掃描移出並與預定 較’以衫各邏輯單元116之適切功能，如 邏輯組態所程式規劃者。在各可交替之組態中， -果資料可直接自⑽之各相關1/0通道或經 [_____ -48-
本紙張尺度( eN^yA_ ( 27^^FT 請先閱讀背面之注*-·事填寫本頁} 裝 線------- A7 B7 五、發明説明（46) 掃描鏈之各關聯單元讀出。較佳者，各複邏輯單元係經由 各自之多個同步操作的平行重複器掃描鏈作平行之測試。 在邏輯單元1丨6之一組態作程式規劃及測試時，測試程序 係對各邏輯單元之可替用組態重複實施直至已測試其各種 組態爲止。該邏輯單元的可程式化之各元件係以此方式測 試，包括例如可程式化之互連（通閘）多工器，可程式化之 邏輯閘以及可程式化之拉下與拉上元件。當測試邏輯單元 1 1 6之通閘多工器時，一另外之切片多工器測試控制信號 C__TEST被置於低，以組合各多工器之内部拉下元件，而能 根據名稱爲"模製及測試產生Μ 0 S傳輸閘難以打開（stuck_ open)故障之模擬與測試"之參考文獻的上文中併列部分偵 測其中之故障。 經濟部中央標準局員工消費合作社印裝 (請先閱讀背面之注意事承另填寫本頁) 參閱圖1 5，在測試邏輯單元1 1 6之同步邏輯單元例如D正 反器143時’各邏輯單元116被配置成可將資料通過各正反 器。對各邏輯單元作進一步组合以接收來自計時線路144 之系統計時信號。相似者，如前文中提及測試邏輯單元所 述，將已知之測試資料掃描進入輸入重發器掃描鏈30，該 掃描鏈乃業經配置以施加該已知資料於組合之各邏輯單元 1 1 6。然後供給一系統計時信號以將資料鎖定於各邏輯單 元116之正反器143中。由正'反器143供給之結果資料乃經 由一 LSSDC時鐘脈衝被截獲於接收重發器掃描鏈之移位重 發器鎖定器中。然後將鎖定之資料掃描移出，恢復並與所 加之測試資料比較以確定正反器丨43之適切功能。注意， 上述用以測試正反器功能之步驟亦檢驗計時線路丨4 4之操 -49- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公着） A7 B7 五、發明説明（47) 作。 請 閱 讀 背~ ϊ& 論： 事 再 填 栗裝 頁 若干場可程式化之閘陣列包括多數可程式化之時鐘脈衝 分配線路，各正反器143可藉此等線路以可選替方式接收 计時信號對於此等FPGA，上列之正反器測試程序被重複實 施多次，以時鐘脈衝分配網路對每一此種測試程序作不同 之配置，以期能測試FPGA之每—時鐘脈衝分配組態。 if 使用相似之程序測試正反器之重定功能及FpGA2相關重 定分配資源。在實施此等測試時，各核心單元泛正反器被 首先起動至一已知設定狀態，因此一重定脈衝係在一指定 組態之重定網路上傳播至正反器。然後將此正反器之結果 所仵資料内容鎖定於適當組合之接收重發器掃描鏈之移位 暫存器鎖定器中。其次，將結果所得資料自重發器掃描鍵 择描移出，恢復及分析以確定適切重定之功能。 經濟部中央標準局員工消費合作社印製 在本發明之另一特色中，將FPGA 10程式规劃以完成一所 要足使用者界定邏輯電路，該電路可使用多個邏輯單元 U6，將I/O邊界掃描鏈之各單元及/或轉發器掃描鏈之移 位暫存器鎖定器組合以提供對使用者界定電路之LSSD接達 ，俾能施加資料於已組合之邏輯電路或自其接收資料。一 預疋 < 測試向量被掃描進入適切组合之輸入掃描鏈及然後 施加於已组合之邏輯電路。在已許可經組合之該邏輯電路 處理所施加之職向量後，該項處理可包括有關之系統定 2操作之應用，供給一 LSSDC問鎖時鐘脈衝以鎖定該邏輯 所完成之結果資料於適切組合之接收掃描鏈之移位暫 定器鎖定器中。然後將此結果資料掃描移出，恢復並與預 -50-
五、發明説明（48) A7 B7 定之期待結果資料比較，以確定使用者界定之邏輯電路之 功能。 因此，吾人已揭示各種測試方法，俾能實施FPGA之各種 次系統之測試。此外，並已揭露廣泛之測試順序，以考慮 及FPGA之各種次系統間互相依賴性之方式測試FPGA之次 系統。 雖然已參照各較佳具體實例對本發明作特別之展示與説 明，熟諳本技藝之人士可瞭解其中可作形式與1田節上之各 種其他改變而不背離本發明之精神與範圍。 請 无 讀 背· 面 5 * 事 再 填 寫 本 頁 裝 it 線 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

Claims (1)

  1. 申請專利範圍 1. ABCD 經濟部中央標準局員工消費合作社印製 一種改良的可測試的場可程式化閘陣列FPGA，具有： 多個I / 0通道； I/O功能信號線路，耦合於多個I/O通道之相關〗/〇通 道； 多個可程式化操作單元，根據相關之邏輯組態資料提 供特別之邏輯電路； 多個可程式化互連，根據相關之路由組態資料，互連 I / 0功能信號線路及多個可程式化操作單元之，可程式化邏 輯單元； 多個記憶器單元’與多個可程式化邏輯單元及可程式 化互連結合’多個記憶器單-元之指定記憶器單元保有相 關之邏輯組態資料及路由組態資料；以及 组態邏輯’具有輸入接收記憶器請求信號，該組態邏 輯根據記憶器請求信號提供至多個記憶器單元之各記憶 器單元之接達； 其中該可測試的場可程式化閘陣列之創新包括由下列 者組成之測試電路： 第一LSSD掃描暫存器，配置成爲跨接各1/()功能信號線 路之一邊界掃描鏈，此等第一LSSD掃描暫存器提供進入 結合之各I/O功能信號線路之選擇性耦合，俾使串列掃描 得以出入I/O功能信號線路及結合之1/〇通道，並證實其 功能； 第二LSSD掃描暫存器，配置成爲在組態邏輯之指定段左 右<一掃描鏈，以提供串列掃描出入於該组態邏輯及能作 -52- 私紙張尺度適用中國國家標準（CNS ) A4%iT(7l^^7 公釐） (請先閱讀^面之'注*'事h -填寫本頁) -裝· 订 線I 經濟部中央標準局貝工消費合作社印製 A8 Βδ C8 D8 六、申請專利範圍 該組態邏輯之功能驗證；及 、第=掃描暫存器’提供沿可程式化之各互連配置 =，掃描鏈，此等第三LSSD掃描暫存器供給進入 可程式化互連之選擇性杈人 ... $擇_合’使串列掃描得以出入於各 可程式化互連並作各該互連之功能驗證。 2·根^請專利範圍第4之改良FpGA，其中第三_掃 描暫存4具有以選擇方式耗合於各自可程式化互連之主 ^輸^，上述Μ合乃根據多個記憶器單元之，相關記憶器 早元中所保有之鎖定組態資料者。 3_根據申請專利範圍第μ之改良FpGA，其中該測試電路 另包含經由孩邊界掃描鏈之_控制暫存器部分可予以程 式化之-控制暫存器，該控制暫存器供給用以控制FPGA 之若干特色之控制信號。 4. 根據申請專利範圍第3項之改&FpGA，其中該邊 鏈包括一縮減之掃描鏈组態，根據該控制暫存器供給之 各控制信號中之一控制信號，以選擇方式使其起動。 5. 根據申請專利範圍第4項之改良FpGA，其中該縮減之择 描鏈組態僅由該控制暫存器部分組成。 6·根據申請專利範圍第3項之改良FpGA，其中該控制暫存 器供給一接收阻止控制信號，以選擇方式阻止各選擇I/c) 功此仏號線路傳播相關i/o通道之信號進入fpga ^ 7.根據申請專利範圍第3項之改良FPGA，其中該控制暫存 器供給一驅動器阻止控制信號，以選擇方式阻止各選擇 I/O通道接收來自FPGA内之若干信號。 -53- 本紙張尺度適用t國國家標準（CNS ) A4規格（2丨〇><297公慶）
    申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 8. 根據申請專利範圍第3項改^Fp 甘 只〈汉艮FPGA，其中多個1/(：)通 κ指定專用1/0通道乃專用作非功能性I/O通道，以接 收測試賦能信號；及 若干其他1/〇通道係在—操作模式中用作功能性ι/〇通 道，並係根據孩測試賦能信號以選擇方式可再组合，俾 在操作之-測試模式中另用作直接輸人，以接收直接來 自FPGA外邊之各控制信號之若干控制信號，代替經由該 控制暫存器及相關之邊界掃描鍵間直接供應—之若干控制 信號。 9. ，據中請專利範圍第3項之改以心，其中該控制暫存 器供給接收器/驅動器控制信號，以控制1/〇功能信號線 路與結合之I/O通道間之介接功能。 10. 根據申請專利範圍第9項之改良FPGA，其中多個〗/〇通 道之指定專用通道係專用作非功能性J / 〇通道，用以接收 測試賦能信號及 若干其他I/O通道係在一操作模式中用作功能性I/C)通 道，以介接該I/O功能信號線路之選擇信號線路，並係根 據測試賦能信號以選擇方式可再組合，俾在操作之測試 模式中’另用作直接輸入以接收直接來自FPGA以外之接 收器/驅動器控制信號，代會經由該控制暫存器及邊界掃 描鏈之相關控制暫存器部分間接供應之接收器/驅動器控 制信號。 11·根據申請專利範圍第1項之改良而可測試之FPGA，另包 含一測試器，該測試器具有： -54- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請先閲讀背面之注意事子^填寫本頁 -案. 、v4 Γ I 申請專利範圍 經濟部中央標準局貝工消費合作社印製 用以提供一測試向量之裝置； 掃描裝置，用以將該測試向量以串列方式 掃描暫存器及將該測試向量施加於組態4:: ::裝置’用以提供適切之定時脈衝而將組 適备處理所施加測試向量後獲致之結果資料^輯在 —LSSD掃描暫存器中； &進入 ^掃描裝S可進-步操作以將截獲之資科对 掃描移出第二LSSD掃描暫存器；及 万 ^故障偵測器，用以將掃描移出所得之結果 疋<結果資料比較而確定組態邏輯之功能。 ' 12.根據中請㈣_第】項之改良而可測試之FpG心 =可程式化之操作單元係，配置成橫列及縱行跨接於- 多個可程式化之互連包括多數之橫龍流排及多數之 縱仃匯泥排，被配置成跨接於該陣列，接近可 作單元之各別橫列及縱行； 飞匕棟 多個可程式化之互連另包含多個可程式化之開關單 ，此等開關單位根據多個記憶器單元中指定記憶器單 I開關組態資料將橫列及縱行匯流排之選擇匯流排以 擇方式再分成相關之各匯流排分段； 第三LSSD择描暫存器之每一LSSD掃描暫存器乃與多個 可程式化之開關單位中之相關開關單位結合；以及 相關橫列匯流排與縱行匯流排之開關單位的LSSD掃描 第 式 預 中 訂 位 元 選 -55 本紙乐尺度適财關家料（CNS) A4· 申請專利範圍 A8 B8 C8 D8 經濟部中央標準局負工消费合作社印褽 暫存器建立各自之橫列與縱行互連掃描鏈。 13. —種可測試之場可程式化閘陣列，fpgA，包含： 多數可程式化資源； 多個記憶器單元，與多數可程式化資源相結合，此等 多數之可程式化資源係根據相關之多數記憶器單元之組 態資料予以組合； 組合邏輯，用以接達多個記憶器單元中之特定記憶器 單π及使組態資料得以饋入多個記憶器單元Γ以及 LSSD暫存器，提供與組態邏輯結合之一掃描鏈，使組 態邏輯之LSSD測試得以實施。 14. 一可程式化之閘陣列，包含 多個I/O通道； 一連串LSSD暫存器；及 一控制暫存器，根據其中之資料供給控制信號，以控 制該可程式化閘陣列之若干特色； 其中，該串LSSD暫存器之第一部分具有耦合於該控制 暫存器<各個主要輸入，以轉移資料至該控制暫存器； 該串LSSD暫存器之第二部分提供—1/〇邊界掃描鏈， 以使LSSD串列掃描能出入於多個1/〇通道之各功能通道 ，以及 - - 該串LSSD暫存器包括資料控制裝置，用以根據一相關 之資料操縱控制信號組合減縮組態之該串乙以1)暫存器， 其第二部分不包括在内。 15.根據申請專利範圍第丨4項之可程式化閘陣列，其中該資 56- 良紙張尺度適用中國國家標準（CNS )八4规格（2ι〇Χ297公董） 請 先 閔 1¾ 之 注 意： 丰· i 裝 訂 線 A8 B8 C8 D8
    料操作控制信號係由該控制暫存器供给。 16.根據申請專利範圍第15項之可程式化閘陣列，其中該串 LSSD暫存器之減縮組態僅由單一之數元旁路暫存器=成 〇 另增之可:^式化閘陣列，以相關之_連串lssd暫存器 與申請專利範圍第1 6項之可程式化閘陣列之該串1^51)暫 存器成_聯耦合。 18.測試FPGA之方法，包括： . U) (1)供給第一LSSD掃描暫存器，作爲在 邊界周圍之一邊界掃描鏈； (2) 施加一已知之1/0測試向量於FpGAii/〇邊界 9 (3) 鎖定I/O邊界之資料，作爲進入該邊界掃描鏈 之鎖定資料； (4) 以串列方式將資料掃描移出該邊界择描鏈及恢 復I/O邊界之鎖定資料； (5 )將恢復之資料與已知之〖/ 〇測試向量比較；以 請 先 閣 讀 背· 之· 注 意： 事 項一V 養 裝 訂 及 經濟部中央揉準局員工消費合作社印製 障； (6)當恢復之資料不符合1/()測試向量時，報告故 (b) (1)供給第二LSSD掃描暫存器作爲用以測試FpGA 之組態邏輯之一組態掃描鏈，該組態邏輯乃可操作以根 據記憶器請求信號接達FPGA之各記憶器單元； (2)將一組態測試向量掃描進入該組態掃描鏈； -57- 本紙張尺度適用中國國家梯準（CNS ) A4規格（ A8 B8 C8 _______D8 六、申請專利範圍 經濟部t央標準局員工消費合作社印裝 (3 )將該組態掃描鏈之組態測試向量施加於组餞邏 輯； (4)將組態邏輯響應於所施加之組態測試向量而獲 致之資料鎖入於該組態掃描鏈； 、 (5 )以串列方式將資料掃描移出組態掃描鏈，並從 該鏈恢復組態邏輯所獲致之資料； (6 )將所恢復之資料按施加之組態測試向量與預定 之結果資料比較，以及 ， (7 )當恢復之資料不符合與施加之組態測試向量關 聯之預定測試資料時，報告故障；以及 (c) (1)供給第三LSSD掃描暫存器作爲在FpGA<選擇可 程式化互連内組合之互連掃描鏈； (2) 組成在該互連掃描鏈之各別LSSD掃描暫存器間 之可程式化互連之第一組互連： (3) 將一互連測試向量以串列方式掃描進入該轉發 器掃描鏈之選擇輸入互連掃描鏈，及施加該互連測試^ 量於弟一組互連之輸入邊； (4) 將來自第一組互連之輸出邊之資料鎖入該互連 掃描鏈之一選擇輸出互連掃描鏈： (5) 將資料以串財式掃描移出該選擇輸出互連择 描鏈並自該鏈恢復來自第—組互連之輸出邊被鎖定之資 料； (6) 將恢復之資料與該互連測試向量比較，以及 (7) 當該恢復資料不符合互連測試向量時，報告故 -58- 本紙張尺度適财關家鮮（CNS )八4祕（2歐297公楚）__________ (請先閲讀背面之注意事命再填寫本頁) 裝 -訂 線 六、申請專利範圍 障。 19.根據申請專利範固第丨8項之 組態記憶器單元之步驟：包括：另包含測試咖八之 ⑷⑴將第-已知資料寫人與組合FPGA之指定 化資源有關之組態記憶器單元的一指定記憶器單元； (2 )其後自該指定記憶器單元取回資料； (3)將取回之資料與第一已知資料比較，以及 ⑷當取回之資料不符合第—已知資料骑，報告故 障。 20·根據申請專利範圍第19項之方法’另包含下列之步驟 (d)(5)重複步驟“）^)-“^4)，使用屬第一已知資料 之補充之第二已知資料。 訂 21. 根據申請專利範圍第2〇項之方法，另包含對FpGA之各 組態記憶器單元之每一記憶器單元重複步骤（d)(丨）_ (d)(5)。 線 22. 根據申請專利範圍第2 1項之方法，其中每一第三LSSD 掃描暫存ϋ包括一選擇性核合裝置，可按各組態記憶器 單元之一相關記憶器單元中之關聯組態予以程式規劃， 經濟部中央標準局員工消費合作社印製 以選擇方式在每一第三LSSD掃描暫存器與其在Fp(}At 可程式化互連中之相關可程式互連間傳播一信號，及 該步驟（c)(1)包括將適切之組態資料饋入與選擇可程 式化互連之第三LSSD掃描暫存器結合之各組態記憶器單 元之έ己憶器單元中，以將該選擇輸入互連掃描鏈之第三 LSSD掃描暫存器耦合於第一組互連之各別輸入邊。 -59- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 23. 根據申請專利範圍第22項之方法，另包含重複步驟 (c)(l)-(c)(7)多次，以相關之選擇輸入及輸出互連择描 鏈使用各不同組合組之互連，俾測試FPGA之各種可程式 化之互連。 24. 根據申請專利範圍第1 8項之方法，另包含重複步驟 (b) (1) - (b) (7)多次，使用不同之相關組態測試向量，以 完全運用及測試組態邏輯。 25. 測試一場可程式化閘陣列FPGA之方法，包含了列之各步 驟： U)提供一 FPGA，具有 (1)多個I/O通道； (2 )多個可程式化之邏輯單元，根據相關之邏輯組 態資料，供給特定之邏輯電路； (3 )多個可程式化之互連，用以根據相關之路由組 態資料，以選擇方式互連多個I/O通道之選擇功能I/O通 道與多個可程式化邏輯單元之選擇可程式化邏輯單元； (4)多個組態記憶器單元，該多個組態記憶器單元 之指定記憶器單元乃與多個可程式化邏輯單元及多個可 程式化互連結合以分別保有相關之邏輯組態資料及路由 組態資料；以及 - (5 )組態邏輯，用以接達多個組態記憶器單元及使 组態資料得以饋入其中： (b )測試該組態邏輯之功能，使用一相關之LSSD組態 掃描鍵； -60- (21〇><297公釐 _) " 1^---„-----^--裝------訂-------線 (請先閲讀背面之注意事項再填寫本頁) 298619「、申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 (C )測試多個組態記憶器單元，使用各決定論測試型式 0 26. 根據申請專利範圍第2 5項之測試一 FPga之方法，另包 含： (d)測試多個I / 〇通道之選擇〗/ 〇通道，使用一相關之邊 界掃描鏈。 27. 根據申請專利範圍第26項之測試FPga之方法， 其中該選擇I/O通道乃可根據相關之1/〇組，態資料予以 程式規劃以完成各種〗/〇組態；及 測試選擇I / 〇通道之步驟（d)包括將17 〇組態資料饋入於 各組態記憶器單元之步驟，以將各選擇0通道組合成爲 各不同組態中之一指定組態。 28. 根據申請專利範圍第2 7項之測試FPga之方法， 其中步驟（d)之饋入步驟組合用以接收資料之選擇I/O 通道；及 測試各選擇1/0通道之步驟（d)另包括： (1) 施加已知之測試資料於各選擇I / 〇通道； (2) 將各選擇I/O通道之結果資料鎖入於相關之邊界 掃描鍵中； (3) 將資料自邊界掃描楚移出並恢復已鎖定之結果資 料；及 (4) 根據已恢復之結果資料確定各該選擇I/O通道之 功能。 29. 根據申請專利範圍第2 7項之測試FPGA之方法， 61 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 · - - ^ (請先閔讀背面之注意事填寫本頁) 裝_ -訂 線 經濟部中央標準局mac工消費合作衽印製 A8 B8 C8 D8 、申請專利範圍 其中步驟（d)之饋入步驟組合各選擇1/〇通道以發出資 料，及 該測試各選擇I/O通道之步驟（d)另包括： (1) 將已知之測試資料掃描進入邊界掃描鏈及施加該 已知資料於相關之選擇I / 0通道； ~ (2) 恢復獲自選擇I/O通道之結果資料；及 (3 )根據恢復之結果資料確定該選擇丨/〇通道之功能 〇 〜 30. 根據申請專利範圍第25項之測試FPGA之方法，另包含 下列步驟： (d )測試多個可程式化單位之選擇可程式化邏輯單元， 使用一相關之掃描鏈設計。 31. 根據申請專利範圍第3 0項之方法， 其中測試該選擇可程式化邏輯單元之步驟（d)包括將各 選擇可程式化邏輯單元配置成各特定邏輯單元之指定電 路組態。 ％ 32. 根據申請專利範圍第3 〇項之方法， 其中該相關之掃描鏈乃根據多個組態記憶器單元之指 定記憶器單元中之相關組態資料而可程式規劃，俾能^ 選擇方式施加其資料於各該選擇可程式化邏輯單元；及 測試各該選擇可程式化邏輯單元之步驟（d)包括組成相 關之掃描鐽以施加其資料於各選擇可程式化邏輯單元之 另一步驟。 33. 根據申請專利範圍第3 〇項之方法， 家辟（cns ) -62 A4規格（210X297公釐「 |>---^------裝-------訂------線一- (請先閱讀背面之注意事子^·填寫本頁) 298639 --------六、申請專利範圍 ABCD 經濟部中央榡隼局員工消費合作杜印製 其中各可程式化邏輯單元包括在其中可選擇組一 同步邏輯裝置； p 該FPGA包括一時鐘脈衝分配網路，以分配_系統時鐘 脈衝於該同步邏輯裝置；及 測試各該選擇可程式化邏輯單元之步驟（d)包括下 步驟： (1) 配置各可程式化邏輯單元之同步邏輯裝置於相關 之掃描鏈設計之輸入與輸出LSSD暫存器之間 (2) 經由該輸入LSSD暫存器將測試資料施加於該同 邏輯裝置； ’ (3 )經由時鐘脈衝分配網路供給該系統定時器之—時 鐘脈衝於該同步邏輯裝置； (4) 經由該輸出LSSD暫存器恢復該同步邏輯裝置之 料，及 (5) 以所加之測試資料分析恢復之資料，以確定該同 步邏輯裝置及配合之時鐘脈衝分配網路之功能。 34. 根據申請專利範圍第3 3項之方法， 其中該時鐘脈衝分配網路乃可程式規劃以對該同步壤 輯裝置設以可交替之時鐘脈衝分配之核合；及 該步驟（d)包括組合該可难式化時鐘脈衝分配網路之另 一步驟，以將該可交替時鐘脈衝分配耦合之一選擇時绩 脈衝分配核合設於該同步邏輯裝置。 35. 根據_請專利範圍第3 3項之方法， 其中該FPGA包括一重定分配網路，以分配一系统重定 -63 - 本紙張尺度適用中國國家標準（CNS ) A4規格（ZlOxm公釐） (請先Μ讀f-面，之注#*-事h -¾填寫本頁) •裝· -訂 線 ABCD 六、申請專利範圍 信號至該同步邏輯裝置；及 該方法包括下列之其他步驟： 該同步邏輯裝置及重定分 足重定功能： ⑴重複步驟⑷⑴_(d)(3)以將已知資 步邏輯裝置； (2由該^疋分配網路將—系統重定信號運作提 供於該同步邏輯裝置； ， (3) 銓由輸出LSSD暫存器恢復該同步邏輯裝置之資 料；及 (4) 刀析已恢復之資料，以確定該同步邏輯裝置與 重定分配網路之重定功能。 U3 ::「 (請先閲讀背面之注意事少為填寫本頁) •言 經濟部中央標準局員工消費合作社印製 36.根據申請專利範圍第3 〇項之方法， 其中該相關之掃描鏈設計包含多個配置於許多可程式 化互連之若干互連内之可程式化LSSD暫存器，該多個可 程式化LSSD暫存器乃根據相關之組態資料可予以程式規 劃，以選擇性施加其資料於相關之若干互連，及 測試該選擇可程式化邏輯單元之步驟（d)包括下列之步 驟： -. (1)將該選擇可程式化邏輯單元配置成爲特別邏輯 電路之一指定電路組態； (2 )配置多個可程式化互連，以經由相關之若干互 連介接該選擇可程式化邏輯單元；及 -64 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ABCD 經濟部中央標準局負工消費合作社印製 六、申請專利範圍 (3)配置多個LSSD暫存器以施加其資料於相關之若 干互連。 37.根據申請專利範圍第3 6項之方法， 其•中配置該選擇可程式化邏輯單元之步驟（d)(1)包含 根據一指定之邏輯設計組成FPGA之可程式化邏輯單元之 一區段及多數可程式化互連中可程式化互連之一配合組 ，而提供一區段邏輯電路： 若干互連提供輸入互連，以傳播輸入信號·至該區段邏 輯電路， 配置多個可程式化互連之步驟（d)(2)亦包括輸出互連 之組成，以傳播來自該區段邏輯電路之輸出信號； 配置多個LSSD暫存器之步驟（d)(3)提供第一择描鏈作 爲跨接該區段邏輯電路之各輸入互連之輸入邊界掃描鏈 ，並另提供第二掃描鏈，作爲跨接於該區段邏輯電路之 各輸出互連之輸出邊界掃描鏈；以及 測試該選擇可程式化邏輯單元之步驟（d)包含下列各步 驟： (4 )將一電路測試向量掃描進入該輸入邊界掃描鏈 及將輸入邊界掃描鏈之電路測試向量施加於該區段邏輯 電路之輸入； 一 (5) 將該區段邏輯電路響應於所加電路測試向量而 提供之結果資料鎖定於輸出邊界掃描鏈中； (6) 以串列方式將資料掃描移出輸出邊界掃描鏈及 恢復該結果資料； (請先閲讀背面之注意事^务填寫本頁) .裝. 線 -65- 申請專利範圍 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社_製 (7)將恢復之結果資料與先前根據電路測試向量及 指定之邏輯設計決定之預定結果資料比較，以確定該指 定區段邏輯電路之功能。 38·根據申請專利範圍第25項之方法，另包含下列之步驟： (d)使用一相關之掃描鏈，測試各可程式化互連之選擇 可程式化互連。 39·根據申請專利範圍第38項之方法， 其中該相關之掃描鏈包含根據相關之組態，資料可程式 規劃之多個可程式化LSSD暫存器，以選擇施加其資料二 各自之選擇可程式化互連；及 ' 測試各該選擇可程式化互連之步驟（£〇包括配置多個可 程式化LSSD暫存器，以施加其資料於各自之選擇可程 化互連。 & 40.測試-場可程式化閘陣列FpGA之方法，包含下列各步驟 U)提供一 FPGA，具有： 多個插銷； 多個I/O功能信號線路與多個插銷之功能插銷結合 * 多個可程式化邏輯單元-，根據相關之邏輯組態資科， 提供特定之邏輯電路； ’ 、多個可程式化互連，以選擇方式根據相關之路由組態 資料，互連I/O功能信號線路之選擇1/0功能信號線路= 多個可程式化邏輯單元之選擇可程式化邏輯單元； 66 - » 0 : ^ (請先閔讀背面之注意事+-¾填寫本頁j 裝 -訂 線 , . 六、申請專利範圍 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社中製 多個T早疋’此等記憶器單元之指定記 係選定給多個可程式化邏輯單元及多個可程式化互連， 以分別保持才目關之邏輯組態資料及路由組態資料； 组態邏輯，用以根據記憶器請求信號，接達多個記憶 器單元中之特定記憶器單元； 〜 第-LSSD掃描暫存器，配置成跨接於ι/〇功能信號線 路之一邊界掃福鍵； 第二LSSD掃描暫存器，配置成爲與組態邏，輯結合之— 組態择描鍵；及 第三LSSD掃描暫存器，提供沿多數可程式化互連之選 擇可程式化互連配置之互連#描鏈，此等第三lssd择描 暫存器係根據多個記憶器單元之適切記憶器單元中保有 之相關鎖定组態資料以選擇方式耦合於各自之可程式化 互連； (b) 以下列方式測試各掃描鏈； (1) 以普列方式掃描已知測試資料通過邊界掃描鏈 ’組態择描鏈及互連掃描鍵之每一掃描鏈；及 (2) 將掃描通過每一掃描鏈之資料與其相關之已知 測試資料比較’以確定每一掃描鏈之功能； (c) 以下列方式測試1/0功能信號線路及結合之各功能 插銷： (1)將已知之測試資料通過在相關之功能插銷與邊 界掃描鏈之相關第一 LSSD掃描暫存器間之各I/O功能信號 線路；及 請 先 閏 讀 背- 面· 之 注 意： i 裝 訂 線 -67- A8 B8 C8 D8 申請專利範圍 (2 )將實際上通過該處之資料與已知之測試資料比 較，以確定各I/O功能信號線路與各聯合之功能插銷之功 能； (d) 以下列方式測試組態邏輯： (1) 將一測試向量以串列方式掃描進入組態掃描鏈 ’並將此測試向量施加於組態邏輯； (2) 將組態邏輯以所加之測試向量獲致之結果資料 鎖入於組態择描鍵作爲鎖定之結果資料； > (3) 將鎖定之結果資料以_列方式掃描移出該組態 掃描鏈作爲恢復之資料；及 (4) 將恢復之資料與根據該測試向量及組態邏輯之 預定操作所前已決定之預期結果資料比較，以確定該組 態邏輯之功能；以及 (e) 以下列方式測試可程式化之各互連： ⑴按相關之路由组態資料，組成多數可程式化互 連中之第一組互相傳播資#，第—组互$之每一互連 具有一輸入邊及一輸出邊； ⑺按相關之重發器鎖定组態資料，組成各互連掃 描鏈中之第-互連掃描鏈，以施加其資料 之輸入邊； 一- ^ 提供—第二互連掃描鏈，以接收來自第一組互 連輸出邊之資料； (4 )將已知之測試資料以φ歹丨古 搞#“ 竹”J万式鎖入於第-互連 射田鏈中，並將該已知測試資料施加於第—組互連之輸 -68 本紙張认適用中8)g]家操準（⑽〉A4^ ( 2lQx297公赛 (請先閱讀t面之注 -裝-- 晏填寫本頁) 輕濟部中夬榡準局員工消費合作社印製 入邊； 5·、金媒（）將出現於第—組互連輸出邊之資料鎖人於第二 互連知描鏈中作爲鎖定之結果資料； (6 )以串列方式將資料掃描移出第二互連挣描鍵並 ’復鎖定之結果資料作爲取回之資料；以及 (7)將取回之資料與已知之測試資料比較，以確定 第一組互連之功能。 41.根據申請專利範圍第4〇項之方法，另包含以，下列方式測 試多個記憶器單元之步驟（f): (1)將已知之輸入資料寫入於該多個記憶器單元之指定 位置； ~ ^ (2) 自該多個記憶器單元之指定位置讀出資料；及 (3) 將各該處讀出之資料與已知之輸入資料比較，以確 定各該記憶器單元之功能。 42. 根據申請專利範圍第41項之方法，其中步驟（d)在步驟 (f)之直前。 43. 根據申請專利範圍第42項之方法’其中步碟（e)在步燦 (0之直後。
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