KR970051348A - 필드 프로그래머블 게이트 어레이 및 그 테스트 방법 - Google Patents

필드 프로그래머블 게이트 어레이 및 그 테스트 방법 Download PDF

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Abstract

본 발명의 프로그래머블 게이트 어레이는 프로그램머블 게이트 어레이의 여러가지 기능을 갖는 부시스템을 테스트하기 위한 테스트 부시스템을 구비한다. 이 테스트 부시스템을 사용하는 테스트 방법의 시퀸스는 여러가지 부시스템의 상호의존성을 고려하여 프로그램머블 게이트 어레이의 기능을 테스트하므로써 그 속의 고장 격리(fault isolation)를 가능하게 한다.
대표도 : 제1도

Description

필드 프로그래머블 게이트 어레이 및 그 테스트 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a-b도는 본 발명에 따른 필드 프로그래머블 게이트 어레이의 블럭도,
제2도는 필드 프로그래머블 게이터의 어레이의 I/O 경계 스캔 체인을 도시한 블러도,
제3도는 제2도의 I/O 경계 스캔 체인의 I/O 경제 스캔 셀의 플럭도.

Claims (43)

  1. 향상된(an improved) 테스트가능한(testable)필드 프로그래머블 게이트 어레이(field programmable gate array; FPGA)에 있어서, ①다수의 I/O포트(a plurality of I/O ports), ② 상기 다수의 I/O 포트의 관련 I/O 포트에 결합된 I/O 기능 신호 라인(I/O functional gignal lines), ③ 관련 로직 구성 데이타(associated logic configuration)에 따른 특정 로직 회로를 제공하는 다수의 프로그래머블 동작 유니트(a plurality of programmable operating units), ④ 관련 경로지정 구성 데이타에 따라 상기 기능 신호 라인과 상기 다수의 프로그래머블 동작 유니트의 프로그래머블 로직 유니트를 상호접속시키는 다수의 프로그래머블 상호접속기(a plurality of programmable interconnects), ⑤ 상기 다수의 프로그래머블 로직 유니트 및 상기 다수의 프로그래머블 상호접속기 각각과 연관된 다수의 메모리 셀(a plurality of memory cells)-상기 다수의 메모리 셀중 소정의 메모리 셀은 상기 관련 로직 구성 데이타를 수용하며, 구성 데이타를 경로지정한다-⑥메모리 요구 신호를 수신하는 입력단을 가지며, 상기 메모리 요구 신호에 따라 상기 다수의 메모리 셀의 메몰 셀에 대한 액세스를 제공하는 구성 로직 (configuration logic)을 포함하되, 상기 테스트가능한 필드 프로그램가능 게이트 어레이의 향상은, 상기I/O 기능 신호 라인을 가로질러 경계 스캔 체인(a boundary scan chain)으로서 배열되며, 상기I/O 기능 신호 라인 및 관련I/O 포트에 대한 직렬 스캔 액세스 및 이에 대한 기능 증명(functional verification)을 가능하도록 하기 위해 관련I/O 기능 신호 라인으로의 선택적인 결합을 제공하는 제1LSSD 스캔 레지스터(first LSSD scan registers), 상기 구성 로직에 대한 직렬 스캔 액세스를 제공하고 상기 구성 로직의 기능 확증을 가능하도록 하기 위해 상기 구성 로직의 주어진 세그먼트(segments)에 대한 스캔 체인(a scan chain)으로서 배열되는 제2 LSSD 스캔 레지스터, 상기 프로그래머블 상호접속기를 따라 배열된 상호접속기스캔 체인을 제공하며, 상기 프로그래머블 상호접속기에 대한 직렬 스캔 액세스 및 이에 대한 기능 증명을 가능하도록 하기 위해 각각의 프로그래머블 상호접속기로의 선택적인 결합을 제공하는 제3LSSD 스캔 레지스터를 구비하는 테스트 회로를 포함하는 필드 프로그램머블 게이트 어레이.
  2. 제1항에 있어서, 상기 제3LSSD 스캔 레지스터는 상기 다수의 메모리 셀중 관련 메모리 셀에서 수용된 래치 구성 데이타에 따라 각각의 프로그래머블 상호접속기에 선택적으로 결합되는 주요 출력(primary outputs)을 갖는 프로그래머블 게이트 어레이.
  3. 제1항에 있어서, 상기 테스트 회로는 상기 경계 스캔 체인의 제어 레지스터 부분(a control register portion)을 통한 제어 레지스터 프로그램가능(a control register programmable)을 포함하며, 상기 제어 레지스터는 상기 FPGA의 소정의 특징을 제어하는 제어 신호를 제공하는 필드 프로그래머블 게이트 어레이.
  4. 제3항에 있어서, 상기 경계 스캔 체인은 상기 제어 레지스터에 의해 제공된 상기 제어 신호의 제어 신호에 따라 선택적으로 인에이블된(enabled) 감소된 스캔 체인 구성(a reduced scan chain configuration)을 포함하는 필드 프로그래머블 게이트 어레이.
  5. 제4항에 있어서, 상기 감소된 스캔 체인 구성은 상기 제어 레지스터 부분만으로 구성되는 필드 프로그래머블 게이트 어레이.
  6. 제3항에 있어서, 상기 제어 레지스터는 선택I/O 기능 신호 라인이 상기 FPGA 로 관련 I/O 포트의 신호를 전송하는 것을 선택적으로 금지시키기 위한 수신 금지 제어 신호(a receive inhibit control signal)를 제공하는 필드 프로그래머블 게이트 어레이.
  7. 제3항에 있어서, 상기 제어 레지스터는 선택I/O 포트가 FPGA내로부터 소정의 신호를 수신하는것을 선택적으로 금지시키기 위한 구동기 금지 제어신호( areceive inhibit control signal)를 제공하는 필드 프로그래머블 게이트 어레이.
  8. 제3항에 있어서, 상기 다수의I/O 포트중 주어진 제공된I/O포트는 테스트 인에이블 신호를 수신하기 위해 비-기능(non=functional)I/O포트로서 제고오디며, 소정의 다른I/O포트는 하나의 동작 모드에서, 기능I/O포트로서 수행되며, 상기 제어 레지스터 및 관련 경계 스캔 체인을 간접적으로 통해 제공된 상기 소정의 제어 신호 대신에, FPGA의 바깥쪽으로부터 직접적으로 상기 제어 신호의 소정의 제어 신호를 수신하기 위한 직접 입력으로서, 동작 테스트 모드에서 선택적으로 수행하기 위해 상기 테스트 인에이블 신호에 따라 선택적으로 재구성가능한 필드 프로그래머블 게이드 어레이.
  9. 제3항에 있어서, 상기 제어 레지스터는 상기I/O기능 신호 라인 및 관련I/O포트간의 기능의 인터페이싱(interfacing)을 제어하기 위한 수신기/구동기 제어 신호를 제공하는 필드 프로그래머블 게이트 어레이.
  10. 제9항에 있어서, 상기 다수의I/O포트중 주어진 제공된I/O포트는 테스트 인에이블 신호를 수신하기 위해, 비-기능I/O포트로서 제공되며, 소정의 다른I/O포트는 상기I/O기능 신호 라인의 선택 신호 라인을 인터페이싱하기 위해, 하나의 동작 모드에서, 기능I/O포트로서 수행되며, 상기 제어 레지스터 및 상기 경계스캔 체인의 관련 제어 레지스터 부분을 간접적으로 통해 제공된 상기 수신기/구동기 제어 신호 대신에, FPAG의 바깥쪽으로부터 직접적으로 상기 수신기/구동기 제어 신호를 수신하기 위한 직접 입력으로서, 동작 테스트 모드에서 선택적으로 수행하기 위해, 상기 테스트 인에이블 신호에 따라 재구성가능한 필드 프로그래머블 게이트 어레이.
  11. 제1항에 있어서, 테스트기(a tester)는, ①세트트 벡터 (a tester vector)를 제공하는 수단, ② 상기 테스트 벡터를 상기 제2LSSD 스캔 레지스터로 직렬적으로 스캐닝하며, 상기 테스트 벡터를 상기 구성 로직의 관련 세그먼트로 인가하는 스켄 수단, ③ 상기 인가된 테스트 벡터의 적절한 프로세싱 후 상기 구성 데이타에 의해 수행되는 바와 같이, 결과 데이타를 상기 제2LSSD 스캔 레지스터로 포착하기 위해 적절한 크러킹(clocking)을 제공하는 포착 수단, ④ 상기 구성 로직의 기능을 결정하기 위해 출력된(scanned out) 결과 데이타를 사전설정된 결과 데이타와 비교하는 오류 검출기(a fault detector)를 포함하되, 상기 스캔 수단은 상기 포착된 데이타를 상기 제2LSSD 스캔 레지스터로부터 스캐닝하기 위해 또한 동작되는 필드 프로그래머블 게이트 어레이.
  12. 제1항에 있어서, 상기 다수의 프로그래머블 동작 유니트는 로우(rows) 및 칼럼(columns)으로 어레이를 가로질러 배치되고, 상기 다수의 프로그래머블 상호접속기는 프로그래머블 동작 유니트의 어레이 인접한(proximate) 각각의 로우 및 칼럼을 가로질러 배치된 다수의 로우 버스(buses) 및 다수의 칼럼 버스를 포함하고, 상기 다수의 프로그래머블 상호접속기는 상기 다수의 메모리 셀중 지정된 메모리 셀에서의 스위치 구성데이타에 따라, 상기 로우 버스 및 칼럼 버스 중 선택 버스를 관련 버스 세그먼트로 선택적으로 세분하는 다수의 프로그래머블 스위치 유니트를 더 포함하고, 상기 제3LSSD 스캔 레지스터늬 각 LSSD 스캔 레지스터는 상기 다수의 프로그래머블 스위치 유니트의 관련 스위치 유니트와 합체되며, 관련 로우 버스 및 칼럼 버스의 스위치 유니트의 LSSD 스캔 레지스터는 각 로우 및 칼럼 상호접속기 스캔 체인을 확립시키는 필드 프로그래머블 게이트 어레이.
  13. 테스트가능한 필드 프로그래머블 게이트 어레이(FPAG)에 있어서, ① 다수의 프로그래머블 자원(a plurality of programmable resources), ② 상기 다수의 프로그래머블 자원과 연관된 다수의 메모리 셀- 상기 다수의 프로그래머블 자원은 관련 다수의 메모리 셀의 구성 데이타에 따라 구성된다-, ③ 상기 다수의 메모리 셀중 특정 메모리 셀을 액세스하며, 구성 데이타를 상기 다수의 메모리 셀로 로딩 (loading)하는 것을 가능하게 하는 구성 로직, ④ 상기 구성 로직의 LSSD테스팅을 가능하게 하기 위해 상기 구성 로직과 연관된 스캔 체인을 제공하는 LSSD 레지스터를 포함하는 필드 프로그래머블 게이트 어레이.
  14. 프로그래머블 게이트 어레이(a programmable gate array)에 있어서, ① 다수의I/O포트(a plurality of I/O ports), ② LSSD 래지스터의 직렬 문자열(a serial string of LSSD registers), ③ 상기 프로그래머블 게이트 어레이의 소정의 특성을 제어하기 위해 그 속의 데이타에 따라 제어 신호를 제공하는 제어 레지스터를 포함하되, 상기 LSSD 레지스터와 직렬 문자열의 제1부분(a first portion)은 데이타를 제어 레지스터에 전송하기 위해 제어 레지스터에 결합되는 각각의 주요 출력을 갖고, 상기 LSSD레지스터의 직렬 문자열의 제2부분은 상기 다수의 I/O 포트의 기능 부분에 대한 LSSD 직렬 스캔 액세스를 가능하도록 하기 위해 I/O 경계 스캔 체인을 제공하며, 상기 LSSD 레지스터의 직렬 문자열은 관련 데이타 조종 제어 신호(an associated data steering control signal)에 따라, 상기 제2부분을 제외한 감소된 구성으로 상기 LSSD 레지스터 직렬 문자열을 선택적으로 구성하는 데이타 조종 수단을 포함하는 프로그래머블 게이트 어레이.
  15. 제14항에 있어서, 상기 데이타 조종 제어 신호는 상기 제어 레지스터에 의해 제공되는 프로그래머블 게이트 어레이.
  16. 제15항에 있어서, 상기 LSSD 레지스터의 직렬 문자열의 상기 감소된 구성은 단일 비트 바이패스 레지스터(a single bit bypass register)만 포함하는 프로그래머블 게이트 어레이.
  17. 부가적인 프로그래머블 게이트 어레이에 있어서, 상기 부가적인 프로그래머블 게이트 어레이는 제16항의 상기 프로그래머블 게이트 어레이의 상기 LSSD 레지스터의 직렬 문자열과 직렬로 결합되는 LSSD 레지스터의 관련 직렬 문자열을 갖는 부가적인 프로그래머블 게이트 어레이.
  18. FPGA를 테스트하는 방법에 있어서, (a) (1) 상기 FPGA의 I/O 경계 부근의 경계 스캔 체인으로서의 제1LSSD 스캔 레지스터를 제공하는 단계, (2) 알려진 I/O 테스트 벡터를 상기 FPGA의 I/O경계에 인가하는 단계, (3) 상기 경계 스캔 체인으로 데이타를 래치한 바와 같은 I/O경계의 데이타를 래칭하는 단계, (4)대이타를 상기 경계 스캔 체인으로부터 직렬로 스캐닝하며, 상기I/O경계의 래치된 데이타를 복구하는 단계, (5)상기 복구된 데이타를 상기 알려진 I/O 테스트 벡터와 비교하는 단계, (6) 상기 복구된 데이타가 I/O 테스트백터와 부합하지 않을 때, 오류(a fault)를 기록하는 단계, (b) (1) 상기 FPGA의 구성 로직을 테스트하기 위해 구성 스캔 체인으로서 제2LSSD스캔 레지스터를 제공하는 단계- 상기 구성 로직은 메모리 요구 신호에 따라 상기 FPGA의 메모리 셀을 액세스하기 위해 동작한다-, (2) 상기 구성 스캔 체인으로 구성 테스트 벡터를 스캐닝하는 단계, (3) 상기 구성 스캔 체인의 상기 구성 테스트 벡터를 상기 구성 로직에 인가하는 단계, (4) 상기 인가된 구성 테스트 벡터에 응답하여 상기 구성 로직에 의해 수행되는 데이타를 상기 구성 스캔 체인으로 래칭하는 단계, (5) 데이타를 상기 구성 스캔 체인으로부터 직렬로 스캐닝하며, 상기 구성 로직에 의해 수행되는 상기 데이타를 복구하는 단계, (6)상기 복구된 데이타를 상기 인가된 구성 테스트 벡터에 의해 사전 설정된 결과 데이타를 복구하는 단계, (7) 상기 복구된 데이타가 상기 인가된 구성 테스트 벡터와 연관된 사전 설정된 결과 데이타와 부합하지 않을 때, 오류를 기록하는 단계, (c) (1) 상기 FPGA의 선택 프로그래머블 상호접속기내에 구성된 상호접속기 스캔 체인으로서의 제3LSSD 스캔 레지스터를 제공하는 단계, (2) 상기 상호접속기 스캔 체인의 각LSSD 스캔 레지스터간의 상기 FPGA의 상기 프로그래머블 상호접속기의 제1상호 접속기 세트를 구성하는 단계, (3) 상호접속기 테스트 벡터를 상기 리피터 스캔 체인의 선택 입력 상호접속기 스캔 체인으로 순차적으로 스캐닝하며, 상기 상호접속기 테스트 벡터를 상기 제1상호접속기 세트의 입력측에 인가하는 단계, (4) 상기 제1상호접속기 세트의 출력측으로부터의 데이타를 상기 상호접속기스캔 체인의 선택 출력 상호접속기 스캔으로 래치하는 단계, (5) 상기 선택 출력 상호접속기 스캔 체인으로부터 데이타를 순차적으로 스캐닝하며, 상기 제1상호접속기 세트의 출력측으로부터의 래치된 데이타를 복구하는 단계, (6) 상기 복구된 데이타를 상기 상호접속기 테스트 벡터와 비교하는 단계, (7) 상기 복구된 데이타가 상기 상호접속기 테스트 벡터에 부합되지 않을 때, 오류를 기록하는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  19. 제18항에 있어서, (d) (1) 상기FPGA의 주어진 프로그래머블 자원을 구성하는 것과 연관된 상기 구성메모리 셀중 주어진 메모리 셀로 제1알려진 데이타를 기록하는 단계, (2) 계속해서, 상기 주어진 메모리 셀로부터 데이타를 복구하는 단계, (3) 상기 복구된 데이타를 상기 제1알려진 데이타와 비교하는 단계, (4)상기 복구된 데이타가 상기 제1알려진 데이타와 부합되지 않을때, 오류를 기록하는 단계를 포함하는 상기 FPGA의 구성 메모리 셀을 테스트하는 단게를 더 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  20. 제19항에 있어서, (d) (5) 상기 제1알려진 데이타와 상보관계인 제2알려진 데이타를 사용하여 상기 단계(d)(1) - (d)(4)를 반복하는 단계를 더 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  21. 제21항에 있어서, 상기 FPGA의 상기 구성 메모리 셀의 각 메모리 셀에 대해 상기 단계(d)(1)-(d)(5)를 반복하는 단계를 도 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  22. 제21항에 있어서, 상기 제3LSSD 스캔 레지스터의 각각은 상기 각 제3LSSD 스캔 레지스터 및 이와 연관된 상기 FPGA의 상기 프로그래머블 상호접속기의 프로그래머블 상호 접속기 사이에 신호를 선택적으로 전송하기 위해, 상기 구성 메모리 셀중 관련 메모리 셀에서의 관련 구성 데이타에 의한, 프로그래머블 선택적인 결합수단을 포함하며, 상기 단계 (c) (1)는 적절한 구성 데이타를 상기 선택 프로그래머블 상호접속기의 상기 제3LSSD 스캔 레지스터와 연관된 상기 구성 메모리 셀중의 메모리 셀로 로딩하는 단계를 포함해서, 상기 선택입력 상호접속기 스캔 체인의 상기 제3LSSD 스캔 레지스터를 상기 제1상호접속기 세트의 각각의 입력측에 결합시키는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  23. 제22항에 있어서, 상기 FPGA의 여러가지 프로그래머블 상호접속기를 테스트하기 위해, 관련 선택 입력 출력 상호접속기 스캔 체인을 갖는 상이한 상호접속의 관련 세트를 많은 시간동안 사용하여 단계 (c)(1)-(c)(7) 를 반복하는 단계를 더 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  24. 제18항에 있어서, 상기 구성 로직을 전체적으로 실행하며 테스트하기 위해 상이한 관련 구성 테스트 벡터를 많은 시간동안 사용하여, 단계(b)(1)-(b)(7)를 반복하는 단계를 도 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  25. 필드 프로그래머블 게이트 어레이(FPGA)를 테스트하는 방법에 있어서, (a)(1) 다수의 I/O 포트, (2)관련 로직 구성 데이타에 따라 특정 로직 회로를 제공하는 다수의 프로그래머블 로직 유니트, (3) 관련 경로지정 구성 데이타에 따라 상기 다수의 I/O포트의 선택 기능I/O 포트 및 상기 다수의 프로그래머블 로직 유니트의 선택 프로그래머블 로직 유니트를 선택적으로 상호접속시키는 다수의 프로그래머블 상호접속기, (4) 다수의 구성 메모리 셀- 상기 다수의 구성 메모리 셀중 소정의 메모리 셀은 관련 로직 구성 데이타를 수용하고, 구성데이타를 각각 경로지정하기 위한 상기 다수의 프로그래머블 로직 유니트와 상기 다수의 프로그래머블 상호접속기와 연관된다-, (5) 상기 다수의 구성 메모리 셀을 액세스하고, 이에 대한 구성 데이타의 로딩을 가능하게 하는 구성 로직을 갖는 FPGA를 제공하는 단계, (b)관련 LSSD 구성 스캔 체인을 사용하는 상기구성 로직의 기능을 테스트하는 단계, (c) 결정적인(deterministic)테스트 패턴을 사용하는 상기 다수의 구성 메모리 셀을 테스트하는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  26. 제25항에 있어서, (d) 관련 경계 스캔 체인을 사용하는 상기 다수의 I/O포트의 선택 I/O포트를 테스트하는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  27. 제26항에 있어서, 상기 선택 I/O포트는 여러가지 I/O 구성을 수행하기 위해 관련 I/O 구성 데이타에 따라 프로그램가능하며, 상기 선택 I/O포트를 테스트하는 상기 단계 (d)는 상기 선택I/O포트를 상기 여러가지 구성중 주어진 구성으로 구성시키기 위해 상기 구성 메모리 셀을 I/O 구성 데이타로 로딩시키는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  28. 제27항에 있어서, 상기 로딩 단계 (d)는 출력 데이타를 전송하기 위해 상기 선택 I/O포트 구성하고, 상기선택 I/O포트를 테스트하는 상기 단계 (d)는, (1)알려진 테스트 데이타를 상기 선택 I/O포트에 인가하는 단계, (2) 상기 선택 I/O포트의 결과 데이타를 상기 관련 경계 스캔 체인으로 래치하는 단계, (3) 상기 경계 스캔 체인으로부터 데이타를 시프트하며, 상기 래치된 결과 데이타를 복구하는 단계, (4) 상기 복구된 결과 데이타에 따라 상기 선택 I/O포트의 기능을 결정하는 단계를 더 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  29. 제27항에 있어서, 상기 로딩 단계 (d)는 출력 데이타를 전송하기 위해 상기 선택 I/O포트를 구성하며, 상기 선택I/O포트를 테스트하는 단계 (d)는, (1) 알려진 테스트 데이타를 상기 경계 스캔 체인으로 스캐닝하며, 상기 알려진 테스트 데이타를 상기 관련 선택 I/O포트에 인가하는 단계, (2) 상기 선택 I/O포트로부터의 결과 데이타를 복구하는 단계, (3) 상기 복구된 결과 데이타에 따라 상기 선택 I/O포트의 기능을 결정하는 단계를 더 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  30. 제25항에 있어서, (d) 관련 스캔 체인 설계를 사용하는 상기 다수의 프로그래머블 유니트의 선택 프로그래머블 로직 유니트를 테스트하는 단계를 더 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  31. 제31항에 있어서, 상기 선택 프로그래머블 로직 유니트를 테스트하는 상기 단계 (d)는 상기 특정 로직회로의 주어진 회로 구성에 대해 상기 선택 프로그래머블 로직 유니트를 구성하는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  32. 제30항에 있어서, 상기 관련 스캔 체인은 데이타를 상기 선택 프로그래머블 로직 유니트로 선택적으로 인가하기 위해, 상기 다수의 구성 메모리 셀중 소정의 메모리 셀에서의 관련 구성 데이타에 따라 프로그램가능하며, 상기 선택 프로그래머블 로직 유니트를 테스트하는 상기 단계(d)는 데이타를 상기 선택 프로그래머블 로직 유니트로 인가하기 위해, 상기 관련 스캔 체인을 구성하는 부가적인 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  33. 제30항에 있어서, 상기 프로그래머블 로직 유니트는 선택적으로 구성가능한 동기 로직 디바이스(a synchronous logic device)를 포함하고, 상기 FPGA는 시스템 클럭(a system clock)을 상기 동기 로직 디바이스에 분배하기 위한 클럭 분배 네트워크(a clock distribution network)를 포함하며, 상기 선택 프로그래머블 로직 유니트를 테스트하는 상가 단계 (d)는, (1) 상기 관련 스캔 체인 설계의 입력 및 출력 LSSD 레지스터간의 프로그래머블 로직 유니트의 상기 동기 로직 디바이스를 구성하는 단계, (2) 테스트 데이타를 상기 입력 LSSD 레지스터를 통해 상기 동기 로직 디바이스로 제공하는 단계, (3) 상기 시스템 클럭의 클럭 펄스를 상기 클럭 분배 네트워크를 통해 상기 동기 디바이스로 제공하는 단계, (4) 상기 출력 LSSD 레지스터를 통해 상기 동기 로직 디바이스의 데이타를 복구하는 단계, (5) 상기 동기 로직 디바이스 및 관련 클럭 분배 네트워크의 기능을 결정하기 위해 상기 인가된 테스트 데이타에 의해 상기 복구된 데이타를 분석하는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  34. 제33항에 있어서, 상기 클럭 분배 네트워크는 상기 동기 로직 디바이스에 결합되는 변형 클럭 분배를 제공하도록 프로그램가능하며, 상기 단계(d)는 상기 동기 로직 디바이스에 결합되는 상기 변형 클럭 분배의 선택 클럭 분배 결합을 제공하는 상기 프로그래머블 클럭 분배 네트워크를 구성하는 부가적인 단게를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  35. 제33항에 있어서, 상기 FPGA는 시스템 리셋 신호(a system reset signal)를 상기 동기 로직 디바이스에 분배하기 위한 리셋 분배 네트워크를 포함하며, 상기 방법은, (e) (1) 알려진 데이타를 상기 동기 로직 디바이스로 로딩하기 위해 상기 단계 (d)(1)-(d)(3)을 반복하는 단계, (2)시스템 리셋 신호 동작을 상기 리셋 분배 넥트워크를 통해 상기 동기 로직 디바이스로 제공하는 단계, (3) 상기 출력 LSSD레지스터를 통해 상기 동기 로직 디바이스의 데이타를 복구하는 단계, (4) 상기 동기 로직 디바이스 및 리셋 분배 네트워크의 리셋 기능을 결정하기 위해 상기 복구된 데이타를 분석하는 단계에 의해 상기 동기 로직 디바이스 및 리셋 분배 네트워크의 리셋 기능을 테스트 하는 부가적인 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  36. 제31항에 있어서, 상기 관련 스캔 체인 설계는 상기 다수의 프로그래머블 상호접속기의 소정의 상호접속내에 배치된 다수의 프로그래머블 LSSD레지스터를 포함하고, 상기 다수의 프로그래머블 LSSD 레지스터는 데이타를 관련 소정의 상호접속기에 선택적으로 인가하기 위해 관련 구성 데이타에 따라 프로그램가능하며, 상기 선택 프로그램 가능한 로직 유니트를 테스트하는 단계 (d)는, (1)상기 특정 로직 회로의 주어진 회로 구성에 대해 상기 선택 프로그래머블 로직 유니트를 구성하는 단계, (2) 상기 관련 소정의 상호접속기를 통해 상기 선택 프로그램가능한 로직 유니트를 인터페이싱하기 위해 상기 다수의 프로그래머를 상호접속기를 구성하는 단계, (3) 데이타를 상기 관련 소정의 상호접속기에 인가하기 위해 상기 다수의 LSSD레지스터를 구성하는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  37. 제36항에 있어서, 상기 선택 프로그래머블 로직 유니트를 구성하는 상기 단계 (d)(1)는 주어진 로직 설계에 따라, 상기 FPGA의 프로그래머블 로직 유니트의 블럭(a block) 및 상기 다수의 프로그래머블 상호접속기의 관련 프로그래머블 상호접속기 세트를 포함하고, 블럭 로직 회로(a block logic circuit)를 제공하고, 상기 소정의 상호접속기는 입력 신호를 상기 블럭 로직 회로에 전송하기 위해 입력 상호접속기를 제공하고, 상기 다수의 프로그래머블 상호접속기를 구성하는 상기 단계 (d)(2)는 상기 블럭 로직 회로로부터의 출력 신호를 전송하기 위한 출력 상호접속기의 구성을 더 포함하고, 상기 다수의 LSSD 레지스터를 구성하는 단계 (d)(3)는 상기 블럭 로직 회로의 입력 상호접속기를 가로질러 있는 출력 경계 스캔 체인으로서의 제2스캔 체인을 더 제공하며, 상기 프로그래머블 로직 유니트를 테스트하는 단계 (d)는, (4)회로 테스트 벡터를 상기 입력 경계 스캔 체인으로 스캐닝하고, 상기 입력 경계 스캔 체인의 상기 회로 테스트 벡터를 상기 블럭 로직 회로의 입력단에 인가하는 단계, (5)상기 인가된 회로 테스트 벡터에 응답하여 상기 블럭 로직 회로에 의해 제공된 결과 데이타를 상기 츨력 경계 스캔 체인으로 래칭하는 단계, (6) 상기 출력 경계 스캔 체인으로부터 데이타를 순차적으로 스캐닝하며, 상기 결과 데이타를 복구하는 단계, (7) 상기 주어진 블럭 로직 회로의 기능을 결정하기 위해 상기 회로 테스트 벡터 및 상기 주어진 로직 설계에 따라 이전에 결정된 것과 같은 사전설정된 결과 데이타와 상기 복구된 결과 데이타를 비교하는 단계를 더 포함하는 필드 프로그래마블 게이트 어레이의 테스트 방법.
  38. 제25항에 있어서, (d) 관련 스캔 체인을 사용하는 상기 프로그래머블 상호접속기의 선택 프로그래머블 상호접속기를 테스트하는 단계를 더 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  39. 제38항에 있어서, 상기 관련 스캔 체인은 상기 각각의 선택 프로그래머블 상호접속기에 데이나를 선택적으로 인가하기 위해 관련 구성 데이타에 따라 다수의 프로그래머블 LSSD레지스터를 포함하며, 상기 프로그래머블 상호접속기를 테스트하는 단계 (d)는 데이타를 상기 각각의 선택 프로그래머블 상호접속기로 인가하기 위해 상기 다수의 프로그래머블 LSSD 레지스터를 구성하는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  40. 필드 프로그래머블 게이트 어레이(FPGA)를 테스트하는 방법에 있어서, (a) 다수의 핀(a plurality of pins, 상기 다수이 핀의 기능 핀과 연관된 다수의 I/O기능 신호 라인, 관련 로직 구성 데이타에 따라 특정 로직 회로를 제공하는 다수의 프로그래머블 로직 유니트, 관련 경로지정 구성 데이타에 따라 상기 I/O 기능 신호 라인의 선택 I/O기능 라인 및 상기 다수의 프로그래머블 로직 유니트의 선택 프로그래머블 로직 유니트를 선택적으로 상호접속시키기 위한 다수의 프로그래머블 상호접속기, 다수의 메모리 셀- 상기 다수의 메모리 셀중 소정의 메모리 셀은 관련 로직 구성 데이나을 수용하고, 구성 데이타를 각각 경로지정하기 위해 상기 다수의 프로그래머블 로직 유니트 및 상기 다수의 프로그래머블 상호접속기로 지정된다-, 메모리 요구 신호에 따라 상기 다수의 메모리 셀중 특정 메모리 셀을 액세스하기 위한 구성 로직, 상기 I/O기능 신호 라인을 가로 지르는 경계 스캔 체인으로서 배치되는 제1LSSD 스캔 레지스터, 상기 구성 로직에 따라 구성 스캔 체인으로서배치된 제2LSSD 스캔 레지스터, 상기 다수의 프로그레머블 상호접속기의 선택 프로그레머블 상호접속기를따라 배치된 상호접속기 스탠 체인을 제공하며, 상기 다수의 메모리 셀중 적절한 메모리 셀에 수용된 것과같은 관련 래치 구성 데이타에 따라 각각의 프로그래머블 상호접속기에 선택적으로 결합되는 제3LSSD 스캔레지스터를 갖는 FPGA를 제공하는 단계, (b)(1) 각 경계 스캔 체인, 구성 스캔 체인 및 상호접속기 스캔체인을 통해 알려진 테스트 데이타를 순차적으로 스캐닝하는 단계, (2) 상기 각 스캔 체인의 기능을 결정하기 위해 상기 각 스캔 체인을 통해 스캐닝된 데이타와 이와 연간된 알려진 테스트 데이타를 비교하는 단계에 의해 상기 여러가지 스캔 체인을 테스트하는 단계, (c) (1) 상기 경계 스캔 체인의 관련 기능 핀 및 관련 제1LSSD 스캔 레지스터 사이의 I/O기능 신호 라인을 통해 알려진 데이타를 통과시키는 단계, 터를 (2) 실질적으로 통과된데이타를 상기 I/O기능 신호 라인 및 상기 관련 기능 핀의 기능을 결정하기 위해 상기 알려진 테스트 데이타와비교하는 단계에 의해 상기 I/O기능 신호 라인 및 관련 기능 핀을 테스트하는 단계,(d) (1) 테스트 벡터를상기 구성 스캔 체인으로 순차적으로 스캐닝하며, 상기 테스트 벡터를 상기 구성 로직으로 인가하는 단계, (2) 상기 인가된 테스트 벡터에 대한 상기 구성 로직에 의해 실행되는 결과 데이타를 래치된 결과 데이타로서의 상기 구성 스캔 체인으로 래칭하는 단계, (3) 상기 래칭된 결과 데이타를 복구된 데이타와 같은 상기 구성스캔 체인으로부터 순차적으로 스캐닝하는 단계, (4) 상기 구성 로직의 기능을 결정하기 위해, 상기 테스트 벡터 및 상기 구성 로직의 의도된 동작에 따라 이전에 결정된 예측된 결과 데이타와 상기 복구된 데이타를 비교하는 단계에 의해 상기 구성 로직을 테스트하는 단계, (e) (1)데이타를 전송하기 위해, 관련 경로지정 구성 데이타에 의해, 상기 다수의 프로그래머블 상호접속기의 젭상호접속기 세트를 구성하는 단계-상기 제1상호접속기 세트의 각 상호접속은 입력측 및 출력측을 갖는다-, (2) 데이타를 상기 제1상호접속기 세트의 입력측에 인가하기 위해 관련 리피터 래치 구성 데이타에 의해, 상기 상호접속기 스캔 체인의 제1상호접속기 스캔체인을 구성하는 단계, (3)상기 제1상호접속기 세트의 출력측으로부터 데이타를 수신하기 위한 제2상호접속기 스캔체인을 제공하는 단계, (4) 상기 제1상호접속기 스캔 체인으로 알려진 데이타를 순차적으로 스캐닝하며, 상기 알려진 테스트 데이타를 상기 제1상호접속기 세트의 입력측으로 인가하는 단계, (5) 상기 제1상호 접속기 세트의 출력측에 나타난 데이타 래치된 결과 데이타로서의 상기 제2상호접속기 스캔 체인으로 래칭하는 단계, (6) 상기 제1상호접속기 스캔 체인으로부터 순차적으로 데이타를 스캐닝하며, 상기 래치된 결과 데이타를 복구된 데이타로서 복구하는 단계, (7) 상기 제1상호접속기 세트의 기능을 결정하기 위해, 상기 복구된 데이타를 상기 알려진 테스트 데이타와 비교하는 단계에 의해 상기 프로그래머블 상호접속기를 테스트하는 단계를 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  41. 제40항에 있어서, (1) 알려진 입력 데이타를 상기 다수의 메모리 셀의 주어진 영역으로 기록하는 단계, (2) 상기 다수의 메몰 셀의 주어진 영역으로부터 데이타를 판독하는 단계, (3) 상기 메모리 셀의 기능을 결정하기 위해 상기 판독된 데이타를 상기 아렬진 입력 데이타와 비교하는 단계에 의해 상기 다수의 메모리 셀을 테스트하는 단계 (f)를 더 포함하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  42. 제41항에 있어서, 상기 단계 (d)는 단계 (f)에 선행하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
  43. 제42항에 있어서, 상기 단계 (d)는 단계 (f)에 후속하는 필드 프로그래머블 게이트 어레이의 테스트 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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