JPH10222392A - 集積回路装置の診断手順 - Google Patents

Abstract

(57)【要約】 下側及び上側ブレークポイントアドレスをそれぞれ保持
し、その間でＣＰＵの通常作動が診断目的のために中断
される第１及び第２のブレークポイントレジスタを有す
るブレークポイントレンジユニットを含んで構成される
単一チップ集積回路装置が開示される。前記ブレークポ
イントレンジユニットは更に、アドレスレジスタの内容
と下側及び上側ブレークポイントアドレスのそれぞれと
を比較し、アドレスレジスタ内に保持されたアドレスが
下側ブレークポイントアドレスと等しいか、下側ブレー
クポイントアドレスと上側ブレークポイントアドレスと
の間にある時にブレークポイント信号を出力するように
作動する比較ロジックを有する。オン−チップ制御ロジ
ックはブレークポイント信号を受信するように接続さ
れ、ブレークポイント信号を受信するとＣＰＵの通常作
動を中断するように配置される。また、特に診断手順を
実行するためのオン−チップＣＰＵの通常作動を中断す
る方法が開示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路装置の診断
手順に関し、特に、診断手順を実行可能にするためのＣ
ＰＵの通常作動の中断に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】シリコ
ンチップ上に統合されるＣＰＵについての設計及び構造
が数多くあり、この場合、ＣＰＵはシリコン領域の大部
分またはわずかな部分を意味し、また、オン−チップメ
モリまたはオフ−チップメモリに記憶された命令を実行
する。一般的には、このようなＣＰＵは、命令ポインタ
（Ｉｐｔｒ）、プログラムカウンタ（ＰＣ）等として様
々に知られている実行用命令へのポインタまたはこれら
の実行用命令のメモリアドレスとして作動するレジスタ
を有する。現在実行される命令へのポインタ、次に実行
される命令へのポインタ、メモリから次に取出される命
令へのポインタ等の命令ポインタの種々のバージョンを
有する複数のレジスタがある。

【０００３】種々の予測される構造によれば、メモリか
らの命令取出しタスクは識別可能な命令取出しユニット
により実施される。別の変更例は、このような命令取出
しユニットに通常のＣＰＵデータアクセスとは別のメモ
リにアクセスさせ、ＣＰＵと主メモリとの間にキャッシ
ュ或いは別の命令及びデータキャッシュを挿入すること
を含む。

【０００４】命令ポインタレジスタの値を知ることは、
ＣＰＵ上で実行するソフトウエア上の診断機能を実行す
る際に特に重要である。最も簡単な場合、命令ポインタ
の値は外部メモリバス上のメモリアドレス値を観察する
ことによって推測できる。しかしながら、より複雑な例
では、Ｉｐｔｒの値はＣＰＵの奥に隠れている。ソフト
ウエア診断のための他の重要な特色は、特定の命令に到
達した時にＣＰＵを停止するか、又は、何らかの別の作
動をとる能力である。これは一般にブレークポインティ
ングとして知られている。ＣＰＵとしっかりと結合しブ
レークポイントレジスタとして作動する１つ以上のレジ
スタを有する、シリコンチップ上に統合されたＣＰＵが
ある。このようなレジスタの各々はブレークポイント値
を有する。これらのレジスタはＣＰＵ自体を介してロー
ドされるか、または、スキャンチェーン等の他の手段を
介してロードされる。Ｉｐｔｒがブレークポイントレジ
スタ値の１つと一致すると、ＣＰＵは停止する。

【０００５】１つの公知の構成において、Ｉｐｔｒがブ
レークポイントレジスタ値の１つと一致すると、ＣＰＵ
は停止する。このためには、ＣＰＵ内にあるか、また
は、ＣＰＵの近くに接続するハードウエアが必要である
ため、製作改造のために容易に取り外すことができない
任意のブレークポイントレジスタをロードするための機
構が必要であり、この機構は停止がＣＰＵ自体を介して
行われる場合は割り込みであるか、または、付加外部ピ
ン等の他のハードウエアサポートを必要とする。命令が
取出し可能ではあるが、ＣＰＵがブレークポイント命令
を実行しようとするのと同時の割り込みであるために実
行できない場合には状況は複雑である。更にまた、この
ような機構は、ブレークポイントされた命令でＣＰＵが
安全に停止できる場合にのみ、十分に作動できる。英国
特許出願第９６２６４０１．５号は、これらの問題を解
決するブレークポイントレジスタを備えた、有効な改良
されたブレークポインティング構成を開示している。

【０００６】公知の構成によるブレークポイントレジス
タ設備は、１つまたは複数の「個々」のブレークポイン
トを設定する能力を提供するが、備えられた数以上のブ
レークポイントを所望する場合、または、ＣＰＵが、可
能な命令アドレスの「範囲」内のどこかで命令を実行し
ようとした時にユーザがブレークポイント機能を実行し
ようとする場合、問題が生じる。

【０００７】現今のＣＰＵは、しばしば、いわゆるシン
グルステッピングである一度に１つの命令を実行する機
構を提供する。これには、ＣＰＵ内に特別なロジックが
必要であり、一旦駆動されると、ＣＰＵはシングルステ
ッピングに専心し、例えば、シングルステップされた処
理に優先する割り込みの処理を継続することができなか
った。

【０００８】ユーザの観点からのシングルステップに対
する要求はしばしば、１つのＣＰＵ命令ではなく、一連
のＣＰＵ命令にマップされる１つの高レベルの命令であ
る。現今の設備では、高レベル命令内のＣＰＵ命令の各
々を介したシングルステッピングによりこれを実行する
ともに、ユーザからこれを隠す。これにより生じる割り
込みはいくつかのアプリケーションにおいてその使用を
排除する。

【０００９】

【課題を解決するための手段】本発明の目的は、レンジ
内の値を有する命令ポインタに応答してブレークポイン
ティングが開始される改良されたブレークポインティン
グシステムを提供することである。本発明によれば、メ
モリから命令を取出して実行する取出し及び実行回路
と、次に実行される命令のメモリ内のアドレスを保持す
るアドレス記憶レジスタと、を含んで構成されるオン−
チップＣＰＵと、ＣＰＵを前記メモリにアクセスさせ
る、ＣＰＵに接続されたバスと、下側及び上側ブレーク
ポイントアドレスをそれぞれ保持し、その間でＣＰＵの
通常作動が診断目的のために中断される第１及び第２ブ
レークポイントレジスタを有し、更に、アドレス記憶レ
ジスタの内容と下側及び上側ブレークポイントアドレス
のそれぞれとを比較して、アドレス記憶レジスタに保持
されたアドレスが下側ブレークポイントアドレスに等し
いかまたは下側ブレークポイントアドレスと上側ブレー
クポイントアドレスとの間にある時にブレークポイント
信号を出力するように作動する比較ロジックを有するブ
レークポイントレンジユニットと、ブレークポイント信
号を受信するように接続され、ブレークポイント信号を
受信した時にＣＰＵの通常作動を中断するように配置さ
れたオン−チップ制御ロジックと、を含んで構成される
単一チップ集積回路装置が提供される。

【００１０】このように、レンジ比較ロジックを有する
ブレークポイントレンジユニットがチップ上に設けられ
る。ブレークポイントレンジユニットはＣＰＵ自体の内
部に設けてもよく、ＣＰＵの外部に設けてもよい。ブレ
ークポイントレンジユニットは、等価比較に伴う遅延の
比較より大きいまたはより小さい場合に伴う遅延の相当
な増大を補償する技術を組み入れている。

【００１１】ブレークポイントレンジユニットは、ブレ
ークポイントレンジのマッチが生じるまで非割り込み方
法で作動する。即ち、ブレークポイントマッチが生じる
まで、マッチのためのブレークポイントレジスタのロー
ディング及び命令ポインタの継続したモニタリングはＣ
ＰＵまたは他のオン−チップ機能の作動を妨害しないか
またはＣＰＵまたは他のオン−チップ機能の作動に影響
しない。

【００１２】ブレークポイントレンジユニットはまた、
命令のレンジ内または外側のシングルステッピングを容
易にするので、一つの高レベル命令のシングルステッピ
ングを実行できる。ブレークポイントレンジユニットは
更に、中断した後のＣＰＵの通常作動の再開についての
前記次の命令のためのブレークポイント信号の発生を禁
止する回路を含んで構成される。

【００１３】ブレークポイント信号は、ＣＰＵが通常に
実行する次の命令の代わりに、一連の命令（いわゆる
「トラップ命令」）をＣＰＵに取出させて実行させるこ
とができる。或いは、ブレークポイント信号は、診断手
順が行われている間にＣＰＵが何らかの別の命令（ＳＴ
ＡＬＬ ＡＴ ＩＮＴＥＲＲＵＰＴ ＰＯＩＮＴ）を実
行することを防止できる。

【００１４】オン−チップ制御ロジックはＣＰＵ自体内
に、または、ＣＰＵの近くに接続して設けてもよく、Ｃ
ＰＵがブレークポイントアドレスまたはブレークポイン
トアドレスレンジにより定義された命令を実行した時
に、他の何らかの特別な作動を停止或いは行う機能を実
行する。特別な作動としての１つの特定形態は、ＣＰＵ
がトラップを取ることである。他のインプリメンテーシ
ョンでは、ストール、ホルト、ストップ、非マスカブル
割込みまたは他の適宜な作動を実行できる。

【００１５】上記ブレークポイントレンジユニットは、
特定レンジ内または特定レンジの外側に限定されたシン
グルステッピングを支持する。これは、割込みルーチン
が特定レンジの外側にあることを条件として支持割込み
に拡大する。また、割込み待ち時間はブレークポイント
レンジユニットには影響されない。比較ロジックは、ア
ドレスレジスタ内に保持されたアドレスが上側ブレーク
ポイントアドレスより低いか、下側ブレークポイントア
ドレスと等しいか、また、下側ブレークポイントアドレ
スより大きいかを比較する、比較回路を含んで構成され
るのが好ましい。

【００１６】ブレークポイントレンジユニットは、定義
されたレンジの外側のブレークポイント信号を発生し
て、アドレスレジスタ内に保持されたアドレスが下側ブ
レークポイントアドレスより低いか、上側ブレークポイ
ントアドレスと等しいかまたは大きい時にブレークポイ
ント信号を発生する反転状態指示器を設定する手段を含
んで構成してもよい。この結果、比較ロジックは更に、
アドレスレジスタ内に保持されたアドレスが上側ブレー
クポイントアドレスと等しいかを比較する比較回路を含
んで構成される。

【００１７】このように、反転状態が設定されない場
合、アドレスレジスタ内に保持されたアドレスは、上側
ブレークポイントアドレスより低いか、または、上側ブ
レークポイントアドレスより低く下側ブレークポイント
アドレスより大きいかを確認するために比較される。反
転状態が設定された場合、アドレスレジスタ内に保持さ
れたアドレスは、上側ブレークポイントアドレスより大
きいか（上側ブレークポイントアドレスより低い方への
比較の反転）、下側ブレークポイントアドレスより低い
か（下側ブレークポイントアドレスより大きい方への比
較の反転）または上側ブレークポイントアドレスと等し
いかを確認するために比較される。

【００１８】このように、ブレークポイントレンジユニ
ットは４つの同時比較演算を実行できる。等価比較は比
例比較演算より速い。ブレークポイントレンジユニット
は、マッチが生じた時に、非常に短時間で必要な制御信
号を発生して、ＣＰＵの次の命令の実行を防止できる。
ＣＰＵが連続した命令を実行している時、比較は速くな
ければならず、等価比較がこの機能を実行する。プログ
ラムの飛越し、トラップ、または割込みにおけるよう
に、ＣＰＵが、非連続命令からそれると、非連続命令が
メモリから取り出されるので追加の時間が利用でき、比
例比較器がこの機能を実行する。

【００１９】等価比較に対してレンジ比較はゆっくりで
ある。ブレークポイントレンジユニットは、より低い等
価（迅速な比較）での、または、どこかレンジの中間内
への飛越し（ゆっくりとした比較）によるレンジマッチ
への順次アプローチを提供する。飛越しからロケーショ
ンへの取出しはより多くの時間がかかるので、ゆっくり
とした比較が可能であり、ＣＰＵがレンジ内の命令を実
行しようとする前に必要な作動をおこすことになる。

【００２０】中断した後のＣＰＵの通常作動の再開につ
いての次の命令のためのブレークポイント信号の発生の
禁止は、ＣＰＵがブレークポイントに必要な特別の作動
を終了した後に毎回ブレークポイント作動をとり続ける
無限ループを防止するのに重要である。上記ブレークポ
イントレンジユニットは、通信パスを介してオン−チッ
プブレークポイントレンジユニットに接続され、オン−
チップＣＰＵを必要とせずにブレークポイントレジスタ
にブレークポイントアドレスをロードさせるメッセージ
コンバータを含んで構成される集積回路のコンテキスト
に特に使用できる。メッセージコンバータはオン−チッ
プバスに接続されてブレークポイントレジスタにブレー
クポイントアドレスをロードするメッセージを受信でき
る。また、メッセージコンバータはオフ−チップ通信パ
スに接続されてブレークポイントレジスタをロードする
ためにオフ−チップＣＰＵからメッセージを受信するこ
とができる。

【００２１】上記形態において、アドレス通信パスは命
令ポインタレジスタをオン−チップブレークポイントレ
ンジユニットに接続する専用並列バスである。これによ
り、ブレークポイントレンジユニットを自立性にして、
ＣＰＵの通常作動に影響を与えずに取り除いたり変更し
たりできる。ＣＰＵがメモリにアクセスできるように、
アドレス通信パスを前記バスにより設けることができ、
オン−チップブレークポイントレンジユニットは命令を
取り出すためのバス上のメモリアクセスを監視するため
の監視回路を有する。

【００２２】オン−チップブレークポイントレンジユニ
ットは、命令ポインタレジスタ内のアクセスが有効であ
ることを表示するためのアドレス有効信号を受信するよ
うに接続される。オン−チップＣＰＵが複数の異なる手
順を実行するための命令を取出して実行できる状況にお
いて、ブレークポイント信号の発生の禁止は、これらの
手順のうち他の手順ではなく、ＣＰＵの通常作動を中断
させるいずれか１つの手順に関してのみ作動するように
設定できる。このように、多条ブレークポインティング
が可能である。

【００２３】ブレークポイントレンジユニットはカウン
タを有して、ブレークポイント信号が、ブレークポイン
トアドレスでの命令が所定回数実行された後にのみ発生
するようにできる。ブレークポイントレンジユニット
は、複数のブレークポイントアドレスのそれぞれを保持
する前記複数のブレークポイントレジスタを有すること
ができる。

【００２４】更に、１つ以上のブレークポイントレンジ
ユニットを単一チップ集積回路装置上に設けることがで
きる。本発明の他の態様によれば、ＣＰＵによって実行
される命令アドレスが監視されるとともに、各アドレス
がＣＰＵの通常作動が診断目的のために中断されるアド
レスレンジを定義する下側及び上側ブレークポイントア
ドレスとそれぞれ比較され、監視アドレスが下側ブレー
クポイントアドレスまたは上側ブレークポイントアドレ
スと等しいか、または、下側ブレークポイントアドレス
と上側ブレークポイントアドレスとの間である場合にブ
レークポイント信号が出力され、ＣＰＵによるブレーク
ポイント信号の受信によりＣＰＵの通常作動が中断する
ことを特徴とする、特に診断手順を実行するための、オ
ン−チップＣＰＵの通常作動を中断する方法が提供され
る。

【００２５】

【発明の実施の形態】本発明を更に理解し、どのように
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。

【００２６】以下に詳細に説明する図５は、ソース／宛
先ロジックを構成する構成要素を示す。ソース／宛先ロ
ジックは、少なくともオン−チップバスシステムに接続
されるプロセッサであり、オン−チップバスシステムは
これに接続されたオン−チップメモリを有する。オフ−
チップメモリもまたこのようなバスシステムに直接接続
できる。オン−チップソース／宛先ロジックはまた、Ｄ
ＭＡエンジン又はＥＭＩインタフェースを備えた他の機
能回路を持つ。

【００２７】ＴＡＰコントローラ４は、標準演算に必要
であり且つ本発明で要求される回路ブロックを備えて図
２に概略的に示される。図２を参照すると、ＴＡＰコン
トローラ４はその基本形式において、ステートマシン５
０と、ＩＤレジスタ４２と、命令レジスタ４４と、命令
デコーダ４６と、バイパスラッチ４８と、データマルチ
プレクサ５２と、命令／データマルチプレクサ５４と、
ラッチ５６と、インバータ６０と、を含んで構成され
る。命令レジスタ４４は、ライン１８上のテストデータ
入力信号ＴＤＩを受信し、バス６２への並列命令とライ
ン７６上への直列出力とを発生し、また、ライン８２上
の命令制御入力信号を受信する。命令デコーダ４６は、
バス６２上の並列命令とライン８４上のデコーダ制御入
力信号とを受信して、信号ＳＣＡＮＭＯＤＥ及び信号Ｄ
ＩＡＧＭＯＤＥをライン２４及び２６それぞれに、ま
た、ライン７０上に並列データマルチプレクサ選択信号
を発生する。バイパスラッチ４８は、ライン１８上のテ
ストデータ入力信号ＴＤＩを受信し、ライン７２上に出
力信号を発生する。ＩＤレジスタ４２は、ライン１２上
の並列の信号ＤＥＶＩＣＥＩＤを受信し、ライン６８上
に直列の装置識別子出力信号を発生する。データマルチ
プレクサ５２は、ライン６８上のＩＤレジスタ４２の出
力信号と、ライン７２上のバイパスラッチ４８の出力信
号と、ライン３４上の信号ＳＣＡＮＯＵＴと、ライン３
６上の信号ＤＩＡＧＳＣＡＮＯＵＴと、ライン７０上の
データマルチプレクサ選択信号と、を受信する。データ
マルチプレクサ５２は、ライン７４上に出力を発生す
る。命令／データマルチプレクサ５４は、ライン７６上
の直列出力と、ライン７４上のデータマルチプレクサの
出力と、ライン７８上の命令／データマルチプレクサ選
択信号と、を受信する。命令／データマルチプレクサ５
４は、ライン８０上に出力を発生する。ラッチ５６は、
ライン８０上の命令／データマルチプレクサ５４の出力
を受信し、ライン２０上にテストデータ出力信号ＴＤＯ
を発生する。ステートマシン５０は、ライン１６上の信
号ＴＭＳと、ライン２２上の信号ＴＲＳＴ＊と、を受信
する。ステートマシン５０は、ライン７８への命令／デ
ータマルチプレクサ選択信号と、ライン８２への命令制
御入力信号と、ライン８４へのデコーダ制御入力信号
と、を発生する。ＩＤレジスタ４２、命令レジスタ４
４、命令デコーダ４６、バイパスラッチ４８、ステート
マシン５０、及びデータコンバータ５７は、それぞれラ
イン１４上のテストクロック信号ＴＣＫを受信する。ラ
ッチ５６は、ライン６４上のインバータ６０を介して反
転されたテストクロック信号ＴＣＫを受信する。テスト
クロック信号ＴＣＫとテストデータ入力信号ＴＤＩは、
ライン３８の出力ＴＥＳＴＣＬＫ及びライン２８の出力
ＳＣＡＮＩＮとしてそれぞれ直接接続される。

【００２８】集積回路２のテストを実行する際のＴＡＰ
コントローラ４の作動は、ＩＥＥＥ１１４９．１−１９
９０に詳細に説明されている。本質的に、有限長さのス
キャンチェインは、チップ境界スキャンチェイン１０に
よって形成されるチェインのように集積回路上で形成さ
れる。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４
９．１−１９９０によって定義される同期有限ステート
マシンである。ＩＥＥＥ基準１１４９．１−１９９０
は、集積回路に含むことのできるテストロジックを定義
して、集積回路間の相互接続のテスト、集積回路自体の
テスト、集積回路の通常作動中における回路動作の監視
又は修正の標準的な方法を提供する。

【００２９】集積回路２の通常作動中、ＴＡＰコントロ
ーラ４は、リセット状態にあり、その入力と出力は全て
非作動である。ＩＥＥＥ基準１１４９．１−１９９０に
よるテストアクセスポートを使用したテストを実行する
場合、ＴＡＰコントローラは前記基準の定義に従って作
動する。このようなテストモードでは、ＴＡＰコントロ
ーラ４は少なくとも１つの作動のテストモードを選択で
きる。１つの可能なテストモードはスキャンテストモー
ドであり、これはライン２４上の信号ＳＣＡＮＭＯＤＥ
を設定することにより選択される。スキャンテストモー
ドでは、集積回路２上のスキャンチェインがテストのた
めに選択される。本実施形態において、チップ境界スキ
ャンチェイン１０が信号ＳＣＡＮＭＯＤＥによって選択
される。このようなスキャンテストは、単にスキャンチ
ェインの一端にデータを入力し、同一データがスキャン
チェインの他端で出力されることを確認するためにチェ
ックをすることを含む。或いは、オン−チップの機能ロ
ジックに入力されるデータをスキャンし、１以上のクロ
ックサイクルでチップを機能的にクロックして、機能ロ
ジックの出力をスキャンするような、より複雑なスキャ
ン操作を実行できる。オン−チップの任意の接続点また
は回路をテスト用に接続してスキャンチェインを形成で
きる。チップ境界スキャンチェイン１０は、テストモー
ドで制御されて集積回路２の全ての入力／出力ポートを
接続する一連のフリップフロップである。このようなス
キャンテスティングの完全な理解はＩＥＥＥ基準１１４
９．１−１９９０を参照することから求められる。スキ
ャンテスティングをどのように実行するかの特定の例と
して、ヨーロッパ特許出願公開第０６９８８９０号、第
０７０２２３９号、第０７０２２４０号、第０７０２２
４１号、第０７０２２４２号、第０７０２２４３号、第
０７０９６８８号が挙げられる。

【００３０】ＩＥＥＥ基準１１４９．１−１９９０のテ
ストアクセスポートを使用する公知のテストモードの特
徴は、スキャンチェインが有限の長さか又は閉ループで
あること、また、テストデータ出力信号ＴＤＯがテスト
データ入力信号ＴＤＩに依存するとともに、テストデー
タ入力信号との時間関係を持つことである。本実施形態
では、作動の診断モードは、ＩＥＥＥ基準１１４９．１
−１９９０と一致するオン−チップのソース／宛先ロジ
ックの診断手順を実行するために提供される。このよう
な診断テストモードでは、テストデータ出力信号ＴＤＯ
はテストデータ入力信号ＴＤＩに依存しないので、この
テストデータ入力信号との時間関係を持たない。テスト
データ入力信号ＴＤＩとテストデータ出力信号ＴＤＯと
の間のチェインは、無限の長さまたは開ループであると
考えられる。診断モードでは、ＴＡＰコントローラ４
は、全ての正常な機能を提供しながら、付加的に全二重
の、フロー制御された、束縛されない直列データを、こ
れがデータの形式であるとは気づかずに伝える転送エー
ジェントとして作動する。逆に、ＴＡＰコントローラ４
は、通常はどんなフロー制御もせずに選択されたテスト
チェインを通過する単一のデータストリームを処理す
る。

【００３１】テストモードにおけるＴＡＰコントローラ
４の作動の大要を、図１及び図２を参照して説明する。
図２においては、信号ＳＣＡＮＩＮはテストデータ入力
信号ＴＤＩに直接接続しているが、一定の状況では、信
号ＳＣＡＮＩＮは信号ＴＤＩの修正バージョンであって
もよい。同様に、テストクロック信号ＴＥＳＴＣＬＫは
テストクロック信号ＴＣＫに直接接続しているが、一定
の状況では、信号ＴＣＫの修正バージョンであることが
要求される。

【００３２】作動のテストモードでは、テストデータ入
力信号ＴＤＩとテストモード選択信号ＴＭＳは、テスト
クロック信号ＴＣＫの制御下でＴＡＰコントローラ４に
直列形式で供給される。ステートマシン５０は、テスト
クロック信号ＴＣＫの各動作エッジでテストモード選択
信号ＴＭＳの値に作用して、ＩＥＥＥ基準１１４９．１
−１９９０によって定義されるようにその状態を反復さ
せる。テストリセット信号ＴＲＳＴ＊は、ＩＥＥＥ基準
１１４９．１−１９９０に応じた低ロジック状態にある
時、ＴＡＰコントローラ４の非同期初期化を提供する。

【００３３】命令レジスタ４４は、テストクロック信号
ＴＣＫによってクロックされて、ステートマシン５０か
らのライン８２上の命令制御入力信号の制御下でテスト
データ入力信号ＴＤＩから直列形式で命令をロードす
る。命令が、命令レジスタ４４内に直列にロードされる
と、この命令は、ステートマシン５０からのライン８４
上のデコーダ制御入力信号の制御下で、命令バス６２を
経由して命令デコーダ４６に並列に転送される。ここで
記憶された命令に従って、命令デコーダ４６は、実行さ
れるのがスキャンテストか或いは診断テストかに応じて
信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡＧＭＯＤＥのい
ずれか一方を設定する。命令レジスタ４４及び命令デコ
ーダ４６のローディングは、ＩＥＥＥ基準１１４９．１
−１９９０に従ってステートマシン５０により制御され
る。命令デコーダ４６によってデコードされた命令に応
じて、また、以下に更に説明するように、命令デコーダ
４６のライン７０上の並列出力は、データマルチプレク
サ５２を制御して、その入力の１つを出力ライン７４に
接続する。同様に、ステートマシン５０のライン７８上
の出力は、命令／データマルチプレクサ５２を制御し
て、その入力の１つをライン８０上の出力に接続する。

【００３４】ＩＤレジスタ４２は、ライン１２上の並列
の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４２
は、チップ識別子を記憶し、そのチップ識別子は、ＩＤ
レジスタ４２からライン６８を介してテストデータ出力
信号ＴＤＯにスキャンされる。チップ識別子は集積回路
２を識別する。一つの作動モードにおいて、命令デコー
ダ４６によってデコードされた命令は、マルチプレクサ
５２が制御されてライン６８上のその入力をライン７４
上のその出力に接続し、また、命令／データマルチプレ
クサ５４が制御されてライン７４上のその入力をライン
８０上のその出力に接続する場合に、装置の一致を単に
出力するものでよい。そして、装置の一致は信号ＴＤＯ
として直列に出力される。

【００３５】作動の別のモードでは、ライン７６上の直
列出力が命令／データマルチプレクサ５４によりライン
８０に接続される場合に、テストデータ出力信号ＴＤＯ
に現行命令を出力することが要求される。テスト作動の
一つのモードでは、特定の集積回路２のＴＡＰコントロ
ーラ４がテストデータ入力信号ＴＤＩをテストデータ出
力信号ＴＤＯに接続することだけが要求される。この作
動モードでは、データマルチプレクサ５２が制御されて
ライン７２上のバイパスラッチ４８の出力をライン７４
上の出力に接続し、命令／データマルチプレクサ５４が
制御されてライン７４をライン８０上の出力に接続す
る。このように、テストデータ入力信号ＴＤＩは、ラッ
チ５６を介してテストデータ出力信号ＴＤＯに接続され
る。

【００３６】ラッチ５６は単に、テストデータ出力信号
ＴＤＯの時間制御をして、この信号がテストクロック信
号ＴＣＫの立ち下がりエッジに同期できるようにするた
めにだけ設けられたフリップフロップである。実行され
るテストモードがスキャンテストモードの場合、命令デ
コーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。データ
マルチプレクサ５２が命令デコーダ４６により制御され
て、信号ＳＣＡＮＯＵＴを出力ライン７４に接続する。
命令／データマルチプレクサ５４もまた制御されてライ
ン７４をライン８０に接続して、信号ＳＣＡＮＯＵＴを
テストデータ出力信号ＴＤＯとして出力する。このよう
なスキャンテストモード中では、テストデータは、テス
トデータ入力信号ＴＤＩと直接接続する信号ＳＣＡＮＩ
Ｎ上の選択されたスキャンチェイン内にスキャンされ
る。スキャンテスティング、特に境界スキャンテスティ
ングは、ＩＥＥＥ基準１１４９．１−１９９０に十分に
説明されている。実行されるテストに応じた付加制御信
号が選択スキャンチェインに供給されて必要なテスト作
動を実行する必要がある。

【００３７】本実施形態では、命令デコーダ４６がライ
ン２６上の信号ＤＩＡＧＭＯＤＥを設定する場合に診断
モードに入る。更に、データマルチプレクサ５２が制御
されてライン３６上の信号ＤＩＡＧＳＣＡＮＯＵＴをラ
イン７４上の出力に接続する。これは、命令／データマ
ルチプレクサ５４を介してライン８０に、またラッチ５
６を介してテストデータ出力信号ＴＤＯに順次接続され
る。

【００３８】診断モードにおいて、テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間の直列デ
ータフローは、スキャンテストモードに対抗するものと
しての無限の長さのシフトレジスタを通ると考えられ
る。このモードにおいて直列データフローは有限の長さ
のシフトレジスタ（シフトレジスタチェイン）を通る。
診断モードでは、テストデータ入力信号ＴＤＩとしてテ
ストアクセスポート内にシフトされた一連のビットパタ
ーンは、テストデータ出力信号としてテストアクセスポ
ートの外にシフトされた一連のビットパターンに反映さ
れない。診断データの通信は、ホストからターゲットへ
及びターゲットからホストへ（読み出し及び書き込み）
のメモリアクセス要求、ＣＰＵレジスタの状態情報、メ
モリアクセス要求に応答してホストメモリまたはターゲ
ットメモリから読み出されたデータ、ＣＰＵレジスタ内
にロードするための状態データ、及びターゲットＣＰＵ
によってアクセスされるメモリアドレスに関する情報を
含む。このように、診断モードは、データの非割り込み
モニタリングまたはデータの割り込みローディングを含
む。

【００３９】診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。

【００４０】本実施形態において、通常テストモードに
加えて作動の診断モードが提供されると、集積回路２に
は、図３に示すように、ＴＡＰコントローラ４とオン−
チップソース／宛先ロジックとの間をインタフェースす
るデータアダプタ９０が備えられる。データアダプタ９
０は、ＴＡＰコントローラ４からの入力として、ライン
２８上のスキャンデータ入力信号ＳＣＡＮＩＮと、ライ
ン３８上のテストクロック信号ＴＥＳＴＣＬＫと、ライ
ン２６上の診断モードＤＩＡＧＭＯＤＥの選択を示す信
号と、を受信する。データアダプタ９０は、ＴＡＰコン
トローラ４にライン３６上の信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。データアダプタ９０は、ライン９２上の
送信データバスＴＸＤＡＴＡのオン−チップソース／宛
先ロジックからデータを受信し、ライン９４上の受信デ
ータバスＲＸＤＡＴＡのオン−チップソース／宛先ロジ
ックにデータを出力する。データアダプタ９０は、ライ
ン９６上の送信有効信号ＴＸＶＡＬＩＤを入力し、ライ
ン９８上の送信肯定応答信号ＴＸＡＣＫを出力する。両
信号は、送信データバスＴＸＤＡＴＡに関連する制御信
号である。データアダプタ９０は、ライン１００上の受
信有効信号ＲＸＶＡＬＩＤを出力し、ライン１０２上の
受信肯定応答信号ＲＸＡＣＫを入力する。両信号は、受
信データバスＲＸＤＡＴＡに関連する制御信号である。

【００４１】データアダプタ９０は、受信シフトレジス
タ１１４と、受信バッファ１１６と、受信制御ロジック
１１０と、受信フロー制御状態フリップフロップ１２０
と、送信フロー制御状態フリップフロップ１２４と、送
信シフトレジスタ１１８と、送信制御ロジック１１２
と、を含んで構成される。受信シフトレジスタ１１４
は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロジッ
ク１１０からのライン１２６上の制御信号とを受信し、
バス１３０上に並列データを出力して受信バッファ１１
６への入力を形成する。受信バッファ１１６は、更に受
信制御ロジック１１０からのライン１２８上の制御信号
を受信し、ライン９４上に受信データバス信号ＲＸＤＡ
ＴＡを発生する。受信制御ロジック１１０は、更にライ
ン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン１０
２上の信号ＲＸＡＣＫを受信し、ライン２６上の信号Ｄ
ＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２上に
信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ発生
する。受信フロー制御状態フリップフロップ１２０は、
信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号ＴＸＳ
ＥＮＤＡＣＫとを受信し、送信制御ロジック１１２への
信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力する。
送信フロー制御状態フリップフロップ１２４は、信号Ａ
ＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹＴＥ
とを受信し、送信制御ロジック１１２への信号ＴＸＷＡ
ＩＴＡＣＫをライン１４０上に出力する。送信制御ロジ
ック１１２は、更にライン２６上の信号ＤＩＡＧＭＯＤ
Ｅとライン９６上の信号ＴＸＶＡＬＩＤとを受信し、信
号ＴＸＡＣＫをライン９８上に、送信シフトレジスタ１
１８への制御信号をライン１４４上に、並列信号ＳＥＲ
ＣＯＮＴを送信シフトレジスタ１１８に出力する。送信
シフトレジスタ１１８は、更にライン９２上の並列デー
タバスＴＸＤＡＴＡを受信し、ライン３６上に信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。

【００４２】図にはその接続は示されてはいないが、デ
ータアダプタ９０には任意にオン−チップシステムクロ
ックからの入力が供給される。データアダプタとオン−
チップソース／宛先ロジックとの間のデータ及び制御信
号が、オン−チップソース／宛先ロジックのクロックと
同期する必要がある場合には、システムクロックは同期
実行のために使用できる。データアダプタ９０は、信号
ＴＥＳＴＣＬＫ（信号ＴＣＫから引き出された）によっ
てクロックされたＴＡＰコントローラからソース／宛先
ロジックの内部機能のクロック環境まで、また、ソース
／宛先ロジックのクロック環境から信号ＴＥＳＴＣＬＫ
によってクロックされたＴＡＰコントローラまでの直列
データの同期を実行する。図には示されていないが、Ｔ
ＡＰコントローラ４は任意にスキャンイネーブル信号を
データアダプタ９０に供給してもよい。このようなスキ
ャンイネーブル信号は、ＴＡＰコントローラがテストデ
ータ出力信号ＴＤＯへのデータ出力用スキャンパスを選
択したことを示す。

【００４３】データアダプタ９０は、ＴＡＰコントロー
ラ４を介したオフ−チップからの１方向直列データをオ
ン−チップソース／宛先ロジックで使用するのにより適
したフォーマットに変換する。逆に、データアダプタ９
０は、オン−チップソース／宛先ロジックにより供給さ
れるデータフォーマットを１方向直列データに変換す
る。好ましい実施形態においては、並列８ビット又はバ
イトの形式でデータをオン−チップソース／宛先ロジッ
クに供給するのが望ましい。しかしながら、特に受信デ
ータバスＲＸＤＡＴＡ及び送信データバスＴＸＢＵＳ
は、１バイト幅よりも１ビット幅のみでもよい。また、
受信及び送信データバスＲＸＢＵＳとＴＸＢＵＳは、複
数バイト幅のバスであってもよい。

【００４４】データアダプタ９０は、受信及び送信の両
データの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。

【００４５】このように、このフロー制御は２つの境
界、ＴＡＰコントローラ４とデータアダプタ９０との間
の境界、及びデータアダプタ９０とこのデータアダプタ
９０がインタフェースするオン−チップソース／宛先ロ
ジックとの間の境界、を越えて実行される。ＴＡＰコン
トローラ４とデータアダプタ９０との間のフロー制御を
提供するには、テストデータ入力信号ＴＤＩライン及び
テストデータ出力信号ライン上の１方向データが、図４
(a) に示されるような開始及び停止ビットでエンコード
される。ビットフロー制御プロトコルは、２つの開始ビ
ットＳ１及びＳ２、１つの停止ビットＥ１で信号を送る
ゼロ復帰方式（ＲＴＺ）である。開始ビットと停止ビッ
トとの間にはデータのバイトが含まれる。このフォーマ
ットの直列データは、ＴＡＰコントローラ４のテストデ
ータ入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩ
Ｎまで通過してデータアダプタ９０に入力される。デー
タアダプタ９０の受信制御ロジック１１０は、直列デー
タ信号ＳＣＡＮＩＮを受信する。受信制御信号が２つの
連続した直列ビットを開始ビットＳ１及びＳ２として認
識すると、受信シフトレジスタ１１４がライン１２６上
で制御されて、データバイトを内部で形成する次の連続
した８ビットを直列にロードする。

【００４６】２つの連続した開始ビットＳ１及びＳ２に
応答して、受信制御ロジック１１０はまた、受信フロー
制御状態フリップフロップ１２０を設定するライン１３
４上の信号ＳＴＡＲＴＤＡＴＡを設定する。設定される
と、受信フロー制御状態フリップフロップ１２０は、順
次、ライン１４２上の信号ＲＸＳＥＮＤＡＣＫを設定
し、この信号により、送信制御ロジック１１２は、図４
(b) に示される形式でテストデータ出力信号ＴＤＯに肯
定応答信号を送る。この肯定応答信号は、開始肯定応答
ビットＡＣＫと停止ビットＥ１のみを含んで構成され
る。これらのビットは、ライン１４４上の信号の制御下
でライン１５０上の信号ＳＥＲＣＯＮＴとして送信シフ
トレジスタ１１８に並列に直接ロードされ、信号ＤＩＡ
ＧＳＣＡＮＯＵＴとして、図４(b) の直列形式で送信シ
フトレジスタ１１８から出力される。肯定応答信号が送
られると、送信制御ロジック１１２は、ライン１３６上
に信号ＴＸＳＥＮＤＡＣＫを設定して、受信フロー制御
状態フリップフロップをリセットし、信号ＲＸＳＥＮＤ
ＡＣＫをリセットする。

【００４７】本実施形態で使用されるフロー制御プロト
コルによれば、信号ＳＥＲＣＯＮＴは、開始ビットＳ１
とＳ２及び停止ビットＥ１とを送信シフトレジスタ１１
８内に直接ロードするのを許可する３ビット信号であ
る。ＴＡＰコントローラ４を介して出力され、オン−チ
ップソース／宛先ロジックによって示されるデータバイ
トが送信データバスＴＸＤＡＴＡ上に現れると、このデ
ータバイトは送信制御ロジック１１２の制御下で送信シ
フトレジスタ１１８内に並列にロードされ、送信制御ロ
ジック１１２は、図４(a) に示されるフォーマットの信
号を直列にシフトする前に、信号ＳＥＲＣＯＮＴを形成
する開始ビットＳ１、Ｓ２及び停止ビットＥ１を送信シ
フトレジスタ内の適宜なビット位置に直接ロードする。
肯定応答信号を送ると、送信制御ロジック１１２は単一
の開始ビットと停止ビットを送信シフトレジスタ１１８
内に直接ロードしてから、それらを全て直列にシフトす
る。

【００４８】受信制御ロジック１１０が信号ＳＣＡＮＩ
Ｎの停止ビットＥ１を受信すると、データバイトは受信
シフトレジスタ１１４内にロードされ、受信制御ロジッ
ク１１０の制御下でデータバイトはバス１３０上を受信
シフトレジスタ１１４から受信バッファ１１６まで転送
される。データバイトが受信バッファ１１６内にロード
されると、このデータバイトは、ライン１００上の信号
ＲＸＶＡＬＩＤも設定する受信制御ロジック１１０の制
御下でバスＲＸＤＡＴＡ上に出力される。信号ＲＸＶＡ
ＬＩＤに応答して、オン−チップソース／宛先ロジック
はＲＸＢＵＳ上のデータバイトを受け入れ、この受信を
ライン１０２上の信号ＲＸＡＣＫを設定することによっ
て示す。信号ＲＸＡＣＫに応答して、受信制御ロジック
１１０は、信号ＲＸＶＡＬＩＤをリセットし、受信シフ
トレジスタ１１４内に別のデータバイトがある場合は、
信号ＲＡＶＡＬＩＤを再度設定する前にこれを受信バッ
ファ１１６に転送する。

【００４９】受信バッファ１１６が好ましい実施形態に
おいて提供される。これは、データの受信をオーバーラ
ップする公知のトークンを２つの開始ビットが受信され
るとすぐに送信させ、また、連続したバイトを、各バイ
トの間にどんな隙間もなしに転送させることによって、
効果的なデータ転送速度を維持する。データバッファリ
ングもまた送信側に設けることができる。

【００５０】オン−チップソース／宛先ロジックは、デ
ータバイトをＴＸＤＡＴＡバス９２上のデータアダプタ
９０に並列に転送する。オン−チップソース／宛先ロジ
ックが、転送されるデータバイトを有している時は、ラ
イン９６上の信号ＴＸＶＡＬＩＤが設定される。信号Ｔ
ＸＶＡＬＩＤが設定されるのに応答して、送信制御ロジ
ック１１２が、ライン１４４を介して送信シフトレジス
タ１１８を制御してＴＸＤＡＴＡバス上のデータバイト
を並列にロードする。更に、ライン１５０を使用して、
送信制御ロジック１１２は、適宜な開始ビットＳ１とＳ
２及び停止ビットＥ１を送信シフトレジスタ１１８内に
ロードする。そして、再びライン１４４を介した送信制
御ロジック１１２の制御下で、２つの開始ビットと１つ
の停止ビットを含むデータバイトが信号ＤＩＡＧＳＣＡ
ＮＯＵＴとして送信シフトレジスタ１１８から外に直列
にシフトされ、これはＴＡＰコントローラ４を介して信
号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデータバ
イトがシフトレジスタ内にロードされると、送信制御ロ
ジック１１２は、ライン９８上に信号ＴＸＡＣＫを設定
してオン−チップソース／宛先ロジックへのデータバイ
トの受信の肯定応答をする。そして、オン−チップソー
ス／宛先ロジックは別のデータバイトを送信できる。デ
ータバッファリングが、必要に応じて送信シフトレジス
タ１１８と関連して提供される。

【００５１】送信シフトレジスタ１１８が送信制御ロジ
ック１１２に制御されて、図４(a)に示される形式の直
列データを出力すると、送信制御ロジック１１２はま
た、ライン１３８上に信号ＴＸＳＥＮＤＢＹＴＥを設定
し、この信号は送信フロー制御状態フリップフロップ１
２４を設定する。この信号に応答して、送信フロー制御
状態フリップフロップ１２４はライン１４０上に信号Ｔ
ＸＷＡＩＴＡＣＫを設定する。信号ＴＸＷＡＩＴＡＣＫ
が設定されると、データバイトが受信されたことをオン
−チップソース／宛先ロジックが肯定応答するのを送信
制御ロジック１１２は待つ。オン−チップソース／宛先
ロジックは送信データバイトをうまく受信すると、図４
(b) に示されるタイプの肯定応答信号をテストデータ入
力信号ＴＤＩに送る。ライン２８上の信号ＳＣＡＮＩＮ
のような肯定応答信号を受信すると、受信制御ロジック
１１０は、ライン１３２上に信号ＡＣＫＲＸを設定し
て、送信フロー制御状態フリップフロップ１２４をリセ
ットさせ、結果として信号ＴＸＷＡＩＴＡＣＫをリセッ
トさせる。そして、送信制御ロジック１１２は、オン−
チップソース／宛先ロジックからの次の並列データバイ
トの受信及び送信のための準備をする。

【００５２】図５は、ホストメモリとターゲットメモリ
との間の接続を確立するのにどのようにデータアダプタ
９０を使用するかを系統図形式で示す。集積回路２は、
相互の間をオフ−チップで通信し、また、上記信号を使
用してオン−チップで回路と通信する、ＴＡＰコントロ
ーラ４とデータアダプタ９０とを含んで構成される。図
５において、上述の信号に相当する信号には同様の参照
符号を使用する。図５から明らかなように、集積回路２
はまた、メモリバスアダプタ１６０と、ターゲットＣＰ
Ｕ１６２と、オン−チップメモリ１６４と、を含んで構
成される。集積回路２には、ターゲットＣＰＵ１６２及
びオン−チップメモリ１６４とインタフェースするメモ
リバス１６６が備えられる。メモリバス１６６はまた、
オフ−チップメモリ１７４に接続する。オフ−チップの
テストアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、Ｔ
ＤＯ及びＴＲＳＴ＊が、ＴＡＰコントローライニシャラ
イザ１７６に接続しており、このＴＡＰコントローライ
ニシャライザ１７６は、それ自体別のデータアダプタ１
８０からライン１７８上の直列データ入力信号ＳＥＲＩ
Ｎを受信し、データアダプタ１８０へライン１７９上の
直列データ出力信号ＳＥＲＯＵＴを出力する。この別の
データアダプタ１８０は、ライン１９０、１８８及び１
８６上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩ
Ｄ及びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１
９４に出力し、ライン１８４、１８２及び１９２上の信
号ＥＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸ
ＴＲＸＡＣＫをメモリバスアダプタ１９４から受信す
る。メモリバスアダプタ１９４は外部メモリバス１９８
に接続される。ホストＣＰＵ２００は、外部メモリバス
１９８に接続され、別のオフ−チップメモリ２０２も外
部メモリバス１９８に接続される。

【００５３】ＴＡＰコントローライニシャライザ１７６
は、テストモードか診断モードのいずれかの作動用のＴ
ＡＰコントローラ４を構成する。メモリバスアダプタ１
６０，１９４は、バスＲＸＤＡＴＡ上の並列データをオ
ン−チップソース／宛先ロジックと通信するのにより適
宜なメッセージフォーマットに調整する。このため、メ
モリバスアダプタはメッセージコンバータであって、本
出願人による特許出願に開示されるタイプのメッセージ
コンバータである。メモリバスアダプタはまた、オン−
チップソース／宛先ソースのメッセージフォーマットを
バスＴＸＤＡＴＡの送信用の並列データバイトに変換す
る。

【００５４】図５の構成は種々の診断手順に使用でき
る。オン−チップ及びオフ−チップ直列リンクが集積回
路２とホストＣＰＵ２００との間の種々の異なるタイプ
の診断データの通信を可能にする。ホストＣＰＵ２００
は、オン−チップバスシステム１６６を使用してオン−
チップメモリ１６４またはオフ−チップメモリ１７４に
アクセスできるが、これにはターゲットＣＰＵ１６２を
必要としない。このためには、ホストＣＰＵによりなさ
れたメモリアクセス要求が、オフ−チップメモリバスア
ダプタ１９４と、データアダプタ１８０と、ＴＡＰコン
トローライニシャライザ１７６と、オン−チップＴＡＰ
コントローラ４と、データアダプタ９０と、メモリバス
アダプタ１６０と、を含んで構成されるインタフェース
回路を介して、ここに述べられる種々の変換を行って送
信できる。同様に、オン−チップメモリ１６４またはオ
フ−チップメモリ１７４から読み出されたデータは、オ
ン−チップバスシステム１６６とインタフェース回路と
を介してホストＣＰＵに戻ることができる。逆に、ター
ゲットＣＰＵが、ホストＣＰＵに関連したオフ−チップ
メモリ２０２とアクセスできる。ホストＣＰＵ２００に
関連したオフ−チップメモリ２０２から読み出されたデ
ータも、同様にインタフェース回路を介して戻ることが
できる。

【００５５】また、ターゲットＣＰＵが診断目的のため
に監視される。例えば、それ自体のメモリへのそのアク
セスがオン−チップ回路によって監視され、アクセスさ
れたメモリアドレスに関する情報がインタフェース回路
を使用してホストＣＰＵに送信される。更に、ターゲッ
トＣＰＵは、その状態を示す構成レジスタを含むか又は
アクセスできる。これらのレジスタの内容に関する情報
はオフ−チップでインタフェース回路を使用してホスト
ＣＰＵに送信される。逆に、特定状態情報がこれらのレ
ジスタ内にロードされてホストＣＰＵの命令下でターゲ
ットＣＰＵの状況に影響を与える。

【００５６】このように、ここで述べられるインタフェ
ース回路は、ホストからターゲットへのまたターゲット
からホストへの（読み出し及び書き込み）メモリアクセ
ス要求、ＣＰＵレジスタの状態情報、メモリアクセス要
求に応答したホストメモリまたはターゲットメモリから
の読み出しデータ、ＣＰＵレジスタ内へロードするため
の状況データ及びターゲットＣＰＵによりアクセスされ
るメモリアドレスに関する情報を含む診断データの通信
を可能にする。

【００５７】このように、インタフェース回路は、以下
の診断上の機能を回路内に提供できる。リアルタイムの
診断手順の実行機能、即ち、ターゲットＣＰＵがリアル
タイムで作動すると同時に、その作動に割り込まずに診
断手順を行う。特に、メモリバスの監視とターゲットメ
モリへのアクセスが、ターゲットＣＰＵを必要とせずに
ホストＣＰＵにより行える。

【００５８】ホストＣＰＵからターゲットメモリ及び構
成レジスタへのアクセス。ターゲットＣＰＵからホスト
メモリへのアクセス。ホストプロセッサからＣＰＵのブ
ーティング操作を実行する機能を含む、ターゲットＣＰ
Ｕ及びサブシステムの制御。本実施形態では、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯ上の
作動の診断モードにおけるテストアクセスポート内及び
外へシフトされる１方向直列データストリームは、メッ
セージ形式の情報である。このようなメッセージは、ホ
ストＣＰＵまたはターゲットＣＰＵによって開始され
る。デバッギング環境において、ホストＣＰＵは、オン
−チップソース／宛先ロジックの割り込み又は非割り込
み診断を実行できる。或いは、診断モードにおいて、こ
のようなメッセージは、ターゲットＣＰＵによって開始
できる。

【００５９】図５のメモリバスアダプタ１６０は、チッ
プに入力されるメッセージを、オン−チップソース／宛
先ロジックによって使用するための制御情報、アドレス
及びデータに変換する。本実施形態では、各メッセージ
は複数のバイトで構成されるパケットである。前述のよ
うに、データアダプタ９０は入力する直列データを並列
バイトに変換し、出力するバイトを直列データに変換す
る。メモリバスアダプタ１６０は、入力するメッセージ
をデコードして、オン−チップソース／宛先ロジックに
制御情報、アドレス情報及びデータ情報を供給する。同
様に、メモリバスアダプタ１６０は、オン−チップソー
ス／宛先ロジックからの制御情報、アドレス情報及びデ
ータ情報を、データアダプタに並列で送信されたメッセ
ージにエンコードする。

【００６０】本実施形態において、開始される２つのタ
イプのメッセージと、応答として発生する２つのタイプ
のメッセージがある。開始される２つのタイプのメッセ
ージは、特定メモリ位置に特定データを書き込むための
メモリ書き込み要求「ｐｏｋｅ」と、特定メモリ位置か
らデータを読み出すためのメモリ読み出し要求「ｐｅｅ
ｋ」とである。レスポンスとして発生する２つのタイプ
のメッセージは、メモリ読み出し要求に応答して読み出
しデータを戻す「ｐｅｅｋｅｄ」メッセージと、後述の
「ｔｒｉｇｇｅｒｅｄ」メッセージとである。各メッセ
ージの第１のバイトは、ヘッダバイトであり、４つのメ
ッセージの各々の構成は図６に示される。ヘッダバイト
は、パケットの性質を識別するパケット識別子を構成す
る。

【００６１】第１の２ビットのヘッダバイトは、メッセ
ージのタイプ、即ち、メッセージが「ｐｏｋｅ」、「ｐ
ｅｅｋ」、「ｐｅｅｋｅｄ」又は「ｔｒｉｇｇｅｒｅ
ｄ」メッセージかどうか、を識別するタイプ識別子であ
る。以下の６ビットのヘッダバイトは、ヘッダバイトに
続き前記メッセージに関連するワード数を識別して、パ
ケットの長さを識別する長さ識別子として機能する。或
いは、以下に詳細に説明するように、これらの６ビット
は理由識別子として機能できる。図７は本実施形態によ
る４つのタイプのメッセージの各々の構成を示す。図７
(a) は「ｐｏｋｅ」ヘッダバイト００＋ＷＯＲＤＣＯＵ
ＮＴを含んで構成される「ｐｏｋｅ」メッセージを示
し、アドレスワードが続き、更に少なくとも１つのデー
タワードが続く。図７(b) は「ｐｅｅｋ」ヘッダバイト
０１＋ＷＯＲＤＣＯＵＮＴを含んで構成される「ｐｅｅ
ｋ」メッセージであり、アドレスワードが続く。図７
(C) は「ｐｅｅｋｅｄ」ヘッダバイト１０＋ＷＯＲＤＣ
ＯＵＮＴを含んで構成される「ｐｅｅｋｅｄ」メッセー
ジであり、少なくとも１つのデータワードが続く。図７
(d) は「ｔｒｉｇｇｅｒｅｄ」ヘッダバイト１１＋ＲＥ
ＡＳＯＮのみを含む「ｔｒｉｇｇｅｒｅｄ」メッセージ
である。４つのタイプのメッセージの各々の操作は以下
に詳細に説明する。

【００６２】上記のように、メモリバスアダプタ１６０
は、メッセージコンバータとして機能し、以下に説明さ
れる。図８は、本実施形態によるメッセージコンバータ
１６０のブロック図である。既に詳細に説明したよう
に、メッセージコンバータ１６０は、データアダプタ９
０からライン９４上の受信データバスＲＸＤＡＴＡの情
報バイトを受信し、ライン９２上の送信データバスＴＸ
ＤＡＴＡの情報バイトをデータアダプタ９０に送信す
る。更に、上述のように、メッセージコンバータ１６０
は、データアダプタからのライン１００及び９８上の信
号ＲＸＶＡＬＩＤ及びＴＸＡＣＫのそれぞれを受信し、
ライン１０２及び９６上に信号ＲＸＡＣＫ及びＴＸＶＡ
ＬＩＤのそれぞれをデータアダプタに発生する。また、
メッセージコンバータ１６０は、３つのメモリバスポー
ト、即ち、メモリスレーブバス２２０、メモリマスタバ
ス２２２及びメモリモニタバス２２６を介してオン−チ
ップソース／宛先ロジックとインタフェースする。メッ
セージコンバータ１６０はさらに、診断バス２３４を介
してオン−チップソース／宛先ロジックとインタフェー
スする。更に、メッセージコンバータ１６０は、ライン
２３６上のシステム信号ＳＹＳＴＥＭを受信する。

【００６３】メモリスレーブバス２２０、メモリマスタ
バス２２２、メモリモニタバス２２６及び診断バス２３
４は、それぞれ１方向バスとして図８に示される。しか
しながら、各バスは、図８の矢印で示されるのとは反対
の方向の信号を含む。図８において使用される規則は、
バスの矢印方向が要求がなされる方向を反映することで
ある。図９は、特に各バスに含まれる信号を示す。

【００６４】図９を参照すると、各バスは、複数のＡＤ
ＤＲＥＳＳ信号３５０と、複数のＷＲＩＴＥ＿ＤＡＴＡ
信号３５２と、複数のＲＥＡＤ＿ＤＡＴＡ信号３５４
と、１つのＲＥＱＵＥＳＴ信号３５６と、１つのＧＲＡ
ＮＴ信号３５８と、１つのＶＡＬＩＤ信号３６０と、を
含む。各バスは、図示されない関連する他の制御信号、
即ち、読み出し書き込み制御信号を有する。図９から明
らかなように、ＡＤＤＲＥＳＳ信号３５０とＷＲＩＴＥ
＿ＤＡＴＡ信号３５２とＲＥＱＵＥＳＴ信号３５６と
は、全て１方向に伝達され、ＲＥＡＤ＿ＤＡＴＡ信号３
５４とＧＲＡＮＴ信号３５８とＶＡＬＩＤ信号３６０と
は、反対方向に伝達される。しかしながら、メモリモニ
タバス２２６において、ＲＥＡＤ＿ＤＡＴＡ信号３５４
とＧＲＡＮＴ信号３５８もまた、ＡＤＤＲＥＳＳ信号３
５０、ＷＲＩＴＥ＿ＤＡＴＡ信号３５２、ＲＥＱＵＥＳ
Ｔ信号３５６と同じ方向に伝達できることは言うまでも
ない。ＶＡＬＩＤ信号３６０は、メモリモニタバス２２
６には接続されない。

【００６５】メモリマスタバス２２２は、オフ−チップ
ホストＣＰＵによって駆動されてメモリアクセス要求を
ターゲットＣＰＵメモリ領域につくり、また、診断機能
によっても駆動できる。メモリスレーブバス２２０は、
ターゲットＣＰＵによって駆動されてオフ−チップメモ
リまたは診断機能にメモリアクセス要求をつくる。メモ
リモニタバス２２６は、メモリスレーブバス２２０と同
じオン−チップ信号に接続され、診断機能により使用さ
れてどのターゲットＣＰＵがスレーブバスを使用するか
を確認（非割り込み）する固定通路バスである。診断バ
ス２３４は、メモリバスというよりはレジスタアドレス
バスであり、診断機能により発生する「ｔｒｉｇｇｅｒ
ｅｄ」事象を伝達すると同時に、オン−チップ診断機能
からの読み出し及びオン−チップ診断機能への書き込み
を実行できる。診断バスはまた、診断機能からのメモリ
アクセス（メモリマスタバスを介したローカルオン−チ
ップ／オフ−チップメモリへのまたはデータアダプタを
介したリモートホストメモリへの）を開始するのに使用
される。

【００６６】状態信号が、ターゲットＣＰＵから診断機
能を介してメッセージコンバータに供給される。これら
の信号は、命令ポインタが有効である時を示す制御信号
を備えた命令ポインタ等のターゲットＣＰＵ進行情報を
含む。ホストＣＰＵは、命令ポインタを監視してターゲ
ットＣＰＵが何をしているかを判定する。状態信号はま
た、ＣＰＵの作動状態に関する付加的な情報を提供する
多面的な個別の制御信号を含む他のターゲットＣＰＵ状
態信号を含む。状態は、診断バスの「ｒｅｇｉｓｔｅ
ｒ」読み出しによりアクセスされる。命令ポインタもま
た異なるレジスタアドレスからではあるが、「ｒｅｇｉ
ｓｔｅｒ」読み出しによりアクセスできる。

【００６７】オン−チップソース／宛先ロジックのステ
ータスに関連する他の情報は、オン−チップレジスタに
関連する情報等のステータス信号として含まれるが、こ
のような情報は、一般的には診断目的のためのオン−チ
ップ機能のいくつかの抽出を含むレジスタから引き出さ
れるだけである。機能信号は任意の非割り込みオン−チ
ップ診断機能、例えば、診断情報及び制御の抽出を容易
にする任意のレジスタ、に接続できる。

【００６８】メモリマスタバスは、オン−チップのアド
レスバスと、書き込みバスと、読み出しバスと、関連す
る制御信号とに接続される。メモリマスタバスは、オン
−チップメモリ１６４、オフ−チップメモリ１７４及び
構成レジスタ等のメモリバスを介してアクセス可能な任
意の他のリソースを含むターゲットメモリスペース内の
範囲に、ホストＣＰＵ及び診断機能がアクセスできるよ
うに使用される。

【００６９】個別のバスポートにオン−チップソース／
宛先ロジックとの種々の接続点を設けるよりも、それら
の間を識別する適宜な制御信号を使用して、いくつかの
バスを組合せることができる。例えば、メモリバス書き
込みデータと読み出しデータとは、共通のメモリデータ
バスに組合される。メモリアドレスはメモリデータに組
合される。メモリスレーブバスはメモリマスタバスに組
合される。このような選択肢は、実行、領域及び他の要
素間の実行トレードオフを表す。

【００７０】ライン２３６上のシステム信号は、システ
ムサービスに接続点を提供する。このようなシステムサ
ービスは、例えば、クロッキング、電源、リセット、テ
ストである。メッセージコンバータ１６０は、データア
ダプタによって直列ビットフォーマットから直列バイト
フォーマットに変換された連続した情報バイトを受信
し、ヘッダバイトを読み出してその内部に伝えられるメ
ッセージを決定する。このようにメッセージコンバータ
１６０は、入力するメッセージを解釈して必要な作動を
実行する。この必要な動作には、ホストに戻される情報
を選択すること、又は、メッセージコンバータに接続さ
れるバスのうちの適宜な１つを介してメモリアクセスを
開始してデータを読み出すか書き込むことが含まれる。
メッセージコンバータ１６０はまた、メッセージプロト
コルに従ってオン−チップバスから受信した並列データ
をオフ−チップ送信用のメッセージに編集する。これに
は、ヘッダバイトを並列データとアドレスバイトとに配
分して、入力するデータ、アドレス及び制御信号に応じ
てメッセージの性質を定義することが含まれる。図８の
メッセージコンバータ１６０の作動と図６及び７のメッ
セージプロトコルとを図１０を参照して詳細に説明す
る。

【００７１】図１０は、本実施形態によるメッセージコ
ンバータ１６０を示す。メッセージコンバータ１６０
は、ヘッダレジスタ２４０と、アドレスレジスタ２４２
と、データレジスタ２４４と、減分制御２４６と、増分
制御２４８と、シフト制御２５０と、ステートマシン２
５２と、バス選択及び指定ロジック２５４と、を含んで
構成される。メッセージコンバータ１６０には、全ての
制御信号を伝達するための内部制御バス２５８と、内部
情報バス２５６と、が備えられる。内部制御バス２５８
は、ステートマシン２５２に接続し、ステートマシン２
５２への及びステートマシン２５２からのフロー制御信
号ＲＸＶＡＬＩＤ、ＲＸＡＣＫ、ＴＸＶＡＬＩＤ及びＴ
ＸＡＣＫを伝達する。内部制御バス２５８は更に、ライ
ン２６０上の減分制御信号を減分制御２４６に、ライン
２６２上の増分制御信号を増分制御２４８に、ライン２
６４上のシフト制御信号をシフト制御２５０に、ライン
２６６上のヘッダ制御信号をヘッダレジスタ２４０に、
ライン２６８上のアドレス制御信号をアドレスレジスタ
２４２に、ライン２７０上のデータ制御信号をデータレ
ジスタ２４４に、また、ライン２７２上の選択及び指定
制御信号をバス選択及び指定ロジック２５４に伝達す
る。ヘッダレジスタ２４０は、減分制御２４６からライ
ン２４１上の制御信号を受信し、アドレスレジスタ２４
２は、増分制御２４８からライン２４３上の制御信号を
受信し、また、データレジスタ２４４は、シフト制御２
５０からライン２４５上の制御信号を受信する。情報バ
ス２５６は、受信データバイトＲＸＤＡＴＡをヘッダレ
ジスタ２４０、アドレスレジスタ２４２、データレジス
タ２４４及びバス選択及び指定ロジック２５４に伝達す
る。また、情報バス２５６は、バス選択及び指定ロジッ
ク２５４、データレジスタ２４４、アドレスレジスタ２
４２及びヘッダレジスタ２４０からの出力を送信データ
信号ＴＸＤＡＴＡに伝達する。バス選択及び指定ロジッ
ク２５４は、メモリスレーブバス２２０、メモリマスタ
バス２２２、メモリモニタバス２２６及び診断バス２３
４の１つへの或いはこれらの１つからの情報バス２５６
上の情報を指定し、その情報は、本実施形態ではバイト
幅のものである。

【００７２】図１０の実施形態において、システム信号
２３６は、ヘッダレジスタ２４０と、アドレスレジスタ
２４２と、データレジスタ２４４と、ステートマシン２
５２とをクロックするのに使用されるライン２８０上の
クロック信号を提供するだけである。メッセージコンバ
ータ１６０の作動を、予測される種々のメッセージタイ
プについて以下に説明する。

【００７３】ホストＣＰＵが「ｐｏｋｅ」を開始する
と、図７(a) に示される形式の直列メッセージが、集積
回路2 のテストアクセスポートで受信され、続いて、受
信データバスＲＸＤＡＴＡ上でデータアダプタ９０によ
って並列の情報バイトの形式で出力される。受信データ
バスＲＸＤＡＴＡ上の各並列情報バイトを出力すると、
データアダプタ９０は、ライン１００上で信号ＲＸＶＡ
ＬＩＤを設定する。ライン１００上の信号ＲＸＶＡＬＩ
Ｄに応答して、メッセージコンバータ１６０のステート
マシン２５２は、受信データバスＲＸＤＡＴＡの情報バ
イトをメッセージコンバータ１６０内にロードし、ライ
ン１０２上に信号ＲＸＡＣＫを設定して情報バイトの受
信を肯定応答する。信号ＲＸＶＡＬＩＤを設定してメッ
セージの第１の情報バイトを示すデータアダプタ９０に
応答して、ステートマシン２５２は、ライン２６６を介
してヘッダレジスタ２４０を制御し、受信データバスＲ
ＸＤＡＴＡの情報バイトを内部情報バス２５６を介して
ヘッダレジスタ２４０内にロードする。そして、ステー
トマシン２５２は、ヘッダレジスタ２４０内にロードさ
れたバイトのうちの少なくとも２つの重要なビットを検
索して、どのタイプのメッセージが入力するのかを決定
する。この場合、ステートマシン２５２は、受信したバ
イトの少なくとも２つの重要なビットを００として識別
し、「ｐｏｋｅ」メッセージに対応するとして入力メッ
セージを識別する。ホストＣＰＵによって開始された
「ｐｏｋｅ」メッセージは、ホストＣＰＵがターゲット
ＣＰＵメモリ領域内に特定アドレスで挿入しようとする
データを含む。ヘッダレジスタ２４０に記憶されたヘッ
ダバイトと関連するワードカウントは、メッセージ内の
データワード数のカウントである。ステートマシン２５
２は、ライン２６８を介してアドレスレジスタ２４２を
制御して、受信データバスＲＸＤＡＴＡ上で受信される
次の４バイトを、情報バス２５６を介してアドレスレジ
スタ２４２内にロードする。この４バイトはアドレスワ
ードを形成する。アドレスワードがアドレスレジスタ２
４２内にロードされると、受信データバスＲＸＤＡＴＡ
で受信される第１のデータワードを形成する次の４バイ
トが、制御ライン２７０を介してステートマシン２５２
の制御下でデータレジスタ２４４内にロードされる。そ
して、ステートマシン２５２は、ライン２７２を介して
バス選択及び指定ロジック２５４を制御してアドレスレ
ジスタ２４２とデータレジスタ２４４の内容をメモリマ
スタバス２２２に出力する。

【００７４】アドレスレジスタとデータレジスタの内容
をメモリマスタバス２２２に出力すると、ステートマシ
ン２５２は、前記バスに関連する書き込み制御信号と、
メモリマスタバスに関連するライン３５６上の要求信号
とを設定する。アクセスされるターゲットＣＰＵのメモ
リスペースに関連するメモリアービタは、要求されたメ
モリアクセスが進行できることを判定すると、メモリマ
スタバスに関連するライン３５８上の許可（ＧＲＡＮ
Ｔ）信号を宣言する。より高い優先順位の要求者（例え
ばＣＰＵ）が要求を出さずに前回アクセスを完了した場
合、メッセージコンバータ１６０は低優先順位を持って
もよい。要求及び許可の信号セットは、各データワード
転送毎に要求される。

【００７５】メモリアクセス後、ヘッダレジスタ２４０
に含まれるワードカウントが１ではない場合（本実施形
態では、１はゼロのワードカウントを示す）、アドレス
レジスタ２４２は、制御ライン２４３を介して増分制御
２４８によって増分され、別のワード情報がデータレジ
スタ２４４内にロードされる。更に、レジスタ２４４へ
のデータワードのローディング後、アドレスレジスタ２
４２内に記憶されたアドレス及びデータレジスタ２４４
内に記憶されたデータは、書き込み制御信号及び要求信
号が設定されるのとともにメモリマスタバス上に出力さ
れ、また、データレジスタ２４４内に含まれるデータワ
ードがアドレスレジスタ２４２内に含まれるアドレスに
書き込まれる。その肯定応答は、メモリマスタバス上に
許可信号を設定するメモリアービタによって確認され
る。この一連のアドレスレジスタ２４２の増分とデータ
レジスタ２４４内への４バイト情報のローディングは、
ヘッダレジスタ２４０に含まれるワードカウントが１と
同じ、即ち、データワードが残らない、状態になるまで
継続する。

【００７６】ホストＣＰＵが「ｐｅｅｋ」を開始する
と、図７(b) に示される形式の直列メッセージが集積回
路２のテストアクセスポートで受信され、続いて受信デ
ータバスＲＸＤＡＴＡ上のデータアダプタ９０によって
並列情報バイト形式で出力される。信号ＲＡＶＡＬＩＤ
を設定して第１の情報バイトを示すデータアダプタ９０
に応答して、ステートマシン２５２はヘッダレジスタ２
４０を制御してその内部に情報バイトをロードする。そ
して、ステートマシン２５２はその内部にロードされた
バイトのうち少なくとも２つの重要なビットを検索し
て、どのメッセージが入力するかを判定するが、この場
合、受信したバイトのうち少なくとも２つの重要なビッ
トを０１として識別し、入力するメッセージを「ｐｅｅ
ｋ」メッセージに対応するものとして識別する。ホスト
ＣＰＵによって開始される「ｐｅｅｋ」メッセージはタ
ーゲットＣＰＵメモリ領域内にアドレスを含み、その内
容はホストＣＰＵが検索する。

【００７７】ステートマシン２５２が、その内部に含ま
れる第１の２ビットのヘッダバイトを０１として識別す
ることにより、ヘッダレジスタ２４０内にロードされた
「ｐｅｅｋ」メッセージを識別すると、ステートマシン
２５２は、ヘッダバイトの第１の２ビットを「ｐｅｅｋ
ｅｄ」ヘッダ用の適宜なビット、即ち、１０に対応する
ように変化させて、この変化させたヘッダバイトを送信
データバスに送信してヘッダレジスタ内に記憶されたワ
ードカウントをそのまま含むホストＣＰＵに戻し、図７
（c)に示される形式の戻された「ｐｅｅｋｅｄ」メッセ
ージのヘッダバイトを形成する。言い換えれば、「ｐｅ
ｅｋ」ヘッダバイトは「ｐｅｅｋｅｄ」ヘッダバイトと
して、そのままのワードカウントと０１から１０に変化
した少なくとも２つの重要なビットとともに戻される。
受信データバスＲＸＤＡＴＡ上で受信された次の４バイ
ト情報がアドレスレジスタ２４２内にロードされてアド
レスワードを形成する。ステートマシン２５２は、ライ
ン２７２を介して選択及び指定ロジック２５４を制御
し、メモリマスタバスに関連する読み出し制御信号の設
定と、メモリマスタバスに関連する要求信号が設定され
るのと、を連係して、アドレスレジスタ２４２に含まれ
るアドレスワードをメモリマスタバス２２２上に出力す
る。

【００７８】設定される要求信号に応答して、アクセス
されるターゲットＣＰＵのメモリスペースに連絡するメ
モリアービタが、要求されたアクセスが進行できること
を判定すると、アービタはメモリマスタバスに関連する
許可信号を設定する。メモリマスタバス上のアドレス出
力に関連する実際のメモリ位置がアクセスされ、その内
部に記憶されたデータがメモリマスタバスの読み出しデ
ータバス上に出力されると、アービタはメモリマスタバ
スに関連する信号ＶＡＬＩＤを設定してデータがホスト
ＣＰＵに返送される用意ができていることを示す。設定
される信号ＶＡＬＩＤに応答して、ステートマシン２５
２は、ライン２７２を介してバス選択及び指定制御ロジ
ックを制御してメモリマスタバスの読み出しデータバス
上のデータをデータレジスタ２４４内にロードする。デ
ータレジスタ２４４内にロードされたデータワードは、
内部情報バス２５６を介して送信データバスＴＸＤＡＴ
Ａ上に一度に１バイトずつシフトアウトされて、ホスト
ＣＰＵに返送される。要求、許可及び有効の信号のセッ
トが転送される各データワード毎に必要である。

【００７９】データレジスタ２４４内にロードされたデ
ータワードがホストＣＰＵにシフトバックされた後、ス
テートマシン２５２はライン２６０を介して減分制御２
４６を制御し、制御ライン２４１を介してヘッダレジス
タ２４０に含まれるワードカウントを１だけ減少させ
る。ワードカウントが１ではない場合、増分制御２４８
がライン２６２を介してステートマシン２５２によって
制御されて、制御ライン２４３を介してアドレスレジス
タ２４２に含まれるアドレスを増加し、このアドレスが
再びバス選択及び指定ロジック２５４によって設定され
た要求信号及び読み出し制御信号とともにメモリマスタ
バス２２２上に出力される。このように、ターゲットＣ
ＰＵメモリ領域内の次の連続したメモリ位置が読み出さ
れ、その内容がメッセージコンバータ１６０のデータレ
ジスタ２４４内に書き込まれる。また、このデータワー
ドは１バイトずつ送信データバスＴＸＤＡＴＡ上でホス
トＣＰＵにシフトアウトされ、ヘッダレジスタ内のワー
ドカウントが再び１だけ減少される。ヘッダレジスタ２
４０に含まれるワードカウントが０と同じ、即ちデータ
ワードが残らない状態になるまで、このサイクルが繰り
返される。

【００８０】ターゲットＣＰＵは、「ｐｏｋｅ」又は
「ｐｅｅｋ」メッセージを開始してホストＣＰＵ２００
のメモリスペースからデータを書き込むかまたは読み出
す。ターゲットＣＰＵ領域のメモリスレーブバス２２０
とその関連制御信号を監視し、読み出しまたは書き込み
制御信号に関連して、ターゲットＣＰＵによるアドレス
バス上のアドレス出力がターゲットＣＰＵではなくホス
トＣＰＵのアドレス範囲内であることを識別するステー
トマシン２５２によって、ターゲットＣＰＵによる「ｐ
ｏｋｅ」メッセージまたは「ｐｅｅｋ」メッセージの開
始が認識される。複数ワードの「ｐｅｅｋ」メッセージ
及び「ｐｏｋｅ」メッセージを実行する上記のようなタ
ーゲットＣＰＵにより開始される「ｐｏｋｅ」メッセー
ジ及び「ｐｅｅｋ」メッセージに対して、ターゲットＣ
ＰＵは単一ワードの「ｐｅｅｋ」メッセージ及び「ｐｏ
ｋｅ」メッセージのみを実行できる。

【００８１】ターゲットＣＰＵが「ｐｏｋｅ」メッセー
ジを開始すると、これは、メモリスレーブバスの書き込
みデータバスに関連する書き込み信号と、設定されるメ
モリスレーブバスに関連する要求信号とを識別するステ
ートマシン２５２によって認識される。また、ステート
マシン２５２は、メモリスレーブバスによって要求され
る書き込みデータと関連するアドレスがターゲットＣＰ
Ｕ領域のメモリ範囲の外側であることを認識する。この
状況に応じて、ステートマシン２５２は、図６(a) に示
されるような予め記憶された「ｐｏｋｅ」ヘッダバイト
を制御ライン２６６を介してヘッダレジスタ２４０内に
直接ロードする。このような「ｐｏｋｅ」ヘッダバイト
は１つのデータワードを示すワードカウントを持つ。そ
して、メモリスレーブバスのアドレスデータバス上のア
ドレスワードはバス選択及び指定ロジック２５４を介し
て、ステートマシン２５２の制御下でアドレスレジスタ
２４２内にロードされ、メモリスレーブバスの書き込み
データバス上の書き込みデータも同様にデータアダプタ
１６０のデータレジスタ２４４内にロードされる。そし
て、ステートマシン２５２の制御下で、ヘッダレジスタ
２４０内の「ｐｏｋｅ」バイトは、送信データバスＴＸ
ＤＡＴＡ上を通ってホストＣＰＵに出力され、アドレス
レジスタ２４２に含まれる４バイトアドレスとデータレ
ジスタ２４４に含まれる４バイトデータが続く。

【００８２】同様に、要求信号とターゲットＣＰＵ領域
のアドレス範囲の外側のメモリスレーブバスのアドレス
バス上のアドレスとに関連して読み出し信号をメモリス
レーブバス上で識別するステートマシン２５２に応答し
て、ステートマシン２５２は、「ｐｅｅｋ」ヘッダバイ
トに相当する図６(b) に示されるヘッダバイトをヘッダ
レジスタ２４０内にロードする。この場合、ヘッダバイ
トは１つのワードカウントを含む、即ち、データワード
がないことを示す。同様に、上述のように、ステートマ
シン２５２はまた、データアダプタ１６０を制御してメ
モリスレーブバスのアドレスバス上のアドレスをアドレ
スレジスタ２４２内にロードする。そして、ヘッダレジ
スタ２４０に含まれるヘッダバイトは、送信データバス
ＴＸＤＡＴＡ上に出力され、アドレスレジスタ２４２に
記憶された４つの連続したバイトが続く。

【００８３】この段階で、メッセージコンバータ１６０
は、開始されたターゲット「ｐｅｅｋ」メッセージで終
了するが、ターゲットＣＰＵはメモリスレーブバス２２
０上の信号ＶＡＬＩＤを受信していない。結果として、
ターゲットＣＰＵは「ｓｔｕｃｋ」（即ち、固定された
かまたは継続して待機中）であり、何もしていない（停
止または他の中断ではない）。しかしながら、メッセー
ジコンバータ１６０は「ｓｔｕｃｋ」ではなく、その他
の活動（ＣＰＵが「ｓｔｕｃｋ」なので開始されたター
ゲット「ｐｅｅｋ」メッセージまたは「ｐｏｋｅ」メッ
セージを受信しないが）を進行する位置にいる。

【００８４】このように、メッセージコンバータがメモ
リアクセスメッセージをオフ−チップホストプロセッサ
に送信すると、後続のメッセージまたは要求を自由に処
理できる。ターゲットＣＰＵにより開始された「ｐｏｋ
ｅ」メッセージまたは「ｐｅｅｋ」メッセージに応答し
て、ホストＣＰＵは「ｐｅｅｋｅｄ」メッセージで応答
する。ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージ
の受信は、図６(c) の構成に対応するヘッダレジスタ内
のヘッダバイトを認識するステートマシン２５２によっ
て識別される。受信データバスＲＸＤＡＴＡからの次の
４バイトの情報がデータレジスタ２４４内にシフトさ
れ、その内部にロードされたデータワードが、設定され
るメモリスレーブバスと連絡する信号ＶＡＬＩＤと関連
して、ステートマシン２５２の制御下で、ターゲットＣ
ＰＵ領域のメモリスレーブバス２２０のデータバスに、
バス選択及び指定制御ロジック２５４によって転送され
るので、ターゲットＣＰＵのメモリスペースと連絡する
メモリアービタに、「ｐｅｅｋ」要求によって要求され
たデータが利用可能であることを表示する。ターゲット
ＣＰＵは単一ワード「ｐｅｅｋ」を開始するだけなの
で、ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージは
単一データワードのみを含む。ターゲットＣＰＵが信号
ＶＡＬＩＤを受信すると、「ｓｔｕｃｋ」ではなくな
る。

【００８５】メモリスレーブバス２２０は、ターゲット
ＣＰＵによって使用されて、メッセージコンバータ１６
０を介してホストＣＰＵによってアクセスされるオン−
チップ診断機能にアクセスする。これは開始されたター
ゲット「ｐｅｅｋ」／「ｐｏｋｅ」に使用するのと同じ
バスであり、アドレス範囲は、これがオン−チップ診断
機能へのアクセスかどうか判定する。ターゲットＣＰＵ
によってメモリスレーブバス２２０上で開始される任意
の作動に応答して、ステートマシン２５２はライン２７
２を介してバス選択及び指定ロジック２５４を制御しメ
モリスレーブバス２２０上の任意の情報または制御信号
を診断バス２３４に転送する。

【００８６】図１１を参照すると、図８及び図１０のメ
ッセージコンバータ１６０と、オン−チップソース／宛
先ロジックまたはターゲット領域とホストＣＰＵと、の
間の相互接続が概略的に示される。図５を参照して前述
したように、集積回路２は、ＴＡＰコントローラ４と、
データアダプタ９０と、ＣＰＵレジスタ１６３を有する
ターゲットＣＰＵ１６２と、オン−チップメモリ１６４
と、を含んで構成される。加えて、図１１の集積回路２
は、診断レジスタ３０１を有する診断機能回路３００
と、メモリキャッシュ３０２と、外部メモリインタフェ
ースコントローラ３０４と、図１０で詳細に説明したメ
ッセージコンバータ１６０と、を含んで構成される。図
１１において、ホストＣＰＵ２００がホスト通信アダプ
タ３０８を介して集積回路２のＴＡＰコントローラ４と
インタフェースすることが示されている。本実施形態に
おいて、ホスト通信アダプタ３０８は、ＴＡＰコントロ
ーライニシャライザ１７６と、データアダプタ１８０
と、図５において説明したメモリバスアダプタ１９４
と、を含んで構成される。また、ホスト通信アダプタ３
０８は、ホストＣＰＵ２００からまたはホストＣＰＵ２
００へのメッセージを変換するための集積回路２に設け
られたメッセージコンバータ１６０と同等のメッセージ
コンバータを有する。更に、図１１を参照すると、メッ
セージコンバータ１６０が診断バス２３４を介して診断
機能回路３００と通信するのがわかる。診断機能回路３
００とターゲットＣＰＵ１６２とは、バス３１０を介し
て相互に通信する。メッセージコンバータ１６０のメモ
リモニタバス２２６とメモリスレーブバス２２０は、タ
ーゲットＣＰＵとメモリキャッシュ３０２との間の共通
バス３１２と接続する。また、ターゲットＣＰＵとメモ
リキャッシュ３０２とは、ＣＰＵ命令−取出しバス３１
４を介して相互接続する。メッセージコンバータ１６０
上のメモリマスタバス２２２は、オン−チップソース／
宛先ロジックのメモリバス１６６に順次接続するメモリ
キャッシュ３０２に接続する。図５を参照して前述した
ように、メモリバス１６６はオン−チップメモリ１６４
に接続する。また、メモリバス１６６は、外部メモリイ
ンタフェースコントローラ３０４と接続し、その外部メ
モリインターフェースコントローラ３０４は、オフ−チ
ップメモリ１７４とインタフェースするオフ−チップメ
モリバス３１６にオン−チップソース／宛先ロジックメ
モリバス１６６をインタフェースする。

【００８７】図１１の構成は、オン−チップソース／宛
先ロジックとホストＣＰＵとの間でメッセージを送信す
ることによって種々の診断手順を実行するのに使用でき
る。診断バス２３４は、診断機能回路３００の診断レジ
スタ３０１への又は診断レジスタ３０１からの読み出し
及び書き込みを可能にするとともに、トリガ事象を発生
させる。ターゲットＣＰＵに関連する制御情報は、診断
機能回路３００から読み出される。ターゲットＣＰＵに
関連する命令ポインタと他の制御信号は、診断機能回路
３００の診断レジスタ３０１に記憶される。命令ポイン
タは、診断レジスタ３０１の一つに連続して複写され、
診断バス２３４上の要求によってアクセスされる。ター
ゲットＣＰＵの状態を検索するには、診断機能回路３０
０の診断レジスタ３０１の一つを検索する必要がある。
診断レジスタ３０１は、例えば、ＳＴＡＬＬ ＡＴ Ｉ
ＮＴＥＲＲＵＰＴ ＰＯＩＮＴ、ＴＲＡＰ ＡＴ ＩＮ
ＴＥＲＲＵＰＴ ＰＯＩＮＴ等の、ターゲットＣＰＵの
種々の制御信号を記憶できる。これらの信号は特定のワ
イヤを介してＣＰＵに伝達される。

【００８８】前述のように、ホストＣＰＵがメモリマス
タバス２２２を介してターゲットＣＰＵメモリスペース
内のメモリ位置に書き込みができるのと同様の方法で、
ホストＣＰＵは、診断バス２３４を介して診断機能回路
３００内のレジスタに書き込みができる。診断機能回路
３００のレジスタに書き込みをするホストＣＰＵに応答
して、トリガされた事象が発生する。このトリガ事象
は、トリガ事象を識別する理由コードに関連する要求信
号を識別するステートマシン２５２によってメッセージ
コンバータ１６０内で検出される。要求信号に応答し
て、ステートマシン２５２は、トリガ事象に関連する理
由コードを、トリガヘッダバイトを識別する２ビット１
１とともに、ヘッダレジスタ２４０内にロードする。そ
して、ヘッダレジスタ２４０に記憶されたトリガヘッダ
バイトが送信データバスＴＸＤＡＴＡ上をターゲットＣ
ＰＵに出力される。

【００８９】上記のように、ターゲットＣＰＵ自体が、
メモリモニタバス２２６と診断バス２３４とを介して診
断機能回路３００にアクセスできる。同様に、ターゲッ
トＣＰＵが診断機能回路に書き込みをすると、この書き
込みに応答してトリガ事象が発生して、ステートマシン
２５２がヘッダレジスタ２４０に含まれるトリガヘッダ
バイトを出力してターゲットＣＰＵに戻す。ステートマ
シン２５２は、診断バス２３４上の書き込みがターゲッ
トＣＰＵによって行われたかまたはホストＣＰＵによっ
て行われたかを記憶し、トリガ事象を正しい宛先に返送
する。

【００９０】図１１に示された環境で実行される本実施
形態によるメッセージコンバータは、テストアクセスポ
ートからのブート、ホットプラグ挿入及びホストとター
ゲットの同期化等の種々の高レベルの診断特徴を維持で
きる。このように、本実施形態によれば、集積回路に挿
入され、限定されたピンカウントを介してホストＣＰＵ
とオン−チップソース／宛先ロジックとの間の通信を提
供するメッセージコンバータが設けられる。このコンバ
ータは、種々のオン−チップリソースへのアクセスを有
する。これらのリソースのうちのいくつかは単に監視さ
れるだけであり、他は制御されるかまたは監視及び制御
される。任意のリソースの監視は非割り込みであり、チ
ップ機能の実行または待機に何の影響も与えない。これ
は診断目的には理想的である。メッセージコンバータ
は、受信メッセージの解釈と、送信メッセージの編集
と、オン−チップソース／宛先ロジックへのまたはオン
−チップソース／宛先ロジックからの情報の選択または
指示との機能を実行する。メッセージコンバータは、オ
ン−チップ機能のいずれからも独立して作動するので、
何らかの割り込み作動の実行が指示されるまで或いは指
示されなければ非割り込みである。

【００９１】図１１を参照すると、その構成は、メモリ
キャッシュ３０２を取り除き、共通バス３１２とＣＰＵ
命令取出しバス３１４とをメモリバス１６６に直接接続
することによって応用されてもよい。更に、この構成
は、付加的なマスタまたはメモリバス１６６に接続され
たオン−チップの自律機能を有するようにも応用でき
る。さらにまた、ターゲットＣＰＵ１６２は取り除くこ
とができ、メモリスレーブバス２２０とメモリマスタバ
ス２２２とメモリモニタバス２２６とをメモリバス１６
６に直接接続できる。

【００９２】図１２に示される本発明の実施の形態によ
れば、診断機能回路３００はブレークポイントレンジユ
ニット４００を有し、１対以上の診断レジスタが１対以
上の下側ブレークポイントレジスタ及び上側ブレークポ
イントレジスタとして使用される。各下側ブレークポイ
ントレジスタと上側ブレークポイントレジスタは符号４
０２、４０４で示される。ターゲットＣＰＵ１６２の命
令ポインタは、ターゲットＣＰＵの命令ポインタ（Ｉｐ
ｔｒ）レジスタ４０６内に保持され、バス３１０を介し
てブレークポイントレンジユニット４００に供給され
る。命令ポインタは、ＣＰＵが中断されず、或いは逸脱
しない場合に、ＣＰＵが次に実行することが予測される
命令へのポインタである。ＣＰＵが逸脱した場合、命令
ポインタが有効な時を表示する制御信号とともに命令ポ
インタがバス３１０上を供給されるのは明らかである。

【００９３】上記の制御信号、即ち、ＳＴＡＬＬ ＡＴ
ＩＮＴＥＲＲＵＰＴ ＰＯＩＮＴ、ＴＲＡＰ ＡＴ
ＩＮＴＥＲＲＵＰＴ ＰＯＩＮＴ、に加えて、新しい制
御信号ＴＲＡＰ ＡＴ ＮＥＸＴ ＩＮＴＲＵＣＴＩＯ
Ｎがブレークポイントレンジユニット４００により発生
する。実行回路４１１が制御信号ＴＲＡＰ ＡＴ ＮＥ
ＸＴ ＩＮＴＲＵＣＴＩＯＮ及びＳＴＡＬＬ ＡＴ Ｉ
ＮＴＥＲＲＵＰＴ ＰＯＩＮＴに応答して、ターゲット
ＣＰＵ１６２の通常作動を中断させる。信号ＴＲＡＰ
ＡＴ ＮＥＸＴ ＩＮＳＴＲＵＣＴＩＯＮが宣言され
て、ターゲットＣＰＵにトラップを取らせる、即ち、Ｃ
ＰＵが通常実行する次の命令の代わりに予め定義された
一連のトラップ命令を取出して実行させる。これらのト
ラップ命令は、ＣＰＵの作動を検査するために診断でき
る一定のタスクをＣＰＵに実行させるように選択され
る。このために、ＣＰＵの実行回路４１１の実行制御ロ
ジック４５４は、バス４５６上のアドレスとともにライ
ン４０１上の制御信号をＣＰＵ１６２の命令取出しユニ
ット４１０に送る。命令取出しユニット４１０及びＣＰ
Ｕのトラップ機構の正常特性により、命令が命令バス４
０９上に発生する。信号ＳＴＡＬＬ ＡＴ ＩＮＴＥＲ
ＲＵＰＴ ＰＯＩＮＴが宣言されて、診断手順が行われ
ている間は、ＣＰＵが別のどんな命令も実行することを
防止する。

【００９４】ブレークポイントレンジユニットの主要な
機能は、上記のようにトラップを生じさせるかまたはＣ
ＰＵを停止させることであるが、診断コントローラもま
た他の相互作用が可能である。ブレークポイントアドレ
スの検出に応答して可能な他の作動は、ＣＰＵを必要と
せずに或いはＣＰＵを妨害せずにＴＡＰコントローラを
介して「ｔｒｉｇｇｅｒｅｄ」メッセージをオフ−チッ
プで送信し、外部接続部を介して信号「ｔｒｉｇｇｅｒ
−ｏｕｔ」を送信し、或いは、ブレークポイントされた
命令のｎ番目の実行が上記可能な応答の１つを生じるよ
うカウンタを減少させる、ことである。ここで、ｎは応
答をトリガするのに必要なブレークポイント命令の所望
の数である。

【００９５】ＴＲＡＰ ＡＴ ＮＥＸＴ ＩＮＳＴＲＵ
ＣＴＩＯＮが、ＣＰＵが次の命令を実際に実行しようと
する場合にのみ、ＣＰＵに次の命令の実行の代わりにト
ラップを取るかまたは停止するように合図することは言
うまでもない。ＣＰＵが中断するか、（何らかの他の原
因でトラップを取るか、またはプログラム飛越しをとる
と、次の命令が実行されないのでブレークポイントトラ
ップがとられない。

【００９６】図１３はブレークポイントレンジユニット
の構成部品をより詳細に示す。比較回路４１２と等しく
比較回路４１３より低い上側ブレークポイントレジスタ
４０２及び比較回路４１４より大きく比較回路４１５と
等しい下側ブレークポイント４０４が接続される。比較
回路は全てバス３１０上の命令ポインタを受信する。ま
た、各比較回路４１２、４１３、４１４、４１５は、接
続された上側または下側ブレークポイントレジスタ４０
２、４０４からアドレスライン４３８、４４０上の各ア
ドレスを受信する。上側及び下側ブレークポイントレジ
スタに保持されるアドレスは、ここではブレークポイン
トアドレスと考えられる。論理回路４１６はライン４３
１、４３２、４３４、４３６上の比較回路４１２、４１
３、４１４、４１５からの出力と、バス３１０上の命令
ポインタを受信し、命令ポインタが有効な時期を決定し
て、比較回路４１２、４１５と等しいブレークポイント
レジスタのうちの１つが、命令ポインタと接続されたブ
レークポイントレジスタ内に記憶されたブレークポイン
トアドレスとの間のマッチを表示すると、或いは、比較
回路４１３より低いブレークポイントレジスタ及び比較
回路４１４より大きいブレークポイントレジスタの両方
が、命令ポインタと関連するブレークポイントアドレス
レンジとの間のマッチを表示すると、信号ＴＲＡＰ Ａ
Ｔ ＮＥＸＴ ＩＮＳＴＲＵＣＴＩＯＮまたは信号ＳＴＡ
ＬＬ ＡＴ ＩＮＴＥＲＲＵＰＴ ＰＯＩＮＴのどちらか
を宣言する。

【００９７】論理回路４１６はまた、ライン４４２を介
して、信号ＴＲＡＰ ＡＴ ＮＥＸＴ ＩＮＳＴＲＵＣ
ＴＩＯＮ及びＳＴＡＬＬ ＡＴ ＩＮＴＥＲＲＵＰＴ
ＰＯＩＮＴが前回ブレークポイントから戻った後すぐに
宣言されることを防止するステートビットを記憶するス
テートビットストア４１８に接続される。ステートビッ
トは、次の命令が何らかの前回ブレークポイント作動に
続く復帰または再開であることをブレークポイントユニ
ット４００に伝達するライン４２０上のＣＰＵからの信
号によって設定される。

【００９８】ブレークポイントレンジユニット４００に
は、論理回路４１６が信号ＴＲＡＰ ＡＴ ＮＥＸＴ Ｉ
ＮＴＲＵＣＴＩＯＮまたはＳＴＡＬＬ ＡＴ ＩＮＴＥ
ＲＲＲＵＰＴ ＰＯＩＮＴのどちらを宣言するかを決定
する、ブレークポイントレンジユニット固有のレジスタ
内のビット等の構成手段が設けられる。図１３の実施の
形態では、構成手段の構成ビットストア４５０は論理回
路４１６にライン４５２上の信号を供給して、どの制御
信号が宣言されるかを決定する。構成ビットストアは診
断バス２３４を介してロードされる。

【００９９】ブレークポイントレンジユニット４００は
また、反転ビットストア４３０を有し、そのビットは、
設定されると、比較作動の意味を反転して命令ポインタ
が特定レンジの内側よりも外側にある時にマッチが生じ
るようにできる。反転ビットストア４３０の状態はライ
ン４４４を介して論理回路４１６にリレーされ、反転ビ
ットストア４３０内に記憶された値に応じて、論理回路
４１６が通常比較または反転比較のいずれかを作動す
る。反転ビットはＣＰＵからのライン４３２上の制御信
号ＳＥＴＩＮＶＥＲＳＥによって設定される。反転ビッ
トが設定されると、ＣＰＵが特定レンジの内側よりも外
側の命令を実行しようとする場合にＴＲＡＰ ＡＴ Ｎ
ＥＸＴ ＩＮＳＴＲＵＣＴＩＯＮ信号またはＳＴＡＬＬ
ＡＴ ＩＮＴＥＲＲＵＰＴ ＰＯＩＮＴ信号のいずれ
かが設定される。或いは、反転ビットストア４３０は診
断バス２３４を介してロード可能なレジスタビットでも
よい。

【０１００】ブレークポイントアドレスは、上側ブレー
クポイントレジスタ４０２及び下側ブレークポイントレ
ジスタ４０４内に診断バス２３４を介してロードされ
る。これらは、代わりにメモリバス３１２によってロー
ドされてもよいし、或いは、これを実行するための回路
接続はここでは示されていないが、診断目的のための他
のインタフェースを介してロードされてもよい。

【０１０１】ブレークポイントレンジユニット４００は
以下のように作動する。ＣＰＵからの命令ポインタは比
較回路４１２、４１３、４１４、４１５内の各ブレーク
ポイントアドレスと比較される。マッチが生じると、命
令ポインタが有効であって、状態ビットが設定されてい
ないとして、信号ＴＲＡＰ ＡＴ ＮＥＸＴ ＩＮＳＴ
ＲＵＣＴＩＯＮまたはＳＴＡＬＬ ＡＴ ＩＮＴＥＲＲ
ＵＰＴ ＰＯＩＮＴのうちの１つが、ＣＰＵが通常実行
するはずの次の命令を実行するのを防止するのに十分な
短い時間でライン４０７または４０８上で宣言される。
反転ビットが設定されないと、命令ポインタが上側ブレ
ークポイントレジスタ内の値より小さい場合及び下側ブ
レークポイントレジスタ内の値と同じかまたは大きい場
合にマッチが生じる。反転ビットが設定されると、命令
ポインタが下側ブレークポイントレジスタ内の値より小
さい場合または上側ブレークポイントレジスタ内の値と
同じかまたは大きい場合にマッチが生じる。上記実施の
形態のレンジユニットはこのように４つの比較動作を実
施できるが、３つの同時比較動作のみの結果が反転ビッ
トが設定されたかどうかに応じて使用される。反転ビッ
トが設定されない場合、比較回路４１３、４１４、４１
５からのライン４２３、４３４、４３６上の信号がそれ
ぞれ論理回路４１６によって入力される。反転ビットが
設定された場合、比較回路４１２、４１３、４１４から
のライン４３１、４３４、４３６上の信号がそれぞれ論
理回路４１６によって入力され、ライン４３４、４３６
上の信号値が反転される。実行回路４１１の実行制御ロ
ジック４５４は、宣言された信号ＴＲＡＰ ＡＴ ＮＥ
ＸＴ ＩＮＳＴＲＵＣＴＩＯＮまたはＳＴＡＬＬ ＡＴ
ＩＮＴＥＲＲＵＰＴ ＰＯＩＮＴのうちの１つにＣＰＵ
が正しく応答できるようにする。ステートビット４１８
は、一方ではＲＥＴＵＲＮ ＦＲＯＭ ＴＲＡＰに続く
命令のための、他方では通常のＣＰＵ作動の再開のため
のブレークポイント機能を禁止する。これは、ＣＰＵが
ブレークポイントによって要求される特定作動を終了し
た後に毎回ブレークポイント作動をとり続ける無限ルー
プを防止するのに重要である。

【０１０２】多条ブレークポインティングを可能にする
ステートビット４１８の代わりにより洗練された状態機
構を有することができる。即ち、ステートビットは同一
ブレークポイントでのＲＥＴＵＲＮ ＦＲＯＭ ＴＲＡ
Ｐの再トラッピングを防止するが、ブレークポイント機
構を他のブレークポイントアドレス用に作動させるよう
に設定できる。

【０１０３】上記のように、ブレークポイントレンジユ
ニットはカウンタを有して、ブレークポイントされた命
令が一定時間実行された後に、ブレークポイント作動が
生じるようにする。この場合に特に重要な点は、中断が
完了した時に再開されるＣＰＵの実行の間のある中間点
で命令を中断させるＣＰＵの実行である。これを達成す
るために、カウンタは命令の開始ではなく命令の完了を
カウントする必要がある。このようなカウンタは図１３
に符号４２２で示されており、バス３１０上の命令ポイ
ンタを受信し、適宜なカウントに到達した時に論理回路
４１６に教えるように接続される。

【０１０４】上記実施の形態において、命令ポインタは
ブレークポイントレンジユニットに直接供給される。或
いは、命令は実行のためにメモリから取出される必要が
あるので、命令取出しバス３１４が監視されてもよい。
この変更例は、単純な命令取出しスキーマが使用される
状況において実行可能である。ブレークポイント命令が
次の命令の実行前に生じることが重要である場合に、命
令取出しが命令実行よりどの程度進んでいるかの情報が
要求されるのは言うまでもない。

【０１０５】ここでのブレークポイントレンジユニット
は、ブレークポイントマッチが生じるまでは非割込み作
動ができる。即ち、ＣＰＵのまたは他のオン−チップ機
能の実行を妨害せず或いは実行に影響を与えずに、ブレ
ークポイントレジスタをロードでき、命令ポインタを継
続して監視できる。また、ブレークポイントレンジユニ
ットは、自立性ユニットなので、ＣＰＵに何らの変更も
必要とせずに、例えばソフトウエア診断特性を必要とし
ない場合の製造変更のために、チップから取り外すこと
ができる。この結果、ＣＰＵ内の実行制御ロジック４５
４は単に冗長である。

【０１０６】図１２及び図１３を参照して述べた実施の
形態において、１対のブレークポイントレジスタが示さ
れる。何対のブレークポイントレジスタが設けられても
よく、また、ブレークポイントされる命令のレンジの下
側及び上側境界のアドレス値をロードされてもよい。ブ
レークポイントレジスタの各対は、図１３に示されるよ
うにこれと接続した４つの比較回路を有する。

【０１０７】別の実施の形態において、ブレークポイン
トレンジユニットはオン−チップの回路の別のブロック
として設けられるのではなくＣＰＵ内に埋め込まれる。
このように埋め込まれたブレークポイントレンジユニッ
トは、図１２及び図１３に関して上述された接続部と等
しいＣＰＵとの内部接続部を有する。

【図面の簡単な説明】

【図１】本実施形態による接続点を有するテストアクセ
スポートコントローラを備えた集積回路を示す。

【図２】図１のテストアクセスポートコントローラを示
す。

【図３】図２のテストアクセスポートコントローラに接
続するための本実施形態によるデータアダプタを示す。

【図４】診断モードにおける図２のテストアクセスポー
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。

【図５】図３のデータアダプタの実行を階層形状ブロッ
ク図で示す。

【図６】本実施形態によるメッセージのヘッダバイトの
フォーマットを示す。

【図７】本実施形態によるメッセージのフォーマットを
示す。

【図８】本実施形態によるメッセージコンバータを概略
的に示す。

【図９】本実施形態におけるメッセージコンバータに接
続されるバスのフォーマットを示す。

【図１０】本実施形態のメッセージコンバータの実行を
示す。

【図１１】本実施形態のメッセージコンバータの実行を
階層形状ブロック図で示す。

【図１２】ブレークポイントレンジユニットのＣＰＵへ
の使用を示すブロック図を示す。

【図１３】ブレークポイントレンジユニットのブロック
図を示す。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 メモリから命令を取出して実行する取出
   し及び実行回路と、次に実行される命令のメモリ内のア
   ドレスを保持するアドレスレジスタと、を含んで構成さ
   れるオン−チップＣＰＵと、 ＣＰＵを前記メモリにアクセスさせるためのＣＰＵに接
   続されたバスと、 下側及び上側ブレークポイントアドレスをそれぞれ保持
   し、その間でＣＰＵの通常作動が診断目的のために中断
   される第１及び第２ブレークポイントレジスタを有し、
   更に、アドレスレジスタの内容と下側及び上側ブレーク
   ポイントアドレスのそれぞれの内容とを比較して、アド
   レスレジスタに保持されたアドレスが下側ブレークポイ
   ントアドレスに等しいかまたは下側ブレークポイントア
   ドレスと上側ブレークポイントアドレスとの間にある時
   にブレークポイント信号を出力するように作動する比較
   ロジックを有するブレークポイントレンジユニットと、 ブレークポイント信号を受信するように接続され、ブレ
   ークポイント信号を受信した時にＣＰＵの通常作動を中
   断するように配置されたオン−チップ制御ロジックと、
   を含んで構成される単一チップ集積回路装置。
2. 【請求項２】 前記比較ロジックは、アドレスレジスタ
   内に保持されたアドレスが上側ブレークポイントアドレ
   スより低いか、下側ブレークポイントアドレスと等しい
   か、また、下側ブレークポイントアドレスより大きいか
   を比較する、比較回路を含んで構成される請求項１記載
   の単一チップ集積回路装置。
3. 【請求項３】 前記オン−チップ制御ロジックは、ブレ
   ークポイント信号に応答して、ＣＰＵが通常に実行する
   はずの次の命令の代わりに、一連の命令をＣＰＵに取り
   出させて実行させるように作動する請求項１または２記
   載の単一チップ集積回路装置。
4. 【請求項４】 前記オン−チップ制御ロジックは、ブレ
   ークポイント信号に応答して、ブレークポイント信号を
   発生させるアドレスにおける命令及びブレークポイント
   レンジ内のメモリの後続の各アドレスにおける命令につ
   いて診断手順が行われている間にＣＰＵが何らかの別の
   命令を実行することを防止する請求項１または２記載の
   単一チップ集積回路装置。
5. 【請求項５】 前記ブレークポイントレンジユニット
   が、中断した後のＣＰＵの通常作動の再開についての次
   の命令のためのブレークポイント信号の発生を禁止する
   回路を含んで構成される請求項１から４のいずれか１つ
   に記載の単一チップ集積回路装置。
6. 【請求項６】 前記ブレークポイントレンジユニット
   は、複数のブレークポイントレンジを表示する上側及び
   下側ブレークポイントアドレスをそれぞれ保持する１組
   のブレークポイントレジスタを有する請求項１から５の
   いずれか１つに記載の単一チップ集積回路装置
7. 【請求項７】 前記オン−チップＣＰＵが複数の異なる
   手順を実行するための命令を取出して実行でき、ブレー
   クポイント信号の発生の禁止は、これらの手順のうち他
   の手順ではなく、ＣＰＵの通常作動を中断させるいずれ
   か１つの手順に関してのみ作動する請求項５または６記
   載の単一チップ集積回路装置。
8. 【請求項８】 前記ブレークポイントレンジユニットの
   ブレークポイントレジスタが、オン−チップＣＰＵ用の
   １組のレジスタ部分を形成する請求項１から７のいずれ
   か１つに記載の単一チップ集積回路装置
9. 【請求項９】 前記ブレークポイントレンジユニットは
   オン−チップＣＰＵとは独立して作動でき、アドレス通
   信パスを介してオン−チップＣＰＵのレジスタの内容を
   受信してブレークポイント信号パスにそってブレークポ
   イント信号を発生するように接続される請求項１から７
   のいずれか１つに記載の単一チップ集積回路装置。
10. 【請求項１０】 通信パスを介してブレークポイントレ
    ンジユニットに接続され、オン−チップＣＰＵを必要と
    せずにブレークポイントレンジユニットに下側及び上側
    ブレークポイントアドレスをロードさせるメッセージコ
    ンバータを含んで構成される請求項９記載の単一チップ
    集積回路装置。
11. 【請求項１１】 前記ブレークポイントレンジユニット
    は、定義されたレンジの外側のブレークポイント信号を
    発生して、アドレスレジスタ内に保持されたアドレスが
    下側ブレークポイントアドレスより低いか、上側ブレー
    クポイントアドレスと等しいかまたは大きい時にブレー
    クポイント信号を出力する反転状態指示器を設定する手
    段を含んで構成される請求項１から１０のいずれか１つ
    に記載の単一チップ集積回路装置。
12. 【請求項１２】 前記比較ロジックが更に、アドレスレ
    ジスタ内に保持されたアドレスが上側ブレークポイント
    アドレスと等しいかを比較する比較回路を含んで構成さ
    れる請求項１１記載の単一チップ集積回路装置。
13. 【請求項１３】 ＣＰＵによって実行される命令アドレ
    スが監視されるとともに、ＣＰＵの通常作動が診断目的
    のために中断されるアドレスレンジを定義する下側及び
    上側ブレークポイントアドレスとそれぞれ比較され、監
    視アドレスが下側ブレークポイントアドレスと等しい
    か、または、下側ブレークポイントアドレスと上側ブレ
    ークポイントアドレスとの間である場合にブレークポイ
    ント信号が出力され、ＣＰＵによるブレークポイント信
    号の受信によりＣＰＵの通常作動が中断することを特徴
    とする、特に診断手順を実行できる、オン−チップＣＰ
    Ｕの通常作動を中断する方法。
14. 【請求項１４】 前記ブレークポイント信号が、ＣＰＵ
    に、ＣＰＵが通常実行するはずの次の命令のかわりに一
    連の命令を取出して実行させる請求項１３記載のオン−
    チップＣＰＵの通常作動を中断する方法。
15. 【請求項１５】 前記ブレークポイント信号が、ブレー
    クポイント信号を発生させるアドレスにおける命令及び
    ブレークポイントレンジ内のメモリの後続の各アドレス
    における命令について診断手順が行われている間にＣＰ
    Ｕが何らかの別の命令を実行することを防止する請求項
    １３記載のオン−チップＣＰＵの通常作動を中断する方
    法。
16. 【請求項１６】 前記ブレークポイントレンジユニット
    が、中断した後のＣＰＵの通常作動の再開についての次
    の命令のためのブレークポイント信号の発生を禁止する
    回路を含んで構成される請求項１３から１５のいずれか
    １つに記載のオン−チップＣＰＵの通常作動を中断する
    方法。
17. 【請求項１７】 前記オン−チップＣＰＵが複数の異な
    る手順を実行するための命令を取出して実行でき、ブレ
    ークポイント信号の発生の禁止は、これらの手順のうち
    他の手順ではなく、ＣＰＵの通常作動を中断させるいず
    れか１つの手順に関してのみ作動する１３から１６のい
    ずれか１つに記載のオン−チップＣＰＵの通常作動を中
    断する方法。
18. 【請求項１８】 前記ブレークポイントレンジユニット
    は、定義されたレンジの外側のブレークポイント信号を
    発生して、アドレスレジスタ内に保持されたアドレスが
    下側ブレークポイントアドレスより低いか、上側ブレー
    クポイントアドレスと等しいかまたは大きい時にブレー
    クポイント信号を出力する反転状態指示器を設定する請
    求項１３から１７のいずれか１つに記載のオン−チップ
    ＣＰＵの通常作動を中断する方法。