JPH05126914A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 高価で高速読み出し可能なＳＲＡＭで構成さ
れたパターンメモリ自身の容量を増大させることなく、
ゲート規模の膨大なＩＣに対しても容易に試験用バター
ンデータを発生することができるようにする。 【構成】 パターン発生手段は、被測定ＩＣの試験信号
を作成するための基準となるパターンデータを一時的に
記憶しているパターンメモリからデータを順次読み出す
ことによって所望のパターンデータを発生する。パター
ンデータ補助格納手段は、パターンメモリの記憶可能な
数よりも多くの種類のパターンデータを格納している。
従って、被測定ＩＣが変更され、この被測定ＩＣに対応
したパターンデータがパターン発生手段内部に存在しな
い場合でも、転送制御手段がこのパターンデータ補助格
納手段に格納されているパターンデータの中からその被
測定ＩＣに対応したパターンデータをパターンメモリに
転送するので、パターン発生手段はその被測定ＩＣに対
応したパターンデータを発生することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置に係り、特に被測定Ｉ
Ｃの試験信号を作成するための基準となる試験用パター
ンデータを発生するパターン発生手段に改良を加えたＩ
Ｃ試験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】

【発明が解決しようとする課題】従来のＩＣ試験装置の
パターン発生手段は、被測定ＩＣの種類や形式が異なる
毎に、それに対応した試験用パターンデータを発生しな
ければならないため、それぞれの被測定ＩＣの種類や形
式に対応した試験用パターンデータを数十種類程度記憶
したパターンメモリを内蔵している。そして、パターン
発生手段は、このパターンメモリに記憶されている複数
の試験用パターンデータの中から被測定ＩＣの種類や形
式に応じたものを選択的に読み出すことによって、所望
の試験用パターンデータを発生している。また、パター
ンメモリは、被測定ＩＣの試験条件で試験用パターンデ
ータが読み出され、直接被測定ＩＣに送出される必要が
あるため、高速読み出し可能なＳＲＡＭで構成されてい
る。

【０００５】ところが、最近ではＩＣのゲート規模が拡
大してきたために、試験用パターンデータの容量もそれ
に伴って膨大なものとなり、例えば、ゲート数が１０Ｋ
の場合で約２００Ｋワード、２０Ｋの場合で約２５０Ｋ
ワード、２５Ｋの場合で約３００Ｋワードの試験用パタ
ーンデータを必要とし、ゲート数１００ＫのＩＣに至っ
ては、試験用パターンデータとして約１Ｍワードを必要
とする。従って、従来のＩＣ試験装置の中にはパターン
メモリのハードウェア上の制限から試験不可能なゲート
規模のＩＣが存在するようになってきた。

【０００６】このようにゲート規模の大きなＩＣを試験
するためには、パターン発生手段のパターンメモリ自身
の容量を単純に大きくすればよいのだが、前述のように
パターンメモリは高価で高速読み出し可能なＳＲＡＭで
構成されているため、容量の増大が直接コストの上昇に
反映してしまうので、単純にパターンメモリの容量を増
大することには問題があった。

【０００７】本発明は上述の点に鑑みてなされたもので
あり、高価で高速読み出し可能なＳＲＡＭで構成された
パターンメモリ自身の容量を増大させることなく、ゲー
ト規模の膨大なＩＣに対しても容易に試験用バターンデ
ータを発生することのできるパターン発生手段を備えた
ＩＣ試験装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、被測定ＩＣの
試験信号を作成するための基準となるパターンデータを
一時的に記憶しているパターンメモリからデータを順次
読み出すことによって所望のパターンデータを発生する
パターン発生手段と、前記パターンメモリの記憶可能な
数よりも多くの種類のパターンデータを格納しているパ
ターンデータ補助格納手段と、このパターンデータ補助
格納手段に格納されている前記パターンデータの中から
前記被測定ＩＣに対応したパターンデータを前記パター
ンメモリに転送する転送制御手段とを有するものであ
る。

【０００９】

【作用】パターン発生手段は、被測定ＩＣの試験信号を
作成するための基準となるパターンデータを発生するも
のである。パターンデータはパターン発生手段内のパタ
ーンメモリに一時的に記憶される。従って、パターン発
生手段はこのパターンメモリからデータを順次読み出す
ことによって所望のパターンデータを発生する。パター
ンデータ補助格納手段は、パターンメモリの記憶可能な
数よりも多くの種類のパターンデータを格納している。
具体的には、パターンメモリの記憶容量が１Ｍワードの
場合に、パターンデータ補助格納手段は、約１Ｇワード
分のパターンデータを格納する。従って、被測定ＩＣが
変更され、この被測定ＩＣに対応したパターンデータが
パターン発生手段内部に存在しない場合でも、転送制御
手段がこのパターンデータ補助格納手段に格納されてい
るパターンデータの中からその被測定ＩＣに対応したパ
ターンデータをパターンメモリに転送するので、パター
ン発生手段はその被測定ＩＣに対応したパターンデータ
を発生することが可能となる。

【００１０】

【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図１は本発明のＩＣ試験装置全体の概略
構成を示すブロック図である。ＩＣ試験装置は大別して
テスタ部１０とＩＣ取付装置２４とから成る。テスタ部
１０は制御手段１１、ＤＣ測定手段１２、タイミング発
生手段１３、パターン発生手段１４、パターンデータ補
助格納手段１５、ピン制御手段１６、ピンエレクトロニ
クス１７及びフェイルメモリ１８から構成される。実際
のテスタ部１０には、この他にも種々の構成部品が存在
するが本明細書中では必要な部分のみが示してある。

【００１１】テスタ部１０とＩＣ取付装置２４との間
は、ＩＣ取付装置２４の全入出力端子数ｍに対応する複
数本（ｍ本）の同軸ケーブル等から成る信号線によって
接続され、各端子間の接続関係は図示していないリレー
マトリックスによって対応付けられており、各種信号の
伝送が所定の端子間で行なわれるように構成されてい
る。なお、この信号線は、物理的にはＩＣ取付装置２４
の全入出力端子数ｍと同じ数だけ存在する。

【００１２】ＩＣ取付装置２４は、複数個の被測定ＩＣ
２５をソケットに搭載できるように構成されている。被
測定ＩＣ２５の入出力端子とＩＣ取付装置２４の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数が２８個の被測定ＩＣ２５を
１０個搭載可能なＩＣ取付装置２４の場合は、全体で２
８０個の入出力端子を有することになる。

【００１３】制御手段１１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭや、テスタバス２３と内部ＣＰＵバスとの間の
データ転送を行うためのデータバッファ等を有する。

【００１４】制御手段１１は、ＤＣ測定手段１２、タイ
ミング発生手段１３、パターン発生手段１４、パターン
データ補助格納手段１５、ピン制御手段１６及びフェイ
ルメモリ１８にテスタバス（データバス、アドレスバ
ス、制御バス）２３を介して接続されている。制御手段
１１は、直流試験用のデータをＤＣ測定手段１２に、フ
ァンクション試験開始用の信号をタイミング発生手段１
３に、試験用パターンデータ発生用のパターン指令デー
タ等をパターン発生手段１４に、期待値データ等をピン
制御手段１６に、それぞれ出力する。

【００１５】そして、制御手段１１は、パターンデータ
補助格納手段１５内のパターンデータの内、試験に必要
なパターンデータをパターン発生手段１４に転送するた
めの転送制御回路を有する。この転送制御回路の詳細は
図２示されている。この他にも制御手段１１は各種デー
タをテスタバスを介してそれぞれの構成要素に出力して
いる。また、制御手段１１は、フェイルメモリ１８及び
ＤＣ測定手段１２から試験結果（フェイルデータ及び直
流データ）を読み出して種々のデータ処理等を行い、試
験データを解析する。

【００１６】ＤＣ測定手段１２は、制御手段１１からの
直流試験用データを受け取り、これに基づいてＩＣ取付
装置２４の被測定ＩＣ２５に対して直流試験を行う。Ｄ
Ｃ測定手段１２は制御手段１１から測定開始信号を入力
することによって、直流試験を開始し、その試験結果デ
ータをレジスタへ書込む。ＤＣ測定手段１２は試験結果
データの書込みを終了するとエンド信号を制御手段１１
に出力する。ＤＣ測定手段１２内のレジスタに書き込ま
れた試験結果データはテスタバス２３を介して制御手段
１１に読み取られ、そこで解析される。このようにして
直流試験は行われる。また、ＤＣ測定手段１２は、ピン
エレクトロニクス１７のドライバ２１及びコンパレータ
２２に対して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬ
を出力する。

【００１７】タイミング発生手段１３は、ピン制御手段
１６に所定のクロックを出力し、フォーマッタ１９及び
コンパレータロジック回路２０の動作速度等を制御す
る。従って、フォーマッタ１９からピンエレクトロニク
ス１７に出力される試験信号の出力タイミングもタイミ
ング発生手段１３からの高速クロックに応じて制御され
る。

【００１８】パターン発生手段１４は、各種の試験信号
作成データＰ１や期待値データＰ４を記憶しているパタ
ーンメモリで構成されており、制御手段１１からのパタ
ーン指令データをアドレスとして入力し、それに基づい
たパターンデータ（試験信号作成データＰ１や期待値デ
ータＰ４）をピン制御手段１６のフォーマッタ１９及び
コンパレータロジック回路２０に出力する。

【００１９】パターンデータ補助格納手段１５は、パタ
ーン発生手段１４のパターンメモリの約１０００倍の記
憶容量を有するＤＲＡＭで構成されており、各種ＩＣの
試験用パターンデータを格納している。例えば、パター
ンメモリの容量が１Ｍワードの場合には、パターンデー
タ補助格納手段１５の容量は１Ｇワードで構成される。
パターンデータ補助格納手段１５からパターン発生手段
１４内のパターンメモリへの試験用パターンデータの転
送は制御手段１１内の専用の転送制御回路によって行わ
れる。

【００２０】ピン制御手段１６はフォーマッタ１９及び
コンパレータロジック回路２０から構成される。フォー
マッタ１９は、フリップフロップ回路及び論理回路が多
段構成されたものであり、パターン発生手段１４からの
試験信号作成データＰ１をいろいろ加工して所定の印加
波形をタイミング発生手段１３からのタイミング信号に
同期してピンエレクトロニクス１７のドライバ２１に出
力する。コンパレータロジック回路２０は、ピンエレク
トロニクス１７のコンパレータ２２からの被測定データ
Ｐ３と、パターン発生手段１４からの期待値データＰ４
とを比較判定し、その判定結果をフェイルデータとして
フェイルメモリ１８に出力する。

【００２１】ピンエレクトロニクス１７は、複数のドラ
イバ２１及びコンパレータ２２から構成される。ドライ
バ２１及びコンパレータ２２はＩＣ取付装置２４のそれ
ぞれの入出力端子に対して１個ずつ設けられ、信号線を
介して接続されている。すなわち、ＩＣ取付装置２４の
入出力端子の数がｍ個の場合、ドライバ２１及びコンパ
レータ２２はそれぞれｍ個で構成される。但し、メモリ
ＩＣ等を測定する場合には、アドレス端子に対してはコ
ンパレータは必要ないので、コンパレータの数が少ない
場合もある。

【００２２】ドライバ２１は、ピン制御手段１６のフォ
ーマッタ１９からの試験信号作成データＰ１に応じて、
ＩＣ取付装置２４の入出力端子、すなわち被測定ＩＣ２
５のアドレス端子、データ入力端子、チップセレクト端
子、ライトイネーブル端子等の信号入力端子に試験信号
を印加し、所望のテストパターンを被測定ＩＣ２５に書
き込む。

【００２３】コンパレータ２２は被測定ＩＣ２５のデー
タ出力端子等の信号出力端子から出力される被測定デー
タＰ３を入力し、それを制御手段１１からのストローブ
信号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、
その比較結果（ハイレベル“１”又はローレベル
“０”）をコンパレータロジック回路２０に出力する。

【００２４】フェイルメモリ１８は、コンパレータロジ
ック回路２０から出力されるフェイルデータを記憶する
ものであり、被測定ＩＣ２５と同程度の記憶容量を有す
る随時読み書き可能なＲＡＭで構成されている。フェイ
ルメモリ１８は、ＩＣ取付装置２４のデータ出力端子に
固定的に対応するデータ入出力端子を有する。例えば、
ＩＣ取付装置２４の全入出力端子数が２８０個であり、
その中の１７０個がデータ出力端子である場合には、フ
ェイルメモリ１８はこのデータ出力端子数と同じか又は
それ以上のデータ入力端子を有するメモリで構成され
る。このフェイルメモリ１８に記憶されたフェイルデー
タは制御手段１１によって読み出され、図示していない
データ処理用のメモリに転送され、解析される。

【００２５】図２は、図１のパターン発生手段１４、パ
ターンデータ補助格納手段１５及びこれらの間のパター
ンデータの転送を制御する転送制御回路１１ｂの詳細構
成を示す図である。制御手段１１は、内部バス（図示し
てない）とテスタバス２３との間にデータバッファ１１
ａを有し、パターンメモリ１４ｃとパターン補助メモリ
１５ｃとの間のパターンデータの転送を制御する転送制
御回路１１ｂを有する。

【００２６】転送制御回路１１ｂは、カウンタ回路１１
ｃ、発振器１１ｄ及びシフトレジスタ１１ｅから構成さ
れる。カウンタ回路１１ｃは、制御手段１１内のＣＰＵ
から転送スタート信号ＴＳを入力することによって発振
器１１ｄの高速クロックをカウントし、所定速度のクロ
ックに変換する。従って、カウンタ回路１１ｃのカウン
ト値を適宜変更設定することによって、クロック速度を
自由に変更できる。

【００２７】シフトレジスタ１１ｅはカウンタ回路１１
ｃの所定速度のクロックを入力し、それを順次シフトし
て、シフトされたクロックに所定の論理演算を施して３
つ転送制御用信号を出力する。この３つの制御信号は、
パターン発生手段１４のデータバッファ１４ａ及びパタ
ーンデータ補助格納手段１５のデータバッファ１５ａの
動作を制御するバッファ制御信号ＢＣと、パターン発生
手段１４のアドレスカウンタ回路１４ｂ及びパターンデ
ータ補助格納手段１５のアドレスカウンタ回路１５ｂを
カウントアップさせるアドレスカウントアップ信号ＡＵ
と、パターン発生手段１４のパターンメモリ１４ｃにパ
ターンデータを書き込むためのパターン書込み信号ＷＥ
である。

【００２８】パターン発生手段１４は、データバッファ
１４ａ、アドレスカウンタ回路１４ｂ及びパターンメモ
リ１４ｃを有する。データバッファ１４ａは、テスタバ
ス２３のデータバス上のパターンデータをパターンメモ
リ１４ｃのデータ入力端子にそろえるためのバッファで
あり、転送制御回路１１ｂのバッファ制御信号ＢＣによ
って制御される。アドレスカウンタ回路１４ｂは転送制
御回路１１ｂのアドレスカウントアップ信号ＡＵを入力
し、それをカウントアップすることによって順次変化す
るパターンメモリ１４ｃのアドレスを発生する。アドレ
スカウンタ回路１４ｂはテスタバス２３上のアドレスバ
スに接続されており、制御手段１１によって初期アドレ
スが設定されるようになっている。パターンメモリ１４
ｃは、アドレスカウント回路１４ｂのカウント値をアド
レス端子に、テスタバス２３のデータバス上のパターン
データをデータ入力端子にそれぞれ入力し、転送制御回
路１１ｂからのパターン書込み信号ＷＥに応じてパター
ンデータを書込む。

【００２９】パターンデータ補助格納手段１５は、パタ
ーン発生手段１４に対応した構成であり、データバッフ
ァ１５ａ、アドレスカウンタ回路１５ｂ及びパターン補
助格納メモリ１４ｃを有する。データバッファ１５ａ
は、パターン補助メモリ１５ｃ上のパターンデータをテ
スタバス２３のデータバス上にそろえるためのバッファ
であり、データバッファ１４ａと同様に転送制御回路１
１ｂのバッファ制御信号ＢＣによって制御される。アド
レスカウンタ回路１５ｂは転送制御回路１１ｂのアドレ
スカウントアップ信号ＡＵを入力し、それをカウントア
ップすることによって順次変化するパターン補助メモリ
１５ｃのアドレスを発生する。

【００３０】アドレスカウンタ回路１５ｂはテスタバス
２３上のアドレスバスに接続されており、制御手段１１
によって、転送されるパターンデータの位置する初期ア
ドレスが設定されるようになっている。従って、アドレ
スカウンタ回路１４ｂ及び１５ｂは共に同じタイミング
でアドレスを変化させる。パターン補助メモリ１５ｃ
は、アドレスカウント回路１５ｂのカウント値をアドレ
ス端子に入力し、そのアドレスに応じたパターンデータ
をデータバッファ１５ａを介してテスタバス２３のデー
タバス上に出力する。

【００３１】次に、本実施例の動作を説明する。まず、
制御手段１１は、転送先のパターン発生手段１４のアド
レスカウンタ回路１４ｂ及び転送元のパターンデータ補
助格納手段１５のアドレスカウンタ回路１５ｂにそれぞ
れ初期アドレスを設定する。

【００３２】初期アドレスの設定が終了した時点で、制
御手段１１内のＣＰＵは、カウンタ回路１１ｃに転送ス
タート信号ＴＳを出力する。カウンタ回路１１ｃは発振
器１１ｄの高速クロックをカウントし、所定速度のクロ
ックに変換してシフトレジスタ１１ｅに出力する。シフ
トレジスタ１１ｅは３つ転送制御用信号をアドレスカウ
ントアップ信号ＡＵ、バッファ制御信号ＢＣ及びパター
ン書込み信号ＷＥの順番で出力する。

【００３３】アドレスカウントアップ信号ＡＵの出力に
応じて、アドレスカウンタ回路１４ｂは初期アドレスを
パターンメモリ１４ｃに出力し、同時にアドレスカウタ
ン回路１５ｂは初期アドレスをパターン補助メモリ１５
ｃに出力する。このとき、パターン補助メモリ１５ｃは
読出モード、パターンメモリ１４ｃは書き込みモードで
ある。

【００３４】バッファ制御信号ＢＣの出力に応じて、パ
ターンデータがパターン補助メモリ１５ｃから読み出さ
れ、データバッファ１５ａを介してテスタバス２３のデ
ータバス上に出力される。そして、テスタバス２３のデ
ータバス上のパターンデータがデータバッファ１４ａを
介してパターンメモリ１４ｃに取り込まれる。パターン
書き込み信号ＷＥの出力に応じて、パターンメモリ１４
ｃには所定のパターンデータが書き込まれる。

【００３５】このようにして、パターン発生手段は、被
測定ＩＣの種類や形式に応じたパターンデータを発生す
るために予め多数のパターンデータを格納してあるパタ
ーンデータ補助格納手段から所望のパターンデータを転
送してもらっているので、ＩＣ試験時にそのパターンデ
ータを発生することができる。

【００３６】

【発明の効果】本発明によれば、高価で高速読み出し可
能なＳＲＡＭで構成されたパターンメモリ自身の容量を
増大させることなく、ゲート規模の膨大なＩＣに対して
も容易に試験用バターンデータを発生することができる
という効果がある。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置全体の概略構成を示す
図である。

【図２】 図１のパターン発生手段、パターンデータ補
助格納手段及び制御手段の詳細構成を示す図である。

【符号の説明】

１０…テスタ部、１１…制御手段、１１ａ…データバッ
ファ、１１ｂ…転送制御回路、１１ｃ…カウンタ回路、
１１ｄ…発振器、１１ｅ…シフトレジスタ、１２…ＤＣ
測定手段、１３…タイミング発生手段、１４…パターン
発生手段、１４ａ…データバッファ、１４ｂ…アドレス
カウンタ回路、１４ｃ…パターンメモリ、１５…パター
ンデータ補助格納手段、１５ａ…データバッファ、１５
ｂ…アドレスカウンタ回路、１５ｃ…パターン補助メモ
リ、１６…ピン制御手段、１７…ピンエレクトロニク
ス、１８…フェイルメモリ、１９…データセレクタ、１
９…フォーマッタ、２０…コンパレータロジック回路、
２１…ドライバ、２２…コンパレータ、２３…テスタバ
ス、２４…ＩＣ取付装置、２５…被測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被測定ＩＣの試験信号を作成するための
   基準となるパターンデータを一時的に記憶しているパタ
   ーンメモリからデータを順次読み出すことによって所望
   のパターンデータを発生するパターン発生手段と、 前記パターンメモリの記憶可能な数よりも多くの種類の
   パターンデータを格納しているパターンデータ補助格納
   手段と、 このパターンデータ補助格納手段に格納されている前記
   パターンデータの中から前記被測定ＩＣに対応したパタ
   ーンデータを前記パターンメモリに転送する転送制御手
   段とを有することを特徴とするＩＣ試験装置。
2. 【請求項２】 前記パターンメモリはＳＲＡＭで構成さ
   れ、前記パターン補助格納手段はＤＲＡＭで構成されて
   いることを特徴する請求項１に記載のＩＣ試験装置。