JPH0830521A - インタフェースチェック回路 - Google Patents

Abstract

(57)【要約】 【構成】 チェック回路１２では、メモリ１４からデー
タを読み出し、レジスタ１６にセットする。レジスタ１
６のデータはセレクタ１７を通り、インタフェースケー
ブル４を経由して、チェック回路２２へ入力される。チ
ェック回路２２では、メモリ２４からデータを読みだ
し、レジスタ２６にセットする。レジスタ２６のデータ
とチェック回路１２からのデータとを比較器２７で比較
する。インタフェースケーブル４が正常であれば、比較
器２７の出力は「０」となりエラーは検出されない。イ
ンタフェースケーブル４が異常であれば、レジスタ２６
のデータとチェック回路１２からのデータとは不一致に
なるため、比較器２７の出力が「１」となり、エラー発
生回路２９によりエラーが検出される。 【効果】 インタフェースケーブルのチェックを容易に
かつ短時間で行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
にインタフェースチェック回路に関する。

【０００２】

【従来の技術】従来、インタフェースケーブルをチェッ
クする方法として、コンピュータの場合、装置の電源を
オフにしてケーブルをはずしてからテスタを用いてケー
ブル１本１本について導通の有無をチェックしていた。

【０００３】

【発明が解決しようとする課題】インタフェースケーブ
ルをチェックする従来の方法は、次のような欠点を有し
ている。 （１）人手で１本１本チェックするため、手間、時間を
必要とする。 （２）チェックミスを起こすことがある。 （３）チェック時、インタフェースケーブルを着脱する
ため、断線・接触不良を起こすことがある。

【０００４】したがって、本発明の目的は、インタフェ
ースケーブルのチェックを容易にかつ短時間に行うこと
ができるインタフェースチェック回路を提供することで
ある。

【０００５】

【課題を解決するための手段】本発明によるインタフェ
ースチェック回路は、インタフェースケーブルで接続さ
れた第一および第二のチェック回路と、前記第一のチェ
ック回路に接続され、データ処理を行う第一のデータ処
理回路と、前記第二のチェック回路に接続され、前記第
一のデータ処理回路からのデータの処理を行う第二のデ
ータ処理回路と、前記第一および第二のデータ処理回路
ならびに前記第一および第二のチェック回路に接続さ
れ、チェック動作を指示するチェックモード信号を発生
するコントローラとを有し、前記第一のチェック回路
は、チェックデータを生成する第一のチェックデータ生
成回路と、前記第一のチェックデータ生成回路からのデ
ータ若しくは前記第一のデータ処理回路からのデータを
前記コントローラからの信号により切り換えて出力する
セレクタとを備え、前記第二のチェック回路は、前記第
一のチェックデータ生成回路と同じデータを生成するこ
とのできる第二のチェックデータ生成回路と、前記第一
のチェック回路から出力されたデータと前記第二のチェ
ックデータ生成回路からのデータとを比較する比較器
と、前記コントローラがチェック動作を指示していると
きに前記比較器で不一致となった場合エラーを検出する
エラー検出回路とを備えることを特徴とする。

【０００６】本発明によるインタフェースチェック回路
において、前記第一および第二のチェックデータ生成回
路は、同一のデータがそれぞれ記憶された第一及び第二
のメモリを有することができる。

【０００７】本発明によるインタフェースチェック回路
において、前記コントローラがチェック動作を指示して
いる場合には、前記第一のメモリのデータを前記インタ
フェースケーブルを経由して前記第二のチェック回路に
伝送し、第二のチェック回路においては、伝送されてき
たデータと前記第二のメモリのデータとを比較すること
ができる。

【０００８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００９】図１は本発明の一実施例によるインタフェ
ースチェック回路のブロック図である。

【００１０】図１（Ａ）に示すように、本実施例におい
ては、データ処理装置１は、データ処理回路１１と、チ
ェック回路１２とからなり、データ処理回路１１とチェ
ック回路１２とは信号線で接続されている。同様に、デ
ータ処理装置２は、データ処理回路２１と、チェック回
路２２とからなり、データ処理回路２１とチェック回路
２２とは信号線で接続されている。

【００１１】データ処理装置１とデータ処理装置２と
は、インタフェースケーブル４により互いに接続されて
いる。コントローラ３は、データ処理回路１１および２
１ならびにチェック回路１２および２２に信号線で接続
されており、インタフェースケーブルのチェック時に、
データ処理回路１１および２１ならびにチェック回路１
２および２２へチェックモード信号を出力する。

【００１２】チェック回路１２は、図１（Ｂ）に示すよ
うに、コントローラ３からのチェックモード信号を検出
して切替信号およびリセット信号を出力するチェック制
御回路１３と、チェックデータが格納されているメモリ
１４と、メモリ１４の読み出しアドレスをチェック制御
回路１３からのリセット信号でリセットしアドレスを加
算していくアドレス指定回路１５と、メモリ１４の内容
を読み出すレジスタ１６と、レジスタ１６のデータ若し
くはデータ処理回路１１からのデータをチェック制御回
路１３からの切替信号でセレクトするセレクタ１７とで
構成されている。セレクタ１７の出力がインタフェース
ケーブル４を通りチェック回路２１への入力データとな
る。

【００１３】チェック回路２は、図１（Ｃ）に示すよう
に、コントローラ３からのチェックモード信号を検出し
切り替え信号、リセット信号を出力するチェック制御回
路２３と、チェック回路１２のメモリ１４と同一データ
が入っているメモリ２４と、メモリ２４の読み出しアド
レスをチェック制御回路２３からのリセット信号でリセ
ットしアドレスを加算していくアドレス指定回路２５
と、メモリ２４の内容を読み出すレジスタ２６と、レジ
スタ２６のデータとチェック回路１２からのデータを比
較する比較器２７と、チェック回路１２からのデータ
を、チェック制御回路２３からのチェックモード信号の
有無によって、比較器２７あるいはデータ処理回路２１
へそれぞれ分配する分配器２８と、コントローラ３がイ
ンタフェースケーブルのチェックを指示しているときに
比較器２７で不一致となった場合にエラーを検出するエ
ラー検出回路２９とで構成される。

【００１４】次に図１に示した実施例の動作について説
明する。本実施例は、電源を入れてすぐに動作するよう
にコントローラ３で制御されている。すなわち、電源を
入れるとまずインタフェースケーブルのチェックが行わ
れる。チェックが終了すると通常の動作となる。

【００１５】通常の動作の場合には、コントローラ３か
らチェックモード信号は出力されず、データ処理回路１
１、２１は通常のデータ処理を行える状態となる。セレ
クタ１７はデータ処理回路１１を選択するので、データ
処理回路１１の出力はインタフェースケーブル４を通
り、データ処理回路２１の入力となる。

【００１６】次に、チェック動作の説明をする。チェッ
ク時には、コントローラ３がチェックモード信号を発生
してデータ処理回路１１、２１とチェック回路１２、２
２とへ出力する。これにより、データ処理回路１１、２
１はデータ処理の動作を停止する。チェック回路１２、
２２のチェック制御回路１３，２３は、切り替え信号と
リセット信号とを出力する。

【００１７】チェック回路１２においては、切り替え信
号でセレクタ１７はレジスタ１６を選択する。一方、チ
ェック回路２２においては、エラー検出回路２９が動作
可能状態になる。また、リセット信号で、アドレス指定
回路１５、２５をリセットする。

【００１８】チェック回路１２では、メモリ１４からデ
ータを読み出し、レジスタ１６にセットする。レジスタ
１６のデータはセレクタ１７を通り、インタフェースケ
ーブル４を経由して、チェック回路２２へ入力される。

【００１９】チェック回路２２では、メモリ２４からデ
ータを読みだし、レジスタ２６にセットする。レジスタ
２６のデータとチェック回路１２からのデータとを比較
器２７で比較する。インタフェースケーブル４が正常で
あれば、レジスタ２６のデータとチェック回路１２から
のデータとは同一であるので、比較器２７の出力は
「０」となりエラーは検出されない。

【００２０】一方、インタフェースケーブル４が異常で
あれば、レジスタ２６のデータとチェック回路１２から
のデータとは不一致になるため、比較器２７の出力が
「１」となり、エラー発生回路２９によりエラーが検出
され、インタフェースケーブル４の異常を確認すること
ができる。

【００２１】

【発明の効果】以上の説明で明かな如く、本発明のイン
タフェースチェック回路によれば、インタフェースケー
ブルのチェックを容易にかつ短時間で行うことができ
る。

【００２２】また、インタフェースケーブルの着脱を行
う必要がなく、着脱による断線、接触不良を防ぐことが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【符号の説明】

１，２ データ処理装置 １１，２１ データ処理回路 １２，２２ チェック回路 １３，２３ チェック制御回路 １４，２４ メモリ １５，２５ アドレス指定回路 １６，２６ レジスタ １７ セレクタ ２７ 比較器 ２８ 分配器 ２９ エラー検出回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 インタフェースケーブルで接続された第
   一および第二のチェック回路と、 前記第一のチェック回路に接続され、データ処理を行う
   第一のデータ処理回路と、 前記第二のチェック回路に接続され、前記第一のデータ
   処理回路からのデータの処理を行う第二のデータ処理回
   路と、 前記第一および第二のデータ処理回路ならびに前記第一
   および第二のチェック回路に接続され、チェック動作を
   指示するチェックモード信号を発生するコントローラと
   を有し、 前記第一のチェック回路は、チェックデータを生成する
   第一のチェックデータ生成回路と、前記第一のチェック
   データ生成回路からのデータ若しくは前記第一のデータ
   処理回路からのデータを前記コントローラからの信号に
   より切り換えて出力するセレクタとを備え、 前記第二のチェック回路は、前記第一のチェックデータ
   生成回路と同じデータを生成することのできる第二のチ
   ェックデータ生成回路と、前記第一のチェック回路から
   出力されたデータと前記第二のチェックデータ生成回路
   からのデータとを比較する比較器と、前記コントローラ
   がチェック動作を指示しているときに前記比較器で不一
   致となった場合エラーを検出するエラー検出回路とを備
   えることを特徴とするインタフェースチェック回路。
2. 【請求項２】 前記第一および第二のチェックデータ生
   成回路は、同一のデータがそれぞれ記憶された第一及び
   第二のメモリを有することを特徴とする請求項１記載の
   インタフェースチェック回路。
3. 【請求項３】 前記コントローラがチェック動作を指示
   している場合には、前記第一のメモリのデータを前記イ
   ンタフェースケーブルを経由して前記第二のチェック回
   路に伝送し、第二のチェック回路においては、伝送され
   てきたデータと前記第二のメモリのデータとを比較する
   ことを特徴とする請求項２記載のインタフェースチェッ
   ク回路。