JPH0465684A - 半導体集積回路試験装置 - Google Patents
半導体集積回路試験装置Info
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- JPH0465684A JPH0465684A JP2178588A JP17858890A JPH0465684A JP H0465684 A JPH0465684 A JP H0465684A JP 2178588 A JP2178588 A JP 2178588A JP 17858890 A JP17858890 A JP 17858890A JP H0465684 A JPH0465684 A JP H0465684A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000012360 testing method Methods 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000005259 measurement Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000001419 dependent effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路試験装置に関するものである
。
。
第２図は従来の半導体集積回路試験装置の構成図であり
、図において、１は半導体試験装置を制御するメインプ
ロセッサ、２は半導体試験装置のハードウェア部、３は
テストパターンを発生するパターン発生回路、４は比較
電住発生回路、５は印加電圧発生回路、６は被測定半導
体集積回路との間で信号の授受を行うピンエレクトロニ
クス部、７は被測定半導体集積回路に電圧を印加するド
ライバ、８は被測定半導体集積回路の出力電圧を比較す
るコンパレータ、９は論理比較回路、ｌＯは被測定部、
１４は被測定半導体集積回路−である。
、図において、１は半導体試験装置を制御するメインプ
ロセッサ、２は半導体試験装置のハードウェア部、３は
テストパターンを発生するパターン発生回路、４は比較
電住発生回路、５は印加電圧発生回路、６は被測定半導
体集積回路との間で信号の授受を行うピンエレクトロニ
クス部、７は被測定半導体集積回路に電圧を印加するド
ライバ、８は被測定半導体集積回路の出力電圧を比較す
るコンパレータ、９は論理比較回路、ｌＯは被測定部、
１４は被測定半導体集積回路−である。
次に動作について説明する。パターン発生回路３から発
生される入力パターンと印加電圧発生回路５が発生する
印加電圧に従って、ドライバ７により被測定半導体集積
回路１４に電圧を印加する。
生される入力パターンと印加電圧発生回路５が発生する
印加電圧に従って、ドライバ７により被測定半導体集積
回路１４に電圧を印加する。
次いで印加した電圧に対応して被測定半導体集積回路１
４から出力される電圧と比較電圧発生回路４が発生する
電圧をコンパレータ８によって比較することにより出力
パターンを得る０次いでこの出力パターンとパターン発
生回路３が発生する期待値パターンを論理比較回路９に
おいて比較し、パターンが異なれば論理比較回路９より
エラーが出力される。
４から出力される電圧と比較電圧発生回路４が発生する
電圧をコンパレータ８によって比較することにより出力
パターンを得る０次いでこの出力パターンとパターン発
生回路３が発生する期待値パターンを論理比較回路９に
おいて比較し、パターンが異なれば論理比較回路９より
エラーが出力される。
通常、半導体集積回路よりもその半導体集積回路を試験
するためのテストパターンのほうが早（製造される。し
かし、従来の半導体集積回路試験装置の構成では、半導
体集積回路製造後でないと試験を行うことができないた
め、半導体集積回路試験装置に依存す名エラー、例えば
被測定部の配線によるテストタイミングのズレによって
発生するエラー、コンパレータ８の検出誤差によって発
生するエラー等も半導体集積回路製造後でないと検出で
きない、このため、半導体集積回路試験時にエラーが発
生した場合、そのエラーが半導体集積回路に依存するエ
ラーなのか、半導体集積回路試験装置に依存するエラー
なのか等を容易に判断できないという問題点があった。
するためのテストパターンのほうが早（製造される。し
かし、従来の半導体集積回路試験装置の構成では、半導
体集積回路製造後でないと試験を行うことができないた
め、半導体集積回路試験装置に依存す名エラー、例えば
被測定部の配線によるテストタイミングのズレによって
発生するエラー、コンパレータ８の検出誤差によって発
生するエラー等も半導体集積回路製造後でないと検出で
きない、このため、半導体集積回路試験時にエラーが発
生した場合、そのエラーが半導体集積回路に依存するエ
ラーなのか、半導体集積回路試験装置に依存するエラー
なのか等を容易に判断できないという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、半導体集積回路製造前の半導体集積回路試
験装置自体に依存して生ずるエラーを検出することので
きる半導体集積回路試験装置を得ることを目的とする。
れたもので、半導体集積回路製造前の半導体集積回路試
験装置自体に依存して生ずるエラーを検出することので
きる半導体集積回路試験装置を得ることを目的とする。
この発明に係る半導体集積回路試験装置は、被測定部に
設けられ、被測定半導体集積回路の動作を模擬する論理
シミュレータと、上記被測定半導体集積回路の入力パタ
ーンおよび仕様記述をディジタル信号を用いて上記論理
シミュレータに入力する手段とを備えたものである。
設けられ、被測定半導体集積回路の動作を模擬する論理
シミュレータと、上記被測定半導体集積回路の入力パタ
ーンおよび仕様記述をディジタル信号を用いて上記論理
シミュレータに入力する手段とを備えたものである。
本発明における半導体集積回路試験装置は、試験する半
導体集積回路の動作を論理シミュレータで模擬すること
により試験を行うことができる。
導体集積回路の動作を論理シミュレータで模擬すること
により試験を行うことができる。
以下、この発明の一実施例を図について説明する。
第１図は、本発明の一実施例による半導体集積回路試験
装置を示す構成図であり、図において、１〜１０．１４
は上記従来装置と全（同一のものである。１１はＡ／Ｄ
コンバータ、１２は論理シミュレータ、１３はＤ／Ａコ
ンバータである。
装置を示す構成図であり、図において、１〜１０．１４
は上記従来装置と全（同一のものである。１１はＡ／Ｄ
コンバータ、１２は論理シミュレータ、１３はＤ／Ａコ
ンバータである。
次に動作について説明する。被測定半導体集積回路１４
を試験する場合の動作は、上記従来構成の動作と全く同
一である。
を試験する場合の動作は、上記従来構成の動作と全く同
一である。
被測定半導体集積回路１４の製造前に半導体集□
積回路試験装置に依存するエラーの検出を行う場合は、
まずドライバ７により印加きれる電圧をＡ／Ｄコンバー
ター１によって論理シミュレーター２への入力ディジタ
ル信号に変換する０次いで被測定半導体集積回路１４の
回路図を入力済みの論理シミュレーター２にこのディジ
タル信号を入力して被測定半導体集積回路１４の動作を
模擬させることにより、論理シミュレーター２より出力
ディジタル信号を得る０次いでこの出力ディジタル１８
号’）Ｄ；’λコンバーター３によってコンパレータ８
への入力電圧に変換し、この電圧と比較電圧発生回路４
が発生する電圧をコンパレータ８によって比較すること
により出力パターンを得る。
まずドライバ７により印加きれる電圧をＡ／Ｄコンバー
ター１によって論理シミュレーター２への入力ディジタ
ル信号に変換する０次いで被測定半導体集積回路１４の
回路図を入力済みの論理シミュレーター２にこのディジ
タル信号を入力して被測定半導体集積回路１４の動作を
模擬させることにより、論理シミュレーター２より出力
ディジタル信号を得る０次いでこの出力ディジタル１８
号’）Ｄ；’λコンバーター３によってコンパレータ８
への入力電圧に変換し、この電圧と比較電圧発生回路４
が発生する電圧をコンパレータ８によって比較すること
により出力パターンを得る。
次いでこの出力パターンとパターン発生回路３が発生す
る期待値パターンを論理比較回路９において比較し、パ
ターンが異なれば論理比較回路９よりエラーが出力され
る。
る期待値パターンを論理比較回路９において比較し、パ
ターンが異なれば論理比較回路９よりエラーが出力され
る。
なお上記実施例では、論理シミュレータ１２は被測定半
導体集積回廊１４の回路図を入力済みとしであるが、入
力済みではなくディジタル信号入力時に同時に入力して
もよ（、入力するめは被測定半導体集積回路１４の論珈
動作が記述されているもの、例えば機能記述、論理図等
であれば回路図でなくてもよい、また、電圧をディジタ
ル信号に変換するのにＡ／Ｄコンバータｌ１１論理シミ
ュレータ１２の出力ディジタル信号を電圧に変換す６の
にＤ／Ａコンバータ１３を使用しているが、それぞれそ
れらに相当するものであれば他のものでもよい。
導体集積回廊１４の回路図を入力済みとしであるが、入
力済みではなくディジタル信号入力時に同時に入力して
もよ（、入力するめは被測定半導体集積回路１４の論珈
動作が記述されているもの、例えば機能記述、論理図等
であれば回路図でなくてもよい、また、電圧をディジタ
ル信号に変換するのにＡ／Ｄコンバータｌ１１論理シミ
ュレータ１２の出力ディジタル信号を電圧に変換す６の
にＤ／Ａコンバータ１３を使用しているが、それぞれそ
れらに相当するものであれば他のものでもよい。
以上のように、この発明に係る半導体集積回路試験装置
によれば、被測定部に設けられ、被測定半導体集積回路
の動作を模擬する論理シミュレータと、上記被測定半導
体集積回路の入力パターンおよび仕様記述をディジタル
信号を用いて上記論理シミュレータに入力する手段とを
備えることにより、試験する半導体集積回路製造前に半
導体集積回路試験装置自体に依存して生ずるエラーを検
出することができる。このため、半導体集積回路製造後
の試験エラーが発生した場合はそのエラーは半導体集積
回路に依存するエラーと特定でき、全体として半導体集
積回路の試験期間を短縮することができる効果がある。
によれば、被測定部に設けられ、被測定半導体集積回路
の動作を模擬する論理シミュレータと、上記被測定半導
体集積回路の入力パターンおよび仕様記述をディジタル
信号を用いて上記論理シミュレータに入力する手段とを
備えることにより、試験する半導体集積回路製造前に半
導体集積回路試験装置自体に依存して生ずるエラーを検
出することができる。このため、半導体集積回路製造後
の試験エラーが発生した場合はそのエラーは半導体集積
回路に依存するエラーと特定でき、全体として半導体集
積回路の試験期間を短縮することができる効果がある。
第１図は本発明の一実施例による半導体集積回路試験装
置の構成図、第２図は従来の半導体集積回路試験装置の
構成図である。 図において、１はメインプロセッサ、２はハードウェア
部、３はパターン発生回路、４は比較電圧発生回路、５
は印加電圧発生回路、６はピンエレクトロニクス部、７
はドライバ、８はコンパレータ、９は論理比較回路、１
０は被測定部、１１はＡ／Ｄコンバータ、１２は論理シ
ミュレータ、１３はＤ／Ａコンバータ、１４は被測定半
導体集積回路である。 なお、図中、同一符号は、同−又は相当部分を示す。
置の構成図、第２図は従来の半導体集積回路試験装置の
構成図である。 図において、１はメインプロセッサ、２はハードウェア
部、３はパターン発生回路、４は比較電圧発生回路、５
は印加電圧発生回路、６はピンエレクトロニクス部、７
はドライバ、８はコンパレータ、９は論理比較回路、１
０は被測定部、１１はＡ／Ｄコンバータ、１２は論理シ
ミュレータ、１３はＤ／Ａコンバータ、１４は被測定半
導体集積回路である。 なお、図中、同一符号は、同−又は相当部分を示す。
Claims (1)
- （１）半導体集積回路に入力パターンを入力し、該入力
パターンに基づいた出力パターンを得ることにより半導
体集積回路のエラーを検出する半導体集積回路試験装置
において、 被測定部に設けられ、被測定半導体集積回路の動作を模
擬する論理シミュレータと、 上記被測定半導体集積回路の入力パターンおよび仕様記
述をディジタル信号を用いて上記論理シミュレータに入
力する手段とを備え、 上記半導体集積回路製造後に半導体集積回路が持つエラ
ーおよび上記半導体集積回路製造前の半導体集積回路試
験装置自体に依存して生ずるエラーを検出可能であるこ
とを特徴とする半導体集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178588A JPH0465684A (ja) | 1990-07-05 | 1990-07-05 | 半導体集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178588A JPH0465684A (ja) | 1990-07-05 | 1990-07-05 | 半導体集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465684A true JPH0465684A (ja) | 1992-03-02 |
Family
ID=16051097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178588A Pending JPH0465684A (ja) | 1990-07-05 | 1990-07-05 | 半導体集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465684A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007253759A (ja) * | 2006-03-22 | 2007-10-04 | Nissan Diesel Motor Co Ltd | キャブマウンティング構造 |
| USRE44405E1 (en) | 2002-07-08 | 2013-08-06 | Nec Corporation | Switch integrated casing and electronic equipment having the casing |
-
1990
- 1990-07-05 JP JP2178588A patent/JPH0465684A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44405E1 (en) | 2002-07-08 | 2013-08-06 | Nec Corporation | Switch integrated casing and electronic equipment having the casing |
| JP2007253759A (ja) * | 2006-03-22 | 2007-10-04 | Nissan Diesel Motor Co Ltd | キャブマウンティング構造 |
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