KR101266150B1 - 칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치 - Google Patents

칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치 Download PDF

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Abstract

본 발명은, 외형 사이즈가 다른 복수의 칩 적층 디바이스를, 정확하고 효율적으로, 저비용으로 검사할 수 있도록 하기 위한 것이다.
검사장치에서 검사된 검사대상판이 다이싱에 의해 분할된 복수의 칩을 적층하여 구성한 칩 적층 디바이스를 검사하는 칩 적층 디바이스 검사방법이다. 다이싱 전의 상기 검사대상판과 같은 형상 및 외형 치수의 칩 적층 디바이스용 트레이를 이용하고, 상기 칩 적층 디바이스용 트레이의 점착층에, 상기 칩 적층 디바이스를, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 정합시켜, 1개 또는 복수 개를 붙여서 지지하고, 상기 칩 적층 디바이스용 트레이를 상기 검사장치에 상기 검사대상판의 검사와 동일하게 설치하여, 상기 각 칩 적층 디바이스를 검사한다.

Description

칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치{Chip Stack Device Testing Method, Chip Stack Device Rearranging Unit, and Chip Stack Device Testing Apparatus}
본 발명은, 칩 적층 디바이스를 검사하는 칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치에 관한 것이다.
검사가 종료된 웨이퍼 상의 복수의 칩을 자른 뒤, 더 검사하는 경우가 있다. 즉, 좋은 물품만을 더욱더 엄격하게 검사하는 등의 목적으로, 웨이퍼를 칩으로 자른 뒤, 그 칩을 픽업하여 검사하는 경우가 있다. 이 경우, 잘린 복수의 칩을 지지하는 트레이를 필요로 한다. 이 트레이의 예로서는, 특허문헌 1 및 특허문헌 2의 예가 있다.
먼저, 특허문헌 1의 발명을 도1에 근거하여 설명한다. 베이스(1)는, 칩이 위치 결정되어 지지된 트레이(2)를 수납한다. 베이스(1)에는, 힌지(3)에 의해 덮개(4)가 설치되어 있다. 덮개(4)의 안쪽 면에는 탄성체(5)가 설치되어 있다. 탄성체(5)는, 복수의 칩의 두께의 불규칙함을 흡수한다.
트레이(2)에는, 일체화하는 소정의 칩의 수(N)(본 예에서는 16개)와 동일한 수의 개구부(6)가, 소정의 간격을 두고 형성된다. 개구부(6)는 칩을 배치해야 하는 위치에, 그리고 칩의 치수에 적합한 크기로 형성되어 있다. 트레이 커버(7)는, 개구부(6)에 칩이 배치된 트레이(2)의 위쪽을 덮는다.
컨택터(8)는, 트레이(2)의 개구부(6)에 탑재된 칩을 아래쪽에서 지지한다. 컨택터(8)의 표면에는 상기 트레이(2)의 개구부(6)에 삽입하여 탑재된 각 칩의 전극 패드에 대응하는 위치에 돌기 형상의 미세 프로브부(9)를 갖는다.
그리고, 베이스(1)에 덮개(4)가 덮이고, 검사장치에 장착된다.
다음으로, 특허문헌 2의 발명을 도2에 근거하여 설명한다. 트레이(11)의 개구부(12)에 칩(13)이 탑재되고, 그 상하에서 컨택터(14)와 베이스(15)로 끼워 지지되어, 검사장치에 장착된다.
특허문헌 1: 일본 공개특허 특개2001-91576호 공보 특허문헌 2: 일본 공개특허 특개2000-100882호 공보
그런데, 상술한 각 트레이(2, 11)는, 다이싱된 칩을 1장씩 설치하여 검사하는 구성으로 되어 있다. 이 때문에, 칩을 1장씩 검사하는 경우는, 각 인용예의 트레이(2, 11)로 문제가 없다.
그러나, 복수의 칩을 적층하여 구성된 칩 적층 디바이스의 경우는, 적층된 각 칩이 서로 어긋나 있거나, 각 칩의 가장자리 부분의 완성 정밀도가 낮거나 하는 경우가 있다. 이에 의해, 칩 적층 디바이스의 외형 사이즈가 각 칩 적층 디바이스마다 다르게 되어 버린다. 이러한 칩 적층 디바이스를 다수 개 동시에 검사하는 경우, 칩 적층 디바이스를 상기 트레이에 설치하여도, 트레이 단면(端面)에 대한, 칩 적층 디바이스의 위쪽 면(최상층 칩)의 각 컨택트 패드의 위치는 각 디바이스마다 다르게 되어 버린다. 그 결과, 검사장치의 각 프로브와의 위치 맞춤이 어렵다. 즉, 칩 적층 디바이스의 외형 사이즈가 각 칩 적층 디바이스마다 다르면, 트레이 단면에 접하는 칩 적층 디바이스마다 그 위쪽 면의 각 컨택트 패드의 위치가 달라져 버려, 각 컨택트 패드와 검사장치의 각 프로브와의 위치 맞춤이 어렵다는 문제가 있다.
또한, 상기 트레이(2, 11)에 칩을 갈아 넣어 측정하고, 다시 갈아 넣는 동작을 반복하는 방식의 전용 장치로 측정을 하는 경우, 하기의 문제가 있다.
(1) 전용 장치의 비용이 높아진다. 또한, 전용 장치를 이용하는 경우, 핸들링 시간이 테스트 시간보다도 길면, 그 차이 분은 테스터의 대기 시간이며, 쓸데없는 시간이 되기 때문에, 가동효율이 나쁘다.
(2) 상기 트레이(2, 11)는, 고정밀도로 가공되기 때문에 고가이다. 더욱이, 품종이 바뀔 때마다 전용 트레이의 제작이 필요해져, 비용이 높아진다.
(3) 트레이 정밀도의 유지 관리가 필요해져, 비용이 높아진다.
본 발명은, 상술한 점을 고려하여 이루어진 것으로, 외형 사이즈가 다른 복수의 칩 적층 디바이스를, 정확하고 효율적으로, 저비용으로 검사할 수 있는 칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서 본 발명의 칩 적층 디바이스 검사방법은, 검사장치에서 검사된 검사대상판이 다이싱에 의해 분할된 복수의 칩을 적층하여 구성한 칩 적층 디바이스를 검사하는 칩 적층 디바이스 검사방법에 있어서, 다이싱 전의 상기 검사대상판과 같은 형상 및 외형치수를 갖고, 표면에 점착층을 갖춘 칩 적층 디바이스용 트레이를 이용하여, 상기 칩 적층 디바이스용 트레이의 점착층에, 상기 칩 적층 디바이스를, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 정합(整合)시켜서, 1개 또는 여러 개를 붙여서 지지하고, 상기 칩 적층 디바이스용 트레이를 상기 검사장치에 상기 검사대상판의 검사와 동일하게 설치하여, 상기 점착층에 붙여진 상기 각 칩 적층 디바이스를 검사하는 것을 특징으로 한다.
또한, 칩 적층 디바이스 재배열 유닛은, 검사장치에서 검사된 검사대상판이 다이싱에 의해 분할된 복수의 칩을 적층하여 구성한 칩 적층 디바이스를 다시 배열하는 칩 적층 디바이스 재배열 유닛으로서, 상기 칩 적층 디바이스를 지지하여 상기 검사장치에 상기 검사대상판의 검사와 동일하게 설치되는 칩 적층 디바이스용 트레이를 지지하는 재배열 스테이지와, 상기 칩 적층 디바이스를 수납한 디바이스 트레이에서 칩 적층 디바이스를, 상기 재배열 스테이지에 지지된 상기 칩 적층 디바이스용 트레이의 점착층으로, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 정합시켜 바꾸어 옮기는 디바이스 픽 앤드 플레이스 유닛을 갖춘 것을 특징으로 한다.
또한, 칩 적층 디바이스용 검사장치는, 칩 적층 디바이스를 검사하는 칩 적층 디바이스용 검사장치로서, 검사대상판이 다이싱에 의해 분할된 복수의 칩을 적층하여 구성한 칩 적층 디바이스를, 칩 적층 디바이스용 트레이에, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 정합시켜 다시 배열하는 칩 적층 디바이스 재배열 유닛과, 상기 칩 적층 디바이스용 트레이의 각 칩 적층 디바이스를 검사하는 검사 유닛과, 검사 종료 후의 상기 칩 적층 디바이스용 트레이의 각 칩 적층 디바이스를 디바이스 트레이로 바꾸어 옮기는 반출쪽 디바이스 픽 앤드 플레이스 유닛을 갖춘 것을 특징으로 한다.
이상의 구성에 의해, 외형 사이즈가 다른 복수의 칩 적층 디바이스를, 정확하고 효율적으로, 저 비용으로 검사할 수 있다.
도1은 제1 종래예의 트레이를 나타낸 사시도이다.
도2는 제2 종래예의 트레이를 나타낸 사시도이다.
도3은 본 발명의 실시형태에 따른 칩 적층 디바이스용 시트 트레이를 나타낸 평면도이다.
도4는 도3의 Ⅳ-Ⅳ선 단면도이다.
도5는 웨이퍼를 나타낸 평면도이다.
도6은 본 발명의 실시형태에 따른 칩 적층 디바이스 검사방법을 나타낸 공정도이다.
도7은 디바이스 트레이를 나타낸 평면도이다.
도8은 본 발명의 실시형태에 따른 칩 적층 디바이스 재배열 유닛을 나타낸 평면도이다.
도9는 본 발명의 실시형태에 따른 칩 적층 디바이스 재배열 유닛을 나타낸 정면도이다.
도10은 본 발명의 실시형태에 따른 디바이스 픽 앤드 플레이스 유닛의 주요 부분을 나타낸 부분 단면도이다.
이하, 본 발명의 실시형태에 따른 칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치에 대해서, 첨부도면을 참조하면서 설명한다. 또한, 칩 적층 디바이스는, 웨이퍼 등의 검사대상판을 다이싱하여 분할된 각 칩을 여러 장 적층하여 일체화하고, 예를 들어 관통 전극(TSV) 등에 의해 각 칩의 회로를 서로 접속한 디바이스이다. 또한, 검사대상판으로는, 여러 가지가 있지만, 여기서는 웨이퍼를 예로 설명한다. 도3은 본 실시형태에 따른 칩 적층 디바이스용 시트 트레이를 나타낸 평면도, 도4는 도3의 Ⅳ-Ⅳ선 단면도, 도5는 웨이퍼를 나타낸 평면도, 도6은 본 실시형태에 따른 칩 적층 디바이스 검사방법을 나타낸 공정도, 도7은 디바이스 트레이를 나타낸 평면도, 도8은 본 실시형태에 따른 칩 적층 디바이스 재배열 유닛을 나타낸 평면도, 도9는 본 실시형태에 따른 칩 적층 디바이스 재배열 유닛을 나타낸 정면도, 도10은 디바이스 픽 앤드 플레이스 유닛의 주요 부분을 나타낸 부분 단면도이다.
상기 칩 적층 디바이스는, 칩을 여러 장 적층하여 구성되기 때문에, 외형 정밀도가 나쁘다. 이 때문에, 칩 적층 디바이스의 외형을 기준으로 하여 위치 결정을 하여도, 위치 결정 정밀도가 나빠, 프로빙이 어렵다. 더욱이, 칩 적층 디바이스의 맨 위쪽 면의 검사용 컨택트 패드 사이즈는 작다. 검사용 컨택트 패드 사이즈는, 예를 들어 100 ㎛ 이하밖에 안되어, 위치 결정이 어렵다.
본 실시형태에 따른 칩 적층 디바이스 검사방법 및 칩 적층 디바이스용 시트 트레이는, 이러한 칩 적층 디바이스를, 다수 개 동시에 검사할 수 있도록 한 것이다. 구체적으로는, 검사대상의 모든 칩 적층 디바이스에 대해서, 그 맨 위쪽 면에 있는 검사용 컨택트 패드의 위치를 정확하게 배치하고, 그리고 그 정확한 배치를 반복하여 실시할 수 있어, 각 칩 적층 디바이스를, 다이싱 전의 웨이퍼의 각 칩의 위치에 정합시키는 재배열화를 간단하게 할 수 있도록 한 것이다.
이에 의해 본 검사방법에서는, 복수의 칩 적층 디바이스를, 용이하게 고정할 수 있는 시트 형상 부재 위에, 한 개씩 얼라인먼트(위치 결정)하면서 고정 배치한다. 배치하는 패턴은, 다이싱 전의 웨이퍼일 때의 칩 배열을 기준으로 하여 배치한다. 이때, 인접하는 칩 적층 디바이스의 접촉을 방지하기 위해서, 상기 칩 배열의 한 개 간격으로 또는 두 개 이상의 간격으로 배치한다. 이 상태에서, 웨이퍼(24)와 동일하게 하여, 디바이스를 검사한다. 검사가 끝난 후에는, 칩 적층 디바이스를 시트 형상 부재에서 분리하여, 디바이스 트레이(31)로 되돌린다.
하기에, 구체적인 칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치에 대하여 설명한다.
[칩 적층 디바이스용 시트 트레이]
먼저, 칩 적층 디바이스 검사방법에 이용하는 칩 적층 디바이스용 시트 트레이에 대하여 설명한다. 칩 적층 디바이스용 시트 트레이는, 상기 칩 적층 디바이스를 지지하기 위한 트레이이다.
칩 적층 디바이스용 시트 트레이(21)는, 도3, 4에 나타나 있듯이, 링 형상의 틀(22)과, 이 틀(22)에 설치된 지지 시트(23)를 갖추어 구성되어 있다.
틀(22)은, 다이싱 전의 웨이퍼(24)(도5 참조)와 같은 형상 및 외형 치수로 설정되어 있다. 여기서, 같은 형상 및 외형 치수라는 것은, 다이싱 전의 웨이퍼(24)와 같이, 이 웨이퍼(24)의 검사장치(52)(도6 참조)에 설치하여 검사할 수 있도록 하기 위해서, 시트 트레이용 카세트(51)(도6 참조)나 검사장치(52)의 검사 스테이지(53)(도6 참조) 등에 설치할 수 있는 범위에서의 같은 형상 및 외형 치수이다. 검사장치(52)에 웨이퍼(24)와 동일하게 설치할 수 있는 범위에서의 같거나 또는 거의 같은 형상 및 외형 치수가, 상기 같은 형상 및 외형 치수에 포함된다.
틀(22)은, 저팽창률의 재료를 이용하여 구성된다. 구체적으로는, 검사대상인 웨이퍼의 열팽창률과 같은 재료로 구성된다. 프로브 카드도 마찬가지로, 웨이퍼의 열팽창률과 같은 재료로 구성된다. 이에 의해, 검사장치(52)의 프로브 카드(도시하지 않음)의 열팽창률과 같은 열팽창률의 재료로 구성되어 있다. 이에 의해, 프로브 카드의 열팽창에 의해, 각 프로브의 위치가 어긋난 경우에, 그 각 프로브의 어긋남에 맞추어, 지지 시트(23) 위의 칩 적층 디바이스(25)를 조금 옮겨서, 칩 적층 디바이스(25)의 맨 위쪽 면의 각 컨택트 패드와 각 프로브와의 정합을 유지할 수 있다.
지지 시트(23)는, 틀(22)에 설치되어 있다. 지지 시트(23)는, 틀(22)의 열팽창에 따라 균등하게 넓어지는 성질을 갖는 합성수지 등의 재료로 구성되어 있다. 지지 시트(23)는, 검사 종료 후에 틀(22)에서 분리되고, 새로운 지지 시트(23)가, 접착제나 점착 테이프 등에 의해 틀(22)에 설치되어, 재사용된다.
지지 시트(23)의 표면에는, 칩 적층 디바이스(25)를 붙여서 지지하는 점착층(26)이 설치되어 있다. 이 점착층(26)은, 1개 또는 복수의 칩 적층 디바이스(25)를, 다이싱 전의 웨이퍼(24)의 각 칩(24A)의 위치에 정합시켜 붙여서 지지하기 위한 층이다. 점착층(26)은, 온도 인가나 UV광 조사 등에 의해, 점착성을 잃는 성질의 점착제로 구성되어 있다. 이 점착제로는, 시판되고 있는 것을 사용할 수 있다. 점착력은 강력한 것을 사용한다. 지지 시트(23)는, 박막으로 구성되고, 검사 스테이지(53)에 놓임으로써, 각 칩 적층 디바이스(25)를 정확한 위치에 견고하게 지지하도록 되어 있다. 또한, 밀어 올리는 핀(도시하지 않음)에 의해 점착층(26)에 접착한 칩 적층 디바이스(25)를 그 아래쪽에서 밀어 올려서 벗기기 위한 핀 구멍(도시하지 않음)을 지지 시트(23)에 설치하는 경우도 있다. 이들을 적당하게 조합하여, 칩 적층 디바이스(25)를 용이하게 벗길 수 있도록 해도 좋다.
칩 적층 디바이스용 시트 트레이(21)의 탈착 가능한 점착층(26)에, 칩 적층 디바이스(25)를, 개별로 화상처리를 하면서 고정밀도로 붙여 고정함으로써, 웨이퍼(24)와 거의 같은 검사대상판으로 할 수 있다. 즉, 칩 적층 디바이스(25)를 붙인 칩 적층 디바이스용 시트 트레이(21)는, 웨이퍼(24)와 두께는 다르지만, 같은 형상 및 외형 치수로, 각 컨택트 패드가 검사장치(52)의 각 프로브의 위치에 정합한, 거의 웨이퍼(24)와 같은 검사대상판으로 된다. 그리고, 이 칩 적층 디바이스용 시트 트레이(21)를, 각 칩 적층 디바이스(25)의 검사를 위해서, 상기 검사장치(52)에 상기 웨이퍼(24)의 검사와 동일하게 설치하여, 칩 적층 디바이스(25)의 다수 개 동시 측정을 할 수 있다.
[칩 적층 디바이스 재배열 유닛]
다음으로, 칩 적층 디바이스 재배열 유닛에 대해서 설명한다. 칩 적층 디바이스 재배열 유닛(32)(도6 참조)은, 칩 적층 디바이스(25)의 검사를 위해서, 복수 개의 칩 적층 디바이스(25)를 재배열하기 위한 유닛이다. 칩 적층 디바이스 재배열 유닛(32)은, 칩 적층 디바이스(25)를, 칩 적층 디바이스용 시트 트레이(21) 위에, 일정한 피치(다이싱 전의 웨이퍼(24)의 각 칩(24A)의 피치×정수배)로 정확하게 배치하여 고정한다.
칩 적층 디바이스 재배열 유닛(32)은, 도6, 8, 9, 10에 나타나 있듯이, 베이스 부재인 재배열 유닛 베이스(33), 칩 적층 디바이스용 시트 트레이(21)를 X축 방향으로 이동시키는 X축 스테이지부(34), 칩 적층 디바이스용 시트 트레이(21)를 Y축 방향으로 이동시키는 Y축 스테이지부(35), Y축 스테이지부(35)에 설치되어서 칩 적층 디바이스용 시트 트레이(21)를 지지하는 재배열 스테이지(26), 디바이스 픽 앤드 플레이스 유닛(37)으로 구성되어 있다.
디바이스 픽 앤드 플레이스 유닛(37)은, 칩 적층 디바이스(25)를 디바이스 트레이(31)에서 칩 적층 디바이스용 시트 트레이(21)로 바꾸어 옮기기 위한 장치이다. 디바이스 픽 앤드 플레이스 유닛(37)은, X축 이동기구(40), Y축 이동기구(41), Z축 이동기구(42), θ축 회전기구(43), 흡착 콜릿(44), 거치대(45)로 구성되어 있다.
X축 이동기구(40), Y축 이동기구(41), Z축 이동기구(42) 및 θ축 회전기구(43)는, 흡착 콜릿(44)의 XYZθ방향의 이동을 제어하는 기구이다. X축 이동기구(40)부터 Z축 이동기구(42)는, 직동(直動)기구로 구성되어 있다. θ축 회전기구(43)는, 흡착 콜릿(44)의 회전을 제어하는 기구이다. θ축 회전기구(43)는, 스테핑 모터(도시하지 않음) 등을 이용하여 구성되어 있다.
흡착 콜릿(44)은, 칩 적층 디바이스(25)를 흡착하여 지지하기 위한 부재이다. 흡착 콜릿(44)은, 투명체(47), 진공 접속구(口)(48), 진공 실 링(49), 진공실(50)로 구성되어 있다. 투명체(47)는, 진공실(50)을 만들기 위한 판재이다. 얼라인먼트 카메라(46)는, 칩 적층 디바이스(25)의 위치 조정을 위해서, 투명체(47)와 진공실(50)을 통해서 칩 적층 디바이스(25)를 촬영하여, 칩 적층 디바이스(25)의 위치를 인식한다. 진공 접속구(48)는, 진공 펌프(도시하지 않음)로부터의 배관에 접속되는 부분이다. 진공 실 링(49)은, 진공실(50)의 하단부에 설치되어, 칩 적층 디바이스(25)를 진공실(50)에서 흡착할 때에 진공 누설 방지의 흡반(吸盤)으로서 기능하는 부재이다. 진공실(50)은, 진공 접속구(48)를 통하여 진공 펌프에 연결되어, 진공되는 공간이다.
거치대(45)는, 디바이스 트레이(31)를 놓기 위한 받침대이다. 거치대(45)에 디바이스 트레이(31)가 놓이고, 디바이스 트레이(31) 내의 각 칩 적층 디바이스(25)가 칩 적층 디바이스용 시트 트레이(21)로 옮겨져 놓인다.
재배열 유닛 베이스(33)에는 얼라인먼트 카메라(46)가 고정되어 있다. 이 얼라인먼트 카메라(46)는, 칩 적층 디바이스(25)의 XYθ방향의 위치 결정을 하기 위한 카메라이다. 얼라인먼트 카메라(46)는, 투명체(47)와 진공실(50)을 통하여, 칩 적층 디바이스(25)의 윗면을 화상 인식한다. 얼라인먼트 카메라(46)에 등록된, 칩 적층 디바이스(25)의 맨 위쪽 면의 마크(특징적인 마크 또는 얼라인먼트용으로 가공된 마크)와, 재배열 대상인 칩 적층 디바이스(25)에 설치된 마크를 맞춤으로써, 디바이스의 위치를 결정한다.
[칩 적층 디바이스 검사방법]
다음으로, 상기 칩 적층 디바이스용 시트 트레이(21), 칩 적층 디바이스 재배열 유닛(32)을 이용한, 본 발명의 칩 적층 디바이스 검사방법에 대해서 설명한다. 이 칩 적층 디바이스 검사방법은, 상기 칩 적층 디바이스용 시트 트레이(21)를 이용하여, 복수의 칩 적층 디바이스(25)를 동시에 검사하는 방법이다.
칩 적층 디바이스 검사방법은, 도6에 나타나 있듯이, 칩 적층 디바이스 재배열 공정, 검사 공정, 트레이 수납 공정으로 구성되어 있다.
칩 적층 디바이스 재배열 공정은, 칩 적층 디바이스(25)를 디바이스 트레이(31)(도7 참조)에 수납한 후에 행하는 공정이다. 웨이퍼(24)는, 검사장치(52)에서 검사된 후, 다이싱되어 각 칩(24A)으로 분할되고, 분할된 각 칩(24A) 중의 여러 장을 적층하여 일체화하여, 예를 들어 관통 전극(TSV) 등에 의해 각 칩(24A)의 회로를 서로 접속하여 칩 적층 디바이스(25)가 구성된다. 그리고, 이 칩 적층 디바이스(25)는, 디바이스 트레이(31)에 수납된다. 이 공정의 다음 공정이, 칩 적층 디바이스 재배열 공정이다.
칩 적층 디바이스 재배열 공정에서는, 칩 적층 디바이스 재배열 유닛(32)에 의해 디바이스 트레이(31) 내의 칩 적층 디바이스(25)를, 칩 적층 디바이스용 시트 트레이(21)로 다시 배열한다. 즉, 각 칩 적층 디바이스(25)를, 다이싱 전의 웨이퍼(24)의 각 칩(24A)의 위치에 정합시켜, 칩 적층 디바이스용 시트 트레이(21)로 다시 배열한다.
칩 적층 디바이스 재배열 유닛(32)에서는, 디바이스 픽 앤드 플레이스 유닛(37)의 X축 이동기구(40) 및 Y축 이동기구(41)로, 흡착 콜릿(44)을, 거치대(45)에 놓인 디바이스 트레이(31)의 바로 위로 이동시키고, Z축 이동기구(42)로, 흡착 콜릿(44)의 진공 실 링(49)을 칩 적층 디바이스(25)에 접촉시켜, 이 칩 적층 디바이스(25)를 흡착한다.
이어서, Z축 이동기구(42)로 흡착 콜릿(44)을 상승시키고, X축 이동기구(40)와 Y축 이동기구(41)로, 칩 적층 디바이스(25)를 얼라인먼트 카메라(46)의 바로 밑으로 이동시킨다. 흡착 콜릿(44)의 이동 개시와 동시에, 재배열 스테이지(36)가, 다음 칩 적층 디바이스(25)를 칩 적층 디바이스용 시트 트레이(21) 위에 설치하기 위해서, 재배열 정보에 근거하여, 정확한 거리만큼 이동된다. 즉, 재배열 스테이지(36)가, X축 스테이지부(34) 및 Y축 스테이지부(35)로 이동되어, 칩 적층 디바이스용 시트 트레이(21) 위의 칩 적층 디바이스(25)의 설치 위치인, 다이싱 전의 웨이퍼(24)의 각 칩(24A)의 위치에 정합하는 위치를, 얼라인먼트 카메라(46)의 바로 밑의 위치에 정합시키도록, 이동된다.
또한, 칩 적층 디바이스(25)가 얼라인먼트 카메라(46)의 바로 밑으로 이동한 후, 얼라인먼트 카메라(46)가 칩 적층 디바이스(25)의 맨 윗면의 화상을 인식하고, 등록된 마크와 일치하도록 회전시킴과 동시에 XY축 방향으로 이동시켜, 칩 적층 디바이스(25)의 얼라인먼트가 실시된다. 이에 의해, 웨이퍼(24)를 검사한 검사장치(52)의 프로브와, 칩 적층 디바이스(25)의 맨 위쪽 면의 각 컨택트 패드가 정합한다.
이어서, 흡착 콜릿(44)을 Z축 이동기구(42)로 하강시켜, 흡착 콜릿(44)에 흡착된 칩 적층 디바이스(25)를 칩 적층 디바이스용 시트 트레이(21)의 점착층(26)에 붙인다. 다음에, 진공을 정지시켜 진공실(50)에 의한 흡착을 해제하고, 흡착 콜릿(44)을 상승시킨다.
여기에서, 칩 적층 디바이스(25)의 설정 위치로는, 도5의 웨이퍼(24)의 각 칩(24A)의 위치 중 한 개 간격의 위치(도5의 해칭 위치)로 맞춘다. 칩 적층 디바이스(25)는, 이 위치에 맞추어 도3의 칩 적층 디바이스용 시트 트레이(21)의 점착층(26)에 붙인다. 이에 의해, 인접하는 칩 적층 디바이스(25)끼리 접촉하지 않고, 정확하게 위치 결정된다. 칩 적층 디바이스용 시트 트레이(21)에 미리 설정된 개수의 칩 적층 디바이스(25)가, 칩 적층 디바이스용 시트 트레이(21)의 점착층(26)에 붙여질 때까지, 상술한 처리가 행해진다. 이때, 디바이스 트레이(31) 내의 칩 적층 디바이스(25)가 없어지면, 다음 디바이스 트레이(31)로 교체된다.
다음으로, 칩 적층 디바이스용 시트 트레이(21)가, 도6의 칩 적층 디바이스 재배열 유닛(32)에 인접하는, 시트 트레이용 카세트(51)에, 웨이퍼(24)와 동일하게 하여 수납된다. 시트 트레이용 카세트(51)의 모든 수납 스페이스에 칩 적층 디바이스용 시트 트레이(21)가 수납되었다면, 시트 트레이용 카세트(51)는 검사장치(52) 쪽으로 보내지고, 새로운 시트 트레이용 카세트(51)가 준비된다.
검사 공정에서는, 보내진 시트 트레이용 카세트(51) 내의 칩 적층 디바이스용 시트 트레이(21)가 차례로 검사된다. 이때, 칩 적층 디바이스용 시트 트레이(21)는 웨이퍼(24)와 동일하게 다루어진다.
구체적으로는, 도6에 나타나 있듯이, 시트 트레이용 카세트(51)가 검사장치(52)에 설치된다. 검사장치(52)에서는, 반송 암(도시하지 않음)으로, 시트 트레이용 카세트(51) 내의 칩 적층 디바이스용 시트 트레이(21)가 꺼내어져, 검사 스테이지(53)에 놓인다. 다음에, 웨이퍼(24)의 경우와 마찬가지로, 칩 적층 디바이스용 시트 트레이(21)가 XYθ방향으로 위치 맞추어져, 각 프로브와, 칩 적층 디바이스용 시트 트레이(21) 위의 각 칩 적층 디바이스(25)의 각 컨택트 패드가 정합된다.
이어서, 검사 스테이지(53)가 상승되고, 각 프로브와 각 컨택트 패드가 서로 접촉되어, 검사가 행해진다. 검사가 종료하면, 반송 암으로 칩 적층 디바이스용 시트 트레이(21)가, 반출쪽 시트 트레이용 카세트(51)에 삽입된다. 시트 트레이용 카세트(51)의 모든 수납 스페이스에 칩 적층 디바이스용 시트 트레이(21)가 수납되면, 그 시트 트레이용 카세트(51)는 반출쪽 디바이스 픽 앤드 플레이스 유닛(55) 쪽으로 보내지고, 새로운 시트 트레이용 카세트(51)가 준비된다.
트레이 수납 공정에서는, 순차적으로 보내져 오는 반출쪽 시트 트레이용 카세트(51)를, 반출쪽 디바이스 픽 앤드 플레이스 유닛(55)에 세팅한다.
여기에서, 반출쪽 디바이스 픽 앤드 플레이스 유닛(55)은, 칩 적층 디바이스용 시트 트레이(21) 위의 각 칩 적층 디바이스(25)를 반출쪽 디바이스 트레이(31)로 바꾸어 옮기기 위한 장치이다. 반출쪽 디바이스 픽 앤드 플레이스 유닛(55)에서는, 각 칩 적층 디바이스(25)를 디바이스 트레이(31)로 바꾸어 옮길 뿐이므로, 높은 정밀도를 요구되지 않는다. 이를 위해, 반출쪽 디바이스 픽 앤드 플레이스 유닛(55)은, 칩 적층 디바이스 재배열 유닛(32)의 구성 요소의 일부인, X축 이동기구(57), Y축 이동기구(58), Z축 이동기구(59), 흡착 콜릿(61), 점착 해제수단(도시하지 않음)으로 구성되어 있다. X축 이동기구(57), Y축 이동기구(58), Z축 이동기구(59), 흡착 콜릿(61)은, 상기 칩 적층 디바이스 재배열 유닛(32)의 각 기구와 동일하다. 점착 해제수단은, 칩 적층 디바이스용 시트 트레이(21)의 점착층(26)으로부터 점착성을 해제하기 위한 수단이다. 점착 해제수단은, 점착층(26)의 성질에 맞추어, 가열장치, UV 발광기, 밀어 올림 핀 등으로 구성되어 있다.
이에 의해, 칩 적층 디바이스용 시트 트레이(21)의 점착층(26)의 점착성이 점착 해제수단으로 해제된다. 다음으로, 칩 적층 디바이스용 시트 트레이(21) 상의 각 칩 적층 디바이스(25)가, 흡착 콜릿(61)으로 흡착되어, X축 이동기구(57), Y축 이동기구(58), Z축 이동기구(59)로, 디바이스 트레이(31)로 바꾸어 옮겨진다.
이어서, 칩 적층 디바이스용 시트 트레이(21)는, 틀(22)로부터 지지 시트(23)가 떨어지고, 새로운 지지 시트(23)가 틀(22)에 설치되어 재사용된다.
이상과 같이, 칩 적층 디바이스용 시트 트레이(21)의 지지 시트(23)에 점착층(26)을 사이에 두고 복수의 칩 적층 디바이스(25)를, 정확하게 위치 맞추어 강하게 붙이기 때문에, 칩 적층 디바이스(25)의 위쪽 면의 각 컨택트 패드와, 검사장치(52)의 각 프로브와의 위치 맞춤을, 용이하고 정확하게 할 수 있다. 즉, 각 칩 적층 디바이스(25)의 외형 사이즈의 차이에 상관없이, 정확하게 지지할 수 있다.
칩 적층 디바이스용 시트 트레이(21)는, 웨이퍼(24)와 같은 형상 및 외형 치수를 가지기 때문에, 웨이퍼(24)의 검사장치(52)를 그대로 유용할 수 있고, 러닝코스트를 대폭 저감할 수 있다.
또한, 웨이퍼(24)의 검사장치(52)를 그대로 유용할 수 있기 때문에, 프로브 카드 등의 품종 대응의 이니셜 코스트나 장치개발비 등을 저감할 수 있다.
칩 적층 디바이스(25)는, 칩 적층 디바이스용 시트 트레이(21)의 지지 시트(23)에 임의의 개수를 설치할 수 있기 때문에, 복수의 칩 적층 디바이스(25)를, 용이하고 효율적으로 검사할 수 있다. 특히, 다수의 칩 적층 디바이스(25)를 동시에 측정할 수 있어, 검사효율이 큰 폭으로 향상된다.
또한, 칩 적층 디바이스(25)용 전용의 검사장치를 이용할 필요가 없기 때문에, 그 전용 검사장치로의 반송 등이 불필요하여, 핸들링 시간이 단축되고, 가동효율이 향상된다.
검사 시의 온도변화에 대해서도, 칩 적층 디바이스용 시트 트레이(21)의 틀(22)의 열팽창률의 개량에 의해, 검사 정밀도를 높게 유지할 수 있다.
트레이 방식에 비해, 높은 정밀도로 컨택트 패드의 위치를 유지할 수 있기 때문에, 컨택트 패드의 미세화가 가능해져, 칩 단가의 저감을 도모할 수 있다.
[변형예]
상기 실시형태에서는, 칩 적층 디바이스용 시트 트레이(21)에 복수의 칩 적층 디바이스(25)를 설치하였지만, 1개만 붙여서 검사할 수도 있다.
또한, 상기 실시형태에서는, 도5에 나타나 있듯이, 칩 적층 디바이스(25)를 칩 적층 디바이스용 시트 트레이(21)에 한 개 간격으로 배설하였지만, 두 개 간격 이상이여도 좋다. 칩 적층 디바이스(25)의 외형 치수가 정확한 경우는, 웨이퍼(24)의 칩(24A)의 배열과 동일하게, 간극을 두지 않고 배설해도 좋다. 이 경우도, 상기 실시형태와 같은 작용, 효과를 볼 수 있다.
상기 실시형태에서는, 도6에 있어서, 각 공정이 알기 쉽도록, 시트 트레이용 카세트(51)를 사용한 공정별 장치로 했지만, 칩 적층 디바이스 재배열 유닛(32), 검사장치(52), 반출쪽 디바이스 픽 앤드 플레이스 유닛(55)을 일체로 한 장치로 할 수도 있다. 즉, 칩 적층 디바이스(25)를 검사하는 칩 적층 디바이스용 검사장치로서, 검사대상판이 다이싱에 의해 분할된 복수의 칩을 적층하여 구성한 상기 칩 적층 디바이스(25)를, 칩 적층 디바이스용 시트 트레이(21) 등의 칩 적층 디바이스용 트레이에, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 정합시켜서 다시 배열하는 칩 적층 디바이스 재배열 유닛(32)과, 상기 칩 적층 디바이스용 트레이의 각 칩 적층 디바이스(25)를 검사하는 검사 유닛으로서의 검사장치(52)와, 검사 종료 후의 상기 칩 적층 디바이스용 트레이의 각 칩 적층 디바이스(25)를 디바이스 트레이(31)로 바꾸어 옮기는 반출쪽 디바이스 픽 앤드 플레이스 유닛(55)을 일체로 한 장치로 할 수도 있다. 이 경우도, 상기 실시형태와 같은 작용, 효과를 볼 수 있다.
상기 실시형태에서는, 칩 적층 디바이스용 트레이로서, 지지 시트(23)를 갖춘 칩 적층 디바이스용 시트 트레이(21)를 예로 설명했지만, 다른 구성의 트레이나 기존의 트레이 등을 이용해도 좋다
21: 칩 적층 디바이스용 시트 트레이 22: 틀
23: 지지 시트 24: 웨이퍼
24A: 칩 25: 칩 적층 디바이스
26: 점착층 31: 디바이스 트레이
32: 칩 적층 디바이스 재배열 유닛 33: 재배열 유닛 베이스
34: X축 스테이지부 35: Y축 스테이지부
36: 재배열 스테이지
37: 디바이스 픽 앤드 플레이스 유닛
40: X축 이동기구 41: Y축 이동기구
42: Z축 이동기구 43: θ축 회전기구
44: 흡착 콜릿 45: 거치대
46: 얼라인먼트 카메라 47: 투명체
48: 진공접속구 49: 진공 실 링
50: 진공실 51: 시트 트레이용 카세트
52: 검사장치 53: 검사 스테이지
55: 반출쪽 디바이스 픽 앤드 플레이스 유닛
57: X축 이동기구 58: Y축 이동기구
59: Z축 이동기구 61: 흡착 콜릿

Claims (10)

  1. 검사장치에서 검사된 검사대상판이 다이싱에 의해 분할된 복수의 칩을 적층하여 구성한 칩 적층 디바이스를 검사하는 칩 적층 디바이스 검사방법에 있어서,
    다이싱 전의 상기 검사대상판과 같은 형상 및 외형 치수를 갖고, 표면에 점착층을 갖춘 칩 적층 디바이스용 트레이를 이용하고,
    상기 칩 적층 디바이스용 트레이의 점착층에, 상기 칩 적층 디바이스를, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 정합시켜 바꾸어 옮기는 재배열을 하고, 1개 또는 복수개 붙여서 지지하고,
    상기 칩 적층 디바이스용 트레이를 상기 검사장치에 상기 검사대상판의 검사와 동일하게 설치하여, 상기 점착층에 붙여진 상기 각 칩 적층 디바이스를 검사하는 것을 특징으로 하는 칩 적층 디바이스 검사방법.
  2. 제1항에 있어서, 디바이스 트레이에 수납된 상기 각 칩 적층 디바이스가, 상기 칩 적층 디바이스용 트레이의 점착층에, 다이싱 전의 상기 검사대상판의 각 칩의 위치 및 방향에 정합시켜 붙여지고, 상기 칩 적층 디바이스용 트레이가 상기 검사대상판과 동일하게 카세트에 수납되어, 검사장치에 세팅되고,
    검사 종료 후의 칩 적층 디바이스용 트레이 상의 각 칩 적층 디바이스가, 상기 디바이스 트레이로 바꾸어 옮겨지는 것을 특징으로 하는 칩 적층 디바이스 검사방법.
  3. 제1항에 있어서, 상기 칩 적층 디바이스용 트레이 상의 각 칩 적층 디바이스가, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 대하여, 적어도 그 칩 배열의 한 개 간격의 위치에 정합되어 붙여지는 것을 특징으로 하는 칩 적층 디바이스 검사방법.
  4. 제1항에 있어서, 상기 칩 적층 디바이스에 설치한 마크를 근거로 하여, 상기 각 칩 적층 디바이스를 위치 결정하는 것을 특징으로 하는 칩 적층 디바이스 검사방법.
  5. 제1항에 있어서, 상기 칩 적층 디바이스용 트레이가, 다이싱 전의 상기 검사대상판과 같은 형상 및 외형 치수의 틀과, 상기 틀에 설치된 지지 시트를 갖추고,
    상기 지지 시트가 검사 종료 후에 상기 틀로부터 분리되고, 새로운 지지 시트가 상기 틀에 설치되어 재사용되는 것을 특징으로 하는 칩 적층 디바이스 검사방법.
  6. 제5항에 있어서, 상기 칩 적층 디바이스용 트레이의 틀이, 저팽창률의 재료로 구성되고, 상기 지지 시트가, 상기 틀의 열팽창에 따라 균등하게 넓어지는 성질을 갖춘 것을 특징으로 하는 칩 적층 디바이스 검사방법.
  7. 검사장치에서 검사된 검사대상판이 다이싱에 의해 분할된 복수의 칩을 적층하여 구성한 칩 적층 디바이스를 다시 배열하는 칩 적층 디바이스 재배열 유닛으로서,
    상기 칩 적층 디바이스를 지지하여 상기 검사장치에 상기 검사대상판의 검사와 동일하게 설치되는 칩 적층 디바이스용 트레이를 지지하는 재배열 스테이지; 및
    상기 칩 적층 디바이스를 수납한 디바이스 트레이로부터 칩 적층 디바이스를, 상기 재배열 스테이지에 지지된 상기 칩 적층 디바이스용 트레이의 점착층에, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 정합시켜 바꾸어 옮기는 재배열을 하는 디바이스 픽 앤드 플레이스 유닛
    을 갖춘 것을 특징으로 하는 칩 적층 디바이스 재배열 유닛.
  8. 제7항에 있어서, 상기 칩 적층 디바이스용 트레이가, 다이싱 전의 상기 검사대상판과 같은 형상 및 외형 치수의 틀과, 상기 틀에 설치된 지지 시트를 갖추고,
    상기 지지 시트가 검사 종료 후에 상기 틀로부터 분리되고, 새로운 지지 시트가 상기 틀에 설치되는 것을 특징으로 하는 칩 적층 디바이스 재배열 유닛.
  9. 제8항에 있어서, 상기 틀이, 저팽창률의 재료로 구성되고,
    상기 지지 시트가, 상기 틀의 열팽창에 따라 균등하게 넓어지는 재료로 구성된 것을 특징으로 하는 칩 적층 디바이스 재배열 유닛.
  10. 칩 적층 디바이스를 검사하는 칩 적층 디바이스용 검사장치로서,
    검사대상판이 다이싱에 의해 분할된 복수의 칩을 적층하여 구성한 칩 적층 디바이스를, 칩 적층 디바이스용 트레이에, 다이싱 전의 상기 검사대상판의 각 칩의 위치에 정합시켜 바꾸어 옮기는 재배열을 하는 칩 적층 디바이스 재배열 유닛;
    상기 칩 적층 디바이스용 트레이의 각 칩 적층 디바이스를 검사하는 검사 유닛; 및
    검사 종료 후의 상기 칩 적층 디바이스용 트레이의 각 칩 적층 디바이스를 디바이스 트레이로 바꾸어 옮기는 반출쪽 디바이스 픽 앤드 플레이스 유닛
    을 갖춘 것을 특징으로 하는 칩 적층 디바이스용 검사장치.
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