TWI464811B

TWI464811B - 半導體封裝方法與結構

Info

Publication number: TWI464811B
Application number: TW101120221A
Authority: TW
Inventors: Fa Da Tsai; Yi Ham Chiang; Zhi Hua Lin
Original assignee: Yi Ham Chiang
Priority date: 2012-06-05
Filing date: 2012-06-05
Publication date: 2014-12-11
Also published as: TW201351513A

Description

半導體封裝方法與結構

本發明係有關於一種半導體封裝方法與結構，更詳而言之，是一種利用凹槽基板(substrate)以略去壓模程序的半導體封裝方法與結構。

封裝主要是透過樹脂將電子構件包覆，以將電子構件與外界隔絕，以防止濕氣進入電子構件，而造成不必要的損壞，且將電子構件運作時所產生的熱量排出到外界。因應於電子產品的微細化，目前小尺寸的封裝單元通常被要求具備多種的電子性能，因而遂有人發展出晶粒堆疊式封裝技術(習稱3D封裝技術)，係將多個晶粒彼此堆疊(chip-on-chip)，如此除了可將多個不同效能的晶粒整合於單一封裝單元中，使有限面積尺寸的封裝單元具備更多的電子性能，還可以減少封裝單元所佔的面積，以朝“晶粒尺寸級封裝(Chip Scale Package，又稱CSP)”的理想邁進，而達成產品體積減縮、能耗降低等有益效果。

一般而言，堆疊的多個晶粒之間電性訊號的傳遞，是通過TSV(Through-Silicon Via，又稱直通矽晶穿孔)技術在晶粒上所形成的電性通道所達成，所述的TSV技術是在晶圓堆疊時以垂直導通孔來達成晶粒間的電氣互連，然而，目前的晶粒堆疊式封裝技術，因製程關係並無法在晶粒堆疊進行之前確認每一晶粒的功能正常，堆疊後的多個晶粒中若存在有不良品晶粒，則將導致封裝單元的功能不如預期，而需丟棄與不良品晶粒相堆疊的良品晶粒，造成材料無謂的浪費，且在晶粒堆疊時下位的晶粒會對下位的晶粒產生向下之應力，故愈下位的晶粒累積的應力愈大，而導致容易發生裂損的情況。上述皆為隱藏於晶粒堆疊式封裝製程細節上的技術問題。

此外，在多個晶粒完成堆疊並將主動面銲墊與導線架電性連接後，還需要放入壓模機的封裝模內進行模壓(transfer molding)程序，接著將溶融例如為環氧樹脂的封膠體填入封裝模，待封膠體完成填充且烘烤硬化後，才算完成封裝製程，不同的封裝單元通常會需要不同的封裝模，且壓模機也不一定容許封裝模的改變，因而針對每一特殊設計的封裝單元通常需要一專屬設計的壓模機及其封裝模，是以壓模程序會造成封裝成本無法有效降低。

基於前述，如何提供一種半導體封裝方法與結構，以略去封裝的壓模程序並避免材料的無謂浪費，為所屬技術領域人士所迫切需要解決的問題。

鑒於上述先前技術之種種問題，本發明之主要目的在於提供一種半導體封裝方法與結構，以略去封裝的壓模程序，而降低封裝的成本。

本發明之次要目的在於提供一種半導體封裝方法與結構，以避免良品晶粒受到不良品晶粒的影響而需丟棄的材料浪費問題。

本發明之再一目的在於提供一種半導體封裝方法與結構，以避免晶粒的應力累積而發生裂損的問題。

為達到上述目的以及其它目的，本發明提供一種半導體封裝方法，包括以下步驟：提供基板與正面形成有凹槽的基底，其中，基板具有經圖案化的基板金屬層，基底的凹槽部位具有經圖案化的基底金屬層與基底電信通道，基底電性通道係與基底金屬層電性連接，並延伸至基底的背面，以形成外露的電性接點；在基底的凹槽內置入第一晶粒，並將第一晶粒主動面的銲墊與基底金屬層電性連接；將基板置入基底的凹槽內，令基板位於第一晶粒上方，並將第二晶粒主動面的焊墊與基板金屬層電性連接，且令基板金屬層與基底金屬層電性連接；以及在基底的凹槽中填入封膠體，俾包覆第一晶粒、第二晶粒與基板。

另外，凹槽係可透過滾輪壓合基底正面的方式形成。第一晶粒、第二晶粒的銲墊可分別以覆晶或打線方式與基底金屬層、基板金屬層電性連接。本發明所提供的半導體封裝方法復可提供導電支撐體，係置入凹槽以支撐基板，以令基板保持位於第一晶粒上方，且導電支撐體的兩端係分別透過錫接方式電性連接基板金屬層與基底金屬層。在第一晶粒與基底金屬層電性連接前，可對第一晶粒進行電子性能檢驗。在第二晶粒與基板金屬層電性連接前，可對第二晶粒進行電子性能檢驗。

此外，本發明復提供一種半導體封裝結構，係包括基底、基板以及封膠體。基底的正面形成有凹槽，基底於凹槽部位具有經圖案化的基底金屬層與基底電信通道，俾佈設第一晶粒於基底，基底電性通道係與基底金屬層電性連接，並延伸至基底的背面，以形成外露的電性接點。基板係設於基底凹槽內，並位於該第一晶粒上方，具有經圖案化的基板金屬層，俾佈設第二晶粒於基板，基板金屬層係電性連接基底金屬層。封膠體係填入基底的凹槽，以包覆第一晶粒、第二晶粒及基板。

再者，本發明的半導體封裝結構復可包括導電支撐體，導電支撐體係設於基底凹槽內，且其兩端分別電性連接該基板金屬層與基底金屬層。基底、基板係可分別橫向或縱向佈設有多個第一晶粒、第二晶粒。所述的半導體封裝結構係可具有多個基板，係分別設於該基底凹槽內不同高度的位置。基底、基板及導電支撐體係可分別為多層銅箔電路板或具多層導電層的陶瓷板材。本發明的半導體封裝結構復可包括導熱片，導熱片係貼附於該第一晶粒，並延伸至該基底的背面，以形成外露的導熱墊。

相較於先前技術，本發明所提供的半導體封裝方法與結構，可利用基板與具有凹槽的基底佈設多顆晶粒，以完成晶粒堆疊的3D封裝結構，基底的凹槽壁面可在填入液態封膠體時限制封膠體的流動，使封膠後的成品外形符合規範，是以，本發明的封裝無需藉由壓模機與其封裝模就能達成，故可減少對封裝硬體設備所投入的成本，且可簡化封裝的程序。

此外，本發明半導體封裝結構的基板可對佈設於其上的晶粒提供支撐，使得上方位置的晶粒不會對下方位置的晶粒產生向下之應力，以解決晶粒累積的應力過大而發生裂損的問題。於本發明的半導體封裝方法中，在將晶粒的佈設於基底或基板之前，可對晶粒進行電子性能的檢驗，以剔除不良晶粒，而免不良晶粒的存在造成整個封裝單元中的晶粒成為廢品。

以下係藉由特定的具體實施例說明本發明之技術內容，熟悉此技術之人士可由本說明書所揭示之內容輕易地了解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用。本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下，進行各種修飾與變更。

為簡化封裝程序，以降低封裝的成本，本發明係提供一種半導體封裝方法，請參閱圖1至圖6，圖1係為本發明之半導體封裝方法之流程圖；圖2至圖6係為本發明之半導體封裝方法之程序示意圖。如圖1所示，本發明之半導體封裝方法的實施，需先進至步驟S11，在步驟S11中係準備基板與正面形成有凹槽的基底，基底正面的凹槽係可透過各種壓合方式形成，例如、滾輪壓合，其中，基板係可置入基底的凹槽中。所述的基底與基板係例如為具有導電層的電路板。

請一併參照圖2，為圖1所示步驟S11的程序進行示意圖，在步驟S11中所準備的基板1具有經圖案化的基板金屬層11，在圖2中，基板金屬層11係形成在基板1的正面，但不以此為限，因應圖案化需求，基板1可形成有多層的基板金屬層11，請參閱圖9中所示的基板1。在步驟S11中所提供基底2凹槽的槽底壁面部位具有經圖案化的基底金屬層21與基底電性通道22，基底電性通道22係與基底金屬層21電性連接，並延伸至基底2的背面，以形成封裝單元外露的電性接點，而供外界與基底金屬層21電氣互連。所述的圖案化係指將電路板金屬層電路佈局不需要的部分去除的過程，可用物理或化學蝕刻技術達成，但不以此為限。

應該說明的是，本發明的基底金屬層21與基底電性通道22係可選擇同一導電金屬材質一體製成，基底金屬層21與基底電性通道22所選用的導電金屬材質係例如為金、銅或銀。另外，基板1與基底2可為多層銅箔電路板、具多層導電層的陶瓷板材或其它形式具導電層的電路板，以供佈設晶粒，作為晶粒電性傳輸的通道。另外，在基底2凹槽中可置入的基板1數量並不以圖2所示之一個為限，仍可依最後成品封裝單元性能的需求橫向或縱向增加置入基底2凹槽中基板1的數量，復請參照圖8，係為基底凹槽置入有多塊基板的示意圖，如圖8 所示，基底2凹槽中係橫向佈設有兩塊基板1。

接著，進至步驟S12，如圖3所示，在基底2的凹槽內置入第一晶粒3，並以覆晶(flip chip)方式將第一晶粒3主動面的銲墊31與基底金屬層21電性連接，以完成第一晶粒3於基底2凹槽內的佈設，但亦可選用打線(wire bonding)或其它電性連接方式完成第一晶粒3銲墊31與基底金屬層21的電性連接。

隨後，進至步驟S13，如圖4所示，將基板1置入基底2的凹槽內，令基板1位於第一晶粒3的上方，並將第二晶粒4主動面的焊墊41與基板金屬層11電性連接，而將第二晶粒4佈設在基板1，且令基板金屬層11透過錫球、佈線或其它方式與基底金屬層21電性連接，是以基底2就可取代習知導線架之功能，且透過基板1與基底金屬層21的電性連接，而可在不使用TSV技術的情況下達成第一晶粒3與第二晶粒4的電氣互連。

關於基板金屬層11與基底金屬層21的電性連接，舉例而言，請參閱圖9，係為本發明半導體封裝結構的一實施例示圖，如圖9所示，本發明的半導體封裝方法復提供有例如為多層銅箔電路板的導電支撐體5，導電支撐體5係被置入於基底2凹槽中以對基板1提供支撐，而使基板1保持定位於第一晶粒3上方，且導電支撐體5的兩端分別可透過錫接或其它電性連接方式連接基板金屬層11與基底金屬層21，如此以達成基板金屬層11與基底金屬層21間的電性連接，使得第二晶粒4可與基底2相對應的基底電性通道22電氣互連，第二晶粒4可透過基底電性通道22在封裝單元外部露出電性接點，如此的封裝結構即為多顆晶粒堆疊的3D封裝結構，而使本發明的封裝結構可在有限面積的情況下透過多顆堆疊的晶粒提供更佳的電子性能。

此外，透過基板1與導電支撐體5的支撐，使得上方位置的第二晶粒4的重量不會傳導至下方位置的第一晶粒3，而對第一晶粒3產生向下之應力，因而第一晶粒3不易因應力過大而發生裂損，故本發明的封裝結構還可解決習知晶粒應力累積而裂損的問題，整體而言，本發明的封裝結構，除了可節約製造成本外，還可提高封裝產品良率，因為封裝後的晶粒不易因應力累積而發生裂損。於圖9中係繪示兩個導電支撐體5，但基底2凹槽中所置入的導電支撐體5數量不以此為限，仍可因電性連接或支撐基板的需求適當增減。

導電支撐體5的作用除了上述內容以外，還可提供熱量傳導，將第一晶粒3運作時所產生的熱量引導到基底2的基底電性通道22而逸散，以避免封裝單元中最底層的第一晶粒3因高熱而損壞。為使第一晶粒3的熱量能被引導至導電支撐體5進行散熱，在第一晶粒3與導電支撐體5之間的空間可填入導熱材料。於本發明的另一實施例中，請參閱圖12，本發明的半導體封裝結構復可在第一晶粒3上方貼附例如為鋁材或銅材的導熱片8，導熱片8係延伸至基底2的背面，以形成外露的導熱墊81，俾提供導熱通道而使第一晶粒3的熱量能更快逸散至外界。

再來，進至步驟S14，如圖5所示，在基底2的凹槽中填入例如為環氣樹脂的液態封膠體6，直至第一晶粒3、第二晶粒4與基板1受到包覆而與外界隔絕為止，才算完成封膠體的填入步驟。待封膠體6受到烘烤或自然固化後，請參閱圖6，需使用刀具7在基底2的四周進行裁切，裁切掉基底2不必要的部分，使固化後的封膠體6四周外露(如圖7所示)，如此，就完成封裝單元的成品。另要說明的是，基底2凹槽壁可限制液態封膠體6的流動，而使封膠體6硬化後的形狀符合需求，是以，本發明的半導體封裝方法無需進行習知封裝模壓的程序，進而縮短封裝所需時間，並減少硬體設備所投入的成本，亦即，無需壓模機與其封裝模，且可簡化封裝的程序，對於封裝業者實有顯著的貢獻及無法預期的功效。

在步驟S12中，將第一晶粒3佈設於基底2凹槽而與基底金屬層21電性連接之前，可對第一晶粒3進行電子性能檢驗，以剔除不良的晶粒，而避免單一顆不良晶粒造成整個封裝單元中的晶粒成為廢品，換言之，具有多顆晶粒的封裝單元即便只有其中的一顆晶粒不良，也會造成整個封裝單元的電子性能非如預期而成為廢品，如此，就會造成其它良品晶粒的浪費，故在封裝之前對每顆晶粒進行電性檢驗，可有效避免材料的浪費，是以，本發明可解決習知3D封裝技術，並無法在晶粒堆疊進行之前判斷每顆晶粒的功能是否正常，而導致良品晶粒隨著不良品晶粒被丟棄的材料浪費問題。同理，在步驟S13中，將第二晶粒4佈設於基板1而與基板金屬層11電性連接之前，亦可對第二晶粒4進行電子性能檢驗，以挑出不良的晶粒。

基於上述，本發明提供有一種半導體封裝結構，如圖9所示，本發明的半導體封裝結構具有基底2、基板1、封膠體6。基底2的正面係形成有凹槽，所述凹槽的槽底壁面部位具有經圖案化的基底金屬層21與基底電性通道22，俾佈設第一晶粒3於基底2，基底電性通道22係與基底金屬層21電性連接，並延伸至基底2的背面，以形成外露的電性接點，是以，本發明半導體封裝結構中的基底可取代先前技術中的導線架。

基板1係設於基底2凹槽內，並位於第一晶粒3上方，基板1具有經圖案化的基板金屬層11，以供佈設第二晶粒4，其中，基板金屬層11係透過錫接或打線等連接方式與基底金屬層21電性連接。封膠體6係填入基底2的凹槽，以包覆第一晶粒3、第二晶粒4及基板1，而使第一晶粒3、第二晶粒4及基板1不易受外界環境影響。

復請參閱圖10、圖11，係為本發明半導體封裝結構的實施例示意圖，如圖10所示，基板1係橫向佈設有兩顆第二晶粒4，但仍可適應於基板1的電路佈局，調整基板1的第二晶粒4佈設數量與佈設方向，舉例而言，基板1上的多顆第二晶粒4亦可縱向排列。因應最終產品封裝單元的效能，可在基底 2凹槽內置入多個基板1，如圖11所示，基底2的凹槽內置入有兩個位於不同高度的基板1，但基底2凹槽內的基板1數量不以此為限。

如圖9所示，本發明的半導體封裝結構的基底2凹槽內置入有導電支撐體5，以對基板1提供支撐，而避免基板1及其上的第二晶粒4對第一晶粒3造成應力累積，其中，導電支撐體5兩端係分別電性連接該基板金屬層11與基底金屬層21，俾使第二晶粒4可與基底2對應的電性接點22電氣互連。另外，基底2、基板1及導電支撐體5係可分別為多層銅箔電路板或具多層導電層的陶瓷板材。

綜上所述，本發明乃提供一種半導體封裝方法與結構，利用可佈設晶粒的基板與具有凹槽的基底，完成晶粒堆疊的3D封裝結構，在填入液態封膠體時，可透過基底的凹槽壁面限制封膠體的流動，而使封膠體硬化後的形狀符合需求，是以，本發明的封裝無需藉由壓模機與其封裝模就能達成，故可減少對封裝硬體設備所投入的成本，且可簡化封裝的程序。所述的基板與基底係例如為具導電層的電路板。

上述實施例僅例示性說明本發明之原理及功效，而非用於限制本發明。任何熟習此項技術之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍。

S11~S14‧‧‧步驟

1‧‧‧基板

11‧‧‧基板金屬層

2‧‧‧基底

21‧‧‧基底金屬層

22‧‧‧基底電性通道

3‧‧‧第一晶粒

31‧‧‧銲墊

4‧‧‧第二晶粒

41‧‧‧焊墊

5‧‧‧導電支撐體

6‧‧‧封膠體

7‧‧‧刀具

8‧‧‧導熱片

81‧‧‧導熱墊

圖1：係本發明之半導體封裝方法之流程圖。

圖2~7：係本發明之半導體封裝方法各步驟之程序示意圖。

圖8：係本發明之半導體封裝結構之一實施例示意圖。

圖9：係本發明之具導電支撐體的半導體封裝結構示意圖。

圖10：係本發明之基板佈設有多顆晶粒的半導體封裝結構示意圖。

圖11：係本發明之半導體封裝結構之另一實施例示意圖。

圖12：係本發明之具有散熱機制之半導體封裝結構示意圖。

S11~S14‧‧‧步驟

Claims

一種半導體封裝方法，包括以下步驟：提供基板與正面形成有凹槽的基底，其中，該基板具有經圖案化的基板金屬層，該基底凹槽的槽壁部位具有經圖案化的基底金屬層與基底電性通道，該基底電性通道係與基底金屬層電性連接，並延伸至該基底的背面，以形成外露的電性接點；在該基底的凹槽內置入第一晶粒，並將該第一晶粒主動面的銲墊與該基底金屬層電性連接；將該基板置入該基底的凹槽內，令該基板位於該第一晶粒上方，並將第二晶粒主動面的焊墊與該基板金屬層電性連接，且令該基板金屬層與基底金屬層電性連接；以及在該基底的凹槽中填入封膠體，俾包覆該第一晶粒、第二晶粒與基板。
如申請專利範圍第1項所述之半導體封裝方法，其中，該第一晶粒、第二晶粒的銲墊係分別以覆晶或打線方式與該基底金屬層、該基板金屬層電性連接。
如申請專利範圍第1項所述之半導體封裝方法，復提供導電支撐體，俾置入該凹槽支撐該基板，以令該基板位於該第一晶粒上方，且兩端分別透過錫接方式電性連接該基板金屬層與基底金屬層。
如申請專利範圍第1項所述之半導體封裝方法，其中，在該第一晶粒與該基底金屬層電性連接前，對該第一晶粒進行電子性能檢驗；以及在該第二晶粒與該基板金屬層電性連接前，對該第二晶粒進行電子性能檢驗。
如申請專利範圍第1項所述之半導體封裝方法，其中，該凹槽係透過滾輪壓合基底正面的方式形成。
一種半導體封裝結構，係包括：基底，正面形成有凹槽，該基底四槽的槽壁部位具有經圖案化的基底金屬層與基底電性通道，俾佈設第一晶粒於該基底，該基底電性通道係與該基底金屬層電性連接，並延伸至該基底的背面，以形成外露的電性接點；基板，係設於該基底凹槽內，並位於該第一晶粒上方，具有經圖案化的基板金屬層，俾佈設第二晶粒於該基板，該基板金屬層係電性連接該基底金屬層；以及封膠體，係填入該基底的凹槽，以包覆該第一晶粒、第二晶粒及基板。
如申請專利範圍第6項所述之半導體封裝結構，復包括導電支撐體，係設於該基底凹槽內，並兩端分別電性連接該基板金屬層與基底金屬層。
如申請專利範圍第6項所述之半導體封裝結構，其中，該基底、基板係分別橫向或縱向佈設有多個第一晶粒、第二晶粒。
如申請專利範圍第6或8項所述之半導體封裝結構，係具有多個基板，係分別設於該基底凹槽內不同高度的位置。
如申請專利範圍第6項所述之半導體封裝結構，復包括導熱片，係貼附於該第一晶粒，並延伸至該基底的背面，以形成外露的導熱墊。