JP5037826B2 - 解析装置および解析方法 - Google Patents

解析装置および解析方法 Download PDF

Info

Publication number
JP5037826B2
JP5037826B2 JP2006016794A JP2006016794A JP5037826B2 JP 5037826 B2 JP5037826 B2 JP 5037826B2 JP 2006016794 A JP2006016794 A JP 2006016794A JP 2006016794 A JP2006016794 A JP 2006016794A JP 5037826 B2 JP5037826 B2 JP 5037826B2
Authority
JP
Japan
Prior art keywords
under test
result
test
device under
synthesis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006016794A
Other languages
English (en)
Other versions
JP2007198856A (ja
Inventor
誠 篠原
克史 長野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2006016794A priority Critical patent/JP5037826B2/ja
Priority to PCT/JP2007/050949 priority patent/WO2007086356A1/ja
Priority to US11/657,381 priority patent/US7529994B2/en
Publication of JP2007198856A publication Critical patent/JP2007198856A/ja
Application granted granted Critical
Publication of JP5037826B2 publication Critical patent/JP5037826B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/3193Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31703Comparison aspects, e.g. signature analysis, comparators
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/3193Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935Storing data, e.g. failure memory

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

本発明は、解析装置および解析方法に関する。特に、本発明は、同一の構成を有する複数の被試験デバイスを試験した試験結果を解析する解析装置および解析方法に関する。
従来、半導体製品の生産ラインを立ち上げた場合には、製造開始後の初期段階でその生産ラインの状態を解析し、生産ラインの調整などを行っている。この状態の解析には、例えば、その生産ラインによって生産される複数の半導体製品について、故障の発生箇所のばらつきや分布を解析することが有効である。これにより、半導体製品の不良原因を解析し易くすることができる。
この解析のために、従来は、それぞれの半導体製品に生じた故障の発生箇所を手作業で集計している。例えば、エンジニアは、故障の発生箇所を記した印刷物を半導体製品毎に準備し、それぞれの印刷物を重ね合わせて透かし見ることにより比較している。また、エンジニアは、汎用の表計算ソフトウェアに故障の発生箇所を示すデータを手入力し、故障の発生箇所や頻度の統計情報を計算している。
なお、試験結果の解析を迅速化するため、スキャンチェーンを用いる技術が提案されている(特許文献1を参照。)。
特開平09−159726号公報
半導体製品の不良は、製造プロセスに起因する場合と物理設計に起因する場合とがある。製造プロセスに起因する場合には、例えば、異なるウェハから切り出された半導体製品であっても、ウェハ上の配置が同じであれば同様に不良となる。一方で、物理設計に起因する場合には、ウェハ上の配置が異なる複数の半導体製品に、物理設計上の論理的な配置が同一の部分についての不良が発生する。このように、半導体製品には固有の障害発生要因があり、従来の表計算ソフトウェアでは、このような原因追究を支援することはできなかった。また、手作業で故障原因を追究しようとすると、取り扱うデータの量が膨大となり、エンジニアの負担が大きい。
そこで本発明は、上記の課題を解決することのできる解析装置および解析方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第1の形態においては、同一の構成を有する複数の被試験デバイスを試験装置により試験した試験結果を解析する解析装置であって、スキャンチェーンにより連結されて被試験デバイスに設けられる複数のフリップフロップに、被試験デバイスのスキャン試験を行うことにより格納されるデータを、それぞれのフリップフロップ毎に読み出した値と、期待値とを比較した判定結果を取得する取得部と、それぞれのフリップフロップの判定結果を、スキャンチェーンにおける位置と対応付けて格納する結果格納部と、スキャンチェーンにおける位置毎に、複数の被試験デバイスのフリップフロップの判定結果を合成した合成結果を生成する合成部と、合成結果を表示する表示部とを備える解析装置を提供する。
また、表示部は、スキャンチェーンのそれぞれの位置について複数の被試験デバイスの試験で不良と判定されたフリップフロップの個数を識別可能に、合成結果を表示してもよい。
また、複数の被試験デバイスは、複数のスキャンチェーンを有し、合成部は、表示部の表示面における第1の座標軸にそれぞれのスキャンチェーンを示し、表示面における第2の座標軸にそれぞれのスキャンチェーンにおけるフリップフロップの位置を示した二次元の合成結果を生成してもよい。
また、結果格納部は、複数の被試験デバイス毎に判定結果を格納し、合成部は、予め選択された被試験デバイスに対応する判定結果に基づいて、合成結果を生成してもよい。
また、複数の被試験デバイス毎に、不良と判定されたフリップフロップの個数を計数する計数部と、計数部における計数結果が、予め定められた個数以下である被試験デバイスを合成部に通知し、当該被試験デバイスに対応する複数の判定結果に基づいて、合成結果を生成させる合成制御部とを更に備えてもよい。
また、試験装置は、同一のウェハに形成された複数の被試験デバイスを試験し、結果格納部は、判定結果を、被試験デバイスのウェハ上の位置と更に対応付けて格納し、合成制御部は、ウェハにおいて、計数部における計数結果が予め定められた個数以上である被試験デバイスと隣接して形成された被試験デバイスを更に合成部に通知し、当該被試験デバイスに対応する複数の判定結果に更に基づいて、合成結果を生成させてもよい。
また、試験装置は、同一のウェハに形成された複数の被試験デバイスを試験し、結果格納部は、判定結果を、被試験デバイスのウェハ上の位置と更に対応付けて格納し、合成部は、予め指定されたウェハ上の位置に対応する被試験デバイスの判定結果に基づいて、合成結果を生成してもよい。
また、ウェハ上の位置に基づいて、複数の被試験デバイスを複数のグループに分割する分割部を更に備え、合成部は、グループ毎に合成結果を生成してもよい。
また、試験装置は、複数の被試験デバイスを順次試験し、合成部は、新たな判定結果を取得する毎に、既に生成している合成結果に、当該判定結果を合成してもよい。
本発明の第2の形態においては、同一の構成を有する複数の被試験デバイスを試験装置により試験した試験結果を解析する解析方法であって、スキャンチェーンにより連結されて被試験デバイスに設けられる複数のフリップフロップに、被試験デバイスのスキャン試験を行うことにより格納されるデータを、それぞれのフリップフロップ毎に読み出した値と、期待値とを比較した判定結果を取得する取得段階と、それぞれのフリップフロップの判定結果を、スキャンチェーンにおける位置と対応付けて格納する結果格納段階と、スキャンチェーンにおける位置毎に、複数の被試験デバイスのフリップフロップの判定結果を合成した合成結果を生成する合成段階と、合成結果を表示する表示段階とを備える解析方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、半導体デバイスに生じた不良の原因を、これまでより効率的に解析することができる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、被試験デバイス500を試験した試験結果を解析するシステム5の全体構成を示す。システム5は、試験装置10と、ウェハプローバ装置12と、測定用接触針15と、試験結果DB20と、解析装置30とを備える。試験装置10は、ウェハ50上に形成された複数の被試験デバイス500を試験する。この試験にはウェハプローバ装置12および測定用接触針15が用いられる。具体的には、ウェハプローバ装置12は、ウェハ50の設置位置を順次変更する。また、測定用接触針15は、ウェハプローバ装置12によって順次移動される被試験デバイス500に対して電気的に接触する。試験装置10は、測定用接触針15を経由して試験信号を被試験デバイス500に供給し、また、測定用接触針15を経由して出力信号を被試験デバイス500から取得する。
試験装置10は、取得した出力信号を期待値信号と比較することによって被試験デバイス500の良否を判定する。ウェハ50が複数の被試験デバイス500を含む場合には、試験装置10は、同一のウェハ50に形成された複数の被試験デバイス500を試験してもよい。試験装置10は、ウェハ50の設置位置をウェハプローバ装置12から取得することにより、試験対象となる被試験デバイス500を識別し、または、当該被試験デバイス500のウェハ50上の位置を検出する。試験結果DB20は、試験装置10による試験結果を格納する。試験結果DB20は、試験結果をデータ圧縮して格納してもよい。解析装置30は、試験結果を試験結果DB20から読み出して解析し、被試験デバイス500の生産プロセスや物理設計などに生じた障害を検出する。
図2は、試験結果DB20に格納されるデータの概念図を示す。試験結果DB20は、被試験デバイス毎にその試験結果を格納する。被試験デバイス毎の試験結果を試験結果データ200−1〜Nとする。図2はこれらを代表して試験結果データ200−1の詳細を示している。横軸は、スキャンチェーンにより連結されて被試験デバイス500に設けられる複数のフリップフロップを示す。縦軸は、被試験デバイス500が有する複数のスキャンチェーンを示す。縦軸と横軸との交差点には、対応するフリップフロップの判定結果を示す。判定結果とは、被試験デバイス500のスキャン試験を行うことにより格納されるデータを、そのフリップフロップから読み出した値と、期待値とを比較した結果を示す。図中の斜線は、フリップフロップから読み出した値と期待値とが一致しなかったことを示す。
図3は、解析装置30の機能構成を示す。解析装置30は、取得部300と、結果格納部310と、計数部320と、合成制御部330と、分割部340と、合成部350と、表示部360とを有する。取得部300は、それぞれのフリップフロップについての判定結果を取得する。結果格納部310は、それぞれの被試験デバイス500毎に、当該被試験デバイス500に含まれるそれぞれのフリップフロップの判定結果を、スキャンチェーンにおける位置と対応付けて格納する。好ましくは、結果格納部310は、それぞれの被試験デバイス500毎に、その判定結果をその被試験デバイス500を含むウェハ上の位置と更に対応付けて格納する。
計数部320は、それぞれの被試験デバイス500毎に、不良と判定されたフリップフロップの個数を計数する。合成制御部330は、計数部320における計数結果が、予め定められた個数以下である被試験デバイスを合成部350に通知し、当該被試験デバイスに対応する判定結果に基づいて、合成結果を生成させてもよい。こうすることで、偶然に障害が多発した被試験デバイス500は合成の対象から除外することができ、他の被試験デバイス500に生じた不良の原因を追究し易くすることができる。
また、合成制御部330は、ウェハ50において、計数部320における計数結果が予め定められた個数以上である被試験デバイスと隣接して形成された被試験デバイスを更に合成部350に通知してもよい。その場合、合成制御部330は、その被試験デバイスに対応する判定結果に更に基づいて、合成結果を生成させる。こうすることで、不良の発生し易い位置と不良の発生しにくい位置との境界に位置する被試験デバイス500を解析の対象とすることができ、生産プロセスの調整に役立てることができる。
分割部340は、ウェハ50上の位置に基づいて、複数の被試験デバイス500を複数のグループに分割する。例えば、分割部340は、ウェハ50上の配置が同一の被試験デバイス500をそれぞれのウェハ50から選択して1つのグループとしてもよいし、ウェハ50の外周に位置する被試験デバイス500を1つのグループとし、その内側に位置する被試験デバイス500を他のグループとしてもよい。合成部350は、合成制御部330から受けた通知に基づいて被試験デバイス500を選択する。そして、合成部350は、選択された被試験デバイス500について、上記のグループ毎に、かつ、スキャンチェーンの位置毎に、それぞれの被試験デバイス500のフリップフロップの判定結果を合成した合成結果を生成する。表示部360は、スキャンチェーンのそれぞれの位置において、不良と判定されたフリップフロップの個数を識別可能に、合成結果を表示する。
図4は、結果格納部310のデータ構造の一例を示す。結果格納部310は、それぞれの被試験デバイス500に対応する判定結果を示す判定結果データ400−1〜Nのそれぞれを格納している。図4ではこれらを代表して判定結果データ400−1を例示する。判定結果データ400−1は、ある被試験デバイス500に含まれるそれぞれのフリップフロップの判定結果を、そのフリップフロップのスキャンチェーンにおける位置に対応付けて記録している。また、判定結果データ400−1は、その被試験デバイス500のウェハ50上の位置を記録している。
詳細には、判定結果データ400−1は、各フリップフロップのスキャンチェーンにおける位置として、スキャンチェーンの並び方向の順序(X)と、スキャンチェーンの深さ方向の順序(Y)とを記録している。例えば、1番目に配列されたスキャンチェーンの1番目の深さに連結されたフリップフロップは、良品と判定されている。一方で、同じスキャンチェーンの2番目の深さに連結されたフリップフロップは、不良と判定されている。同様に、同じスキャンチェーンの3番目の深さに連結されたフリップフロップは、良品と判定されている。また、判定結果データ400−1に対応する被試験デバイス500のウェハ50内の位置は、第6番目である。但し、ウェハ50内の位置を示す番号は、当該位置に対応付けて予め定められているものとする。
図5は、表示部360の表示画面の一例を示す。表示部360は、表示面上に、ウィンドウ52と、ウィンドウ54とを表示する。合成部350は、ウィンドウ52中に、合成の対象となる複数の被試験デバイス500のウェハ50内の位置を模式的に表示する。また、合成部350は、ウィンドウ54内のウィンドウ56中の第1の座標軸(例えばY軸)にそれぞれのスキャンチェーンを示し、第2の座標軸(例えばX軸)にそれぞれのスキャンチェーンにおけるフリップフロップの位置を示した二次元の合成結果を生成する。この合成結果における斜線は、1以上の被試験デバイス500において不良が発生したフリップフロップを示している。
また、表示部360は、ウィンドウ54内のウィンドウ58中に、ウィンドウ56内の一部を拡大した画面を表示してもよい。表示部360は、このウィンドウ58において、不良と判定されたフリップフロップの個数を識別可能に表示する。図中の*マークは、2以上の被試験デバイス500において不良が発生したことを示し、図中の×マークは、1つの被試験デバイス500において不良が発生したことを示す。また、マークの無いフリップフロップは、何れの被試験デバイス500においても不良が発生しなかったことを示す。これに代えて、表示部360は、不良と判定されたフリップフロップの個数を色彩の違いによって表示してもよい。この表示によって、利用者は、不良の発生し易いスキャンチェーン上の位置を直感的に認識することができる。
更に、合成部350は、ウィンドウ52内でそれぞれの被試験デバイス500を選択可能に表示してもよい。例えば、合成部350は、マウスなどのポインティングデバイスを利用者に操作させ、ウィンドウ52内に表示された被試験デバイス500を複数選択させてもよい。この場合、分割部340は、利用者によって選択された複数の被試験デバイス500を、1つのグループとして他の被試験デバイス500とは別のグループに分割する。これを受けて、合成部350は、このグループに含まれる被試験デバイス500の合成結果を生成して表示させる。これにより、利用者は、ウェハ50内の被試験デバイス500の配置を参照しながら合成すべき被試験デバイス500を容易に選択することができる。
図6は、解析装置30によって試験結果を解析する処理のフローチャートである。取得部300は、それぞれのフリップフロップについての判定結果を取得する(S600)。結果格納部310は、それぞれの被試験デバイス500毎に、当該被試験デバイス500に含まれるそれぞれのフリップフロップの判定結果を、スキャンチェーンにおける位置と対応付けて格納する(S610)。
計数部320は、それぞれの被試験デバイス500毎に、不良と判定されたフリップフロップの個数(フェイル数)を計数する(S620)。合成制御部330は、計数部320における計数結果が、予め定められた個数以下である被試験デバイスを合成部350に通知する(S630)。また、合成制御部330は、ウェハ50において、計数部320における計数結果が予め定められた個数以上である被試験デバイスと隣接して形成された被試験デバイスを更に合成部350に通知する。
分割部340は、ウェハ50上の位置に基づいて、複数の被試験デバイス500を複数のグループに分割する(S640)。そして、合成部350は、上記のグループ毎に、かつ、スキャンチェーンの位置毎に、それぞれの被試験デバイス500のフリップフロップの判定結果を合成した合成結果を生成する(S650)。これに代えて、合成部350は、グループに関わらず、予め指定されたウェハ上の位置に対応する被試験デバイス500の判定結果に基づいて合成結果を生成してもよい。即ち例えば、判定結果の取得に先立って予めウェハ50の外周部が指定されていれば、合成部350は、ウェハ50の外周部に位置する被試験デバイス500について合成結果を生成してもよい。また、合成部350は、円形のウェハ50の中心からの距離によってグループに分割された被試験デバイス500について、それぞれのグループの判定結果を合成してもよい。表示部360は、スキャンチェーンのそれぞれの位置において、不良と判定されたフリップフロップの個数を識別可能に、合成結果を表示する(S660)。
図7は、解析装置30が新たな試験結果を取得する毎に繰り返す処理のフローチャートである。解析装置30は、図6に例示した処理に代えて、または、図6に例示した処理の後に、図7に示す処理を実行してもよい。なお、図7に示す処理は、試験装置10が複数の被試験デバイス500を順次試験する処理と並行して実行されるものとする。
取得部300は、試験結果DB20が新たな被試験デバイス500を試験する毎に、当該被試験デバイス500に含まれるフリップフロップの判定結果を取得する(S700)。そして、合成部350は、当該判定結果を合成の対象とするか否かを判断する(S710)。この判断は、図6のS630によって説明したように、分割部340による通知に基づいてもよい。即ち例えば、合成部350は、フェイル数が基準値以下であるか、または、不良な被試験デバイス500に隣接することを条件に合成の対象としてもよい。合成の対象とする場合には(S710:YES)、合成部350は、既に生成している合成結果に当該被試験デバイス500の判定結果を合成する(S720)。
以上、図7の処理を繰り返せば、全ての試験が終了しなくとも、試験動作の進行に伴って合成結果の精度を順次高めることができる。
以上、図1から図7を参照して説明したように、解析装置30によれば、被試験デバイス500内に生じたフリップフロップの不良を、そのフリップフロップのスキャンチェーン上の位置や、その被試験デバイス500のウェハ50内の位置などの複数の観点から合成することができる。また、合成の結果は記号や色などによって分かり易く表示され、生産ラインの調整や物理設計の改善を支援することができる。更に、合成の対象とする被試験デバイス500を不良の個数などによって自動的に選択することにより、不良の原因追究に貢献し得る被試験デバイス500のみを選択してエンジニアの作業負担を軽減することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることのできることが当業者にとって明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
図1は、被試験デバイス500を試験した試験結果を解析するシステム5の全体構成を示す。 図2は、試験結果DB20に格納されるデータの概念図を示す。 図3は、解析装置30の機能構成を示す。 図4は、結果格納部310のデータ構造の一例を示す。 図5は、表示部360の表示画面の一例を示す。 図6は、解析装置30によって試験結果を解析する処理のフローチャートである。 図7は、解析装置30が新たな試験結果を取得する毎に繰り返す処理のフローチャートである。
符号の説明
5 システム
10 試験装置
12 ウェハプローバ装置
15 測定用接触針
20 試験結果DB
30 解析装置
50 ウェハ
52 ウィンドウ
54 ウィンドウ
56 ウィンドウ
58 ウィンドウ
200 試験結果データ
300 取得部
310 結果格納部
320 計数部
330 合成制御部
340 分割部
350 合成部
360 表示部
400 判定結果データ
500 被試験デバイス

Claims (10)

  1. 同一の構成を有する複数の被試験デバイスを試験装置により試験した試験結果を解析する解析装置であって、
    スキャンチェーンにより連結されて前記被試験デバイスに設けられる複数のフリップフロップに、前記被試験デバイスのスキャン試験を行うことにより格納されるデータを、それぞれの前記フリップフロップ毎に読み出した値と、期待値とを比較した判定結果を取得する取得部と、
    それぞれの前記フリップフロップの判定結果を、前記スキャンチェーンにおける位置と対応付けて格納する結果格納部と、
    前記スキャンチェーンにおける位置毎に、複数の前記被試験デバイスの前記フリップフロップの前記判定結果を合成した合成結果を生成する合成部と、
    前記合成結果を表示する表示部と
    を備える解析装置。
  2. 前記表示部は、前記スキャンチェーンのそれぞれの位置について複数の前記被試験デバイスの試験で不良と判定された前記フリップフロップの個数を識別可能に、前記合成結果を表示する
    請求項1に記載の解析装置。
  3. それぞれの前記被試験デバイスは、複数の前記スキャンチェーンを有し、
    前記合成部は、前記表示部の表示面における第1の座標軸にそれぞれの前記スキャンチェーンを示し、前記表示面における第2の座標軸にそれぞれの前記スキャンチェーンにおける前記フリップフロップの位置を示した二次元の前記合成結果を生成する
    請求項1または2に記載の解析装置。
  4. 前記結果格納部は、それぞれの前記被試験デバイス毎に前記判定結果を格納し、
    前記合成部は、予め選択された前記被試験デバイスに対応する複数の前記判定結果に基づいて、前記合成結果を生成する
    請求項1から3のいずれか1項に記載の解析装置。
  5. それぞれの前記被試験デバイス毎に、不良と判定された前記フリップフロップの個数を計数する計数部と、
    前記計数部における計数結果が、予め定められた個数以下である前記被試験デバイスを前記合成部に通知し、当該被試験デバイスに対応する複数の前記判定結果に基づいて、前記合成結果を生成させる合成制御部と
    を更に備える請求項1から4のいずれか1項に記載の解析装置。
  6. 前記試験装置は、同一のウェハに形成された複数の前記被試験デバイスを試験し、
    前記結果格納部は、前記判定結果を、前記被試験デバイスの前記ウェハ上の位置と更に対応付けて格納し、
    前記合成制御部は、前記ウェハにおいて、前記計数部における計数結果が予め定められた個数以上である前記被試験デバイスと隣接して形成された前記被試験デバイスを更に前記合成部に通知し、当該被試験デバイスに対応する複数の前記判定結果に更に基づいて、前記合成結果を生成させる
    請求項5に記載の解析装置。
  7. 前記試験装置は、同一のウェハに形成された複数の前記被試験デバイスを試験し、
    前記結果格納部は、前記判定結果を、前記被試験デバイスの前記ウェハ上の位置と更に対応付けて格納し、
    前記合成部は、予め指定された前記ウェハ上の位置に対応する前記被試験デバイスの判定結果に基づいて、前記合成結果を生成する
    請求項1から6のいずれか1項に記載の解析装置。
  8. 前記ウェハ上の位置に基づいて、複数の前記被試験デバイスを複数のグループに分割する分割部を更に備え、
    前記合成部は、前記グループ毎に前記合成結果を生成する
    請求項6または7に記載の解析装置。
  9. 前記試験装置は、複数の前記被試験デバイスを順次試験し、
    前記合成部は、新たな前記判定結果を取得する毎に、既に生成している前記合成結果に、当該判定結果を合成する
    請求項1から8のいずれか1項に記載の解析装置。
  10. 同一の構成を有する複数の被試験デバイスを試験装置により試験した試験結果を解析する解析方法であって、
    スキャンチェーンにより連結されて前記被試験デバイスに設けられる複数のフリップフロップに、前記被試験デバイスのスキャン試験を行うことにより格納されるデータを、それぞれの前記フリップフロップ毎に読み出した値と、期待値とを比較した判定結果を取得する取得段階と、
    それぞれの前記フリップフロップの判定結果を、前記スキャンチェーンにおける位置と対応付けて格納する結果格納段階と、
    前記スキャンチェーンにおける位置毎に、複数の前記被試験デバイスの前記フリップフロップの前記判定結果を合成した合成結果を生成する合成段階と、
    前記合成結果を表示する表示段階と
    を備える解析方法。
JP2006016794A 2006-01-25 2006-01-25 解析装置および解析方法 Expired - Fee Related JP5037826B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006016794A JP5037826B2 (ja) 2006-01-25 2006-01-25 解析装置および解析方法
PCT/JP2007/050949 WO2007086356A1 (ja) 2006-01-25 2007-01-23 解析装置および解析方法
US11/657,381 US7529994B2 (en) 2006-01-25 2007-01-24 Analysis apparatus and analysis method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006016794A JP5037826B2 (ja) 2006-01-25 2006-01-25 解析装置および解析方法

Publications (2)

Publication Number Publication Date
JP2007198856A JP2007198856A (ja) 2007-08-09
JP5037826B2 true JP5037826B2 (ja) 2012-10-03

Family

ID=38309146

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006016794A Expired - Fee Related JP5037826B2 (ja) 2006-01-25 2006-01-25 解析装置および解析方法

Country Status (3)

Country Link
US (1) US7529994B2 (ja)
JP (1) JP5037826B2 (ja)
WO (1) WO2007086356A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7934784B2 (en) 2007-07-31 2011-05-03 Brother Kogyo Kabushiki Kaisha Image recording apparatus
JP2009052889A (ja) * 2007-08-23 2009-03-12 Yokogawa Electric Corp 半導体試験システム
KR20100103212A (ko) * 2009-03-13 2010-09-27 삼성전자주식회사 복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템
JP6715198B2 (ja) * 2017-02-20 2020-07-01 キオクシア株式会社 メモリ検査装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574733A (en) * 1995-07-25 1996-11-12 Intel Corporation Scan-based built-in self test (BIST) with automatic reseeding of pattern generator
JP3249040B2 (ja) 1995-12-05 2002-01-21 株式会社アドバンテスト スキャンテスト装置
US5881067A (en) * 1997-01-28 1999-03-09 Sun Microsystems, Inc. Flip-flop design and technique for scan chain diagnosis
US7500143B2 (en) * 2000-05-05 2009-03-03 Computer Associates Think, Inc. Systems and methods for managing and analyzing faults in computer networks
JP2001337138A (ja) * 2000-05-30 2001-12-07 Matsushita Electric Ind Co Ltd 半導体集積回路用テスト回路装置およびこれを用いた半導体集積回路
US7139948B2 (en) * 2003-03-28 2006-11-21 Avago Technologies General Ip(Singapore) Pte. Ltd. Method for determining the impact on test coverage of scan chain parallelization by analysis of a test set for independently accessible flip-flops
JP4347751B2 (ja) * 2004-06-07 2009-10-21 株式会社アドバンテスト 不良解析システム及び不良箇所表示方法
US7353470B2 (en) * 2005-02-14 2008-04-01 On-Chip Technologies, Inc. Variable clocked scan test improvements

Also Published As

Publication number Publication date
WO2007086356A1 (ja) 2007-08-02
US7529994B2 (en) 2009-05-05
US20070240022A1 (en) 2007-10-11
JP2007198856A (ja) 2007-08-09

Similar Documents

Publication Publication Date Title
US9335277B2 (en) Region-of-interest determination apparatus, observation tool or inspection tool, region-of-interest determination method, and observation method or inspection method using region-of-interest determination method
KR101324349B1 (ko) 반도체 결함 통합 투영 방법 및 반도체 결함 통합 투영 기능을 실장한 결함 검사 지원 장치
US9311697B2 (en) Inspection method and device therefor
US11094057B2 (en) Semiconductor wafer measurement method and system
KR102422220B1 (ko) 데이터 처리 방법, 데이터 처리 장치, 및 데이터 처리 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체
JP5037826B2 (ja) 解析装置および解析方法
US11054464B2 (en) Test method and test device
TW201533456A (zh) 晶圓測試數據分析方法
JP2020118689A (ja) 試験測定装置及び論理値軌道セグメント検出方法
JP2005109056A (ja) 半導体素子の検査装置
US20130283227A1 (en) Pattern review tool, recipe making tool, and method of making recipe
US11036470B2 (en) Method for analyzing the performance of multiple test instruments measuring the same type of part
KR100940414B1 (ko) 사이트 차이를 감소시키는 웨이퍼 테스트 방법
US20210372944A1 (en) Analysis apparatus and image creation method
JP4051332B2 (ja) 検査データ解析システム
US20230258692A1 (en) Seamless spectrograms in a multi-channel test and measurement instrument
JP2001272438A (ja) 故障箇所特定方法及び故障箇所特定装置
US20160266198A1 (en) Method for ic testing bigdata analysis option value analysis
CN110687427A (zh) 芯片测试结果的显示方法和设备以及测试系统
JP2017190993A (ja) 測定結果報知装置、測定システムおよび測定結果報知方法
JP2017187438A (ja) 測定結果報知装置、測定システムおよび測定結果報知方法
JP2012112900A (ja) Apd測定表示装置及びapd測定表示方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120626

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120705

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees