CN1499636A - 系统组合型半导体装置 - Google Patents

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Abstract

可以从外部直接进行存储器芯片的单独测试。设置在逻辑芯片(11)中的测试电路(16)在包含在从外部连接端子输入的测试信号(18)中的模式信号表示“通常动作模式”时可以使用逻辑电路(15)访问存储电路(14)的访问路径(布线17)，另一方面，在测试信号表示测试模式时，使用访问路径(17)访问存储电路(14)，按照从外部连接端子输入的测试信号(18)的内容实施测试或寿命加速试验及多位测试。另外，实施自诊断。

Description

系统组合型半导体装置
技术领域
本发明涉及将多个半导体芯片相互连接封装到1个管壳中的系统组合(System in a Package)型半导体装置(以下，称为SiP型半导体装置)。
背景技术
在SiP型半导体装置中，作为多个半导体芯片，将逻辑芯片和1个以上的存储器芯片(例如DRAM芯片、SRAM芯片、闪速存储器芯片等)相互连接而封装到1个管壳中。并且，将逻辑芯片与外部连接端子连接，存储器芯片通过逻辑芯片与外部连接端子连接(例如，特许文献1)。
【特许文献1】
特开平10-28377号公报(0021、图1)。
然而，在半导体装置中，为了进行组合状态下的测试或筛选初始不良品，在产品出厂时等必须进行寿命加速试验。但是，在SiP型半导体装置中，由于存储器芯片的输入输出不能直接与外部进行，必须通过逻辑芯片进行，所以，虽然逻辑芯片的单独测试可以进行，但存储器芯片的单独测试则不能进行。
发明内容
本发明就是鉴于上述情况而提案的，目的旨在提供具有可以从外部直接进行存储器芯片的单独测试的测试功能的SiP型半导体装置。
为了达到上述目的，本发明的系统组合型半导体装置是将搭载存储电路的存储器芯片和搭载与上述存储电路电气连接的逻辑电路的逻辑芯片通过将上述逻辑电路和管壳的外部连接端子连接而封装的系统组合型半导体装置，其特征在于：设置了实施各种测试的测试电路，在从设置在上述外部连接端子上的模式端子输入上述逻辑芯片和上述存储器芯片中的某一方的模式信号表示通常动作模式时，上述逻辑电路可以使用访问上述存储电路的访问路径，另一方面，在上述模式信号表示测试模式时或特别的情况时，可以从上述逻辑电路中取得上述访问路径访问上述存储电路。
按照本发明，设置在逻辑芯片和存储器芯片中的某一方上的测试电路在从外部连接端子输入的模式信号表示测试模式时就从逻辑电路中取出访问存储电路的访问路径，使用该访问路径访问上述存储电路，进行在使存储电路的内部电压升压的状态下的寿命加速试验，或进行测试数据的解压处理并写入存储电路、将读出的数据进行压缩处理从而进行是否良好的判断的多位测试。另外，在电源接通时或接通之后，从逻辑电路中取出访问存储电路的访问路径，使用该访问路径访问上述存储电路，进行自诊断处理。
附图说明：
图1是表示应用本发明的SiP型半导体装置的一例的结构概念图。
图2是作为本发明的实施例1的SiP型半导体装置的结构概念图。
图3是表示图2所示的测试电路的详细结构的框图。
图4是表示构成图2所示的存储电路的DRAM的结构例的框图。
图5是表示向图4所示的DRAM读入的读入动作的时间图。
图6是表示向图4所示的DRAM写入的写入动作的时间图。
图7是表示图2所示的测试电路的具体的结构例的框图。
图8是说明图7所示的寿命加速试验电路的动作的流程图。
图9是说明图7所示的解压电路的动作的图。
图10是说明图7所示的压缩电路的动作的图。
图11是作为本发明的实施例2的SiP型半导体装置的结构概念图。
图12是作为本发明的实施例3的SiP型半导体装置的结构概念图。
图13是作为本发明的实施例4的SiP型半导体装置的结构概念图。
图14是作为本发明的实施例5的SiP型半导体装置的结构概念图。
发明的具体实施方式
下面，参照附图详细说明本发明的SiP型半导体装置的极佳的实施例。
实施例1.
图1是表示应用本发明的SiP型半导体装置的一例的结构概念图。应用本发明的SiP型半导体装置，例如，如图1所示，在搭载了微处理器等逻辑电路的逻辑芯片1上，将搭载了DRAM等存储电路的存储器芯片2以芯片摞芯片的结构相互重叠配置的状态封装到1个管壳中。并且，存储器芯片2的输入输出端通过布线3与逻辑芯片1连接，作为逻辑芯片1的输入输出端的一部分，成为通过布线4与外部连接端子连接端子连接的结构。作为SiP型半导体装置，除此之外，还有例如将逻辑芯片1还存储器芯片2在平面上横向排列而配置的结构，但是，连接状态相同。
在本发明中，表示了在这样的SiP型半导体装置中以各种形式组装了可以从外部直接进行存储器芯片2的单独测试的测试功能的结构例。但是，在以下所示的各实施例中，为了便于说明，采用逻辑芯片和存储器芯片在平面上横向排列而配置的结构。
图2是作为本发明实施例1的SiP型半导体装置的结构概念图。图3是表示图2所示的测试电路的详细结构的框图。图2所示的SiP型半导体装置10由逻辑芯片11和存储器芯片12构成。逻辑芯片11通过布线13与外部连接端子连接，并通过布线17与存储器芯片12连接。
在存储器芯片12上，作为存储电路14，搭载了例如动态随机访问存储器(DRAM)。另一方面，在逻辑芯片11上，除了逻辑电路15外，还以介于逻辑电路15与存储电路14之间的形式搭载了测试电路16。
即，测试电路16在逻辑芯片11内与逻辑电路15电气连接，同时通过布线13和逻辑电路15一起与外部连接端子连接。另外，测试电路16通过蒎17与存储器芯片12上的存储电路14连接。因此，外部连接端子由供给逻辑电路15的通常动作时的信号端子和供给测试电路16的测试模式时的测试信号18的端子构成。
测试电路16将布线17作为向存储电路14的共同的访问路径使用，在通常动作时，将逻辑电路15的输出信号等向布线17上输出，在测试时，按照测试信号18向布线17上输出测试控制信号。
如图3所示，测试电路16由存储器测试电路21和选择电路22构成。作为测试信号18，示例了模式信号25、读入/写入的地址信号26、测试写入数据信号27、读出的测试数据信号28、判断结果信号29和访问控制信号24。
选择电路22在从外部连接端子输入的模式信号25是“测试模式”时可以访问通过布线17直接连接在存储器测试电路21和存储电路14之间的存储器测试电路21的存储电路14，在是“通常动作模式”时可以访问通过布线17直接连接在逻辑电路15和存储电路14之间的逻辑电路15的存储电路14。
存储器测试电路21在从外部连接端子输入的模式信号25是“测试模式”时根据从外部连接端子输入的读入/写入的地址信号26、测试写入数据信号27和访问控制信号，通过选择电路22使用布线17访问存储电路14，提高存储电路14的内部电压成为向存储电路14施加应力的状态，进行和单元检验器一样的读入/写入动作，实施寿命加速试验。存储器测试电路21将在该测试时读出的测试数据信号28向外部连接端子输出。
另外，存储器测试电路21在从外部连接端子输入的模式信号25是“多位测试模式”时同样从逻辑电路15中取出访问存储电路14的访问路径，将测试数据解压，写入存储电路14，将读出的数据压缩，判断是否良好，不将判断结果信号29与读出的测试数据信号28一起向外部连接端子输出。
另外，存储器测试电路21具有在电源接通时或接通之后随时从逻辑电路15中取出访问存储电路14的访问路径、发生各种测试图形、通过选择电路22写入存储电路14并将写入数据与读出数据进行比较而检测不良位的自诊断(BIST：built-in self-test)功能。
并且，具有自诊断(BIST)功能时，在该SiP型半导体装置10中设置第2存储器芯片，在搭载在该第2存储芯片上的第2存储电路中存储在DIST时检测的不良位的地址信息。这样，就可以避开不良位而访问备用部分，所以，可以实现与切除不良地址的熔丝相同的操作，从而可以进行不良位的修补。也可以不设置第2存储器芯片，而将不良位的地址信息存储到存储电路14的内部。
另外，如果这样设置第2存储器芯片，制造工序不复杂，另外，通过将逻辑电路15作为存储电路14和第2存储电路的共用电路，可以不增大第2存储器芯片的芯片面积，即，不会降低合格率，所以，可以低成本地内置第2存储器芯片。作为第2存储电路，可以使用闪存存储器或DRAM、静态随机访问存储器(SRAM)。
下面，参照图4～图8具体说明测试电路16。图4是表示构成图2所示的存储电路14的DRAM的结构例的框图。图5和图6是表示对图4所示的DRAM的读入/写入动作的时间图。图7是表示图2所示的测试电路16的具体的结构例的框图。图8是说明图7所示的寿命加速试验电路75的动作的流程图。图9是说明图7所示的解压电路73的动作的图。图10是说明图7所示的压缩电路的动作的图。在图7中，省略了自诊断(BIST)功能。
图4所示的作为存储电路14的DRAM具有2个存储器单元阵列55和56。它们分别具有32兆字节(Mb)的容量，设存储器单元阵列55为存储体#0，存储器单元阵列56为存储体#1。
该DRAM，作为输入输出端子，具有地址信号A0-11的输入端子41、指定存储体#0和存储体#1中的某一个的存储体选择信号BA0的输入端子421动作时钟CLK的输入端子43、切换动作时钟CLK的使用状态的控制信号CKE的输入端子44、芯片选择信号ZCS的输入端子45、行地址选通信号ZRAS的输入端子46、列地址选通信号ZCAS的输入端子47、写入允许信号ZWE的输入端子48、写入数据信号DQM0-15的输入端子49和读出数据信号DQ0-127的输出端子50。存储体选择信号BA0表示指定存储体#0。指定存储体#1时，就成为BA1。
并且，作为2个存储器单元阵列55、56的周边电路，具有时钟缓冲器51、地址缓冲器52、控制信号缓冲器53、控制电路54和I/O缓冲器57。
时钟缓冲器51将求从输入端子43、44输入的动作时钟CLK和控制信号CKE的逻辑积的信号向地址缓冲器52、控制信号缓冲器53和控制电路54输出。地址缓冲器52将从输入端子41、42输入的地址信号A0-11和存储体选择信号BA0根据时钟缓冲器51的输出向控制电路54输出。
控制信号缓冲器53将从输入端子45～49输入的芯片选择信号ZCS、行地址选通信号ZRAS、列地址选通信号ZCAS、写入允许信号ZWE和写入数据信号DQM0-15根据时钟缓冲器51的输出向控制电路54输出。
控制电路54根据时钟缓冲器51的输出取入地址缓冲器52和控制信号缓冲器53的各输出信号，并根据这些输出信号控制向存储器单元阵列55、56的写入和读出。I/O缓冲器57将存储器单元阵列55、56的读出数据向输出端子50输出。
其次，在图5和图6中，激活「ACT」或预充电「PRE」等指令按以下所示的信号的怎发行。激活「ACT」按ZRAS＝L、ZCAS＝ZWE＝H的条件发行。读出「READ」按ZRAS＝H、ZCAS＝L、ZWE＝H的条件发行。写入「Write」按ZRAS＝H、ZCAS＝ZWE＝L的条件发行。预充电「PRE」按ZRAS＝L、ZCAS＝H、ZWE＝L的条件发行。
在图5中，表示的是在进行图4所示的存储体#0的激活「ACT」和存储体#1的激活「ACT」之后，从存储体#1中进行读出「READ」，输出读出数据DQ「Qb0，Qb1，Qb2，Qb3」。在该过程中，对存储体#0和存储体#1进行预充电「PRE」，转移到存储体#0的激活「ACT」。
在图6中，表示的是进行图4所示的存储体#0的激活「ACT」之后，进行向存储体#0的写入数据DQ「Qa0，Qa1，Qa2，Qa3」的写入「Write」。然后，对存储体#0进行预充电「PRE」，置于到存储体#0的激活「ACT」。图5和图6所示的动作，在通常动作模式中，在与逻辑电路15件进行，在测试模式中，在与测试电路16件进行。
在图7中，作为存储电路14的DRAM，具有图4所示的结构，但是，追加了4个监视器端子「TESTMODE」、「FRCMONI1」、「FRCMONI2」、「VBB」。另外，在图7中虽然未示出，但是，设置了动作电源VDD和外部电源EXVDD。
在图7所示的测试电路中，作为逻辑电路15的输入输出信号，表示了动作时钟CLK、控制信号CKE、芯片选择信号ZCS、行地址选通信号ZRAS、列地址选通信号ZCAS、写入允许信号ZWE、读出数据DQ0-7、地址信号A0-11、写入数据信号DQM0-15和存储体选择信号BA0。
其中，动作时钟CLK输入作为存储电路14的DRAM、由触发电路(以下，称为「FF」)构成的FF电路71及78、寿命加速试验电路75、压缩电路76和译码电路77。其余的信号全部输入选择器72。
另外，在图7所示的测试电路中，作为外部连接端子的输入输出信号，表示了测试控制信号TSTCKE、测试写入数据TSTDQM0-15、测试芯片选择信号TSTZCS、测试行地址选通信号TSTZRAS、测试列地址选通信号TSTZCAS、测试写入允许信号TSTZWE、测试写入数据信号TSTD0-7、测试地址信号TSTA0-11、测试存储体选择信号TSTBA0、测试读出数据信号TSTQ0-7、多位测试输出信号TSTMB0、测试模式信号TSTMODEA、TSTMODEB、TSTMODE2、电压过载监视器信号TSTFRCMONI1、TSTFRCMONI2和VBB。
其中，测试控制信号TSTCKE、测试写入数据TSTDQM0-15、测试芯片选择信号TSTZCS、测试行地址选通信号TSTZRAS、测试列地址选通信号TSTZCAS、测试写入允许信号TSTZWE、测试写入数据信号TSTD0-7、测试地址信号TSTA0-11、测试存储体选择信号TSTBA0、测试读出数据信号TSTQ0-7的各端子与FF电路78连接。
FF电路78将测试控制信号TSTCKE、测试写入数据TSTDQM0-15、测试芯片选择信号TSTZCS的各信号向选择器72输出。另外，FF电路78将测试行地址选通信号TSTZRAS、测试列地址选通信号TSTZCAS、测试写入允许信号TSTZWE、测试写入数据信号TSTD0-7、测试地址信号TSTA0-11、测试存储体选择信号TSTBA0的各信号向选择器74输出。另外，FF电路78将从选择器74输入的测试读出数据信号DQ0-127向与8位的各测试读出数据信号TSTQ0-7对应的端子输出。选择器74输出的测试读出数据信号DQ0-127输入压缩电路76。
多位测试输出信号TSTMBTO的端子与压缩电路76的输出端子连接。测试模式信号TSTMODE2的端子与作为存储电路14的DRAM的测试模式端子TETMODE连接。电压过载监视器信号TSTFRCMONI1、TSTFRCMONI2、VBB的各端子分别与作为存储电路14的DRAM的对应的监视器输出端子FRCMONI1、FRCMONI2、VBB连接。
测试模式信号TSTMODEA、TSTMODEB的各端子与译码电路77的输入端子连接。译码电路77从这些信号中发生4个信号80、81、82、83。信号80是加速试验信号，输入寿命加速试验电路75和选择器74。信号81是多位测试信号，输入压缩电路76、解压电路73和选择器72。信号82是表示是否进行测试的信号，输入选择器72。信号83是电压监视器允许信号，在使电压过载监视器信号TSTFRCMONI1、TSTFRCMONI2、VBB的各端子通/断中使用。
寿命加速试验电路75接收到加速试验信号80后，发生加速试验所需要分地址信号或数据信号、控制信号，并向选择器74输出。选择器74接收到加速试验信号80之后，有选择地将寿命加速试验电路75的输出向选择器72输出。另外，选择器74将选择器72输出的试验读出数据信号DQ0-127如上述那样供给FF电路78和压缩电路76。
解压电路73接收到多位测试信号81后，对从选择器74输入的测试写入数据信号TSTD0-7进行解压处理(参见图9)，并向选择器72输出。压缩电路76接收到多位测试信号81后，对从选择器74输入的测试写入数据信号DQ0-127进行压缩处理(参见图10)，作为多位测试输出信号TSTMBTO向对应的端子输出。
FF电路71在作为存储电路14的DRAM与选择器72之间控制控制信号CKE、芯片选择信号ZCS、行地址选通信号ZRAS、列地址选通信号ZCAS、写入允许信号ZWE、读出数据DQ0-127、地址信号A0-11、写入数据信号DQM0-15和存储体选择信号BA0的各信号的收发。
选择器72在表示是否进行测试的信号82不进行测试即表示通常动作模式时将逻辑电路15的输入端与FF电路71连接，进行测试即表示测试模式时将FF电路78、选择器74、解压电路73和FF电路71连接。
下面，在以上的结构中寿命加速试验电路75的动作、解压电路73和压缩电路76的动作。首先，参照图8说明寿命加速试验电路75的动作。
在图8中，在步骤ST1，寿命加速试验电路75接收到加速试验信号80后，设定进行测试模式的动作模式设定的期间。可以选择芯片选择信号ZCS、行地址选通信号ZRAS、列地址选通信号ZCAS、写入允许信号ZWE、地址信号A0-11、存储体选择信号BA0等消失后的适当时间之后动作时钟CLK的例如1时钟周期。
在步骤ST2，在DRAM内，存在多个内部电源，寿命加速试验电路75对设置在DRAM年的测试模式寄存器设定使内部电压升压的动作模式。准备各种动作模式，通过使用地址信号TSTA0-11和存储体选择信号TSTBA0等从外部设定任意的动作模式，可以得到任意升压的各种内部电压。
这里，作为得到1个升压的内部电压的动作模式，在测试模式寄存器中顺序设定例如使所有的存储体同时动作的模式信号TMRBIALLBNK、解压/压缩(多位测试)的模式信号TMBTB、作为寿命加速试验时的特殊动作之一的模式信号TMRAB125、使发生存储器单元阵列部的动作电压的基准电压VREFS的模式信号TMVREFSFRC和在DRAM内部使动作电源VDD和外部电源EXVDD短路的模式信号TMVDDEXVDD。
结果，从外部电源EXVDD供给例如3.65V时，字线电压VPP成为4.8V，而存储器单元阵列部的动作电压VCCS和周边电路的动作电压VCCP都成为3.75V。这样，升压后的内部电压的值就可以由电压升压监视器信号TSTFRCMONI1、TSTFRCMONI2、VBB的各端子进行监视。
具体而言，通常用电压升压监视器信号VBB的端子观测-1.0V。用电压升压监视器信号TSTFRCMONI1的端子监视上述基准电压VREFR和加到单元板上的电压VCP。用电压升压监视器信号TSTFRCMONI2的端子监视发生周边电路的动作电压VCCP的基准电压VREFP、发生字线电压VPP的基准单元VREFD和位线电压VBL。
在步骤ST3，将测试数据写入到存储器单元阵列的整个面上{<X，Y>＝<0，0>～<Xmax，Ymax>}。通过反复执行以下处理而进行，即，开始时将行地址增加1后进行访问，行地址充满时，就复位为0，然后将列地址增加1，再次将行地址增加1后进行访问。
在步骤ST3，从存储器单元阵列的整个面上{<X、Y>＝<0，0>～<Xmax，Ymax>}读出数据，读出动作也按和上述写入动作相同的顺序进行。读出的数据从测试读出数据信号TSTA0-7的端子输出，用单元检验器判断是否良好。
在步骤ST4，将测试数据进行逻辑反转，反复进行步骤ST3和步骤ST4的处理。并且，将施加应力的状态维持规定时间，所以，将步骤ST3～ST5的处理反复进行规定时间(步骤ST6、ST7)。
其次，在图9中，在解压电路73中复制从选择器74输入的8位单位的测试数据信号DQ<7：0>，分别生成16个8位单位测试数据信号DQ<7；0>～DQ<127：120>，并将它们并行地向选择器72输出。这样，就输入到DRAM的写入数据信号DQ0-127的端子。
在图10中，在压缩电路76中顺序接收从选择器74输入的8位单位的测试数据信号DQ<7：0>～DQ<127：120>，将开头的测试数据信号DQ<7：0>与后续的各测试数据信号DQ按每8位求排他的逻辑和，进行比较。并且，如果8位全部一致，就使多位测试输出信号TSTMBO成为高电平，如果不一致，就使之成为低电平。
即，在压缩电路76中，输出将16个8位单位测试数据信号DQ<7；0>～DQ<127：120>压缩为16位的多位测试输出信号TSTMBO。多位测试输出信号TSTMBO是表示是否良好的判断结果的信号。
这样，按照实施例1，在逻辑芯片中设置了从逻辑电路中取出访问存储器芯片上的存储电路的路径而访问自己的存储电路的测试电路，所以，通过从外部连接端子向测试电路发出指示，可以进行存储器的测试。此外，对作为存储电路的DRAM的内部电压进行升压操作，实施寿命加速试验，另外，可以实施多位测试。
另外，测试电路可以构成为在电源接通时或接通之后需要时从逻辑电路中取出访问存储器芯片上的存储电路的路径而访问自己的存储电路，所以，在电源接通时或接通之后需要溴时可以实施自诊断(BIST)从而具有错误位检测功能。可以减少为了测试而设置的外部连接端子。
实施例2.
图11是作为本发明的实施例2的SiP型半导体装置的结构概念图。在图11中，对于和图2所示的结构相同乃至同等的结构要素标以相同的符号。这里，以涉及实施例2的部分为中心进行说明。
在图11所示的SiP型半导体装置101中，设置了逻辑芯片102，取代图2所示的结构的逻辑芯片11。在逻辑芯片102中，图2所示的逻辑电路15分离为本来的逻辑电源103和控制对存储电路的访问的访问控制电路104。访问控制电路104可以从外部切换控制主体，配置在图2所示的测试电路16的配置位置。并且，从外部连接端子输入测试信号18的测试电路105可以切换控制访问控制电路104的控制主体。
即，测试电路105在包含在测试信号18中的模式信号表示“通常动作模式”时将访问控制电路104的控制主体切换到逻辑电路103，从而可以从逻辑电路103对存储电路14进行访问。
另一方面，测试电路105在模式信号表示“测试模式”时将访问控制电路104的控制主体切换到自己的测试电路105。并且，测试电路105使用访问控制电路104对存储电路14进行访问，实施在实施例1这说明的测试和寿命加速试验。
即，在进行寿命加速试验时，测试电路105将访问控制电路104的控制主体切换到自己的测试电路105，使用访问控制电路104进行图8所示的处理。
另外，测试电路105在模式信号表示“多位测试模式”时将访问控制电路104的控制主体切换到自己的测试电路105。并且，使用访问控制电路104将解压的测试数据写入存储电路14，使用访问控制电路104将从存储电路14读出的测试数据压缩，判断是否良好，并将判断结果信号与读出的数据信号一起向外部连接端子输出。
另外，测试电路105在电源接通时或接通之后随时将访问控制电路104的控制主体切换到自己的测试电路105，发生各种测试图形，使用访问控制电路104写入存储电路14，使用访问控制电路104将写入数据与读出的数据进行比较，从而可以实施检测不良位的自诊断(BIST)。在该BIST中，判断是否良好，并将判断结果信号与读出的数据信号一起向外部连接端子输出。
并且，在具有自诊断(BIST)功能时，和实施例1一样，例如在该SiP型半导体装置101中设置第2存储器芯片，将在BIST时检测的不良位的地址信息存储到搭载在该第2存储器芯片上的第2存储电路中。
这样，按照实施例2，可以从测试电路进行逻辑电路具有的访问控制电路的控制主体的切换控制，所以，使用在通常动作时使用的访问控制电路，可以实施和实施例1相同的各种测试。
实施例3.
图12是作为本发明的实施例3的SiP型半导体装置的结构概念图。在图12中，对于和图2所示的结构相同乃至同等的结构要素标以相同的符号。这里，以涉及实施例3的部分为中心进行说明。
在图12随时的SiP型半导体装置110中，设置了逻辑芯片111取代图2所示的结构中的逻辑芯片11，设置了存储器芯片112取代存储器芯片12。
在逻辑芯片111中，设置了测试电路113取代图2所示的逻辑芯片11中的测试电路16。另外，在存储器芯片112中，设置了与图2所示的测试电路14连接的测试电路114。即，测试电路114是在以晶片状态测试存储器芯片112时使用的电路中增加了若干功能的电路，但是，以介于测试电路113与存储电路14件的形式进行设置。因此，测试电路113和测试电路114通过布线17而连接。
测试电路113将包含在测试信号18中的模式信号直接向测试电路114传输，同时进行按照该模式信号的通常动作模式/测试模式的切换动作和向存储器芯片112上的测试电路114发出测试指示的动作。
即，测试电路113在包含在测试信号18中的模式信号是“通常动作模式”时直接将逻辑电路15与布线17连接，从而逻辑电路15可以将输出信号等19传输到布线17上。
另一方面，在模式信号是“测试模式”、“寿命加速试验”时，测试电路113直接将内置的“发出测试指示的控制电路”与布线17连接，从而将对应的测试指示和测试数据传输到布线17上。
另外，测试电路113在电源接通时或接通之后随时直接将内置的“发出测试指示的控制电路”与布线17连接，从“发出测试指示的控制电路”将自诊断(BIST)的指示和测试数据传输到布线17上。
测试电路114在从测试电路113输出的模式信号是“通常动作模式”时直接将布线17与存储电路14连接。结果，可以访问逻辑电路15的存储电路14。
另一方面，测试电路114在从测试电路113输出的模式信号是“测试模式”、“寿命加速试验”时取入从布线17发出测试电路113的“输出测试指示的控制电路”传输的测试指示，在“测试模式”的测试指示中，按照指示访问存储电路14，实施在实施例1中说明的测试和寿命加速试验，并将结果数据向测试电路113的“发出测试指示的控制电路”输出。
在“多位测试模式”的指示中，由于测试电路113的“发出测试指示的控制电路”将测试数据解压后传输，所以，将其写入存储电路14，从存储电路14中读出后向测试电路113的“发出测试指示的控制电路”输出。在测试电路113的“输出测试指示的控制电路”中将接收的测试数据压缩，判断是否良好，并将判断结果信号与读出的测试数据信号一起向外部连接端子输出。
另外，测试电路114在输入了自诊断(BIST)的指示时每次都将从测试电路113的“发出测试指示的控制电路”传输来的测试图形数据写入存储电路14，从存储电路14中读出后向测试电路113的“发出测试指示的控制电路”输出。在测试电路113的“发出测试指示的控制电路”中，将接收的测试数据与传输的测试数据进行比较，判断是否良好，并将判断结果信号与接收的测试数据信号一起向外部连接端子输出。
并且，在具有自诊断(BIST)功能时，和实施例1一样，例如在该SiP型半导体装置110中设置第2存储器芯片，将在进行BIST时检测的不良位的地址信息存储到搭载在该第2存储器芯片上的第2存储电路中。
这样，按照实施例3，由于在逻辑芯片和存储器芯片中都设置了测试电路，所以，除了可以从外部直接进行存储器芯片的单独测试外，还可以用存储器芯片的测试电路进行将内部电压作多个改变的设定或在寿命加速试验之后进行是否可以维持优良状态的判断，所以，可以进一步提高测试的精度。
实施例4.
图13是作为本发明的实施例4的SiP型半导体装置的结构概念图。在图13中，对于和图2、图11、图12所示的结构相同乃至同等的结构要素标以相同的符号。这里，以涉及实施例4的部分为中心进行说明。
图13所示的SiP型半导体装置120由逻辑芯片121和图12所示的存储器芯片112构成。在逻辑芯片121中，设置了测试电路123取代图11所示的结构中的测试电路105。存储器芯片112上的测试电路114通过布线17与访问控制电路104连接。
测试电路123将包含在测试信号18中的模式信号通过访问控制电路104直接向测试电路114传输，同时，在包含在测试信号18中的模式信号表示“通常动作模式”时将访问控制电路104的控制主体切换到逻辑电路103。逻辑电路103的输出信号等可以从访问控制电路104传输到布线17上。
另一方面，测试电路123在模式信号是““测试模式”、“寿命加速试验”时将访问控制电路104的控制主体切换到自己的测试电路123。并且，测试电路123使用访问控制电路104将对应的测试指示传输到布线17上。另外，测试电路12 3在电源接通时或藉之后随时将访问控制电路104的控制主体切换到自己的测试电路123，并使用访问控制电路104将自诊断(BIST)的指示传输到布线17上。
测试电路114在通过访问控制电路104从测试电路123传输来的模式信号是“通常动作模式”时直接将布线17与存储电路14连接。结果，可以访问逻辑电路103的存储电路14。
另一方面，测试电路114在通过访问控制电路104从测试电路123传输来的模式信号是“测试模式”、“寿命加速试验”时就从布线17中取入访问控制电路104传输出的测试指示，在“测试模式”的测试指示中，按照指示访问存储电路14，实施在实施例1中说明的测试和寿命加速试验，并将结果数据通过访问控制电路104向测试电路123输出。
在“多位测试模式”的指示中，测试电路123将测试数据解压后进行传输，所以，测试电路114将其写入存储电路14，从存储电路14中读出后通过访问控制电路104向测试电路123输出。在测试电路123中，将接收的测试数据压缩，判断是否良好，并将判断结果信号与读出的测试数据信号一起向外部连接端子输出。
另外，测试电路114通过访问控制电路104从测试电路123输入自诊断(BIST)的指示时，每次都将通过访问控制电路104从测试电路123传输来的测试图形数据写入存储电路14，从存储电路14中读出后通过访问控制电路104向测试电路123输出。在测试电路123中，将接收的测试数据与传输的测试数据进行比较，判断是否良好，并将判断结果信号与接收的测试数据信号一起向外部连接端子输出。
并且，在具有自诊断(BIST)功能时，和实施例1一样，例如在该SiP型半导体装置120中设置第2存储器芯片，将在进行BIST时检测的不良位的地址信息存储到搭载在该第2存储器芯片上的第2存储电路中。
这样，按照实施例4，和实施例2一样，测试电路可以从逻辑电路中取出逻辑电路具有的访问控制电路来使用，所以，使用在通常动作时使用的访问控制电路就可以从外部实施存储器芯片的单独测试。另外，可以减少为了进行测试而设置的外部连接端子。
这时，和实施例3一样，由于在逻辑芯片和存储器芯片中都设置了测试电路，所以，除了可以从外部直接进行存储器芯片的单独测试外，还可以用存储器芯片的测试电路进行将内部电压作多个改变的设定或在寿命加速试验之后进行是否可以维持优良状态的判断，所以，可以进一步提高测试的精度。
在实施例4中，自诊断(BIST)电路操作于测试电路123内，但是，不限于此种情况，也可以设置在测试电路114内。
实施例5.
图14是作为本发明的实施例5的SiP型半导体装置的结构概念图。在图14中，对于和图2所示的结构相同乃至同等的结构要素标以相同的符号。这里，以涉及实施例5的部分为中心进行说明。
图14所示的SiP型半导体装置130由逻辑芯片131和存储芯片132构成。逻辑芯片131省略了图2所示的逻辑芯片11中的测试电路16，外部连接端子的测试信号18和逻辑电路15的输出信号19直接传输到布线17上。
并且，在存储器芯片132中，设置了与图2所示的存储电路14连接的测试电路133，布线17通过测试电路133与存储电路14连接。
测试电路133具有图3所示的结构，进行和图2所示的测试电路16相同的动作。即，在包含在外部连接端子的测试信号18中的模式信号是“通常动作模式”时逻辑电路15的输出信号19就直接供给存储电路14。
另一方面，在测试信号是“测试模式”、“寿命加速试验”时，将图3所示的存储器测试电路21和存储电路14连接，实施测试或寿命加速试验和多位测试。另外，测试电路133在电源接通时或接通之后随时实施自诊断(BIST)。
并且，在具有自诊断(BIST)功能时，和实施例1一样，例如在该SiP型半导体装置130中设置第2存储器芯片，将在进行BIST时检测的不良位的地址信息存储到搭载在该第2存储器芯片上的第2存储电路中。
这样，按照实施例5，在存储器芯片中设置了从逻辑电路中取出访问存储电路的路径访问自己的存储电路的测试电路，所以，通过从外部连接端子向测试电路发出指示，可以进行使作为存储电路的DRAM的内部电压升压的操作，实施寿命加速试验，另外，可以实施多位测试。此外，由于将测试电路设置在存储器芯片侧，所以，可以比实施例1进行更详细的测试，从而可以进一步提高测试的精度。
在各实施例中，作为搭载在存储器芯片中的存储电路，表示了DRAM，但是，例如由搭载了SRAM或闪存存储器的存储器芯片和逻辑芯片构成的SiP型半导体装置或逻辑芯片和逻辑芯片的SiP型半导体装置等，不论组合如何，同样都可以应用于各种结构的SiP型半导体装置。对于SRAM或闪存存储器，至少同样可以实施多位测试和自诊断(BIST)。
如上所述，按照本发明，在逻辑芯片和存储器芯片中的一方上，设置了按照外部的指示从逻辑电路中取出逻辑芯片上的逻辑电路访问存储器芯片上的存储电路的路径并使用该访问路径访问存储电路的测试电路，所以，可以仅对存储器芯片从外部进行测试或寿命加速试验及多位测试。
另外，上述测试电路在电源接通时或接通之后可以从逻辑电路中取出逻辑芯片上的逻辑电路访问存储器芯片上的存储电路的路径，从而可以使用该访问路径访问存储电路，所以，可以进行自诊断。

Claims (7)

1.一种系统组合型半导体装置，将搭载存储电路的存储器芯片和搭载与上述存储电路电气连接的逻辑电路的逻辑芯片通过将上述逻辑电路和管壳的外部连接端子连接而封装，其特征在于：设置了实施各种测试的测试电路，在从设置在上述外部连接端子上的模式端子输入上述逻辑芯片和上述存储器芯片中的某一方的模式信号表示通常动作模式时，上述逻辑电路可以使用访问上述存储电路的访问路径，另一方面，在上述模式信号表示测试模式时或特别的情况时，可以从上述逻辑电路中取得上述访问路径访问上述存储电路。
2.按权利要求1所述的系统组合型半导体装置，其特征在于：在上述测试电路配置在上述逻辑芯片中时，控制对上述逻辑电路具有的上述存储电路的访问的访问控制电路可以切换控制上述测试电路使用上述逻辑电路或使用上述测试电路。
3.按权利要求1或2所述的系统组合型半导体装置，其特征在于：在上述测试电路配置在上述逻辑芯片中时，在上述存储器芯片中设置了按照上述测试电路的指示访问上述存储电路的子测试电路。
4.按权利要求1或2所述的系统组合型半导体装置，其特征在于：上述测试电路具有根据从设置在上述外部连接端子上的测试端子输入的测试数据进行将上述存储电路的内部电压升压的操作从而实施寿命加速试验的功能。
5.按权利要求1或2所述的系统组合型半导体装置，其特征在于：上述测试电路具有将从设置在上述外部连接端子上的测试端子输入的测试数据进行解压处理而写入上述存储电路并将读出的数据进行压缩处理从而实施进行是否良好的判断的多位测试的功能。
6.按权利要求1或2所述的系统组合型半导体装置，其特征在于：上述测试电路具有在电源接通时或接通之后随时等的上述特别情况时发生各种测试图形而写入上述存储电路并将写入数据与读出数据进行比较而实施检测不良位的自诊断的功能。
7.按权利要求6所述的系统组合型半导体装置，其特征在于：具有搭载存储通过上述自诊断而检测的不良位的地址的存储电路的第2存储器芯片。
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