JPH0485848A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0485848A JPH0485848A JP2200568A JP20056890A JPH0485848A JP H0485848 A JPH0485848 A JP H0485848A JP 2200568 A JP2200568 A JP 2200568A JP 20056890 A JP20056890 A JP 20056890A JP H0485848 A JPH0485848 A JP H0485848A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、寿命加速信頼性スクリーニング検査（たとえ
ば、ダイナミックバーンイン）が必要な半導体集積回路
装置に関する。
ば、ダイナミックバーンイン）が必要な半導体集積回路
装置に関する。
従来の技術
近年、半導体装置のスクリーニング検査の効率向上は重
要課題の一つである。
要課題の一つである。
従来、半導体集積回路装置の製造工程において、製品出
荷時に初期不良のスクリーニング検査が行なわれている
。たとえば、ダイナミック型半導体メモリでは、メモリ
セル容量を形成するゲート酸化膜の初期不良スクリーニ
ングの方法の一つとして、高温、高電源電圧下でメモリ
を一定時間動作させるダイナミックバーンインがある。
荷時に初期不良のスクリーニング検査が行なわれている
。たとえば、ダイナミック型半導体メモリでは、メモリ
セル容量を形成するゲート酸化膜の初期不良スクリーニ
ングの方法の一つとして、高温、高電源電圧下でメモリ
を一定時間動作させるダイナミックバーンインがある。
従来の製造工程では、ダイナミックバーンインは、樹脂
封止などの封止加工後に完成品の形態で行なわれており
、その後、出荷検査が行なわれている。
封止などの封止加工後に完成品の形態で行なわれており
、その後、出荷検査が行なわれている。
一方、近年の半導体集積回路装置の実装方法は多種多様
になってきており、従来の樹脂封圧品形態の半導体集積
回路装置のみならず、半導体チップ自身を配線基板上に
実装したりする方法も行なわれるようになってきた。
になってきており、従来の樹脂封圧品形態の半導体集積
回路装置のみならず、半導体チップ自身を配線基板上に
実装したりする方法も行なわれるようになってきた。
発明が解決しようとする課題
このような多様な半導体集積回路装置の実装方法の一つ
として、複数の半導体集積回路装置を同一配線基板上に
実装した混成集積回路装置やモジュールなどの場合、混
成集積回路装置やモジュールのスクリーニング検査は、
個々の半導体集積回路装置を実装前に検査し、実装後に
混成集積回路装置やモジュールで全体の検査を行なう手
法が行なわれている。
として、複数の半導体集積回路装置を同一配線基板上に
実装した混成集積回路装置やモジュールなどの場合、混
成集積回路装置やモジュールのスクリーニング検査は、
個々の半導体集積回路装置を実装前に検査し、実装後に
混成集積回路装置やモジュールで全体の検査を行なう手
法が行なわれている。
しかしながら、従来の技術ではチップ状態で半導体集積
回路装置が実装されているような場合、寿命加速信頼性
スクリーニング検査を行なうとき、次のような問題点を
有していた。
回路装置が実装されているような場合、寿命加速信頼性
スクリーニング検査を行なうとき、次のような問題点を
有していた。
（１）チップ状態では、寿命加速信頼性スクリーニング
ができないので、実装後の混成集積回路装置またはモジ
ュールの状態で、検査を行なわねばならない。したがっ
て、実装されている半導体集積回路装置の一つでも不良
になった場合、不良チップの取り替えなどの救済措置を
必要としたり、最悪の場合、再生できなくなったりして
製造面でコスト上昇になる。
ができないので、実装後の混成集積回路装置またはモジ
ュールの状態で、検査を行なわねばならない。したがっ
て、実装されている半導体集積回路装置の一つでも不良
になった場合、不良チップの取り替えなどの救済措置を
必要としたり、最悪の場合、再生できなくなったりして
製造面でコスト上昇になる。
（２） 実装される半導体集積回路装置や部品によっ
ては、同一条件下でスクリーニング不可能な場合もあり
得るので、スクリーニング検査効率が悪（なる。
ては、同一条件下でスクリーニング不可能な場合もあり
得るので、スクリーニング検査効率が悪（なる。
本発明は上記問題を解決するもので、チップ状態でも（
すなわち、樹脂封止されていない状態でも）スクリーニ
ング検査が可能な半導体集積回路装置を提供するこ七を
目的とする。
すなわち、樹脂封止されていない状態でも）スクリーニ
ング検査が可能な半導体集積回路装置を提供するこ七を
目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、同一チップ内に、
テスト信号発生回路部を内蔵して設け、一つのテスト端
子（テスト電源入力端子）に所定の基準電圧以上の電圧
を供給することにより、前記のテスト信号発生回路部か
ら同一チップ内の主機能回路部に対する制御信号および
データなどを発生させる構成を備えた半導体集積回路装
置とする。
テスト信号発生回路部を内蔵して設け、一つのテスト端
子（テスト電源入力端子）に所定の基準電圧以上の電圧
を供給することにより、前記のテスト信号発生回路部か
ら同一チップ内の主機能回路部に対する制御信号および
データなどを発生させる構成を備えた半導体集積回路装
置とする。
作用
本発明は上記構成により、チップ状態で、少なくとも、
前記テスト端子と接地端子の２端子とを使用して、テス
ト信号発生回路部が前記半導体集積回路装置を動作させ
、たとえば、ダイナミックバーンインなどのスクリーニ
ング検査を行なう。
前記テスト端子と接地端子の２端子とを使用して、テス
ト信号発生回路部が前記半導体集積回路装置を動作させ
、たとえば、ダイナミックバーンインなどのスクリーニ
ング検査を行なう。
実施例
以上本発明の一実施例の半導体集積回路装置について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の第１の課題解決手段の一実施例の半導
体集積回路装置の構成を示すブロック図である。図にお
いて、１は半導体集積回路装置全体、２はテスト信号発
生回路部、３は主機能回路部である。テスト信号発生回
路部２と主機能回路部３とは共通の接地端子（ＧＮＤ）
に接続され、半導体集積回路装置の電源端子（Ｖｃｃ）
はテスト信号発生回路部２を経て主機能回路部３に接続
されている。さらに、テスト信号発生回路部２からは、
主機能回路部３を制御するのに最低必要な信号が供給さ
れている。
体集積回路装置の構成を示すブロック図である。図にお
いて、１は半導体集積回路装置全体、２はテスト信号発
生回路部、３は主機能回路部である。テスト信号発生回
路部２と主機能回路部３とは共通の接地端子（ＧＮＤ）
に接続され、半導体集積回路装置の電源端子（Ｖｃｃ）
はテスト信号発生回路部２を経て主機能回路部３に接続
されている。さらに、テスト信号発生回路部２からは、
主機能回路部３を制御するのに最低必要な信号が供給さ
れている。
第２図は第１図における主機能回路部３がダイナミック
型半導体メモリの場合の一具体的な実施例の半導体集積
回路装置の構成を示すブロック図である。図において、
テスト信号発生回路部は、テスト電源入力端子Ｌｅｓｔ
と、モード検出回路１０、発振回路１１、クロック・ア
ドレス・データ発生回路１２．１３，１４，１５，１６
，１７゜１８のスイッチ回路および１９．２０．２１の
電源切換スイッチ回路から構成され、ダイナミックＲＡ
Ｍ２２に接続されている。
型半導体メモリの場合の一具体的な実施例の半導体集積
回路装置の構成を示すブロック図である。図において、
テスト信号発生回路部は、テスト電源入力端子Ｌｅｓｔ
と、モード検出回路１０、発振回路１１、クロック・ア
ドレス・データ発生回路１２．１３，１４，１５，１６
，１７゜１８のスイッチ回路および１９．２０．２１の
電源切換スイッチ回路から構成され、ダイナミックＲＡ
Ｍ２２に接続されている。
このように構成された本発明の一実施例の半導体集積回
路装置について、その動作を説明する。
路装置について、その動作を説明する。
まず、Ｖｔｅｓｔ端子に所定の基準電圧以上の電圧が供
給されると、モード検出回路１０の出力ＭＯＤは“Ｈ”
レベルになる（Ｖｔｅｓｔ端子の電圧が前記基準電圧未
満の場合は、ＭＯＤ信号は“Ｌ”レベルになる）。ＭＯ
Ｄ信号が“Ｈ”レベルになると、発振回路１１が活性化
され基準クロックφが発生される。例えば、発振回路１
１は、発振周波数が１０ＭＨｚ程度に調整されたインバ
ータチェーンによるリングオシレータである。発振回路
１１によって発生された前記基準クロックφはクロック
・アドレス・データ発生回路１２に供給され、ダイナミ
ック型半導体メモリを制御するのに必要な信号（第２図
の例では行アドレス・ストローブ信号ＲＡＳ、列アドレ
ス・ストローブ信号ＣＡＳ。
給されると、モード検出回路１０の出力ＭＯＤは“Ｈ”
レベルになる（Ｖｔｅｓｔ端子の電圧が前記基準電圧未
満の場合は、ＭＯＤ信号は“Ｌ”レベルになる）。ＭＯ
Ｄ信号が“Ｈ”レベルになると、発振回路１１が活性化
され基準クロックφが発生される。例えば、発振回路１
１は、発振周波数が１０ＭＨｚ程度に調整されたインバ
ータチェーンによるリングオシレータである。発振回路
１１によって発生された前記基準クロックφはクロック
・アドレス・データ発生回路１２に供給され、ダイナミ
ック型半導体メモリを制御するのに必要な信号（第２図
の例では行アドレス・ストローブ信号ＲＡＳ、列アドレ
ス・ストローブ信号ＣＡＳ。
書込み信号ＷＥ、出カイカイネーブル信号、書込みデー
タＤＩＮおよびアドレス信号ＡＤＤ）を発生する。スイ
ッチ回路１３〜１８によって、外部端子ＰＲＡＳ、 Ｐ
ＣＡＳ、 ＰｗＥ、 Ｐｏｇ、 ＦＤＩＮ、 ＰＡＤＤ
から供給される各信号と、クロック・アドレス・データ
発生回路１２から発生される信号とを、ＭＯＤ信号の状
態によって切換え動作を行なっている。すなわち、ＭＯ
Ｄ信号が“Ｈ”レベルのとき、クロック・アドレス・デ
ータ発生回路１２から発生される信号が選択され、ＭＯ
Ｄ信号が“Ｌ”レベルのときは外部端子から供給される
信号が選択される。ダイナミック型半導体メモリ部２２
のＶｃｃには、ＭＯＤ信号が“Ｈ”レベルの場合にｖｔ
ｅｓｔから、“Ｌ”レベルの場合にはｐ ｖｃｃから電
源が供給される。以上のように本実施例によれば、Ｖ
ｔｅｓｔ端子と接地端子（ＧＮＤ）とを使用して、■、
□、端子に所定の基準電圧以上の電圧を供給すれば、主
機能回路部であるダイナミック型半導体メモリを動作さ
せることができるので、たとえばチップ状態であっても
、Ｖ ｔ＠ｓｔ端子と接地端子とに電気的に接触をとれ
る手段（プローブなど）を用いることにより、動作させ
ながら、高温環境下に置けば、チップ状態でのダイナミ
ックバーンインを行なうことが可能になる。前記のチッ
プ状態とは、たとえば、ウェハー状態、リードフレーム
上にダイスボンドされた状態、混成集積回路の基板にダ
イスポンドされた状態などである。
タＤＩＮおよびアドレス信号ＡＤＤ）を発生する。スイ
ッチ回路１３〜１８によって、外部端子ＰＲＡＳ、 Ｐ
ＣＡＳ、 ＰｗＥ、 Ｐｏｇ、 ＦＤＩＮ、 ＰＡＤＤ
から供給される各信号と、クロック・アドレス・データ
発生回路１２から発生される信号とを、ＭＯＤ信号の状
態によって切換え動作を行なっている。すなわち、ＭＯ
Ｄ信号が“Ｈ”レベルのとき、クロック・アドレス・デ
ータ発生回路１２から発生される信号が選択され、ＭＯ
Ｄ信号が“Ｌ”レベルのときは外部端子から供給される
信号が選択される。ダイナミック型半導体メモリ部２２
のＶｃｃには、ＭＯＤ信号が“Ｈ”レベルの場合にｖｔ
ｅｓｔから、“Ｌ”レベルの場合にはｐ ｖｃｃから電
源が供給される。以上のように本実施例によれば、Ｖ
ｔｅｓｔ端子と接地端子（ＧＮＤ）とを使用して、■、
□、端子に所定の基準電圧以上の電圧を供給すれば、主
機能回路部であるダイナミック型半導体メモリを動作さ
せることができるので、たとえばチップ状態であっても
、Ｖ ｔ＠ｓｔ端子と接地端子とに電気的に接触をとれ
る手段（プローブなど）を用いることにより、動作させ
ながら、高温環境下に置けば、チップ状態でのダイナミ
ックバーンインを行なうことが可能になる。前記のチッ
プ状態とは、たとえば、ウェハー状態、リードフレーム
上にダイスボンドされた状態、混成集積回路の基板にダ
イスポンドされた状態などである。
第３図は本発明の第２の課題解決手段の一実施例の半導
体集積回路装置の構成を示すブロック図である。このも
のは第１図の構成に発熱体４が加わった構成としたもの
である。第４図は第２の課題解決手段の実施例の半導体
集積回路装置の構成を示す斜視図である。図において、
発熱体は、半導体基板２４に相当する。前記半導体基板
２４はｎ−型シリコンであり、ｐ−型のエピタキシャル
成長またはイオン注入によって形成された基板２５上の
領域２３に前記主機能回路部と前記テスト信号発生回路
部が形成されている。基板２４へは、深いｎ型拡散層２
６によって接続されており、■、□、端子と、接地端子
（ＧＮＤ）にそれぞれ、チップの対向する側面で接続さ
れている。
体集積回路装置の構成を示すブロック図である。このも
のは第１図の構成に発熱体４が加わった構成としたもの
である。第４図は第２の課題解決手段の実施例の半導体
集積回路装置の構成を示す斜視図である。図において、
発熱体は、半導体基板２４に相当する。前記半導体基板
２４はｎ−型シリコンであり、ｐ−型のエピタキシャル
成長またはイオン注入によって形成された基板２５上の
領域２３に前記主機能回路部と前記テスト信号発生回路
部が形成されている。基板２４へは、深いｎ型拡散層２
６によって接続されており、■、□、端子と、接地端子
（ＧＮＤ）にそれぞれ、チップの対向する側面で接続さ
れている。
以上の構成により、ｖｔ６ｓ、端子に供給される電圧に
より、基板２４を抵抗体とする発熱体に電流を流すこと
により、チップ自身の温度を高温状態にすることが可能
になる。したがって、特に、高温槽などの装置がなくて
も、チップ状態で高温寿命加速試験を行なうことができ
る。
より、基板２４を抵抗体とする発熱体に電流を流すこと
により、チップ自身の温度を高温状態にすることが可能
になる。したがって、特に、高温槽などの装置がなくて
も、チップ状態で高温寿命加速試験を行なうことができ
る。
発明の効果
以上の実施例から明らかなように、本発明は主機能回路
部と共通の電源供給源によって動作するテスト信号発生
回路部と、その発生するテスト信号を主機能回路部に与
える手段とを同一チップ内に設けた半導体集積回路装置
とすることにより、前記電源供給源と接地端子の２端子
のみを使用して、半導体集積回路装置を動作させ、チッ
プ状態での高温寿命加速試験などのスクリーニング検査
を実現できるという効果を得ることができる。
部と共通の電源供給源によって動作するテスト信号発生
回路部と、その発生するテスト信号を主機能回路部に与
える手段とを同一チップ内に設けた半導体集積回路装置
とすることにより、前記電源供給源と接地端子の２端子
のみを使用して、半導体集積回路装置を動作させ、チッ
プ状態での高温寿命加速試験などのスクリーニング検査
を実現できるという効果を得ることができる。
第１図は本発明の第１の課題解決手段の一実施例の半導
体集積回路装置の構成を示すブロック図、第２図は本発
明の第１の課題解決手段をダイナミックＲＡＭに適用し
た具体的な一実施例の構成を示すブロック図、第３図は
本発明の第２の課題解決手段の一実施例の半導体集積回
路装置の構成を示すブロック図、第４図は本発明の第２
の課題解決手段の実施例の半導体集積回路装置の構成を
示す斜視図である。 １・・・・・・半導体集積回路装置、２・・・・・・テ
スト信号発生回路部、３・・・・・・主機能回路部、４
・・・・・・Ｖ ｔｅｓｔ（テスト電源入力端子）。 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第 図 １千４体県、樵回路長１ ４−ｖｔｅｓｔ（テスト電源 入力環子） ＮＤ
体集積回路装置の構成を示すブロック図、第２図は本発
明の第１の課題解決手段をダイナミックＲＡＭに適用し
た具体的な一実施例の構成を示すブロック図、第３図は
本発明の第２の課題解決手段の一実施例の半導体集積回
路装置の構成を示すブロック図、第４図は本発明の第２
の課題解決手段の実施例の半導体集積回路装置の構成を
示す斜視図である。 １・・・・・・半導体集積回路装置、２・・・・・・テ
スト信号発生回路部、３・・・・・・主機能回路部、４
・・・・・・Ｖ ｔｅｓｔ（テスト電源入力端子）。 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第 図 １千４体県、樵回路長１ ４−ｖｔｅｓｔ（テスト電源 入力環子） ＮＤ
Claims (5)
- （１）同一半導体基板上に、装置の主機能を有する主機
能回路部と、テスト信号発生回路部とを設け、前記テス
ト信号発生回路部は、テスト電源入力端子と、前記テス
ト電源電圧入力に対応して主機能回路部の動作テスト用
の制御信号を発生する制御信号発生手段と、前記テスト
電源電圧入力に対応して前記制御信号を外部からの信号
入力と切り替えて前記主機能回路部に入力するとともに
、前記主機能回路部の電源に前記テスト電源電圧を電源
として接続する接続手段とを備えてなる半導体集積回路
装置。 - （２）同一半導体基板上に、装置の主機能を有する主機
能回路部と、テスト信号発生回路部と、発熱体部とを設
け、前記テスト信号発生回路部は、テスト電源入力端子
と、前記テスト電源電圧入力に対応して主機能回路部の
動作テスト用の制御信号を発生する制御信号発生手段と
、前記テスト電源電圧入力に対応して前記制御信号を外
部からの信号入力と切り替えて前記主機能回路部に入力
するとともに、前記主機能回路部の電源に前記テスト電
源電圧を電源として接続する接続手段とを備え、前記発
熱体部はテスト時に外部の電源で電流を与えられて前記
半導体基板を加熱するようにしてなる半導体集積回路装
置。 - （３）発熱体部が集積回路を構成する半導体基板である
請求項２記載の半導体集積回路装置。 - （４）発熱体部の外部電源入力端子がテスト電源入力端
子である請求項２および３のうちのいずれかに記載の半
導体集積回路装置。 - （５）主機能回路部がダイナミック型半導体メモリであ
る請求項１、２、３および４のうちのいずれかに記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200568A JPH0485848A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200568A JPH0485848A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485848A true JPH0485848A (ja) | 1992-03-18 |
Family
ID=16426491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200568A Pending JPH0485848A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6925018B2 (en) | 2002-11-06 | 2005-08-02 | Renesas Technology Corp. | System-in-package type semiconductor device |
| JP2009115456A (ja) * | 2007-11-01 | 2009-05-28 | Advantest Corp | ハンドラ、テストトレイおよびメモリ装置 |
-
1990
- 1990-07-26 JP JP2200568A patent/JPH0485848A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6925018B2 (en) | 2002-11-06 | 2005-08-02 | Renesas Technology Corp. | System-in-package type semiconductor device |
| JP2009115456A (ja) * | 2007-11-01 | 2009-05-28 | Advantest Corp | ハンドラ、テストトレイおよびメモリ装置 |
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