WO2016038709A1 - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置および半導体集積回路装置の製造方法 Download PDF

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直剛 渡辺
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Definitions

  • the present invention relates to a semiconductor integrated circuit device and a method for manufacturing the semiconductor integrated circuit device, for example, a semiconductor integrated circuit device in which a plurality of semiconductor chips are mounted on a single substrate, and a method for manufacturing the same.
  • the failure rate of a semiconductor chip changes over time according to so-called bathtub characteristics. That is, when the time is divided into an initial failure period, an accidental failure period, and a wear failure period, the failure rate decreases from a high value in the initial failure period, and maintains a low value in the accidental failure period. Then, the failure rate rises again.
  • stress is applied to the semiconductor integrated circuit device, and the semiconductor integrated circuit device that fails during the initial failure period is removed.
  • This stress is given in the manufacturing process of a semiconductor integrated circuit device, for example, in a burn-in test.
  • a high power supply voltage is supplied to the semiconductor integrated circuit device at a high temperature to operate the semiconductor integrated circuit device.
  • a stress is applied to the semiconductor integrated circuit device, and the semiconductor integrated circuit device that fails during the initial failure period becomes defective in the burn-in test and can be removed.
  • a so-called multichip module or multi-chip module in which a plurality of semiconductor chips are mounted on one substrate and sealed to form one semiconductor integrated circuit device.
  • Chip packages are known.
  • the plurality of semiconductor chips to be sealed may be the same type of semiconductor chips or different types of semiconductor chips.
  • each of the plurality of semiconductor chips that are used as one semiconductor integrated circuit device is manufactured by different semiconductor manufacturing processes. Therefore, a semiconductor chip manufactured by a leading-edge semiconductor manufacturing process capable of higher integration and a semiconductor chip manufactured by a previous generation semiconductor manufacturing process capable of reducing the price are mixed to form a single semiconductor.
  • An integrated circuit device may be configured. As an example, a semiconductor chip manufactured by a semiconductor manufacturing process having a wiring width of 28 nm and a semiconductor chip manufactured by a semiconductor manufacturing process having a wiring width of 30 nm are sealed in one, and one semiconductor integrated circuit It is considered as a device.
  • the bathtub characteristics representing the failure rate are different.
  • the bathtub characteristic of a semiconductor chip manufactured by a semiconductor manufacturing process with a narrow wiring width is shorter than the bathtub characteristic of a semiconductor chip manufactured by an old generation semiconductor manufacturing process.
  • the total time of the initial failure period, the accidental failure period, and the wear failure period is a semiconductor chip manufactured by the advanced semiconductor manufacturing process compared to the semiconductor chip manufactured by the previous generation semiconductor manufacturing process. Shorter.
  • Patent Document 1 only shows a burn-in test for a semiconductor chip, but does not show a burn-in test for a semiconductor integrated circuit device configured by sealing a plurality of semiconductor chips. Of course, no problem is shown when a burn-in test is performed on a semiconductor integrated circuit device configured by sealing a plurality of semiconductor chips of different generations.
  • An object of the present invention is to provide a semiconductor integrated circuit device having a plurality of semiconductor chips and capable of applying appropriate stress to each semiconductor chip in a burn-in test.
  • the semiconductor integrated circuit device includes a first semiconductor chip having a first circuit and a second semiconductor chip having a second circuit and different from the first semiconductor chip.
  • the semiconductor integrated circuit device includes a control circuit that controls operations of the first circuit and the second circuit in accordance with the control signal during the burn-in test.
  • the control circuit is configured so that the amount of stress acting on the first semiconductor chip due to the operation of the first circuit is different from the amount of stress acting on the second semiconductor chip due to the operation of the second circuit.
  • the first circuit and the second circuit are controlled.
  • the semiconductor integrated circuit device is placed in a high temperature state (under a high temperature) during a burn-in test, and a high power supply voltage is supplied.
  • a current flows through, for example, elements and / or wirings constituting the first circuit, stress is generated, and acts on the first semiconductor chip.
  • the second circuit operates, a current flows through, for example, elements and / or wirings constituting the second circuit, stress is generated, and acts on the second semiconductor chip.
  • the control circuit is configured so that the amount of stress acting on the first semiconductor chip due to the operation of the first circuit is different from the amount of stress acting on the second semiconductor chip due to the operation of the second circuit. Control the circuit and the second circuit.
  • control circuit controls the first circuit and the second circuit so that the time during which the first circuit is operating differs from the time during which the second circuit is operating during the burn-in test. .
  • the amount of stress generated in the first circuit and the amount of stress generated in the second circuit are made different.
  • control circuit controls the operation speed of the first circuit to be different from the operation speed of the second circuit during the burn-in test. Due to the different operating speeds, the amount of stress per time is different, and the amount of stress generated in the first circuit is different from the amount of stress generated in the second circuit.
  • a semiconductor integrated circuit device having a plurality of semiconductor chips and capable of applying appropriate stress to each semiconductor chip in a burn-in test.
  • FIG. 1 is a schematic plan view showing a configuration of a semiconductor integrated circuit device according to a first embodiment.
  • 1 is a schematic cross-sectional view showing a configuration of a semiconductor integrated circuit device according to a first embodiment.
  • (A) And (B) is a figure which shows the bathtub characteristic of a semiconductor chip.
  • 1 is a block diagram showing a configuration of a semiconductor integrated circuit device according to a first embodiment.
  • (A) And (B) is a figure for demonstrating the burn-in control circuit concerning Embodiment 1.
  • FIG. 1 is a block diagram illustrating a configuration of a burn-in board according to Embodiment 1.
  • FIG. 1 is a flowchart for manufacturing a semiconductor integrated circuit device according to a first embodiment.
  • 6 is a block diagram showing a configuration of a burn-in board according to Embodiment 2.
  • FIG. (A) And (B) is a figure for demonstrating the operation
  • FIG. FIG. 6 is a block diagram showing a configuration of a semiconductor integrated circuit device according to a third embodiment.
  • FIG. 1 is a schematic plan view showing the configuration of the semiconductor integrated circuit device according to the first embodiment.
  • 1000 is a semiconductor integrated circuit device
  • SB is a substrate
  • CHP1 and CHP2 each indicate a semiconductor chip mounted on the substrate SB.
  • FIG. 2 shows a schematic cross section of the semiconductor integrated circuit device as viewed in the BB ′ cross section in FIG.
  • the semiconductor chips CHP1 and CHP2 are manufactured by different semiconductor manufacturing processes.
  • the semiconductor chip CHP1 includes a memory circuit (first circuit) such as a dynamic memory DRAM, an interface circuit IF, and a test circuit DBT (first test circuit), for example, having a line width. It is formed by a 30 nm semiconductor manufacturing process.
  • the test circuit DBT is a built-in scan test circuit, generates a test pattern, supplies the generated test pattern to the dynamic memory DRAM, and operates the dynamic memory DRAM according to the supplied test pattern.
  • the semiconductor chip CHP2 (second semiconductor chip) includes a static memory SRAM (second circuit or third circuit), an interface circuit IF, a logic circuit (third circuit or second circuit), a test circuit, and a burn-in control circuit.
  • BTCNT control circuit
  • the logic circuit includes a microcontroller CPU and input / output circuits I / O1 and I / O2.
  • the test circuit includes a test circuit SBT (second test circuit or third test circuit) for testing the static memory SRAM and a test circuit SCA (third test circuit or second test circuit) for testing the logic circuit. ).
  • the test circuit SBT for testing the static memory SRAM is a built-in scan test circuit, generates a test pattern, supplies the generated test pattern to the static memory SRAM, and operates the static memory SRAM according to the supplied test pattern.
  • the test circuit SCA is a scan path circuit, which connects a plurality of flip-flop circuits included in the logic circuit in series, supplies a test pattern to the flip-flop circuits connected in series, and the logic circuit according to the test pattern To work.
  • the burn-in control circuit BTCNT which will be described in detail later with reference to FIGS. 4 to 11, controls the test circuit DBT in the semiconductor chip CHP1 and the test circuits SBT and SCA in the semiconductor chip CHP2 during the burn-in test.
  • the semiconductor integrated circuit device 1000 shown in FIG. 1 is a semiconductor integrated circuit device for high-speed serial communication.
  • high-speed serial data is supplied to the input / output circuit I / O1, and is supplied from the input / output circuit I / O1 to the microcontroller CPU.
  • the microcontroller CPU analyzes, for example, a protocol of serial data while using the static memory SRAM. Parallel data or serial data obtained by converting the protocol is output from the input / output circuit I / O2.
  • the microcontroller CPU stores, for example, supplied serial data and / or parallel data or serial data to be output in the dynamic memory DRAM, or reads the stored data from the dynamic memory DRAM. This storage and reading of data is performed as transmission / reception of the interface signal IFC via the interface circuit IF provided in each of the semiconductor chips CHP1 and CHP2.
  • each of the semiconductor chips CHP1 and CHP2 is mounted on the substrate SB as shown in FIG.
  • the substrate SB is not particularly limited, and is configured by stacking a plurality of insulating layers, and metal wiring is formed between the insulating layers.
  • Metal pads are formed on one main surface of the substrate SB (for example, the upper surface in FIG. 2) and the surface (the lower surface in FIG. 2) facing the main surface, and a predetermined metal pad is formed between the predetermined metal pads. Are electrically connected by metal wiring formed between the insulating layers.
  • Metal pads are also formed on the main surfaces (lower surfaces in FIG. 2) of the semiconductor chips CHP1 and CHP2, and are electrically connected to the input / output of each circuit.
  • the metal pad formed on the main surface of the semiconductor chip CHP1 and the metal pad formed on one main surface of the substrate SB are electrically connected by metal balls, and the metal pad and substrate formed on the main surface of the semiconductor chip CHP2 A metal pad formed on one main surface of the SB is electrically connected by a metal ball.
  • a metal ball As shown in FIG. 2, there are a plurality of metal balls provided between the metal pads of the semiconductor chip CHP1 and the metal pads of the substrate SB. In the figure, one metal ball is represented by the symbol SBB1. . Similarly, there are a plurality of metal balls provided between the metal pads of the semiconductor chip CHP2 and the metal pads of the substrate SB as shown in FIG. 2, and one metal ball is represented by the symbol SBB2 in the figure. Has been.
  • metal balls BB1 to BBn are also provided on the metal pad provided on the lower surface of the substrate SB, and are electrically connected to, for example, a printed board (not shown) through these metal balls. Further, some of these metal balls BB1 to BBn are electrically connected to terminals of a burn-in board, which will be described later with reference to FIG. 11, for example, in the burn-in test. Note that FIG. 2 shows only metal wiring for transmitting a part of the interface signal IFC and metal wiring for connecting the semiconductor chip CHP2 and the metal balls BBn and the like as the metal wiring in the substrate SB.
  • a broken line PM indicates a resin for sealing the semiconductor chips CHP1 and CHP2.
  • the semiconductor chips CHP1 and CHP2 are exposed by the resin so that the respective surfaces of the semiconductor chips CHP1 and CHP2 are exposed and the connection portion between the substrate SB and the semiconductor chips CHP1 and CHP2 is covered. CHP1 and CHP2 are sealed.
  • the semiconductor chips CHP1 and CHP2 are mounted so that the semiconductor chips CHP1 and CHP2 are parallel to the substrate SB.
  • the semiconductor chip HP2 may be mounted on the upper side of the semiconductor chip CHP1, that is, mounted so as to be stacked. If the pitch between the metal pads formed on the surfaces of the semiconductor chips CHP1 and CHP2 and the metal pads formed on the upper side surface of the substrate SB does not match, the rewiring layer for pitch conversion is replaced with the semiconductor chips CHP1, It may be provided for each of the CHPs 2 so that the metal pads of the semiconductor chip and the metal pads of the substrate SB are electrically connected via the rewiring layer.
  • the semiconductor chip CHP1 is manufactured by a 30 nm semiconductor manufacturing process
  • the semiconductor chip CHP2 is manufactured by a 28 nm semiconductor manufacturing process advanced from the semiconductor manufacturing process for manufacturing the semiconductor chip CHP1.
  • the semiconductor chip CHP2 is manufactured by a semiconductor manufacturing process in which the generation is advanced than the semiconductor chip CHP1.
  • the semiconductor chip CHP1 by an old generation semiconductor manufacturing process, for example, the price of the semiconductor chip CHP1 can be reduced.
  • the semiconductor chip CHP2 by an advanced generation semiconductor manufacturing process, further miniaturization can be achieved.
  • the semiconductor chip CHP2 can have many functions.
  • the bathtub characteristic of the semiconductor chip CHP2 manufactured by the advanced generation semiconductor manufacturing process is obtained as shown in FIG.
  • the bathtub characteristic of the semiconductor chip CHP1 manufactured by the old generation semiconductor manufacturing process is obtained as shown in FIG.
  • the horizontal axis represents time
  • the vertical axis represents the failure rate.
  • the time scales are the same.
  • the semiconductor chip CHP1 can be subjected to stress suitable for causing a failure that occurs in the initial failure period.
  • the semiconductor chip CHP2 is subjected to a stress that causes a failure that occurs during the accidental failure period or a failure that occurs during the wear failure period.
  • the semiconductor chip CHP1 is not subjected to sufficient stress to cause a failure that occurs during the initial failure period. A situation occurs. That is, when the same amount of stress is applied to both of the semiconductor chips CHP1 and CHP2, excess or deficiency of the stress amount occurs in either one of the semiconductor chips CHP1 and CHP2.
  • FIG. 4 is a block diagram showing the configuration of the semiconductor integrated circuit device 1000 according to this embodiment.
  • each of BB-Vd, BB-RS, BB-BE, BB-TC, BB-M0, BB-M1, BB-BS, BB-BL and BB-BD is a metal ball shown in FIG. A part of BB1 to BBn.
  • these metal balls are referred to as terminals.
  • these terminals BB-Vd, BB-RS, BB-BE, BB-TC, BB-M0, BB-M1, BB-BS , BB-BL and BB-BD are supplied with voltage, clock signal and control signal in the burn-in test.
  • Terminal BB-Vd is a power supply voltage terminal.
  • the power supply voltage terminal BB-Vd is connected to each of the semiconductor chips CHP1 and CHP2.
  • Each of the dynamic memory DRAM, the interface circuit IF, and the test circuit DBT included in the semiconductor chip CHP1 receives the power supply voltage Vd supplied to the power supply voltage terminal BB-Vd, and operates using the power supply voltage Vd as an operating voltage.
  • the power supply voltage Vd is supplied to each of the logic circuit, the static memory SRAM, the interface circuit IF, the burn-in control circuit BTCNT, and the test circuits SBT and SCA included in the semiconductor chip CHP2, and this power supply voltage Vd is used as the operating voltage. Works as.
  • the interface circuit IF is omitted in FIG. 4, and the microcontroller CPU, the input / output circuits I / O1 and I / O2 shown in FIG. Is shown as Further, in order to make it easy to understand the correspondence between the test circuit and the test target circuit, the test circuit DBT for testing the dynamic memory DRAM is drawn so as to be included in the dynamic memory DRAM. Similarly, the test circuit SBT for testing the static memory SRAM is drawn to be included in the static memory SRAM, and the test circuit SCA for testing the logic circuit is drawn to be included in the logic circuit. However, this is to make the interrelationship easy to understand, and is not limited to this.
  • the burn-in control circuit BTCNT is an internal burn-in circuit based on signals supplied from terminals BB-RS, BB-BE, BB-TC, BB-M0, BB-M1, BB-BS, BB-BL and BB-BD.
  • Clock signal hereinafter also referred to as internal clock signal
  • BTCK logic burn-in enable signal
  • LEB logic burn-in enable signal
  • S enable signal static memory burn-in enable signal
  • SEB dynamic memory
  • a burn-in enable signal hereinafter referred to as a D enable signal
  • the test circuit DBT receives the D enable signal DEB and the internal clock signal BTCK, and forms a test pattern according to the internal clock signal BTCK when the D enable signal DEB becomes high level (logical value “1”), for example.
  • the dynamic memory DRAM has a plurality of memory cells. When a test pattern is supplied, the dynamic memory DRAM sequentially selects the memory cells and performs a write operation of the supplied test pattern on the selected memory cells. .
  • the internal clock signal BTCK supplied to the test circuit DBT is also supplied from the test circuit DBT to the dynamic memory DRAM, and the write operation is executed in synchronization with the internal clock signal BTCK.
  • the test circuit SBT receives the S enable signal SEB and the internal clock signal BTCK, and forms a test pattern according to the internal clock signal BTCK when the S enable signal SEB becomes high level (logical value “1”), for example.
  • the static memory SRAM has a plurality of memory cells. When a test pattern is supplied, a memory cell is sequentially selected from the plurality of memory cells and a test pattern is written to the selected memory cell. I do. Also in the test circuit SBT, although not particularly limited, the supplied internal clock signal BTCK is supplied to the static memory SRAM.
  • the static memory SRAM executes the above-described write operation in synchronization with the supplied internal clock signal BLCK.
  • the test circuit SCA receives the L enable signal LEB and the internal clock signal BTCK, and when the L enable signal LEB becomes, for example, a high level (logic value “1”), a plurality of flip-flops included in the logic circuit.
  • a test control signal for connecting the serial circuits in series is formed.
  • the test circuit SCA forms a test pattern to be supplied to flip-flop circuits connected in series, and supplies the formed test control signal and test pattern to the logic circuit.
  • the logic circuit connects a plurality of flip-flop circuits included therein in series, sets a test pattern in the flip-flop circuits connected in series, and starts operation. Also in this case, the test circuit SCA supplies the internal clock signal BTCK to the logic circuit.
  • the logic circuit executes a logic operation in synchronization with the internal clock signal BTCK using, for example, the test pattern set in the flip-flop circuit as an initial input signal.
  • the burn-in control circuit BTCNT includes a reset signal RSTN and a burn-in enable signal BTEN supplied to the terminals BB-RS and BB-BE, a burn-in clock signal TCK supplied to the terminal BB-TC, and a terminal.
  • Burn-in mode control signals MODE0 and MODE1 (mode signals) supplied to BB-M0 and BB-M1 are received.
  • the burn-in control circuit BTCNT receives the time count clock signals BTCKS, BTCKL and BTCLD supplied to the terminals BB-BS, BB-BL and BB-BD. Based on these received signals, an internal clock signal BTCK, a D enable signal DEB, an S enable signal SEB, and an L enable signal LEB are formed and output.
  • FIG. 5A is a diagram showing the correspondence between a plurality of signals supplied to the burn-in control circuit BTCNT and the reference numerals attached to the respective signals.
  • FIG. 5B is a diagram showing the correspondence between the signals output from the burn-in control circuit BTCNT and the reference numerals attached to the respective signals.
  • the reference numerals shown in FIG. 5 are used in FIGS. 6 to 10 used in the description of the burn-in control circuit BTCNT.
  • FIG. 6 is a block diagram showing a configuration of the burn-in control circuit BTCNT.
  • the burn-in control circuit BTCNT is provided in the semiconductor chip CHP2 as shown in FIGS. That is, it is formed in one semiconductor chip CHP2 together with the logic circuit and the static memory SRAM.
  • the burn-in control circuit BTCNT is not particularly limited, but includes input nodes Bn1 to Bn8 and output nodes Bn9 to Bn12.
  • SBTCT is a burn-in time counter circuit (second designating circuit) for static memory SRAM
  • SCACT is a burn-in time counter circuit (designating circuit) for logic circuit
  • DBTCT is for dynamic memory DRAM.
  • the burn-in time counter circuit (first designation circuit) BTSQN is a burn-in test sequence circuit (sequence circuit).
  • the burn-in control circuit BTCNT includes the burn-in time counter circuit and the burn-in test sequence circuit.
  • the burn-in clock signal TCK is supplied to the input node Bn1, and the burn-in clock signal TCK supplied to the input node Bn1 is supplied to the burn-in test sequence circuit BTSQN and to the output node Bn9.
  • the burn-in clock signal TCK supplied to the output node Bn9 is output from the burn-in control circuit BTCNT as the burn-in internal clock signal BTCLK.
  • the reset signal RSTN is supplied to the input node Bn2, and the reset signal RSTN supplied to the input node Bn2 is supplied to the burn-in time counter circuits SBTCT, SCACT and DBTCT, and the burn-in test sequence circuit BTSQN.
  • the ⁇ marks attached to the burn-in time counter circuits SBTCT, SCACT, and DBTCT mean the phase inversion input nodes.
  • This input node is a reset input node for each burn-in time counter circuit. Therefore, for example, if the logical value “1” (high level) indicates a valid state, each of the burn-in time counter circuits SBTCT, SCACT, and DBTCT when the reset signal RSTN becomes low level (logical value “0”). Is reset. By being reset, each of the burn-in time counter circuits SBTCT, SCACT, and DBTCT has an initial count value (for example, “0”).
  • the burn-in time counter circuit SBTCT receives the time count clock signal BTCKS supplied via the input node Bn3 and counts the time count clock signal BTCKS.
  • the burn-in time count circuit SCACT receives the time count clock signal BTCKL supplied via the input node Bn4 and counts the time count clock signal BTCKL.
  • the burn-in time count circuit DBTCT receives the time count clock signal BTCKD supplied via the input node Bn5, and counts this time count clock signal BTCKD.
  • the burn-in time count circuit SBTCT is reset to the initial count value, and then changes from the logical value “0” (low level) of the received time count clock signal BTCKS to the logical value “1” (high level).
  • a time arrival signal is output.
  • the burn-in time count circuit SBTCT again counts the number of changes in the logical value of the time count clock signal BTCKS from the initial count value. Thereafter, this counting operation is repeated.
  • each of the burn-in time count circuits SCACT and DBTCT is reset to the initial count value, and then received from the logical value “0” of the time count clock signals BTCKL and BTCKD to be received.
  • the number of times of changing to the value “1” is counted, and when a predetermined count value is reached, a time arrival signal is output.
  • each of the burn-in time count circuits SCACT and DBTCT again counts the number of changes in the logical values of the time count clock signals BTCKL and BTCKD from the initial count value. Thereafter, this counting operation is repeated.
  • the burn-in time counter circuit SBTCT is a burn-in time counter circuit for the static memory SRAM in order to count the time count clock signal BTCKS for the static memory SRAM.
  • the burn-in time counter circuit SCACT is a logic circuit burn-in time counter circuit for counting the time count clock signal BTCKL for the logic circuit.
  • the burn-in time counter circuit DBTCT is a burn-in time counter circuit for the dynamic memory DRAM in order to count the time count clock signal BTCKD for the dynamic memory DRAM.
  • the time arrival signals output from the burn-in time counter circuits SBTCT, SCACT, and DBTCT are supplied to the burn-in test sequence circuit BRSQN.
  • the burn-in test sequence circuit BRSQN includes the burn-in clock signal TCK and the time arrival signals from the burn-in time counter circuits SBTCT, SCACT, and DBTCT, as well as the burn-in mode control signals MODE0, MODE1 through the input nodes Bn6 and Bn7,
  • the burn-in enable signal BTEN is received via the input node Bn8.
  • the burn-in enable signal BTE is a signal for designating whether or not to operate the burn-in control circuit BTCNT.
  • the burn-in mode control signals MODE0 and MODE1 are signals that specify the operation mode of the burn-in control circuit BTCNT in the burn-in test.
  • the burn-in control circuit BTCNT has a stop mode, a reset mode, and four types of operation modes.
  • FIG. 7 shows a table showing the correspondence between the combination of the burn-in enable signal BTEN, the reset signal RSTN and the burn-in mode control signals MODE0 and MODE1, and the operation mode of the burn-in control circuit BTCNT.
  • the mode column shows the operation mode of the burn-in control circuit BTCNT.
  • the BTEN column, RSTN column, MODE0 column, and MODE1 column indicate the logical values of the burn-in enable signal BTEN, the reset signal RSTN, the burn-in mode control signal MODE0, and the burn-in mode control signal MODE1. ing. In this case as well, the logical value “1” indicates validity.
  • the burn-in test sequence circuit BTSQN provided in the burn-in control circuit BTCNT determines the operation mode of the burn-in control circuit BTCNT. That is, if the burn-in enable signal BTEN is a logical value “0”, the burn-in control circuit BTCNT is brought into a stopped state (“A” stopped ”). On the other hand, if the burn-in enable signal BTEN is a logical value “1” and the reset signal RSTN is a logical value “0”, the burn-in control circuit BTCNT is brought into a reset state (“B) reset”). In this reset state, burn time counter circuits SBTCT, SCACT, and DBTCT are also reset as described above.
  • the logical values of the reset signal RSTN and the burn-in mode control signals MODE0 and MODE1 have no meaning, and are shown as “ ⁇ ” in FIG.
  • the logical values of the burn-in mode control signals MODE0 and MODE1 have no meaning and are indicated by “ ⁇ ”.
  • the burn-in test sequence circuit BTSQN determines the operation mode of the burn-in control circuit BTCNT according to the burn-in mode control signals MODE0 and MODE1.
  • the burn-in test sequence circuit BTSQN sets the D enable signal DEB to the high level and the S enable signal SEB.
  • the L enable signal LEB is set to the low level.
  • the burn-in test sequence circuit BTSQN sets the L enable signal LEB to the high level and the D enable signal Each of DEB and S enable signal SEB is set to low level.
  • the test circuit SCA corresponding to the logic circuit enters an operating state ((2) SCA operation). At this time, the remaining test circuits DBT and SBT are brought into a non-operating state.
  • the burn-in test sequence circuit BTSQN sets the S enable signal SEB to the high level and the D enable signal DEB.
  • the L enable signal LEB is set to the low level.
  • the test circuit SBT corresponding to the static memory SRAM enters an operating state ((3) SBT operation). At this time, the remaining test circuits SCA and DBT are brought into a non-operating state.
  • the burn-in test sequence circuit BTSQN performs the D enable signal DEB, L enable signal according to a predetermined sequence. LEB and S enable signal SEB are sequentially set to high level. At this time, the burn-in test sequence circuit BTSQN is formed so that two or more enable signals do not become high level substantially simultaneously.
  • the test circuit DBT corresponding to the dynamic memory DRAM, the test circuit SCA corresponding to the logic circuit, and the test circuit SBT corresponding to the static memory SRAM operate sequentially ((4) DBT, SCA, SBT sequential operation). ). In this sequential operation, two or more test circuits are prevented from operating substantially simultaneously.
  • the voltages (logic values) of the S enable signal, the L enable signal, and the D enable signal are determined according to the combination of the burn-in mode control signals MODE0 and MODE1, and the operation / non-operation of the test circuits SBT, SCA, and DBT is determined by the voltages of the respective enable signals.
  • the action is defined. Therefore, the burn-in mode control signals MODE0 and MODE1 can be regarded as mode control signals that determine the operation mode of the semiconductor integrated circuit device 1000 during the burn-in test.
  • FIG. 8A shows a sequence executed in the operation mode “(1) DBT operation”
  • FIG. 8B shows a sequence executed in the operation mode “(2) SCA operation”.
  • FIG. 8C shows a sequence executed in the operation mode “(3) SBT operation”.
  • the initialization operation (init) is an operation performed during a period in which the burn-in enable signal BTEN is a logical value “0” (low level).
  • this initial operation for example, when a fuse is provided in the dynamic memory DRAM and / or the static memory SRAM, an operation of reading information from the fuse is performed.
  • the fuse for example, when a defective portion (for example, a defective memory cell) exists in the dynamic memory DRAM and / or the static memory SRAM, there is a redundant fuse for changing the defective portion into a redundant portion.
  • defect information indicating the presence / absence of a defective portion and, if there is a defective portion, address information of the defective portion are written in the process of manufacturing the semiconductor integrated circuit device 1000.
  • Information is read from the fuse in the period TT1 of the initialization operation (init).
  • the burn-in enable signal BTEN is changed to the logical value “1” (high level)
  • the D enable signal DEB, the L enable signal LEB, and the D enable signal according to the combination of the burn-in mode control signals MODE0 and MODE1 at that time.
  • the enable signal of any one of DEB is set to high level.
  • the burn-in test sequence circuit BTSQN sets the enable signal according to the combination of the burn-in mode control signals MODE0 and MODE1 to the high level after the burn-in clock signal TCK is generated a predetermined number of times.
  • the time ensured by the predetermined number of times is the waiting time (idle) time TT2.
  • the predetermined number of times is, for example, the number of squares of the burn-in clock signal TCK.
  • the period (TT1) of the initialization operation (init) is, for example, a time when the burn-in clock signal TCK is generated to the 14th power of 2, and this time is ensured as the initialization period.
  • the reset signal RSTN or the burn-in enable signal BTEN has a logical value “0” (low level). It is continued until it is made. That is, for example, when the operation mode “(1) DBT operation” is designated, the D enable signal DEB continues to be the logical value “0” until the reset signal RSTN or the burn-in enable signal BTEN becomes the logical value “0” (low level). 1 "(high level). This is the same when the operation mode “(2) SCA operation” or the operation mode “(3) SBT operation” is designated, and the L enable signal LEB or the S enable signal SEB continues to have the logical value “1”. It becomes.
  • test circuit that receives the enable signal having the logical value “1” among the three test circuits DBT, SCA, and SBT continuously operates and receives the enable signal having the logical value “0”.
  • the test circuit is kept in a non-operating state.
  • a circuit dynamic memory DRAM, static memory SRAM or logic circuit
  • a test pattern or the like is supplied from the operating test circuit operates in the burn-in test.
  • it is possible to apply stress only to one of the semiconductor chip CHP1 and the semiconductor chip CHP2 sealed in the same semiconductor integrated circuit device 1000.
  • FIG. 9A is a transition diagram showing the sequence operation of the burn-in control circuit BTCNT executed in the operation mode “(4) DBT, SCA, SBT sequential operation”.
  • FIG. 9B is a diagram illustrating an example of the time of operations executed sequentially.
  • the burn-in test sequence circuit BTSQN sequentially outputs the D enable signal DEB, the L enable signal LEB, and the S enable signal SEB in the predetermined order in the logical value “ Set to 1 "(high level).
  • the burn-in test sequence circuit BTSQN has a logical value “1” in the order of the D enable signal DEB, the L enable signal LEB, and the S enable signal SEB.
  • the order is not limited, and the order may be set arbitrarily.
  • the initialization operation (init) is the same as the initialization operation (init) described in FIGS. 8A to 8C, and thus the description thereof is omitted here.
  • the burn-in enable signal BTEN is set to the logical value “1”, so that the burn-in control circuit BTCNT sets the D enable signal DEB to the logical value “1” after the standby state (idle1).
  • the test circuit DEB (FIG. 4) corresponding to the dynamic memory DRAM starts operating.
  • a test pattern and a burn-in internal clock signal BTCLK are supplied from the test circuit DEB to the dynamic memory DRAM, and the dynamic memory DRAM operates (described as DRAM in FIG. 9).
  • the dynamic memory DRAM operates, the semiconductor chip CHP1 is stressed.
  • the time (TBT1) during which the D enable signal DEB is maintained at the logical value “1” can be arbitrarily changed as will be described later.
  • TBT1 After an arbitrary time (TBT1) elapses, the burn-in control circuit BTCNT changes the D enable signal DEB to a logical value “0” and transitions to a standby state (idle2).
  • the burn-in control circuit BTCNT sets the L enable signal LEB to the logical value “1”.
  • the test circuit SCA (FIG. 4) corresponding to the logic circuit starts operation.
  • test circuit SCA As the test circuit SCA operates, a test control signal, a test pattern, and a burn-in internal clock signal BTCLK are supplied from the test circuit SCA to the logic circuit.
  • logic circuit flip-flop circuits are connected in series by the supplied test control signal, and a test pattern is supplied to the flip-flop circuits connected in series.
  • the logic circuit uses the test pattern held in the flip-flop circuit as an initial input, the logic circuit operates in accordance with the burn-in internal clock signal BTCLK (in FIG. 9, described as LGIC). As the logic circuit operates, the semiconductor chip CHP2 is stressed.
  • the burn-in control circuit BTCNT When an arbitrary time (TBT2) has elapsed since the logic circuit started operation, the burn-in control circuit BTCNT changes the L enable signal LEB to a logical value “0” and transitions to a standby state (idle3). During the predetermined time TT4, the standby state (idle3) is maintained, and after the predetermined time TT4, the burn-in control circuit BTCNT sets the S enable signal SEB to the logical value “1”.
  • test circuit SBT When the S enable signal SEB becomes the logical value “1”, the test circuit SBT corresponding to the static memory SRAM starts operating.
  • the test circuit SBT operates, the test pattern and the burn-in internal clock signal BTCLK are supplied from the test circuit SBT to the static memory SRAM.
  • test patterns are sequentially written according to the burn-in internal clock signal BTCLK, for example.
  • stress is applied to the semiconductor chip CHP2 by sequentially performing the write operation.
  • the burn-in control circuit BTCNT sets the S enable signal SEB to the logical value “0” and enters the standby state (idle2). Transition.
  • the D enable signal DEB is set to the logical value “1” again. Thereafter, the above operation is repeated. This repeated operation is performed until, for example, the reset signal RSTN and / or the burn-in enable signal BTEN is set to the logical value “0”.
  • the above-described repeated operation may be performed for a predetermined time or number of times.
  • FIG. 9B shows an example of each time for the above-described initialization operation, standby state, dynamic memory DRAM operation state, logic circuit operation state, and static memory SRAM operation state.
  • the period in which the burn-in clock signal TCK is generated to the 15th power of 2 is set as the initialization time TT1, and each time in the standby state (TT2 to TT4). Is a time (TT2 to TT4) during which the burn-in clock signal TCK is generated to the square of 2.
  • the period when the dynamic memory DRAM is operating is the time TBT1 when the time count clock signal BTCKD is generated to the 30th power of 2, and during the period when the logic circuit is operating, the time count clock signal BTCKL is 2 is a time TBT2 that occurs 30 times, and a period in which the static memory SRAM is operating is a time TBT3 that the time count clock signal BTCKS occurs 2 11 times.
  • each of the three enable signals DEB, LEB, and SEB is set to a logical value “0”. Therefore, in each of the standby states (idle1 to idle3), none of the dynamic memory DRAM, the logic circuit, and the static memory SRAM are operating. Thereby, it is possible to prevent a plurality of circuits from operating simultaneously, and to suppress an increase in power consumption of the semiconductor integrated circuit device in the burn-in test.
  • TBT1 During the period (TBT1) during which the dynamic memory DRAM operates (denoted as DRAM in FIG. 9A), the dynamic memory DRAM generates stress in the burn-in test, and the stress acts on the semiconductor chip CHP1. It can be regarded as time. Therefore, this period TBT1 can be regarded as a staying time during which stress due to the dynamic memory DRAM stays. Similarly, the period TBT2 can be regarded as a stay time during which stress due to the logic circuit stays, and the period TBT3 can be regarded as a stay period during which stress due to the static memory SRAM stays.
  • the total stress stay time by the dynamic memory DRAM Based on the product of the number of times the sequential operation is repeated and the respective stay times, the total stress stay time by the dynamic memory DRAM, the total stress stay time by the logic circuit, and the total stress stay by the static memory SRAM in the burn-in test It is possible to determine the time. Thereby, in the burn-in test, it is possible to grasp the amount of stress acting on the semiconductor chips CHP1 and CHP2 from the dynamic memory DRAM, the logic circuit, and the static memory SRAM.
  • FIG. 10 is a waveform diagram showing the operation of the burn-in control circuit BTCNT.
  • the horizontal axis indicates time and the vertical axis indicates voltage.
  • FIG. 10 shows a waveform when the operation mode “(4) DBT, SCA, SBT sequential operation” is designated by the burn-in mode control signals MODE0 and MODE1, and the high level corresponds to the logical value “1”. The low level corresponds to the logical value “0”.
  • FIG. 10 (A) shows the waveform of the reset signal RSTN
  • FIG. 10 (B) shows the waveform of the burn-in enable signal BTEN
  • FIG. 10 (C) shows the waveform of the D enable signal DEB
  • FIG. 10D shows the waveform of the L enable signal LEB
  • FIG. 10E shows the waveform of the S enable signal SEB.
  • the semiconductor integrated circuit device 1000 shifts to the initial state (init) described above. Thereafter, when the burn-in enable signal BTEN is changed to a high level, the burn-in control circuit BTCNT transits to a standby state (idle1), and for a predetermined time (TT2), a D enable signal DEB, an L enable signal LEB, and an S enable. Each of the signals SEB is set to the low level. When the predetermined time (TT2) elapses, the burn-in control circuit BTCNT sets the D enable signal DEB to a high level and maintains each of the remaining L enable signal LEB and S enable signal SEB at a low level. This state is maintained by the burn-in control circuit BTCNT during an arbitrary stay time (TBT1).
  • TBT1 arbitrary stay time
  • the burn-in control circuit BTCNT When the arbitrary stay time (TBT1) has elapsed, the burn-in control circuit BTCNT again sets the D enable signal DEB to the low level and sets the standby state (idle2) for a predetermined time (TT3). When a predetermined time (TT3) elapses, the burn-in control circuit BTCNT changes the L enable signal LEB to a high level and maintains the high level for an arbitrary stay time (TBT2). During this stay time (TBT2), the D enable signal DEB and the S enable signal SEB are maintained at the low level.
  • the burn-in control circuit BTCNT sets the L enable signal SEB to the low level and sets the standby state (idle3) for a predetermined time (TT4).
  • TT4 a predetermined time
  • the burn-in control circuit BTCNT sets the S enable signal to a high level and maintains the remaining enable signals DEB and LEB at a low level.
  • the burn-in control circuit BTCNT includes a burn-in time counter circuit SBTCT for a static memory SRAM, a burn-in time counter circuit SCACT for a logic circuit, and a burn-in time counter circuit DBTCT for a dynamic memory DRAM. Yes.
  • the burn-in time counter SBTCT counts the number of clocks of the time count clock signal BTCKS corresponding to the static memory SRAM, and forms a time arrival signal each time a predetermined count value is reached.
  • the burn-in time counter SCACT counts the number of clocks of the time count clock signal BTCKL corresponding to the logic circuit, and forms a time arrival signal each time a predetermined count value is reached.
  • the burn-in time counter DBTCT counts the number of clocks of the time count clock signal BTCKD corresponding to the dynamic memory DRAM, and forms a time arrival signal each time a predetermined count value is reached.
  • the time at which the time arrival signal is formed can be changed by changing the frequency of the clock signal for time count supplied to each burn-in time counter circuit.
  • the burn-in time counter circuit DBTCT for the dynamic memory DRAM has a value for counting the time count clock signal BTCKD as 2 30 times as a predetermined count value. Accordingly, the burn-in time counter circuit DBTCT forms a time arrival signal when the number of clocks of the time count clock signal BTCKD corresponding to the dynamic memory DRAM is counted to the 30th power of 2, and the burn-in test sequence circuit BTSQN To supply.
  • the burn-in time counter circuit SCACT for the logic circuit has a value for counting the time count clock signal BTCKL as 2 30 times as a predetermined count value.
  • the burn-in time counter circuit SCACT forms a time arrival signal when the number of clocks of the time count clock signal BTCKL corresponding to the logic circuit is counted to the 30th power of 2, and supplies it to the burn-in test sequence circuit BTSQN.
  • the burn-in time counter circuit SBTCT for the static type memory SRAM is set to a value for counting the time count clock signal BTCKS as 2 11 times as a predetermined count value.
  • the burn-in time counter circuit SBTCT forms a time arrival signal when the number of clocks of the time count clock signal BTCKS corresponding to the static memory SRAM is counted to the 11th power of 2, and the burn-in test sequence circuit BTSQN To supply.
  • the burn-in test sequence circuit BTSQN has the burn-in enable signal BTEN at the high level. Then, the burn-in clock signal TCK is counted, and when the count value reaches the square of 2, the D enable signal DEB is set to the high level as shown in FIG. Thereafter, when a time arrival signal is supplied from the burn-in time counter circuit DBTCT for the dynamic memory DRAM to the burn-in test sequence circuit BTSQN, in response to this, the burn-in test sequence circuit BTSQN sets the D enable signal DEB to the low level. Change.
  • the burn-in test sequence circuit BTSQN in response to the time arrival signal from the burn-in time counter circuit DBTCT, the burn-in test sequence circuit BTSQN counts the burn-in clock signal TCK, and when the count value reaches the square of 2, the L enable signal LEB Is changed to a high level as shown in FIG. Thereafter, when a time arrival signal is supplied from the logic circuit burn-in time counter circuit SCACT, in response to this, the burn-in test sequence circuit BTSQN changes the L enable signal LEB to the low level. In response to this, the burn-in test sequence circuit BTSQN counts the burn-in clock signal TCK, and when the count value reaches the square of 2, the S enable signal SEB is set to the high level as shown in FIG. Change to level. Thereafter, when a time arrival signal is supplied from the burn-in time counter circuit SBTCT for the static memory SRAM, in response to this, the burn-in test sequence circuit BTSQN changes the S enable signal SEB to the low level.
  • the burn-in test sequence circuit BTSQN When a time arrival signal is supplied from the burn-in time counter circuit SBTCT, in response to this, the burn-in test sequence circuit BTSQN counts the burn-in clock signal TCK, and the count value reaches the square of 2 times. Then, the D enable signal DEB is again set to the high level. Thereafter, this sequence operation is repeated.
  • a predetermined count value set in each burn-in time counter circuit may be changed to make the frequency of the clock signal supplied to the burn-in time counter circuit constant.
  • FIG. 11 is a schematic diagram schematically showing the configuration of the burn-in test apparatus 1100.
  • each of BBD1 to BBDn represents a burn-in board
  • BBDCNT represents a control device that controls each of the burn-in boards BBD1 to BBDn in the burn-in test.
  • the burn-in test apparatus 1100 brings the burn-in boards BBD1 to BBDn to a high temperature state by a temperature adjustment mechanism (not shown).
  • control device BBDCNT for each of the burn-in boards BBD1 to BBDn, reset signal RSTN, burn-in enable signal BTEN, burn-in clock signal TCK, burn-in mode control signals MODE0 and MODE1, and time count clock signals BTCKS and BTCKL. , BTCKD is supplied. Further, the control device BBDCNT supplies the power supply voltage Vd to each of the burn-in boards BBD1 to BBDn, and makes the power supply voltage Vd high during the burn-in test.
  • each of the burn-in boards BBD1 to BBDn has the same configuration. Therefore, only the burn-in board BBD1 is shown in detail in FIG. Hereinafter, the configuration of the burn-in board will be described using the burn-in board BBD1 as a representative.
  • the burn-in board BBD1 is provided with a plurality of contact terminals (not shown) corresponding to the respective semiconductor integrated circuit devices 1000 in advance.
  • a plurality of contact terminals corresponding to each semiconductor integrated circuit device 1000 are connected to the control device BBDCNT via wiring and terminals provided in advance in the burn-in board BBD1.
  • the contact terminal includes a contact terminal that receives the power supply voltage Vd.
  • a terminal TP receiving the power supply voltage Vd from the control device BBDCNT
  • a terminal T1 receiving the burn-in clock signal TCK and the time-counting clock signals BTCKS, BTCKL, BTCKD
  • a reset signal RSTN and a burn-in
  • the terminal T2 that receives the enable signal BTEN and the terminal T3 that receives the burn-in mode control signals MODE0 and MODE1 are clearly shown. Further, the wirings connecting these terminals T1 to T3 and TP and the contact terminals are clearly shown.
  • FIG. 11 shows a state where a plurality of semiconductor integrated circuit devices 1000 are mounted on the burn-in board BBD1 for the burn-in test.
  • Each semiconductor integrated circuit device 1000 has the configuration shown in FIGS. 1 and 2.
  • Mounting on the burn-in board BBD1 is performed by electrically connecting the metal balls BB1 to BBn of the semiconductor integrated circuit device 1000 to contact terminals corresponding to the semiconductor integrated circuit device 1000.
  • each of the semiconductor integrated circuit devices 1000 is pressed against the burn-in board BBD1.
  • the signals (TCK, BTCKS, BTCKL, BTCKD, RSTN, BTEN, MODE0, MODE1) and the power supply voltage Vd from the control device BBDCNT and a plurality of semiconductor integrated circuit devices mounted on the burn-in board BBD1 1000.
  • FIG. 11 clearly shows that the signals (TCK, BTCKS, BTCKL, BTCKD, RSTN, BTEN, MODE0, MODE1) are supplied to the burn-in control circuit BTCNT in each semiconductor integrated circuit device 1000.
  • the power supply voltage Vd is supplied to each semiconductor integrated circuit device 1000 and used as an operating voltage for each circuit block formed in each of the semiconductor chips CHP1 and CHP2 in the semiconductor integrated circuit device 1000.
  • the power supply voltage Vd is supplied from the control device BBDCNT during the burn-in test, and the voltage value is higher than the voltage value during normal use of the semiconductor integrated circuit device 1000.
  • the circuit blocks dynamic memory DRAM, static memory SRAM, logic circuit, etc.
  • the value of the current that flows through the elements for example, transistors
  • the stress is higher than that during normal use, and stress higher than that during normal use is applied to the element and / or the wiring.
  • the operation of the circuit block causes stress to the semiconductor chip including the circuit.
  • each of the semiconductor integrated circuit devices 1000 has the four operation modes (“(1) DBT operation”, “(2) SCA operation”, “(3) SBT operation” and “ (4) DBT, SCA, SBT Sequential operation ”).
  • the semiconductor integrated circuit device 1000 is operated in the operation mode “(1) DBT operation”
  • the dynamic memory DRAM operates during the burn-in test.
  • stress is applied from the dynamic memory DRAM to the semiconductor chip CHP1, and stress is applied only to the semiconductor chip CHP1.
  • the operation mode “(2) SCA operation” the logic circuit operates during the burn-in test, and stress is applied from the logic circuit to the semiconductor chip CHP2. In this case, stress is applied only to the semiconductor chip CHP2.
  • the operation mode “(3) SBT operation” the static memory SRAM operates during the burn-in test, and stress is applied from the static memory SRAM to the semiconductor chip, and the semiconductor chip CHP2 You will be stressed only against.
  • a stress amount suitable for each semiconductor chip in accordance with the bathtub characteristics of the respective semiconductor chips CHP1 and CHP2. For example, as shown in FIGS. 3A and 3B, when the bathtub characteristic of the semiconductor chip CHP2 is shorter than the bathtub characteristic of the semiconductor chip CHP1, the operation mode “(2) SCA operation” and / Or The time for operating in “(3) SBT operation” is shorter than the time for operating in operation mode “(1) DBT operation”.
  • the amount of stress applied to the semiconductor chip CHP2 can be reduced compared to the amount of stress applied to the semiconductor chip CHP1.
  • the control device BBCNT designates the operation mode “(4) DBT, SCA, SBT sequential operation” for each semiconductor integrated circuit device 1000, so that in each semiconductor integrated circuit device 1000, dynamic memory DRAM, logic The circuit and the static memory SRAM operate sequentially. Further, the staying time during which each circuit is operating is determined by the frequency of each of the time counting clock signals BTCKS, BTCKL, and BTCKD. Therefore, the time for operating each circuit is obtained in accordance with the bathtub characteristic of each semiconductor chip, the frequency of the time count clock signal is determined so as to be the stay time corresponding to the obtained time, and each semiconductor is controlled from the control device BBCNT.
  • the integrated circuit device 1000 is supplied. This makes it possible to operate each circuit sequentially in the burn-in test without combining operation modes, and the operating time can be set to a stay time that can give an appropriate amount of stress. is there.
  • the control device BBCNT uses the burn-in mode control signals MODE0 and MODE1 to the respective semiconductor integrated circuit devices 1000 in accordance with the operation mode “(4). “DBT, SCA, SBT sequential operation” is designated. Further, the control device BBCNT forms a time count clock signal BTCKD having a low frequency with respect to the time count clock signals BTCKS and BTCKL, and supplies the time count clock signal BTCKD to each semiconductor integrated circuit device 1000.
  • the time during which the dynamic memory DRAM formed in the semiconductor chip CHP1 operates becomes long, and of the two semiconductor chips formed in the same semiconductor integrated circuit device 1000,
  • the amount of stress applied to the semiconductor chip CHP1 during the burn-in test can be increased, and a burn-in test suitable for each semiconductor chip can be performed.
  • the burn-in test is performed with the burn-in test apparatus 1100 at a high temperature. If each semiconductor integrated circuit device 1000 is operated in the operation mode “(4) DBT, SCA, SBT sequential operation”, the burn-in test apparatus 1100 is maintained at a high temperature, while the semiconductor chips CHP1, CHP2 It is possible to give an appropriate amount of stress to each. Since an appropriate amount of stress can be applied while maintaining a high temperature state, the time required for the burn-in test can be shortened.
  • the operation modes (“(1) DBT operation”, “(2) SCA operation”, “(3) SBT operation”) are used in combination.
  • This is also useful when the bathtub characteristics of the two semiconductor chips CHP1 and CHP2 formed in the circuit device 1000 are obtained.
  • the semiconductor integrated circuit device 1000 is operated in the operation mode “(1) DBT operation” with a high power supply voltage at a high temperature, only the dynamic memory DRAM operates. Therefore, the failure rate of the semiconductor integrated circuit device 1000 at this time corresponds to the failure rate of the semiconductor chip CHP1.
  • the bathtub characteristic of the semiconductor chip CHP1 can be obtained by obtaining the failure rate of the semiconductor integrated circuit device 1000 at that time while changing the operation time in the operation mode “(1) DBT operation”.
  • the failure rate of the semiconductor integrated circuit device 1000 at this time corresponds to the failure rate of the semiconductor chip CHP2. Therefore, in this case as well, by calculating the failure rate of the semiconductor integrated circuit device 1000 at that time while changing the operating time in the operation mode “(2) SCA operation” and / or “(3) SBT operation”.
  • the bathtub characteristics of the semiconductor chip CHP2 can be obtained.
  • the burn-in test is performed based on the bathtub characteristics of the semiconductor chips CHP1 and CHP2 thus obtained.
  • the control device BBDCNT designates the operation mode “(4) DBT, SCA, SBT sequential operation” for the burn-in control circuit BTCNT in the semiconductor integrated circuit device 1000.
  • the stay time for operating the dynamic memory DRAM, the stay time for operating the logic circuit, and the stay for operating the static memory SRAM Time is determined, and the frequencies of the time count clock signals BTCKD, BTCKL and BTCKD are determined and supplied to the burn-in control circuit BTCNT. This makes it possible to perform a burn-in test while applying a stress amount suitable for the bathtub characteristics of the two semiconductor chips included in the semiconductor integrated circuit device 1000.
  • FIG. 12 is a flowchart showing a method for manufacturing the semiconductor integrated circuit device 1000.
  • the semiconductor chip CHP1 is manufactured by steps S1200 to S1202, and the semiconductor chip CHP2 is manufactured by steps S1210 to S1212.
  • step S1200 a semiconductor region constituting an element such as a transistor is formed on a semiconductor wafer according to a circuit pattern of a dynamic memory DRAM or the like by a process such as diffusion, and wiring for electrically connecting the formed semiconductor region or the like Etc. are formed by etching.
  • step S1200 a plurality of semiconductor chips each formed with a dynamic memory DRAM or the like are formed on the semiconductor wafer.
  • a plurality of processes for forming a semiconductor chip are shown as one process S1200, and diffusion is shown as a representative example of processes performed in this process.
  • a circuit pattern is formed on a semiconductor wafer by a semiconductor manufacturing process having a wiring width of 30 nm.
  • step S1201 a redundant fuse is written and a semiconductor wafer is tested (fuse cut & wafer test). In this step, writing to the redundant fuse described above is performed. In addition, each semiconductor chip formed on the semiconductor wafer is tested.
  • step S1202 the metal bumps (for example, SBB1) shown in FIG. 2 are mounted on the metal pads of the semiconductor chips formed on the semiconductor wafer (metal bump formation).
  • the metal pad of the semiconductor chip and the metal bump for example, SBB1 in FIG. 2
  • the pitch conversion member is attached to the semiconductor wafer in this step S1202, and the metal pads and the metal bumps are connected via the pitch conversion member.
  • step S1210 a semiconductor region that constitutes an element such as a transistor according to a circuit pattern such as a static memory SRAM, a logic circuit, and a burn-in control circuit BTCNT is formed on a semiconductor wafer by a process such as diffusion.
  • the formed wirings and the like for electrically connecting the formed semiconductor regions and the like are formed by an etching process.
  • step S1210 a plurality of semiconductor chips each having a static memory SRAM, a logic circuit, a burn-in control circuit BTCNT, and the like are formed on the semiconductor wafer.
  • step S1210 a plurality of processes for forming a semiconductor chip are shown as one step S1210, and diffusion is shown as a representative example of the processes.
  • step S1210 a circuit pattern is formed on a semiconductor wafer by a semiconductor manufacturing process having a wiring width of 28 nm.
  • step S1211 similarly to step S1201, a fuse cut and a semiconductor wafer test are performed (fuse cut & wafer test).
  • step S1212 metal bumps (for example, SBB2 in FIG. 2) are formed in the same manner as in step S1202.
  • a pitch conversion member is provided on the semiconductor wafer in step S1212 as necessary.
  • step S1202 and step S1212 the semiconductor wafer on which the metal bumps are formed is assembled as a semiconductor integrated circuit device 1000 in step S1203 (assembly). That is, although not particularly limited, each semiconductor wafer is cut into a plurality of semiconductor chips. Each of the semiconductor chips obtained by cutting becomes semiconductor chips CHP1 and CHP2. That is, the plurality of semiconductor chips provided to step S1203 through steps S1200 to S1202 and obtained by the cutting in step S1203 become the semiconductor chip CHP1. Similarly, a plurality of semiconductor chips provided to step S1203 through steps S1210 to S1212 and obtained by cutting in step S1203 become the semiconductor chip CHP2.
  • the semiconductor chips CHP1 and CHP2 obtained by cutting are mounted (mounted) so that the metal bumps are connected to the wiring of the substrate SB (FIG. 2).
  • the mounted semiconductor chips CHP1 and CHP2 are sealed with a resin or the like as indicated by a broken line PM in FIG. Thereby, the semiconductor integrated circuit device 1000 including the semiconductor chips CHP1 and CHP2 is prepared.
  • the burn-in test is performed on the plurality of semiconductor integrated circuit devices 1000 assembled in step S1203.
  • a plurality of semiconductor integrated circuit devices 1000 are stored in the burn-in test apparatus 1100 and a burn-in test is performed. That is, a plurality of semiconductor integrated circuit devices 1000 are brought into a high temperature state substantially simultaneously and supplied with a high power supply voltage Vd.
  • the burn-in test has been described above.
  • the burn-in control circuit BTCNT is set to operate in the operation mode “(4) DBT, SCA, SBT sequential operation”.
  • the dynamic memory DRAM, the logic circuit, and the static memory SRAM operate in this order.
  • the time during which each of the dynamic memory DRAM, the logic circuit, and the static memory SRAM is operating is set by the bathtub characteristics of the semiconductor chips CHP1 and CHP2.
  • the semiconductor integrated circuit device 1000 is supplied with a high voltage (high power supply voltage Vd) at a high temperature.
  • Vd high power supply voltage
  • the amount of stress applied to each of the semiconductor chips CHP1 and CHP2 formed in the semiconductor integrated circuit device 1000 is controlled separately. Therefore, stress suitable for the semiconductor chip can be applied in the burn-in test step S1204.
  • Step S1205 is a step of testing the semiconductor integrated circuit device 1000.
  • the test step S1205 includes a plurality of test steps, although not particularly limited. For example, in the burn-in test step S1204, each semiconductor integrated circuit device 1000 is stressed, and a semiconductor integrated circuit device 1000 that fails is also generated. The semiconductor integrated circuit device 1000 that has failed in the burn-in test step S1205 is selected in the test step S1205. A test by a purchaser who has purchased the semiconductor integrated circuit device 1000 is also included in the test process S1205.
  • the semiconductor integrated circuit device in which the failure has occurred may be selected.
  • a comparison circuit that compares the expected value for the test pattern generated by the test circuits DBT, SBT, and SCA with the output from the dynamic memory DRAM, logic circuit, and static memory SRAM is provided. If the results do not match, it can be determined that there is a failure. Further, the process of cutting the semiconductor chip from the semiconductor wafer may be performed in steps S1202 and S1212.
  • the steps S1200 to S1202 for manufacturing the semiconductor chip CHP1 and the steps S1210 to S1212 for manufacturing the semiconductor chip CHP2 do not have to be parallel in time. Further, it may be a geographically distant place. Since the semiconductor manufacturing process is different between step S1200 and step S1210, the semiconductor chips CHP1 and CHP2 may be manufactured by different semiconductor manufacturers.
  • the first embodiment it is possible to apply a stress suitable for each semiconductor chip to the semiconductor integrated circuit device 1000 having semiconductor chips having different bathtub characteristics at the time of a burn-in test. As a result, it is possible to reduce the shipment of a semiconductor integrated circuit device including a semiconductor chip with an initial failure due to a lack of stress applied in, for example, a burn-in test. Further, in the burn-in test, it is possible to reduce the number of semiconductor chips that fail due to excessive stress, and thus it is possible to suppress a decrease in yield.
  • FIG. 13 is a block diagram showing a configuration of the burn-in board BBD-2 according to the second embodiment.
  • FIG. 13 shows a state in which a plurality of semiconductor integrated circuit devices 1000-1 to 1000-6 are mounted on the burn-in board BBD-2.
  • the plurality of semiconductor integrated circuit devices 1000-1 to 1000-6 have the same configuration as the semiconductor integrated circuit device described in the first embodiment except that the burn control circuits are different.
  • the burn-in control circuit BTCNT2 does not have the burn-in time counter circuits SBTCT, SCACT, and DBTCT shown in FIG. 6, and is a burn-in test sequence circuit BTSQN2 (not shown) having a configuration similar to the burn-in test sequence circuit BTSQN shown in FIG. Z). Since the burn-in time counter circuits SBTCT, SCACT, and DBTCT are not provided, the burn-in control circuit BTCNT2 does not require the time count clock signals BTCKS, BTCKL, and BTCKD.
  • the burn-in test sequence circuit BTSQN shown in FIG. 6 has the D enable signal DEB and L enable when the operation mode (“(4) DBT, SCA, SBT sequential operation”) is designated by the burn-in mode control signals MODE0 and MODE1.
  • the enable signals are formed in the order of the signal LEN and the S enable signal SEB.
  • the burn-in test sequence circuit BTSQN2 according to this embodiment, when the operation mode (“(4) DBT, SCA, SBT sequential operation”) is designated, the enable signal according to the voltage of the mode control terminal MD. Change the order of formation.
  • the L enable signal LEB is set to the logical value “1” (formation), and after a predetermined time, the L enable signal LEB is set to the logical value “ Set to 0 ”.
  • the D enable signal DEB and the S enable signal SEB are set to the logical value “1” (formed), respectively, and after a predetermined time, the D enable signal DEB and the S enable signal SEB respectively. Is set to the logical value “0”. Thereafter, the L enable signal LEB is set to the logical value “1” again, and thereafter this operation is repeated until, for example, a reset signal is supplied.
  • the burn-in test sequence circuit BTSQN2 determines the burn-in mode BTmode2, and sets the D enable signal DEB and the S enable signal SEB to the logical value “1”. "(Formation)”, and after a predetermined time, the D enable signal DEB and the S enable signal SEB are each set to the logical value "0”. After the D enable signal DEB and the S enable signal SEB are each set to a logical value “0”, the L enable signal LEB is set to a logical value “1” (formed), and after a predetermined time, the L enable signal LEB is set to a logical value “0”. To do. Thereafter, the D enable signal DEB and the S enable signal SEB are set to the logical value “1” again, and this operation is repeated until a reset signal is supplied.
  • the burn-in control circuit BTCLN2 receives the burn-in clock signal TCK-SCA for logic scan and the burn-in clock signal TCK-BI for built-in scan instead of the burn-in clock signal TCK.
  • the burn-in clock signal TCK-SCA is supplied to the test circuit SCA instead of the burn-in internal clock signal BTCK, and the burn-in clock signal TCK-BI is replaced with the test circuits DBT and SBT instead of the burn-in internal clock signal BTCK. To be supplied.
  • the test circuit SCA forms a control signal and a test pattern in accordance with the burn-in clock signal TCK-SCA.
  • the logic circuit also operates according to the burn-in clock signal TCK-SCA.
  • the test circuits DBT and SBT form a test pattern according to the burn-in clock signal TCK-BI.
  • the dynamic memory DRAM and the static memory SRAM operate according to the burn-in clock signal TCK-BI.
  • FIG. 14 is a diagram showing a burn-in mode operation sequence determined according to the voltage supplied to the mode control terminal MD.
  • FIG. 14 (A) shows an operation sequence in the case of the burn-in mode BTmode1
  • FIG. 14 (B) shows an operation sequence in the case of the burn-in mode BTmode2.
  • SCAN indicates that the logic circuit is operating according to the test pattern from the test circuit SCA
  • DRAM + SRAM is the dynamic memory DRAM and static type according to the test pattern from the test circuits DBT and SBT. It shows that the memory SRAM is operating.
  • the mode control terminals MD in the respective semiconductor integrated circuit devices 1000-1 to 1000-6 are connected to the power supply voltage Vd or the ground voltage Vs in the burn-in board BBD-2.
  • the voltages supplied to the mode control terminals MD of the respective burn-in control circuits BTCNT2 are set so that the burn-in modes BTmode1 and BTmode2 are mixed. That is, in the semiconductor integrated circuit devices 1000-1 to 1000-6 mounted on the burn-in board BBD-2, the burn-in modes BTmode1 and BTmode2 are mixed.
  • the semiconductor integrated circuit devices 1000-1, 1000-3, and 1000-5 are set to the burn-in mode BTmode1
  • the semiconductor integrated circuit devices 1000-2, 1000-4, and 1000-6 are set to the burn-in mode BTmode2. Has been.
  • each of the semiconductor integrated circuit devices 1000-1, 1000-3, and 1000-5 operates according to the sequence shown in FIG. 14A
  • the semiconductor integrated circuit devices 1000-2, 1000-4, and Each of 1000-6 operates according to the sequence shown in FIG.
  • the semiconductor integrated circuit devices 1000-2, 1000-4 And 1000-6 dynamic memory DRAM and static memory SRAM operate (DRAM + SRAM in FIG. 14).
  • the semiconductor integrated circuit device 1000- In each of 2, 1000-4 and 1000-6 the logic circuit operates (SCAN in FIG. 14).
  • the burn-in board is provided with a terminal to which the burn-in clock signal TCK-SCA is supplied and a terminal to which the burn-in clock signal TCK-BI is supplied.
  • the burn-in clock signals TCK-SCA and TCK-BI are supplied from the control device BBDCNT (FIG. 11) to the burn-in control circuits BTCNT2 through these terminals.
  • the dynamic memory DRAM and the static type Each operation speed of the memory SRAM can be increased.
  • the frequency of the burn-in clock signal TCK-SCA By increasing the frequency of the burn-in clock signal TCK-SCA, the operation speed of the logic circuit can be lowered, and by reducing the frequency of the burn-in clock signal TCK-BI, The operating speed of each type memory SRAM can be reduced. Moreover, it is possible to control the operation speed separately.
  • the amount of stress applied to each of the static memory SRAM and the logic circuit can be controlled by changing the frequency of the burn-in clock signals TCK-SCA and TCK-BI. That is, by increasing the frequency of the burn-in clock signal TCK-SCA, the amount of stress generated by the logic circuit can be increased and the amount of stress acting on the semiconductor chip CHP2 can be increased.
  • the amount of stress applied to the semiconductor chip CHP1 in which the dynamic memory DRAM is formed and the semiconductor chip CHP2 in which the static memory SRAM is formed are applied. It is possible to increase the amount of stress.
  • the frequencies of these burn-in clock signals are set according to the bathtub characteristics of the semiconductor chips CHP1 and CHP2, but as an example, the frequency of the burn-in clock signal TCK-SCA is set to 1 MHz, The frequency of the signal TCK-BI is set to 5 MHz.
  • the time required for the burn-in test can be shortened.
  • FIG. 15 is a block diagram showing a configuration of a semiconductor integrated circuit device 1000 according to the third embodiment. Since the semiconductor integrated circuit device 1000 shown in FIG. 15 is similar to the semiconductor integrated circuit device shown in FIG. 4, here, differences from the semiconductor integrated circuit device shown in FIG. 4 will be mainly described.
  • the semiconductor integrated circuit device 1000 does not have the burn-in control circuit BTCNT, but has terminals TBID, TSCA, and TBIS.
  • a burn-in clock signal TCK-BID for the dynamic memory DRAM is supplied to the terminal TBID
  • a burn-in clock signal TCK-SCA for the logic circuit is supplied to the terminal TSCA.
  • the burn-in clock signal TCK-BID is supplied to the dynamic memory RDAM and the test circuit DBT via the terminal TBID during the burn-in test.
  • the logic circuit and the test circuit SCA are supplied with the burn-in clock signal TCK-SCA via the terminal TSCA, and the static memory SRAM and the test circuit SBT are supplied with the burn-in clock signal TCK via the terminal TBIS. -BIS is supplied.
  • the control device BBDCNT forms and supplies the burn-in clock signals TCK-BID, TCK-SCA and TCK-BIS during the burn-in test.
  • the burn-in clock signal TCK-BID is, for example, 5 MHz
  • the burn-in clock signal TCK-SCA is, for example, 1 MHz
  • the burn-in clock signal TCK-BIS is, for example, 5 MHz.
  • the dynamic memory DRAM and its test circuit DBT operate according to the burn-in clock signal TCK-BID
  • the logic circuit and its test circuit SCA operate according to the burn-in clock signal TCK-SCA
  • the SBT operates according to the burn-in clock signal TCK-BIS.
  • the amount of stress applied to the semiconductor chip CHP2 can be reduced by lowering the frequency of the burn-in clock signal TCK-SAC supplied to the logic circuit formed in the semiconductor chip CHP2.
  • TCK-SAC burn-in clock signal
  • the dynamic memory DRAM, the static memory SRAM, and the logic circuit operate substantially simultaneously during the burn-in test, the time required for the burn-in test can be further shortened. Is possible.
  • the invention made by the present inventor has been specifically described based on the embodiment.
  • the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
  • four operation modes are provided, but five or more operation modes may be provided.
  • the burn-in control circuit BTCNT may have only the operation mode “(4) DBT, SCA, SBT sequential operation”.
  • the staying time may be determined so as to match the bathtub characteristics obtained in advance, and the respective frequencies of the time counting clock signals BTCKS, BTCKL, and BTCKD may be determined.
  • the operation speeds of the logic circuit, the dynamic memory DRAM, and the static memory SRAM are determined by the burn-in clock signals TCK-SCA and TCK-BI, but as in the first embodiment. , You may change the staying time.
  • a semiconductor integrated circuit device comprising a substrate, The semiconductor integrated circuit device includes: A first designating circuit for designating a time for operating the first circuit in the first semiconductor chip during a burn-in test; A second designating circuit for designating a time for operating the second circuit in the second semiconductor chip during a burn-in test; A semiconductor integrated circuit device comprising: (B) In the semiconductor integrated circuit device according to (A), The first designation circuit and the second designation circuit are included in the second semiconductor chip, The first designation circuit includes a first counter circuit to which a first clock signal whose frequency is changed according to a period during which the first circuit is operated is supplied, and a count value of the first counter circuit is a predetermined value Whether or not to stop the operation of the first circuit is determined by whether or not The second designation circuit includes a second counter circuit to which a second clock signal whose frequency is changed in accordance with a period during which the second circuit is operated is supplied, and a count value of the second counter circuit is a predetermined value Whether or not to stop the operation of the second circuit is
  • a semiconductor integrated circuit device comprising a substrate,
  • the semiconductor integrated circuit device includes: A control circuit coupled to a mode control terminal and controlling the first circuit and the second circuit during a burn-in test according to a voltage supplied to the mode control terminal;
  • the control circuit operates the second circuit when the mode control terminal is at the first voltage, stops the operation of the second circuit, and then operates the first circuit,
  • the semiconductor integrated circuit device wherein when the mode control terminal is at a second voltage, the control circuit operates the first circuit, stops the operation of the first circuit, and then operates the second circuit.
  • the first circuit operates according to a first signal having a first frequency during a burn-in test
  • the second circuit operates according to a second signal having a second frequency different from the first frequency during a burn-in test.
  • a semiconductor integrated circuit device A first semiconductor chip having a first circuit, a second semiconductor chip having a second circuit and different from the first semiconductor chip, and the first semiconductor chip and the second semiconductor chip are mounted.
  • a semiconductor integrated circuit device comprising a substrate,
  • the semiconductor integrated circuit device includes: A first terminal to which a first signal of a first frequency is supplied during a burn-in test; A second terminal to which a second signal different from the first frequency is supplied during a burn-in test; In the burn-in test, the first circuit operates in accordance with the first signal, and the second circuit operates in accordance with the second signal.
  • G In the semiconductor integrated circuit device according to (F), The semiconductor integrated circuit device, wherein the first semiconductor chip and the second semiconductor chip have different bathtub characteristics.
  • (H) a preparing step of preparing a plurality of first semiconductor chips each having a first circuit and a plurality of second semiconductor chips each having a second circuit different from the first semiconductor chip; Mounting each of the plurality of first semiconductor chips and each of the plurality of second semiconductor chips prepared in the preparation step on a single substrate to form a plurality of semiconductor integrated circuit devices; A burn-in process of performing a burn-in test on the plurality of semiconductor integrated circuit devices while mounting each of the plurality of semiconductor integrated circuit devices on one burn-in board and supplying a power supply voltage to the burn-in board; A method for manufacturing a semiconductor integrated circuit device comprising: The first semiconductor integrated circuit device of the plurality of semiconductor integrated circuit devices mounted on the one burn-in board operates the first circuit in the first semiconductor chip in the burn-in process, and A first sequence circuit for operating the second circuit in the second semiconductor chip after stopping the operation of one circuit; Of the plurality of semiconductor integrated circuit devices mounted on the one burn-in board, a second semiconductor integrated circuit device different from the first semiconductor integrated circuit device is
  • the second semiconductor chip in each of the first semiconductor integrated circuit device and the second semiconductor integrated circuit device further includes a third circuit,
  • the first sequence circuit operates the first circuit or the third circuit in the first semiconductor integrated circuit device when the second circuit is operating in the second semiconductor integrated circuit device, and A second sequence circuit for operating the first circuit or the third circuit in the second semiconductor integrated circuit device when the second circuit is operating in the first semiconductor integrated circuit device;
  • a method of manufacturing a circuit device A method of manufacturing a circuit device.
  • the first circuit is a dynamic memory
  • the second circuit is a static memory
  • the third circuit is a logic circuit
  • the power supply voltage supplied to the burn-in board is the plurality of power supply voltages.
  • a method of manufacturing a semiconductor integrated circuit device wherein power is supplied to each of the semiconductor integrated circuit devices.
  • K In the method of manufacturing a semiconductor integrated circuit device according to (J), The method of manufacturing a semiconductor integrated circuit device, wherein the first semiconductor chip and the second semiconductor chip have different bathtub characteristics.
  • L In the method for manufacturing a semiconductor integrated circuit device according to (H), The method of manufacturing a semiconductor integrated circuit device, wherein the first circuit operates in accordance with a first signal having a first frequency, and the second circuit operates in accordance with a second signal having a second frequency different from the first frequency.

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Abstract

　半導体集積回路装置１０００は、第１回路を有する第１半導体チップＣＨＰ１と、第２回路を有し、第１半導体チップとは異なる第２半導体チップＣＨＰ２とを具備する。半導体集積回路装置１０００は、バーイン試験のとき、制御信号に従って、第１回路および第２回路の動作を制御する制御回路ＢＴＣＮＴを具備し、バーイン試験のとき、第１回路が動作することにより第１半導体チップＣＨＰ１に作用するストレス量と、第２回路が動作することにより第２半導体チップＣＨＰ２に作用するストレス量とが異なるように、制御回路ＢＴＣＮＴは第１回路および第２回路を制御する。

Description

半導体集積回路装置および半導体集積回路装置の製造方法
　本発明は、半導体集積回路装置および半導体集積回路装置の製造方法に関し、例えば、複数の半導体チップが１個の基板に搭載された半導体集積回路装置およびその製造方法に関する。
　半導体チップの故障率は、所謂バスタブ特性に従って、時間の経過に伴って変化することが知られている。すなわち、時間を、初期故障期間、偶発故障期間および摩耗故障期間に分けると、故障率は、初期故障期間において、高い値から低下し、偶発故障期間においては、低い値を維持し、摩耗故障期間において、再び故障率が上昇する。半導体集積回路装置の製造においては、半導体集積回路装置にストレスを与え、初期故障期間おいて故障となるような半導体集積回路装置を取り除くことが行われる。
　このストレスは、半導体集積回路装置の製造工程において、例えばバーイン試験において与えられる。バーイン試験においては、高温下で、高い電源電圧を半導体集積回路装置へ供給し、半導体集積回路装置を動作させる。これにより、半導体集積回路装置には、ストレスが与えられ、初期故障期間において故障となるような半導体集積回路装置は、バーイン試験において不良となり、取り除くことが可能となる。
　バーイン試験については、例えば特許文献１に記載されている。
特開２００４－２２６２２０号公報
　高集積化および／または実装面積の小型化を図るために、複数個の半導体チップを１つの基板に搭載し、封止して、１個の半導体集積回路装置とする、所謂マルチチップモジュールあるいはマルチチップパッケージが知られている。この場合、封止する複数個の半導体チップは、同種類の半導体チップであってもよいし、互いに異なる種類の半導体チップであってもよい。
　互いに異なる種類の半導体チップを１個の半導体集積回路装置とすることにより、価格の上昇を抑制しながら、半導体集積回路装置の高機能化あるいは多機能化を図ることが可能である。この場合、１個の半導体集積回路装置とされる複数の半導体チップのそれぞれは、互いに異なる半導体製造プロセスによって製造される。そのため、より高集積化が可能な先端の半導体製造プロセスによって製造された半導体チップと、低価格化が可能な旧世代の半導体製造プロセスによって製造された半導体チップとが混在して、１個の半導体集積回路装置を構成することがある。一例を挙げると、配線幅が２８ｎｍの半導体製造プロセスによって製造された半導体チップと配線幅が３０ｎｍの半導体製造プロセスによって製造された半導体チップとが、１個に封止され、１個の半導体集積回路装置とされる。
　本発明者が確認したところでは、このように世代（例えば、配線幅が、２８ｎｍの世代と３０ｎｍの世代）の異なる半導体製造プロセスにより製造された半導体チップにおいては、故障率を表すバスタブ特性が異なる。例えば、配線幅が狭い先端の半導体製造プロセスにより製造された半導体チップのバスタブ特性は、旧世代の半導体製造プロセスにより製造された半導体チップのバスタブ特性に比べて、短い。すなわち、初期故障期間と、偶発故障期間と、摩耗故障期間とを合わせた時間が、先端の半導体製造プロセスにより製造された半導体チップは、旧世代の半導体製造プロセスにより製造された半導体チップに比べて短くなる。
　本発明者が検討したところでは、このように世代の異なる複数個の半導体チップを、１個に封止し、１個の半導体集積回路装置として、バーイン試験を実施した場合、より先端の半導体プロセスによって製造した半導体チップに故障が発生する可能性が高いことが判明した。すなわち、先端の半導体製造プロセスによって製造した半導体チップにおける摩耗故障期間が、旧世代の半導体製造プロセスによって製造した半導体チップにおける初期故障期間と重なることが生じる。そのため、バーイン試験において、旧世代の半導体製造プロセスによって製造した半導体チップに対して、初期故障期間に相当するストレスを与えると、同じ半導体集積回路装置として封止されている先端の半導体製造プロセスによって製造した半導体チップに対しては、摩耗故障期間に相当するストレスが与えられることになる。バーイン試験において、先端の半導体製造プロセスによる半導体チップには、過剰のストレスが与えられることになり、故障として取り除かれる半導体集積回路装置が増加する可能性がある。
　一方、バーイン試験において、先端の半導体製造プロセスによって製造された半導体チップに対して初期故障期間に相当するストレスを与えるようにした場合には、１個に封止されている旧世代製の半導体チップに対しては、ストレスが十分ではない。そのため、初期故障期間で故障となるような半導体チップを封止した半導体集積回路装置をバーイン試験において取り除くことが困難となる。
　特許文献１は、半導体チップに対するバーイン試験を示しているだけで、複数の半導体チップを封止することにより構成された半導体集積回路装置に対するバーイン試験は示されていない。勿論、世代が異なる複数の半導体チップを封止することにより構成された半導体集積回路装置に対してバーイン試験を実施した場合の課題も示されていない。
　本発明の目的は、複数の半導体チップを有し、バーイン試験においてそれぞれの半導体チップに適切なストレスを与えることが可能な半導体集積回路装置を提供することにある。
　その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本明細書には、解決するための手段が複数開示されている。ここでは、代表的な解決手段についてのみ述べる。
　半導体集積回路装置は、第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップとを備える。ここで、半導体集積回路装置は、バーイン試験のとき、制御信号に従って、第１回路および第２回路の動作を制御する制御回路を具備する。バーイン試験のとき、第１回路が動作することにより第１半導体チップに作用するストレス量と、第２回路が動作することにより第２半導体チップに作用するストレス量とが異なるように、制御回路は第１回路および第２回路を制御する。
　半導体集積回路装置は、バーイン試験のとき、高温状態におかれ（高温下）、高い電源電圧が供給される。バーイン試験において、第１回路が動作することにより、第１回路を構成する例えば素子および／または配線に電流が流れ、ストレスが発生し、第１半導体チップに作用する。同様に、バーイン試験において、第２回路が動作することにより、第２回路を構成する例えば素子および／または配線に電流が流れ、ストレスが発生し、第２半導体チップに作用する。制御回路は、第１回路が動作することにより第１半導体チップに作用するストレスの量と、第２回路が動作することにより第２半導体チップに作用するストレスの量とが異なるように、第１回路および第２回路を制御する。これにより、バーイン試験のとき、第１半導体チップおよび第２半導体チップのそれぞれに適したストレス量を与えることが可能となる。その結果として、信頼性を維持しながら、歩留まりの高い半導体集積回路装置を提供することが、可能となる。
　一実施の形態では、制御回路は、バーイン試験のとき、第１回路が動作している時間と第２回路が動作している時間とが異なるように、第１回路および第２回路を制御する。動作している時間を、異ならせることにより、第１回路において発生するストレス量と第２回路において発生すストレス量とが異なるようにされる。
　また、一実施の形態では、制御回路は、バーイン試験のとき、第１回路の動作速度と第２回路の動作速度とが異なるように制御する。動作速度が異なることにより、時間当たりのストレス量が異なり、第１回路において発生するストレス量と第２回路において発生するストレス量とが異なるようにされる。
　一実施の形態によれば、複数の半導体チップを有し、バーイン試験においてそれぞれの半導体チップに適切なストレスを与えることが可能な半導体集積回路装置を提供することができる。
実施の形態１に係わる半導体集積回路装置の構成を示す模式的な平面図である。 実施の形態１に係わる半導体集積回路装置の構成を示す模式的な断面図である。 （Ａ）および（Ｂ）は、半導体チップのバスタブ特性を示す図である。 実施の形態１に係わる半導体集積回路装置の構成を示すブロック図である。 （Ａ）および（Ｂ）は、実施の形態１に係わるバーイン制御回路を説明するための図である。 実施の形態１に係わるバーイン制御回路の構成を示すブロック図である。 実施の形態１に係わる半導体集積回路装置のモードを説明するための図である。 （Ａ）から（Ｃ）は、実施の形態１に係わるバーイン制御回路の動作を説明するための波形図である。 （Ａ）および（Ｂ）は、実施の形態１に係わるバーイン制御回路の動作を説明するための図である。 （Ａ）から（Ｅ）は、実施の形態１に係わるバーイン制御回路の動作を説明するための図である。 実施の形態１に係わるバーインボードの構成を示すブロック図である。 実施の形態１に係わる半導体集積回路装置を製造するためのフロー図である。 実施の形態２に係わるバーインボードの構成を示すブロック図である。 （Ａ）および（Ｂ）は、実施の形態２に係わるバーンボードの動作を説明するための図である。 実施の形態３に係わる半導体集積回路装置の構成を示すブロック図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則省略する。
　（実施の形態１）
　＜半導体集積回路装置の全体構成＞
　図１は、実施の形態１に係わる半導体集積回路装置の構成を示す模式的な平面図である。同図において、１０００は、半導体集積回路装置であり、ＳＢは、基板であり、ＣＨＰ１およびＣＨＰ２のそれぞれは、基板ＳＢに搭載された半導体チップを示している。同図は、半導体集積回路装置１０００を平面から見た模式図である。図１において、Ｂ－Ｂ’断面で見た場合の半導体集積回路装置の模式的な断面が、図２に示されている。
　図１および図２において、半導体チップＣＨＰ１およびＣＨＰ２は、互いに異なる半導体製造プロセスによって製造されている。特に制限されないが、半導体チップＣＨＰ１（第１半導体チップ）には、ダイナミック型メモリＤＲＡＭのようなメモリ回路（第１回路）、インタフェース回路ＩＦおよびテスト回路ＤＢＴ（第１テスト回路）が、例えば線幅３０ｎｍの半導体製造プロセスによって形成されている。テスト回路ＤＢＴは、ビルトインスキャンテスト回路であり、テストパターンを発生し、ダイナミック型メモリＤＲＡＭに対して発生したテストパターンを供給し、供給したテストパターンに従ってダイナミック型メモリＤＲＡＭを動作させる。
　一方、半導体チップＣＨＰ２（第２半導体チップ）には、スタティック型メモリＳＲＡＭ（第２回路または第３回路）、インタフェース回路ＩＦ、ロジック回路（第３回路または第２回路）、テスト回路およびバーイン制御回路ＢＴＣＮＴ（制御回路）が、例えば線幅２８ｎｍの半導体製造プロセスによって形成されている。この実施の形態においては、ロジック回路は、マイクロコントローラＣＰＵと入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２とを含んでいる。また、テスト回路は、スタティック型メモリＳＲＡＭをテストするためのテスト回路ＳＢＴ（第２テスト回路または第３テスト回路）とロジック回路をテストするためのテスト回路ＳＣＡ（第３テスト回路または第２テスト回路）とを含んでいる。スタティック型メモリＳＲＡＭをテストするテスト回路ＳＢＴは、ビルトインスキャンテスト回路であり、テストパターンを発生し、発生したテストパターンをスタティック型メモリＳＲＡＭへ供給し、供給したテストパターンに従ってスタティック型メモリＳＲＡＭを動作させる。また、テスト回路ＳＣＡは、スキャンパス回路であり、ロジック回路に含まれる複数のフリップフロップ回路を直列に接続し、直列に接続したフリップフロップ回路に対してテストパターンを供給し、テストパターンに従ってロジック回路を動作させる。
　バーイン制御回路ＢＴＣＮＴは、後で図４～図１１を用いて詳しく説明するが、バーイン試験のとき、半導体チップＣＨＰ１におけるテスト回路ＤＢＴおよび半導体チップＣＨＰ２におけるテスト回路ＳＢＴおよびＳＣＡを制御する。
　半導体チップＣＨＰ１とＣＨＰ２との間は、複数のインタフェース信号ＩＦＣにより、信号の送受信が行われる。例えば、バーイン制御装置ＢＴＣＮＴによって、半導体チップＣＨＰ１に設けられたテスト回路ＤＢＴを制御するための制御信号が、前記した複数のインタフェース信号ＩＦＣに含まれる。特に制限されないが、図１に示した半導体集積回路装置１０００は、高速シリアル通信用の半導体集積回路装置である。例えば、高速のシリアルデータは、入出力回路Ｉ／Ｏ１に供給され、入出力回路Ｉ／Ｏ１からマイクロコントローラＣＰＵへ供給される。マイクロコントローラＣＰＵは、スタティック型メモリＳＲＡＭを用いながら、例えばシリアルデータのプロトコル等を解析する。パラレルデータあるいはプロトコルを変換したシリアルデータを入出力回路Ｉ／Ｏ２から出力する。
　マイクロコントローラＣＰＵは、例えば供給されたシリアルデータおよび／または出力するパラレルデータあるいはシリアルデータを、ダイナミック型メモリＤＲＡＭに格納したり、格納したデータをダイナミック型メモリＤＲＡＭから読み出す。このデータの格納および読み出しは、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれに設けられたインタフェース回路ＩＦを介して、インタフェース信号ＩＦＣの送受信として行われる。
　この実施の形態１においては、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれは、図２に示すように、基板ＳＢに搭載されている。基板ＳＢは、特に制限されないが、複数の絶縁層を積層することにより構成されており、絶縁層間に金属配線が形成されている。基板ＳＢの一方の主面（例えば図２において上側の面）およびこの主面と対向する面（図２において下側の面）には、金属パッドが形成されており、所定の金属パッド間が、絶縁層間に形成されている金属配線によって電気的に接続されている。また、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれの主面（図２において下側の面）にも金属パッドが形成されており、各回路の入出力と電気的に接続されている。
　半導体チップＣＨＰ１の主面に形成された金属パッドと基板ＳＢの一主面に形成された金属パッドとは金属ボールによって電気的に接続され、半導体チップＣＨＰ２の主面に形成された金属パッドと基板ＳＢの一主面に形成された金属パッドとは金属ボールによって電気的に接続されている。半導体チップＣＨＰ１の金属パッドと基板ＳＢの金属パッドとの間に設けられた金属ボールは、図２に示すように複数あり、同図では１個の金属ボールが代表として符号ＳＢＢ１が付されている。同様に、半導体チップＣＨＰ２の金属パッドと基板ＳＢの金属パッドとの間に設けられた金属ボールも、図２に示すように複数あり、同図では１個の金属ボールが代表として符号ＳＢＢ２が付されている。
　また、基板ＳＢの下側の面に設けられた金属パッドにも、金属ボールＢＢ１～ＢＢｎが設けられ、これらの金属ボールを介して、例えば図示しないプリント基板等と電気的に接続される。また、これらの金属ボールＢＢ１～ＢＢｎの一部は、バーイン試験において、例えば後で図１１を用いて説明するバーインボードの端子と電気的に接続される。なお、図２には、基板ＳＢ内の金属配線として、一部のインタフェース信号ＩＦＣを伝達する金属配線と、半導体チップＣＨＰ２と金属ボールＢＢｎ等を接続する金属配線のみが示されている。
　図２において、破線ＰＭは、半導体チップＣＨＰ１およびＣＨＰ２を封止するためのレジンを示している。この実施の形態においては、特に制限されないが、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれの一面が露出し、基板ＳＢと半導体チップＣＨＰ１、ＣＨＰ２との接続部が覆われるように、レジンによって、それぞれの半導体チップＣＨＰ１、ＣＨＰ２が封止されている。
　図１および図２においては、基板ＳＢに対して、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれが平行するように、半導体チップＣＨＰ１、ＣＨＰ２は搭載されているが、これに限定されるものではない、例えば、半導体チップＣＨＰ１の上側に半導体チップＨＰ２を乗せる、すなわちスタックするように搭載してもよい。また、半導体チップＣＨＰ１、ＣＨＰ２の面に形成される金属パッドと基板ＳＢの上側面に形成される金属パッドとのピッチが一致しない場合には、ピッチ変換用の再配線層を、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれに対して設け、再配線層を介して半導体チップの金属パッドと基板ＳＢの金属パッドとが電気的に接続されるようにしてもよい。
　上記したように、半導体チップＣＨＰ１は、３０ｎｍの半導体製造プロセスにより製造され、半導体チップＣＨＰ２は、半導体チップＣＨＰ１を製造する半導体製造プロセスよりも進んだ２８ｎｍの半導体製造プロセスによって製造されている。すなわち、この実施の形態においては、半導体チップＣＨＰ２は、半導体チップＣＨＰ１よりも世代の進んだ半導体製造プロセスによって製造されている。旧世代の半導体製造プロセスによって、半導体チップＣＨＰ１を製造することにより、例えば半導体チップＣＨＰ１の価格を下げることが可能となる。一方、進んだ世代の半導体製造プロセスによって、半導体チップＣＨＰ２を製造することにより、より微細化を図ることが可能となり、例えば半導体チップＣＨＰ２に多くの機能を持たせることが可能となる。
　一方、進んだ世代の半導体製造プロセスによって製造された半導体チップＣＨＰ２のバスタブ特性を求めると、図３（Ｂ）のようになる。これに対して、旧世代の半導体製造プロセスによって製造された半導体チップＣＨＰ１のバスタブ特性を求めると、図３（Ａ）のようになる。
　図３（Ａ）および（Ｂ）において、横軸は時間を示し、縦軸は故障率を示している。なお、図３（Ａ）および（Ｂ）において、時間のスケールは一致している。図３（Ａ）および（Ｂ）から理解されるように、進んだ世代の半導体製造プロセスによって製造した半導体チップにおいては、旧世代の半導体製造プロセスによって製造した半導体チップに比べて、初期故障期間、偶発故障期間および摩耗故障期間のいずれもが、短くなっている。
　そのため、半導体チップＣＨＰ１、ＣＨＰ２の両方を、バーイン試験により、同じ時間だけ、動作させた場合、半導体チップＣＨＰ１においては、初期故障期間に生じる故障を発生させるのに適したストレスを作用させることができるのに対して、半導体チップＣＨＰ２に対しては、偶発故障期間に生じる故障あるいは摩耗故障期間に生じる故障を発生させるようなストレスが作用する。あるいは、半導体チップＣＨＰ２に対して適切なストレスが、バーイン試験において作用するようにした場合には、半導体チップＣＨＰ１には、初期故障期間に生じる故障を発生させるのに十分なストレスが作用しないと言う状況が発生する。すなわち、半導体チップＣＨＰ１、ＣＨＰ２の両方に、同じストレスの量を与えた場合には、半導体チップＣＨＰ１、ＣＨＰ２のいずれか一方においてストレス量の過不足が生じる。
　＜半導体集積回路装置の構成＞
　図４は、この実施の形態に係わる半導体集積回路装置１０００の構成を示すブロック図である。図４において、ＢＢ－Ｖｄ、ＢＢ－ＲＳ、ＢＢ－ＢＥ、ＢＢ－ＴＣ、ＢＢ―Ｍ０、ＢＢ－Ｍ１、ＢＢ－ＢＳ、ＢＢ－ＢＬおよびＢＢ－ＢＤのそれぞれは、図２に示した金属ボールＢＢ１～ＢＢｎのうちの一部である。以後、これらの金属ボールについては、端子と称する。この実施の形態においては、図２に示した金属ボールＢＢ１～ＢＢｎのうち、これらの端子ＢＢ－Ｖｄ、ＢＢ－ＲＳ、ＢＢ－ＢＥ、ＢＢ－ＴＣ、ＢＢ―Ｍ０、ＢＢ－Ｍ１、ＢＢ－ＢＳ、ＢＢ－ＢＬおよびＢＢ－ＢＤには、バーイン試験において、電圧、クロック信号および制御信号が供給される。
　端子ＢＢ－Ｖｄは、電源電圧端子である。電源電圧端子ＢＢ－Ｖｄは、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれに接続されている。半導体チップＣＨＰ１に含まれているダイナミック型メモリＤＲＡＭ、インタフェース回路ＩＦおよびテスト回路ＤＢＴのそれぞれは、電源電圧端子ＢＢ－Ｖｄに供給される電源電圧Ｖｄを受け、この電源電圧Ｖｄを動作電圧として動作する。同様に、半導体チップＣＨＰ２に含まれるロジック回路、スタティック型メモリＳＲＡＭ、インタフェース回路ＩＦ、バーイン制御回路ＢＴＣＮＴおよびテスト回路ＳＢＴ、ＳＣＡのそれぞれにも、電源電圧Ｖｄが供給され、この電源電圧Ｖｄを動作電圧として動作する。なお、図面が複雑になるのを避けるために、図４においては、インタフェース回路ＩＦは省略されており、図１に示したマイクロコントローラＣＰＵ、入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２は、ロジック回路として示されている。また、テスト回路とテスト対象回路との対応関係を分かり易くするために、ダイナミック型メモリＤＲＡＭのテストを行うテスト回路ＤＢＴは、ダイナミック型メモリＤＲＡＭに含まれるように描かれている。同様に、スタティック型メモリＳＲＡＭをテストするテスト回路ＳＢＴは、スタティック型メモリＳＲＡＭに含まれるように描かれ、ロジック回路をテストするテスト回路ＳＣＡは、ロジック回路に含まれるように描かれている。しかしながら、相互関係を分かり易くするためであり、これに限定されるものではない。
　バーイン制御回路ＢＴＣＮＴは、端子ＢＢ－ＲＳ、ＢＢ－ＢＥ、ＢＢ－ＴＣ、ＢＢ―Ｍ０、ＢＢ－Ｍ１、ＢＢ－ＢＳ、ＢＢ－ＢＬおよびＢＢ－ＢＤから供給される信号に基づいて、バーイン用内部クロック信号（以下、内部クロック信号とも称する）ＢＴＣＫ、ロジック用バーインイネーブル信号（以下、Ｌイネーブル信号と称する）ＬＥＢ、スタティック型メモリ用バーインイネーブル信号（以下、Ｓイネーブル信号と称する）ＳＥＢおよびダイナミック型メモリ用バーインイネーブル信号（以下、Ｄイネーブル信号と称する）ＤＥＢを形成する。
　テスト回路ＤＢＴは、Ｄイネーブル信号ＤＥＢと内部クロック信号ＢＴＣＫを受信し、Ｄイネーブル信号ＤＥＢが、例えばハイレベル（論理値“１”）となることにより、内部クロック信号ＢＴＣＫに従って、テストパターンを形成し、ダイナミック型メモリＤＲＡＭへ供給する。ダイナミック型メモリＤＲＡＭは、複数のメモリセルを有しており、テストパターンが供給されることにより、順次メモリセルを選択し、選択したメモリセルに対して、供給されたテストパターンの書き込み動作を行う。特に制限されないが、テスト回路ＤＢＴに供給された内部クロック信号ＢＴＣＫは、テスト回路ＤＢＴからダイナミック型メモリＤＲＡＭへも供給され、書き込み動作は、内部クロック信号ＢＴＣＫに同期して実行される。
　テスト回路ＳＢＴは、Ｓイネーブル信号ＳＥＢと内部クロック信号ＢＴＣＫを受信し、Ｓイネーブル信号ＳＥＢが、例えばハイレベル（論理値“１”）となることにより、内部クロック信号ＢＴＣＫに従って、テストパターンを形成し、スタティック型メモリＳＲＡＭへ供給する。スタティック型メモリＳＲＡＭは、複数のメモリセルを有しており、テストパターンが供給されることにより、複数のメモリセルからメモリセルを、順次選択し、選択したメモリセルに対してテストパターンを書き込む動作を行う。テスト回路ＳＢＴにおいても、特に制限されないが、供給されている内部クロック信号ＢＴＣＫをスタティック型メモリＳＲＡＭへ供給する。スタティック型メモリＳＲＡＭは、供給されている内部クロック信号ＢＬＣＫに同期して、上記した書き込み動作を実行する。
　テスト回路ＳＣＡは、Ｌイネーブル信号ＬＥＢと内部クロック信号ＢＴＣＫとを受信し、Ｌイネーブル信号ＬＥＢが、例えばハイレベル（論理値“１”）になることにより、ロジック回路に含まれている複数のフリップフロップ回路を直列に接続するためのテスト制御信号を形成する。また、テスト回路ＳＣＡは、直列に接続したフリップフロップ回路に供給されるテストパターンを形成し、形成したテスト制御信号とテストパターンを、ロジック回路へ供給する。ロジック回路は、テスト制御信号により、内部に含まれている複数のフリップフロップ回路を直列に接続し、直列に接続したフリップフロップ回路にテストパターンを設定して、動作を開始する。この場合も、テスト回路ＳＣＡは、内部クロック信号ＢＴＣＫをロジック回路へ供給する。ロジック回路は、フリップフロップ回路に設定されたテストパターンを例えば初期の入力信号として、内部クロック信号ＢＴＣＫに同期して、ロジックの動作を実行する。
　バーイン制御回路ＢＴＣＮＴは、後で説明するが、端子ＢＢ－ＲＳおよびＢＢ－ＢＥに供給されるリセット信号ＲＳＴＮおよびバーインイネーブル信号ＢＴＥＮと、端子ＢＢ－ＴＣに供給されるバーイン用クロック信号ＴＣＫと、端子ＢＢ－Ｍ０およびＢＢ－Ｍ１に供給されるバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１（モード信号）を受信する。また、この実施の形態においては、バーイン制御回路ＢＴＣＮＴは、端子ＢＢ－ＢＳ、ＢＢ－ＢＬおよびＢＢ－ＢＤに供給される時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬおよびＢＴＣＬＤを受信する。受信したこれらの信号に基づいて、内部クロック信号ＢＴＣＫ、Ｄイネーブル信号ＤＥＢ、Ｓイネーブル信号ＳＥＢおよびＬイネーブル信号ＬＥＢを形成し、出力する。
　＜バーイン制御回路ＢＴＣＮＴの構成および動作＞
　次に、図５から図１０を用いて、バーイン制御回路ＢＴＣＮＴの構成および動作を説明する。先ず、バーイン制御回路ＢＴＣＮＴに供給される信号および出力される信号と、それぞれの信号に付されている符号との対応関係を明確にしておく。図５（Ａ）は、バーイン制御回路ＢＴＣＮＴに供給される複数の信号とそれぞれの信号に付されている符号との対応を示す図である。また、図５（Ｂ）は、バーイン制御回路ＢＴＣＮＴから出力される信号とそれぞれの信号に付されている符号との対応を示す図である。バーイン制御回路ＢＴＣＮＴに関する説明において用いる図６から図１０においては、図５に示した符号が用いられている。
　＜＜バーイン制御回路ＢＴＣＮＴの構成＞＞
　図６は、バーイン制御回路ＢＴＣＮＴの構成を示すブロック図である。この実施の形態において、バーイン制御回路ＢＴＣＮＴは、図１および図４に示したように、半導体チップＣＨＰ２に設けられている。すなわち、ロジック回路およびスタティック型メモリＳＲＡＭとともに、１つの半導体チップＣＨＰ２に形成されている。バーイン制御回路ＢＴＣＮＴは、特に制限されないが、Ｂｎ１～Ｂｎ８の入力ノードとＢｎ９～Ｂｎ１２の出力ノードを備えている。また、同図において、ＳＢＴＣＴは、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路（第２指定回路）、ＳＣＡＣＴは、ロジック回路用のバーイン時間カウンタ回路（指定回路）、ＤＢＴＣＴは、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路（第１指定回路）、ＢＴＳＱＮは、バーイン試験シーケンス回路（シーケンス回路）である。バーイン制御回路ＢＴＣＮＴが、これらのバーイン時間カウンタ回路およびバーイン試験シーケンス回路を備えている。
　入力ノードＢｎ１には、バーイン用クロック信号ＴＣＫが供給され、入力ノードＢｎ１に供給されたバーイン用クロック信号ＴＣＫは、バーイン試験シーケンス回路ＢＴＳＱＮに供給されるとともに、出力ノードＢｎ９へ供給される。出力ノードＢｎ９へ供給されたバーイン用クロック信号ＴＣＫは、バーイン用内部クロック信号ＢＴＣＬＫとして、バーイン制御回路ＢＴＣＮＴから出力される。
　入力ノードＢｎ２には、リセット信号ＲＳＴＮが供給され、入力ノードＢｎ２に供給されたリセット信号ＲＳＴＮは、バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴ、およびバーイン試験シーケンス回路ＢＴＳＱＮへ供給される。図６において、バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれに付されている○印は、位相反転の入力ノードを意味している。この入力ノードは、それぞれのバーイン時間カウンタ回路のリセット入力ノードである。そのため、例えば、論理値“１”（ハイレベル）が有効状態を示すとした場合、リセット信号ＲＳＴＮがロウレベル（論理値“０”）になったとき、バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれは、リセットされる。リセットされることにより、バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれは、初期のカウント値（例えば、“０”）となる。
　バーイン時間カウンタ回路ＳＢＴＣＴは、入力ノードＢｎ３を介して供給される時間カウント用クロック信号ＢＴＣＫＳを受信し、この時間カウント用クロック信号ＢＴＣＫＳをカウントする。また、バーイン時間カウント回路ＳＣＡＣＴは、入力ノードＢｎ４を介して供給される時間カウント用クロック信号ＢＴＣＫＬを受信し、この時間カウント用クロック信号ＢＴＣＫＬをカウントする。同様に、バーイン時間カウント回路ＤＢＴＣＴは、入力ノードＢｎ５を介して供給される時間カウント用クロック信号ＢＴＣＫＤを受信し、この時間カウント用クロック信号ＢＴＣＫＤをカウントする。
　例えば、バーイン時間カウント回路ＳＢＴＣＴは、リセットされ、初期のカウント値になった後、受信する時間カウント用クロック信号ＢＴＣＫＳの論理値“０”（ロウレベル）から論理値“１”（ハイレベル）へ変化する回数をカウントし、所定のカウント値に到達すると、時間到達信号を出力する。時間到達信号を出力した後、バーイン時間カウント回路ＳＢＴＣＴは、再び、初期のカウント値から、時間カウント用クロック信号ＢＴＣＫＳの論理値の変化回数をカウントする。以降、このカウント動作が繰り返される。バーイン時間カウント回路ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれも、バーイン時間カウント回路ＳＢＴＣＴと同様に、リセットされ、初期のカウント値になった後、受信する時間カウント用クロック信号ＢＴＣＫＬ、ＢＴＣＫＤの論理値“０”から論理値“１”へ変化する回数をカウントし、所定のカウント値に到達すると、時間到達信号を出力する。時間到達信号を出力した後、バーイン時間カウント回路ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれは、再び、初期のカウント値から、時間カウント用クロック信号ＢＴＣＫＬ、ＢＴＣＫＤの論理値の変化回数をカウントする。以降、このカウント動作が繰り返される。
　ここで、バーイン時間カウンタ回路ＳＢＴＣＴは、スタティック型メモリＳＲＡＭ用の時間カウントクロック信号ＢＴＣＫＳをカウントするため、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路である。また、バーイン時間カウンタ回路ＳＣＡＣＴは、ロジック回路用の時間カウントクロック信号ＢＴＣＫＬをカウントするため、ロジック回路用のバーイン時間カウンタ回路である。同様に、バーイン時間カウンタ回路ＤＢＴＣＴは、ダイナミック型メモリＤＲＡＭ用の時間カウントクロック信号ＢＴＣＫＤをカウントするため、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路である。
　バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれから出力される時間到達信号は、バーイン試験シーケンス回路ＢＲＳＱＮへ供給される。
　バーイン試験シーケンス回路ＢＲＳＱＮは、上記したバーイン用クロック信号ＴＣＫおよびバーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれからの時間到達信号とともに、入力ノードＢｎ６およびＢｎ７を介してバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１と、入力ノードＢｎ８を介してバーインイネーブル信号ＢＴＥＮを受信する。ここで、バーインイネーブル信号ＢＴＥは、バーイン制御回路ＢＴＣＮＴを動作させるか否かを指定する信号である。また、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１は、バーイン試験において、このバーイン制御回路ＢＴＣＮＴの動作モードを指定する信号である。特に制限されないが、この実施の形態において、バーイン制御回路ＢＴＣＮＴは、停止モードと、リセットモードと、４種類の動作モードとを有している。
　＜＜バーイン制御回路ＢＴＣＮＴのモード選択＞＞
　次に、図７を用いて、バーイン制御回路ＢＴＣＮＴのモード選択を説明する。図７には、バーインイネーブル信号ＢＴＥＮ、リセット信号ＲＳＴＮおよびバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１の組み合わせと、バーイン制御回路ＢＴＣＮＴの動作モードとの対応が表として示されている。図７に示した表において、モードの列には、バーイン制御回路ＢＴＣＮＴの動作モードが示されている。また、この表において、ＢＴＥＮの列、ＲＳＴＮの列、ＭＯＤＥ０の列およびＭＯＤＥ１の列には、バーインイネーブル信号ＢＴＥＮ、リセット信号ＲＳＴＮ、バーインモード制御信号ＭＯＤＥ０およびバーインモード制御信号ＭＯＤＥ１の論理値が示されている。なお、ここでも、論理値“１”が有効を示している。
　この図７に示した表（テーブル）に従って、バーイン制御回路ＢＴＣＮＴに設けられているバーイン試験シーケンス回路ＢＴＳＱＮが、バーイン制御回路ＢＴＣＮＴの動作モードを定める。すなわち、バーインイネーブル信号ＢＴＥＮが、論理値“０”であれば、このバーイン制御回路ＢＴＣＮＴを、停止の状態にする（“Ａ）停止”）。一方、バーインイネーブル信号ＢＴＥＮが、論理値“１”で、リセット信号ＲＳＴＮが、論理値“０”であれば、バーイン制御回路ＢＴＣＮＴをリセットの状態（“Ｂ）リセット”）にする。このリセットの状態では、バーン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれも、先に説明したようにリセットされる。なお、停止の状態においては、リセット信号ＲＳＴＮおよびバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１の論理値は意味を持たないため、図７では、“－”として示されている。同様に、リセットの状態では、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１の論理値は意味を持たないため、“－”で示されている。
　バーインイネーブル信号ＢＴＥＮが論理値“１”で、リセット信号ＲＳＴＮが論理値“１”のとき、バーイン試験シーケンス回路ＢＴＳＱＮが、バーインモード制御信号ＭＯＤＥ０およびＭＯＤＥ１に従って、バーイン制御回路ＢＴＣＮＴの動作モードを定める。
　すなわち、バーインモード制御信号ＭＯＤＥ０が論理値“０”で、バーインモード制御信号ＭＯＤＥ１が論理値“１”であれば、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｄイネーブル信号ＤＥＢをハイレベルにし、Ｓイネーブル信号ＳＥＢおよびＬイネーブル信号ＬＥＢのそれぞれをロウレベルにする。これにより、ダイナミック型メモリＤＲＡＭに対応したテスト回路ＤＢＴが動作状態となる（（１）ＤＢＴ動作）。このとき、残りのテスト回路ＳＣＡおよびＳＢＴは非動作状態とされる。
　次に、バーインモード制御信号ＭＯＤＥ０が論理値“１”で、バーインモード制御信号ＭＯＤＥ１が論理値“０”であれば、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｌイネーブル信号ＬＥＢをハイレベルにし、Ｄイネーブル信号ＤＥＢおよびＳイネーブル信号ＳＥＢのそれぞれをロウレベルにする。これにより、ロジック回路に対応したテスト回路ＳＣＡが動作状態となる（（２）ＳＣＡ動作）。このとき、残りのテスト回路ＤＢＴおよびＳＢＴは非動作状態とされる。
　また、バーインモード制御信号ＭＯＤＥ０が論理値“１”で、バーインモード制御信号ＭＯＤＥ１が論理値“１”であれば、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｓイネーブル信号ＳＥＢをハイレベルにし、Ｄイネーブル信号ＤＥＢおよびＬイネーブル信号ＬＥＢのそれぞれをロウレベルにする。これにより、スタティック型メモリＳＲＡＭに対応したテスト回路ＳＢＴが動作状態となる（（３）ＳＢＴ動作）。このとき、残りのテスト回路ＳＣＡおよびＤＢＴは非動作状態とされる。
　さらに、バーインモード制御信号ＭＯＤＥ０が論理値“０”で、バーインモード制御信号ＭＯＤＥ１が論理値“０”であれば、バーイン試験シーケンス回路ＢＴＳＱＮは、所定のシーケンスに従って、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢおよびＳイネーブル信号ＳＥＢを順次ハイレベルにする。このとき、２個以上のイネーブル信号が、実質的に同時にハイレベルにならないように、バーイン試験シーケンス回路ＢＴＳＱＮは形成する。これにより、ダイナミック型メモリＤＲＡＭに対応したテスト回路ＤＢＴ、ロジック回路に対応したテスト回路ＳＣＡおよびスタティック型メモリＳＲＡＭに対応したテスト回路ＳＢＴが、シーケンシャルに動作する（（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作）。このシーケンシャル動作においては、２個以上のテスト回路が、実質的に同時に動作しないようにされる。
　バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１の組み合わせに従って、Ｓイネーブル信号、Ｌイネーブル信号およびＤイネーブル信号の電圧（論理値）が定められ、それぞれのイネーブル信号の電圧によってテスト回路ＳＢＴ、ＳＣＡおよびＤＢＴの動作／非動作が定められる。そのため、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１は、バーイン試験のときの半導体集積回路装置１０００の動作モードを定めるモード制御信号であると見なすことができる。
　＜＜バーイン試験シーケンス回路ＢＴＳＱＮの動作＞＞
　バーン試験シーケンス回路ＢＴＳＱＮは、図７に示した表に従って動作モードを定めると、定めた動作モードに従って、バーイン制御回路ＢＴＣＮＴが動作を行う。図８から図１０を用いて、それぞれの動作モードでのバーイン制御回路ＢＴＣＮＴの動作を説明する。図８（Ａ）は、上記した動作モード“（１）ＤＢＴ動作”において実行されるシーケンスを示しており、図８（Ｂ）は、動作モード“（２）ＳＣＡ動作”において実行されるシーケンスを示しており、図８（Ｃ）は、動作モード“（３）ＳＢＴ動作”において実行されるシーケンスを示している。
　動作モード“（１）ＤＢＴ動作”、動作モード“（２）ＳＣＡ動作”および動作モード“（３）ＳＢＴ動作”のそれぞれにおいて、実行されるシーケンスは、互いに類似している。すなわち、先ず、初期化動作（ｉｎｉｔ）が行われ、次に待機状態（ｉｄｌｅ）となり、その後、各動作モードに対応したテスト回路を動作させる。
　この実施の形態において、初期化動作（ｉｎｉｔ）は、バーインイネーブル信号ＢＴＥＮが論理値“０”（ロウレベル）の期間において行われる動作である。この初期動作としては、例えばダイナミック型メモリＤＲＡＭおよび／またはスタティック型メモリＳＲＡＭにヒューズが設けられていた場合、このヒューズから情報を読み出す動作が行われる。ヒューズとしては、例えば、ダイナミック型メモリＤＲＡＭおよび／またはスタティック型メモリＳＲＡＭに欠陥部分（例えば欠陥メモリセル）が存在する場合、欠陥部分を冗長部分に変更するための冗長用ヒューズがある。冗長用ヒューズには、例えば欠陥部分の有無を表す欠陥情報と、欠陥部分が存在する場合、欠陥部分のアドレス情報とが、半導体集積回路装置１０００を製造する工程において書き込まれる。初期化動作（ｉｎｉｔ）の期間ＴＴ１において、ヒューズから情報が読み出される。
　次に、バーインイネーブル信号ＢＴＥＮが論理値“１”（ハイレベル）へ変更されると、そのときのバーインモード制御信号ＭＯＤＥ０およびＭＯＤＥ１の組み合わせに従って、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢおよびＤイネーブル信号ＤＥＢのいずれか１つのイネーブル信号をハイレベルする。このとき、特に制限されないが、バーイン試験シーケンス回路ＢＴＳＱＮは、バーイン用クロック信号ＴＣＫが所定の回数発生した後で、バーインモード制御信号ＭＯＤＥ０およびＭＯＤＥ１の組み合わせに従ったイネーブル信号をハイレベルにする。この所定の回数によって確保される時間が待機状態（ｉｄｌｅ）の時間ＴＴ２となる。なお、所定の回数としては、例えばバーイン用クロック信号ＴＣＫが２の２乗の回数とされる。また、初期化動作（ｉｎｉｔ）の期間（ＴＴ１）としては、例えばバーイン用クロック信号ＴＣＫが２の１４乗回発生する時間とされ、この時間が初期化の期間として確保される。
　動作モード“（１）ＤＢＴ動作”、動作モード“（２）ＳＣＡ動作”および動作モード“（３）ＳＢＴ動作”のそれぞれは、リセット信号ＲＳＴＮまたはバーインイネーブル信号ＢＴＥＮが論理値“０”（ロウレベル）にされるまで継続される。すなわち、例えば動作モード“（１）ＤＢＴ動作”が指定された場合、リセット信号ＲＳＴＮまたはバーインイネーブル信号ＢＴＥＮが論理値“０”（ロウレベル）になるまで、Ｄイネーブル信号ＤＥＢが継続して論理値“１”（ハイレベル）となる。これは、動作モード“（２）ＳＣＡ動作”または動作モード“（３）ＳＢＴ動作”が指定された場合も同じであり、Ｌイネーブル信号ＬＥＢまたはＳイネーブル信号ＳＥＢが継続して論理値“１”となる。
　これにより、３個のテスト回路ＤＢＴ、ＳＣＡおよびＳＢＴのうち、論理値“１”のイネーブル信号を受信しているテスト回路のみが継続して動作し、論理値“０”のイネーブル信号を受信しているテスト回路は非動作状態を継続する。テスト回路が動作状態とされることにより、動作状態のテスト回路からテストパターン等が供給されている回路（ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭあるいはロジック回路）のみが、バーイン試験において動作することなる。その結果として、バーイン試験の際に、同じ半導体集積回路装置１０００に封止されている半導体チップＣＨＰ１および半導体チップＣＨＰ２のいずれか１つに対してのみストレスを与えることが可能となる。
　次に、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”でのバーイン制御回路ＢＴＣＮＴの動作を説明する。図９（Ａ）は、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”において実行されるバーイン制御回路ＢＴＣＮＴのシーケンス動作を示す遷移図である。また、図９（Ｂ）は、シーケンシャルに実行される動作の時間の一例を示す図である。
　動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”においては、バーイン試験シーケンス回路ＢＴＳＱＮは、所定の順番で、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢおよびＳイネーブル信号ＳＥＢを、順次、論理値“１”（ハイレベル）にする。ここでは、説明の都合上、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢ、Ｓイネーブル信号ＳＥＢの順に論理値“１”とするものとする。勿論、この順番に限定されるものではなく、順番を任意に設定するようにしてもよい。
　図９（Ａ）において、初期化動作（ｉｎｉｔ）は、図８（Ａ）～（Ｃ）において説明した初期化動作（ｉｎｉｔ）と同じであるので、ここでは説明を省略する。
　図８において説明したように、バーインイネーブル信号ＢＴＥＮが論理値“１”にされることにより、待機状態（ｉｄｌｅ１）後に、バーイン制御回路ＢＴＣＮＴは、Ｄイネーブル信号ＤＥＢを論理値“１”にする。これにより、ダイナミック型メモリＤＲＡＭに対応したテスト回路ＤＥＢ（図４）が動作を開始する。テスト回路ＤＥＢが動作することにより、テスト回路ＤＥＢからテストパターンとバーイン内部クロック信号ＢＴＣＬＫがダイナミック型メモリＤＲＡＭへ供給され、ダイナミック型メモリＤＲＡＭが動作する（図９では、ＤＲＡＭと記載）。ダイナミック型メモリＤＲＡＭが動作することにより、半導体チップＣＨＰ１にストレスが与えられることになる。
　Ｄイネーブル信号ＤＥＢを論理値“１”に維持している時間（ＴＢＴ１）は、後で説明するが、任意に変更することができる。任意の時間（ＴＢＴ１）経過後、バーイン制御回路ＢＴＣＮＴは、Ｄイネーブル信号ＤＥＢを論理値“０”にし、待機状態（ｉｄｌｅ２）へ遷移する。所定の時間ＴＴ３の間、待機状態（ｉｄｌｅ２）が維持された後、バーイン制御回路ＢＴＣＮＴは、Ｌイネーブル信号ＬＥＢを論理値“１”にする。これにより、ロジック回路に対応したテスト回路ＳＣＡ（図４）が動作を開始する。テスト回路ＳＣＡが動作することにより、テスト回路ＳＣＡからロジック回路へテスト制御信号、テストパターンおよびバーイン内部クロック信号ＢＴＣＬＫが供給される。ロジック回路においては、供給されたテスト制御信号によってフリップフロップ回路が直列的に接続され、直列接続されたフリップフロップ回路へテストパターンが供給される。フリップフロップ回路に保持されたテストパターンを初期の入力として、バーイン内部クロック信号ＢＴＣＬＫに従ってロジック回路は動作する（図９では、ＬＧＩＣと記載）。ロジック回路が動作することにより、半導体チップＣＨＰ２にストレスが与えられることになる。
　ロジック回路が動作を開始してから任意の時間（ＴＢＴ２）を経過したところで、バーイン制御回路ＢＴＣＮＴは、Ｌイネーブル信号ＬＥＢを論理値“０”へ変更し、待機状態（ｉｄｌｅ３）へ遷移する。所定の時間ＴＴ４の間、待機状態（ｉｄｌｅ３）は、維持され、所定の時間ＴＴ４後に、バーイン制御回路ＢＴＣＮＴは、Ｓイネーブル信号ＳＥＢを論理値“１”にする。
　Ｓイネーブル信号ＳＥＢが論理値“１”となることにより、スタティック型メモリＳＲＡＭに対応したテスト回路ＳＢＴが動作を開始する。テスト回路ＳＢＴが動作することにより、テスト回路ＳＢＴから、スタティック型メモリＳＲＡＭに対して、テストパターンとバーイン内部クロック信号ＢＴＣＬＫが供給される。スタティック型メモリＳＲＡＭにおいては、テストパターンが、バーイン内部クロック信号ＢＴＣＬＫに従って、例えば順次書き込まれる。スタティック型メモリＳＲＡＭにおいて、順次書き込み動作が行われることにより、半導体チップＣＨＰ２に対してストレスが与えられることになる。
　テスト回路ＳＢＴが動作（図９では、ＳＲＡＭと記載）を開始してから任意の時間が経過すると、バーイン制御回路ＢＴＣＮＴは、Ｓイネーブル信号ＳＥＢを論理値“０”にし、待機状態（ｉｄｌｅ２）へ遷移する。
　待機状態（ｉｄｌｅ２）において、所定の時間（ＴＴ２）が経過すると、Ｄイネーブル信号ＤＥＢが、再び、論理値“１”とされる。以後、上記した動作が繰り返される。この繰り返しの動作は、例えばリセット信号ＲＳＴＮおよび／またはバーインイネーブル信号ＢＴＥＮを論理値“０”にするまで行われる。勿論、予め定めた時間あるいは回数だけ、上記した繰り返しの動作が行われるようにしてもよい。
　図９（Ｂ）は、上記した初期化動作、待機状態、ダイナミック型メモリＤＲＡＭの動作状態、ロジック回路の動作状態およびスタティック型メモリＳＲＡＭの動作状態について、それぞれの時間の一例が示されている。図９（Ｂ）において、初期化（ｉｎｉｔ）動作は、バーインクロック信号ＴＣＫが２の１５乗回発生する期間が、初期化の時間ＴＴ１とされ、待機状態（ＴＴ２～ＴＴ４）のそれぞれの時間は、バーインクロック信号ＴＣＫが２の２乗回発生する時間（ＴＴ２～ＴＴ４）とされている。
　また、ダイナミック型メモリＤＲＡＭが動作している期間は、時間カウント用クロック信号ＢＴＣＫＤが２の３０乗回発生する時間ＴＢＴ１とされ、ロジック回路が動作している期間は、時間カウント用クロック信号ＢＴＣＫＬが２の３０乗回発生する時間ＴＢＴ２とされ、スタティック型メモリＳＲＡＭが動作している期間は、時間カウント用クロック信号ＢＴＣＫＳが２の１１乗回発生する時間ＴＢＴ３とされている。
　３個の待機状態（ｉｄｌｅ１～ｉｄｌｅ３）のそれぞれにおいては、３個のイネーブル信号ＤＥＢ、ＬＥＢおよびＳＥＢのそれぞれが、論理値“０”とされる。そのため、待機状態（ｉｄｌｅ１～ｉｄｌｅ３）のそれぞれにおいては、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭのいずれもが動作していない。これにより、複数の回路が同時に動作することが防がれ、バーイン試験において、半導体集積回路装置の消費電力が増加するのを抑制することが可能とされている。
　ダイナミック型メモリＤＲＡＭが動作（図９（Ａ）ではＤＲＡＭと記載）している期間（ＴＢＴ１）は、バーイン試験において、ダイナミック型メモリＤＲＡＭがストレスを発生し、そのストレスが、半導体チップＣＨＰ１に作用している時間と見なすことができる。そのため、この期間ＴＢＴ１は、ダイナミック型メモリＤＲＡＭによるストレスが滞在する滞在時間と見なすことができる。同様に、期間ＴＢＴ２は、ロジック回路によるストレスが滞在する滞在時間と見なすことができ、期間ＴＢＴ３は、スタティック型メモリＳＲＡＭによるストレスが滞在する滞在期間と見なすことができる。
　上記したシーケンシャル動作を繰り返す回数と、それぞれの滞在時間との積により、バーイン試験におけるダイナミック型メモリＤＲＡＭによるストレスの合計滞在時間、ロジック回路によるストレスの合計滞在時間およびスタティック型メモリＳＲＡＭによるストレスの合計滞在時間を求めることが可能である。これにより、バーイン試験において、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭから半導体チップＣＨＰ１、ＣＨＰ２へ作用するストレスの量を把握することが可能である。
　図１０は、バーイン制御回路ＢＴＣＮＴの動作を示す波形図である。図１０において、横軸は時間を示し、縦軸は電圧を示している。図１０は、バーインモード制御信号ＭＯＤＥ０およびＭＯＤＥ１によって、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”が指定されたときの波形が示されており、ハイレベルが論理値“１”に対応し、ロウレベルが論理値“０”に対応している。ここで、図１０（Ａ）は、リセット信号ＲＳＴＮの波形を示し、図１０（Ｂ）は、バーインイネーブル信号ＢＴＥＮの波形を示し、図１０（Ｃ）は、Ｄイネーブル信号ＤＥＢの波形を示し、図１０（Ｄ）は、Ｌイネーブル信号ＬＥＢの波形を示し、図１０（Ｅ）はＳイネーブル信号ＳＥＢの波形を示している。
　リセット信号ＲＳＴＮがロウレベルからハイレベルへ変化されることにより、半導体集積回路装置１０００は、上記した初期状態（ｉｎｉｔ）へ遷移する。その後、バーインイネーブル信号ＢＴＥＮが、ハイレベルへ変化されると、バーイン制御回路ＢＴＣＮＴは、待機状態（ｉｄｌｅ１）へ遷移し、所定の時間（ＴＴ２）、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢおよびＳイネーブル信号ＳＥＢのそれぞれをロウレベルにする。所定の時間（ＴＴ２）が経過したところで、バーイン制御回路ＢＴＣＮＴは、Ｄイネーブル信号ＤＥＢをハイレベルにし、残りのＬイネーブル信号ＬＥＢおよびＳイネーブル信号ＳＥＢのそれぞれをロウレベルに維持する。この状態を、任意の滞在時間（ＴＢＴ１）の間、バーイン制御回路ＢＴＣＮＴは維持する。
　任意の滞在時間（ＴＢＴ１）を経過したところで、バーイン制御回路ＢＴＣＮＴは、再び、Ｄイネーブル信号ＤＥＢをロウレベルにし、所定の時間（ＴＴ３）の間、待機状態（ｉｄｌｅ２）にする。所定の時間（ＴＴ３）を経過したところで、バーイン制御回路ＢＴＣＮＴは、Ｌイネーブル信号ＬＥＢをハイレベルへ変化させ、任意の滞在時間（ＴＢＴ２）の間、ハイレベルを維持する。この滞在時間（ＴＢＴ２）においては、Ｄイネーブル信号ＤＥＢおよびＳイネーブル信号ＳＥＢはロウレベルに維持される。滞在時間（ＴＢＴ２）を経過すると、バーイン制御回路ＢＴＣＮＴは、Ｌイネーブル信号ＳＥＢをロウレベルにし、所定の時間（ＴＴ４）の間、待機状態（ｉｄｌｅ３）にする。所定の時間（ＴＴ４）を経過したところで、バーイン制御回路ＢＴＣＮＴは、Ｓイネーブル信号をハイレベルにし、残りのイネーブル信号ＤＥＢ、ＬＥＢのそれぞれをロウレベルに維持する。
　任意の滞在時間（ＴＢＴ３）を経過すると、バーイン制御回路ＢＴＣＮＴは、再び待機状態（ＴＴ２）へ遷移する。以後、上記したシーケンス動作が繰り返される。
　＜＜滞在時間の設定＞＞
　次に、滞在時間の設定について、主に図６、図９および図１０を用いて説明する。図６において説明したように、バーイン制御回路ＢＴＣＮＴは、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路ＳＢＴＣＴ、ロジック回路用のバーイン時間カウンタ回路ＳＣＡＣＴ、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路ＤＢＴＣＴを備えている。バーイン時間カウンタＳＢＴＣＴは、スタティック型メモリＳＲＡＭに対応した時間カウント用クロック信号ＢＴＣＫＳのクロック数をカウントし、所定のカウント値に到達する度に、時間到達信号を形成する。同様に、バーイン時間カウンタＳＣＡＣＴは、ロジック回路に対応した時間カウント用クロック信号ＢＴＣＫＬのクロック数をカウントし、所定のカウント値に到達する度に、時間到達信号を形成する。また、バーイン時間カウンタＤＢＴＣＴは、ダイナミック型メモリＤＲＡＭに対応した時間カウント用クロック信号ＢＴＣＫＤのクロック数をカウントし、所定のカウント値に到達する度に、時間到達信号を形成する。
　これにより、それぞれのバーイン時間カウンタ回路に供給される時間カウント用クロック信号の周波数を変えることで、時間到達信号が形成される時間を変更することができる。図９（Ｂ）を例にすると、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路ＤＢＴＣＴは、所定のカウント値として、時間カウント用クロック信号ＢＴＣＫＤを２の３０乗回カウントする値とされる。これにより、バーイン時間カウンタ回路ＤＢＴＣＴは、ダイナミック型メモリＤＲＡＭに対応した時間カウント用クロック信号ＢＴＣＫＤのクロック数を、２の３０乗回カウントしたときに、時間到達信号を形成し、バーイン試験シーケンス回路ＢＴＳＱＮへ供給する。
　同様に、ロジック回路用のバーイン時間カウンタ回路ＳＣＡＣＴは、所定のカウント値として、時間カウント用クロック信号ＢＴＣＫＬを２の３０乗回カウントする値とされる。これにより、バーイン時間カウンタ回路ＳＣＡＣＴは、ロジック回路に対応した時間カウント用クロック信号ＢＴＣＫＬのクロック数を、２の３０乗回カウントしたときに、時間到達信号を形成し、バーイン試験シーケンス回路ＢＴＳＱＮへ供給する。また、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路ＳＢＴＣＴは、所定のカウント値として、時間カウント用クロック信号ＢＴＣＫＳを２の１１乗回カウントする値とされる。これにより、バーイン時間カウンタ回路ＳＢＴＣＴは、スタティック型メモリＳＲＡＭに対応した時間カウント用クロック信号ＢＴＣＫＳのクロック数を、２の１１乗回カウントしたときに、時間到達信号を形成し、バーイン試験シーケンス回路ＢＴＳＱＮへ供給する。
　バーイン試験シーケンス回路ＢＴＳＱＮは、この実施の形態においては、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１によって、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”が指定された場合、バーインイネーブル信号ＢＴＥＮがハイレベルにされると、バーイン用クロック信号ＴＣＫのカウントを行い、そのカウント値が、２の２乗回に到達すると、図１０に示すように、Ｄイネーブル信号ＤＥＢをハイレベルにする。その後、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路ＤＢＴＣＴから、バーイン試験シーケンス回路ＢＴＳＱＮへ時間到達信号が供給されると、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｄイネーブル信号ＤＥＢをロウレベルへ変化させる。
　また、バーイン時間カウンタ回路ＤＢＴＣＴからの時間到達信号に応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、バーイン用クロック信号ＴＣＫをカウントし、そのカウント値が２の２乗回に到達すると、Ｌイネーブル信号ＬＥＢを、図１０に示すようにハイレベルへ変化させる。その後、ロジック回路用のバーイン時間カウンタ回路ＳＣＡＣＴから時間到達信号が供給されると、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｌイネーブル信号ＬＥＢをロウレベルへ変化させる。また、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、バーイン用クロック信号ＴＣＫをカウントし、そのカウント値が２の２乗回に到達すると、Ｓイネーブル信号ＳＥＢを、図１０に示すようにハイレベルへ変化させる。その後、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路ＳＢＴＣＴから時間到達信号が供給されると、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｓイネーブル信号ＳＥＢをロウレベルへ変化させる。
　また、バーイン時間カウンタ回路ＳＢＴＣＴから時間到達信号が供給されると、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、バーイン用クロック信号ＴＣＫをカウントし、そのカウント値が２の２乗回に到達すると、再び、Ｄイネーブル信号ＤＥＢをハイレベルにする。以降は、このシーケンス動作が繰り返される。
　このようにすることにより、時間カウント用クロック信号ＢＴＣＫＤ、ＢＴＣＫＬおよびＢＴＣＬＤのそれぞれの周波数を変更することにより、滞在時間ＴＢＴ１～ＴＢＴ３のそれぞれの時間を任意に設定することが可能となる。すなわち、バーイン試験において、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭのそれぞれが動作している時間を任意に設定することが可能となり、バーイン試験において、ダイナミック型メモリＤＲＡＭから半導体チップＣＨＰ１へ作用するストレス量、およびロジック回路およびスタティック型メモリＳＲＡＭから半導体チップＣＨＰ２へ作用するストレス量を調整することが可能となる。
　この実施の形態においては、時間カウント用クロック信号の周波数を変更することによって、滞在時間を設定する例を示したが、これは一例であって、これに限定されるものではない。例えば、それぞれのバーイン時間カウンタ回路に設定する所定のカウント値を変更し、バーイン時間カウンタ回路に供給されるクロック信号の周波数は一定にしてもよい。
　＜バーインボードおよびバーイン試験装置の構成＞
　図１１は、バーイン試験装置１１００の構成を模式的に示した模式図である。同図において、ＢＢＤ１～ＢＢＤｎのそれぞれは、バーインボードを示しており、ＢＢＤＣＮＴは、バーイン試験において、バーインボードＢＢＤ１～ＢＢＤｎのそれぞれを制御する制御装置を示している。バーイン試験装置１１００は、バーイン試験の際には、図示されていないが温度調整機構によって、バーインボードＢＢＤ１～ＢＢＤｎを高温状態にする。また、制御装置ＢＢＤＣＮＴは、それぞれのバーインボードＢＢＤ１～ＢＢＤｎに対して、リセット信号ＲＳＴＮ、バーインイネーブル信号ＢＴＥＮ、バーイン用クロック信号ＴＣＫ、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１、および時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤを供給する。また、制御装置ＢＢＤＣＮＴは、バーインボードＢＢＤ１～ＢＢＤｎのそれぞれに電源電圧Ｖｄを供給し、バーイン試験のときには、電源電圧Ｖｄを高電圧にする。
　特に制限されないが、この実施の形態において、バーインボードＢＢＤ１～ＢＢＤｎのそれぞれは、互いに同じ構成を有している。そのため、同図では、バーインボードＢＢＤ１のみが詳しく示されている。以下、このバーインボードＢＢＤ１を代表として、バーインボードの構成を説明する。
　バーインボードＢＢＤ１には、バーイン試験のとき、複数の半導体集積回路装置１０００が搭載される。そのため、バーインボードＢＢＤ１には、予めそれぞれの半導体集積回路装置１０００に対応した複数の接触端子（図示せず）が設けられている。それぞれの半導体集積回路装置１０００に対応する複数の接触端子は、バーインボードＢＢＤ１に予め設けられた配線および端子を介して、制御装置ＢＢＤＣＮＴに接続されている。また、接触端子としては、電源電圧Ｖｄを受ける接触端子が含まれている。同図では、これらの配線および端子のうち、電源電圧Ｖｄを制御装置ＢＢＤＣＮＴから受ける端子ＴＰ、バーイン用クロック信号ＴＣＫおよび時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤを受ける端子Ｔ１、リセット信号ＲＳＴＮおよびバーインイネーブル信号ＢＴＥＮを受ける端子Ｔ２、およびバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１を受ける端子Ｔ３が、明示されている。また、これらの端子Ｔ１～Ｔ３およびＴＰと、接触端子との間を接続する配線が明示されている。
　図１１には、バーイン試験のために、バーインボードＢＢＤ１に、複数の半導体集積回路装置１０００が、搭載された状態が示されている。それぞれの半導体集積回路装置１０００は、図１および図２に示した構成を有している。バーインボードＢＢＤ１への搭載は、半導体集積回路装置１０００の金属ボールＢＢ１～ＢＢｎを、半導体集積回路装置１０００に対応した接触端子に電気的接続させることにより行われる。特に制限されないが、電気的な接続を確実に行うために、半導体集積回路装置１０００のそれぞれを、バーインボードＢＢＤ１に向けて圧接することが行われている。これにより、バーイン試験においては、制御装置ＢＢＤＣＮＴからの信号（ＴＣＫ、ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤ、ＲＳＴＮ、ＢＴＥＮ、ＭＯＤＥ０、ＭＯＤＥ１）および電源電圧Ｖｄが、バーインボードＢＢＤ１に搭載された複数の半導体集積回路装置１０００へ供給されることになる。
　図１１に示した半導体集積回路装置１０００には、バーイン制御回路ＢＴＣＮＴのみが明示されているが、図１に示したように、半導体チップＣＨＰ１およびＣＨＰ２を有しているものと理解して頂きたい。また、図１１では、上記した信号（ＴＣＫ、ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤ、ＲＳＴＮ、ＢＴＥＮ、ＭＯＤＥ０、ＭＯＤＥ１）が、それぞれの半導体集積回路装置１０００におけるバーイン制御回路ＢＴＣＮＴに供給されることが明示されている。一方、電源電圧Ｖｄは、それぞれの半導体集積回路装置１０００に供給されており、半導体集積回路装置１０００内の半導体チップＣＨＰ１、ＣＨＰ２のそれぞれに形成されている各回路ブロックの動作電圧として使われる。
　電源電圧Ｖｄは、バーイン試験のとき、制御装置ＢＢＤＣＮＴから給電され、その電圧値は、半導体集積回路装置１０００の通常使用時における電圧値よりも高い電圧される。これにより、半導体チップＣＨＰ１、ＣＨＰ２における回路ブロック（ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭ、ロジック回路等）が、動作したとき、回路ブロックを構成する素子（例えばトランジスタ）を、例えば流れる電流の値が、通常使用時よりも高くなり、通常時よりも高いストレスが、素子および／または配線に与えられることになる。その結果として、バーイン試験において、回路ブロックが動作することにより、その回路を含む半導体チップに対してストレスを与えられることになる。
　バーイン試験のときには、制御装置ＢＢＤＣＮＴによって、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１を定める。これにより、半導体集積回路装置１０００のそれぞれは、バーイン試験のとき、上記した４個の動作モード（“（１）ＤＢＴ動作”、“（２）ＳＣＡ動作”、“（３）ＳＢＴ動作”および“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”）のうちのいずれか１個の動作モードで動作する。例えば、動作モード“（１）ＤＢＴ動作”で、半導体集積回路装置１０００を動作させれば、バーイン試験のときには、ダイナミック型メモリＤＲＡＭが動作することになる。この場合には、ダイナミック型メモリＤＲＡＭから半導体チップＣＨＰ１へストレスが与えられ、半導体チップＣＨＰ１に対してのみストレスが与えられることになる。また、動作モード“（２）ＳＣＡ動作”では、バーイン試験のとき、ロジック回路が動作することになり、ロジック回路から半導体チップＣＨＰ２へストレスを与えられる。この場合には、半導体チップＣＨＰ２に対してのみストレスを与えられる。
　同様に、動作モード“（３）ＳＢＴ動作”で動作させれば、バーイン試験のとき、スタティック型メモリＳＲＡＭが動作することになり、スタティック型メモリＳＲＡＭから半導体チップへストレスが与えられ、半導体チップＣＨＰ２に対してのみストレスを与えられることになる。これにより、それぞれの半導体チップＣＨＰ１、ＣＨＰ２が有するバスタブ特性に合わせて、それぞれの半導体チップに適したストレス量を与えることが可能となる。例えば、図３（Ａ）および（Ｂ）に示したように、半導体チップＣＨＰ２のバスタブ特性が、半導体チップＣＨＰ１のバスタブ特性に比べて、短い場合には、動作モード“（２）ＳＣＡ動作”および／または“（３）ＳＢＴ動作”で動作させる時間を、動作モード“（１）ＤＢＴ動作”で動作させる時間よりも短くする。これにより、半導体チップＣＨＰ２に与えられるストレス量を、半導体チップＣＨＰ１へ与えられるストレス量に比べて少なくすることが可能となる。その結果として、同じ半導体集積回路装置１０００に含まれている２個の半導体チップのそれぞれに対して適した値のストレス量を、バーイン試験において与えることが可能となる。
　このように、３個の動作モード（“（１）ＤＢＴ動作”、“（２）ＳＣＡ動作”、“（３）ＳＢＴ動作”）を組み合わせることにより、それぞれの半導体チップＣＨＰ１、ＣＨＰ２に適したストレス量を、バーイン試験において与えることが可能である。この実施の形態においては、さらに、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”を用いることにより、動作モードを組み合わせなくても、それぞれの半導体チップＣＨＰ１、ＣＨＰ２に適したストレス量を、バーイン試験において与えることが可能である。
　制御装置ＢＢＣＮＴが、それぞれの半導体集積回路装置１０００に対して動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”を指定することにより、各半導体集積回路装置１０００においては、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭが、順次動作する。また、各回路が動作している滞在時間が、時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤのそれぞれの周波数によって定められる。そのため、それぞれの半導体チップのバスタブ特性に合わせて、各回路を動作させる時間を求め、求めた時間に応じた滞在時間となるような時間カウント用クロック信号の周波数を定め、制御装置ＢＢＣＮＴから各半導体集積回路装置１０００に供給する。これにより、動作モードを組み合わせなくても、バーイン試験において、各回路を順次動作させることが可能となり、動作させている時間も適切なストレス量を与えることが可能な滞在時間とすることが可能である。
　例えば、図３（Ａ）および（Ｂ）に示したバスタブ特性の場合、制御装置ＢＢＣＮＴは、それぞれの半導体集積回路装置１０００に対して、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１によって、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”を指定する。また、制御装置ＢＢＣＮＴは、時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬに対して、その周波数が低い時間カウント用クロック信号ＢＴＣＫＤを形成して、各半導体集積回路装置１０００へ供給する。これにより、半導体チップＣＨＰ１に形成されているダイナミック型メモリＤＲＡＭが、動作している時間（滞在時間）が、長くなり、同じ半導体集積回路装置１０００に形成されている２個の半導体チップのうち、半導体チップＣＨＰ１に対してバーイン試験のときに与えられるストレス量を増加させることが可能となり、それぞれの半導体チップに適したバーイン試験を行うことが可能となる。
　バーイン試験は、バーイン試験装置１１００を高温にした状態で行われる。動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”で、各半導体集積回路装置１０００を動作させるようにすれば、バーイン試験装置１１００を高温にした状態を維持しながら、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれに対して適切なストレス量を与えることが可能である。高温にした状態を維持しながら、適切なストレス量を与えることが可能であるため、バーイン試験に要する時間の短縮化が可能である。
　バーイン試験において、動作モード（“（１）ＤＢＴ動作”、“（２）ＳＣＡ動作”、“（３）ＳＢＴ動作”）は、組み合わせて用いることを説明したが、これらの動作モードは、半導体集積回路装置１０００に形成されている２個の半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのバスタブ特性を求める場合にも有益である。例えば、高温下で高電源電圧の状態で、半導体集積回路装置１０００を、動作モード“（１）ＤＢＴ動作”で動作させれば、ダイナミック型メモリＤＲＡＭのみが動作する。そのため、このときの半導体集積回路装置１０００の故障率は、半導体チップＣＨＰ１の故障率に対応する。動作モード“（１）ＤＢＴ動作”で動作させている時間を変えながら、そのときの半導体集積回路装置１０００の故障率を求めることにより、半導体チップＣＨＰ１のバスタブ特性を求めることができる。
　同様に動作モード“（２）ＳＣＡ動作”および／または“（３）ＳＢＴ動作”で、半導体集積回路装置１０００を動作させることにより、半導体チップＣＨＰ２に形成されているロジック回路および／またはスタティック型メモリＳＲＡＭのみが動作する。そのため、このときの半導体集積回路装置１０００の故障率は、半導体チップＣＨＰ２の故障率に対応する。従って、この場合も、動作モード“（２）ＳＣＡ動作”および／または“（３）ＳＢＴ動作”で動作させている時間を変えながら、そのときの半導体集積回路装置１０００の故障率を求めることによって、半導体チップＣＨＰ２のバスタブ特性を求めることができる。
　このようにして求めた半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのバスタブ特性に基づいて、バーイン試験を実施する。この場合のバーイン試験では、制御装置ＢＢＤＣＮＴは、半導体集積回路装置１０００におけるバーイン制御回路ＢＴＣＮＴに対して動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”を指定する。先に求めた半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのバスタブ特性に基づいて、ダイナミック型メモリＤＲＡＭを動作させている滞在時間、ロジック回路を動作させている滞在時間およびスタティック型メモリＳＲＡＭを動作させている滞在時間を定め、さらに時間カウント用クロック信号ＢＴＣＫＤ、ＢＴＣＫＬおよびＢＴＣＫＤのそれぞれの周波数を定めて、バーイン制御回路ＢＴＣＮＴに供給する。これにより、半導体集積回路装置１０００に含められている２個の半導体チップのそれぞれのバスタブ特性に適したストレス量を与えながら、バーイン試験を行うことが可能となる。
　＜半導体集積回路装置１０００の製造方法＞
　図１２は、半導体集積回路装置１０００の製造方法を示すフロー図である。半導体チップＣＨＰ１は、工程Ｓ１２００～Ｓ１２０２によって製造され、半導体チップＣＨＰ２は、工程Ｓ１２１０～Ｓ１２１２によって製造される。
　先ず、半導体チップＣＨＰ１の製造方法について説明する。工程Ｓ１２００においては、半導体ウェハに、ダイナミック型メモリＤＲＡＭ等の回路パターンに従ってトランジスタ等の素子を構成する半導体領域が、拡散等の処理により形成され、形成された半導体領域等を電気的に接続する配線等がエッチング処理により形成される。これにより、工程Ｓ１２００において、半導体ウェハに、それぞれダイナミック型メモリＤＲＡＭ等が形成された複数の半導体チップが形成される。同図では、半導体チップを形成する複数の処理が１つの工程Ｓ１２００として示してあり、この工程で実施される処理の代表例として、拡散が示されている。この実施の形態においては、工程Ｓ１２００は、配線幅３０ｎｍの半導体製造プロセスで半導体ウェハに回路パターンを形成している。
　次に、工程Ｓ１２０１において、冗長ヒューズへの書き込みと半導体ウェハのテストが行われる（ヒューズカット＆ウェハテスト）。この工程では、先に説明した冗長ヒューズへの書き込みが行われる。また、半導体ウェハに形成された各半導体チップのテストが行われる。
　工程Ｓ１２０２においては、半導体ウェハにそれぞれ形成されている半導体チップの金属パッドへ図２に示した金属バンプ（例えばＳＢＢ１）を実装する（金属バンプ形成）。アセンブリ工程Ｓ１２０３において、基板ＳＢ（図２）に配置された配線と半導体チップの金属パッドとのピッチが一致しない場合には、半導体チップの金属パッドと金属バンプ（例えば、図２のＳＢＢ１）との間に、ピッチ変換部材が、この工程Ｓ１２０２において半導体ウェハに取り付けられ、ピッチ変換部材を介して、金属パッドと金属バンプとが接続される。
　一方、半導体チップＣＨＰ２については、工程Ｓ１２１０においては、半導体ウェハに、スタティック型メモリＳＲＡＭ、ロジック回路およびバーイン制御回路ＢＴＣＮＴ等の回路パターンに従ってトランジスタ等の素子を構成する半導体領域が、拡散等の処理により形成され、形成された半導体領域等を電気的に接続する配線等がエッチング処理により形成される。これにより、工程Ｓ１２１０において、半導体ウェハに、それぞれスタティック型メモリＳＲＡＭ、ロジック回路およびバーイン制御回路ＢＴＣＮＴ等が形成された複数の半導体チップが形成される。同図では、半導体チップを形成する複数の処理が１つの工程Ｓ１２１０として示してあり、処理の代表例として、拡散が示されている。この実施の形態においては、工程Ｓ１２１０は、配線幅２８ｎｍの半導体製造プロセスで半導体ウェハに回路パターンを形成している。
　次に、工程Ｓ１２１１において、工程Ｓ１２０１と同様に、ヒューズのカットと半導体ウェハのテストが行われる（ヒューズカット＆ウェハテスト）。また、工程Ｓ１２１２においては、工程Ｓ１２０２と同様に、金属バンプ（例えば、図２のＳＢＢ２）の形成が行われる。勿論、ピッチ変換部材が必要に応じて、工程Ｓ１２１２において、半導体ウェハに設けられる。
　工程Ｓ１２０２および工程Ｓ１２１２のそれぞれで、金属バンプが形成された半導体ウェハは、工程Ｓ１２０３において、半導体集積回路装置１０００として組み立てられる（アッセンブリ）。すなわち、特に制限されないが、それぞれの半導体ウェハは、複数の半導体チップにカットされる。カットすることにより得られた半導体チップのそれぞれが、半導体チップＣＨＰ１およびＣＨＰ２となる。すなわち、工程Ｓ１２００～Ｓ１２０２を介して工程Ｓ１２０３へ提供され、工程Ｓ１２０３におけるカットにより得られた複数の半導体チップが、半導体チップＣＨＰ１となる。同様に、工程Ｓ１２１０～Ｓ１２１２を介して工程Ｓ１２０３へ提供され、工程Ｓ１２０３におけるカットにより得られた複数の半導体チップが、半導体チップＣＨＰ２となる。
　カットすることにより得られた半導体チップＣＨＰ１およびＣＨＰ２は、基板ＳＢ（図２）の配線に金属バンプが接続するように、搭載（実装）される。
　実装された半導体チップＣＨＰ１、ＣＨＰ２は、レジン等によって、図２に破線ＰＭで示したように封止される。これにより、半導体チップＣＨＰ１およびＣＨＰ２を備えた半導体集積回路装置１０００が用意される。
　工程Ｓ１２０３により組み立てられた複数の半導体集積回路装置１０００に対して、バーイン試験の工程Ｓ１２０４において、バーイン試験が実施される。この場合、図１１で示したように、複数の半導体集積回路装置１０００がバーイン試験装置１１００に格納されて、バーイン試験が行われる。すなわち、複数の半導体集積回路装置１０００に対して、実質的に同時に、高温状態にされ、高い電源電圧Ｖｄが供給される。バーイン試験については、先に説明したが、例えばバーイン制御回路ＢＴＣＮＴが動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”で動作するように設定される。これにより、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭの順に動作する。このとき、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭのそれぞれが動作している時間（停滞時間）が、半導体チップＣＨＰ１、ＣＨＰ２のバスタブ特性によって設定される。
　バーイン試験において、半導体集積回路装置１０００は、高温状態で、高電圧（高い電源電圧Ｖｄ）が供給される。しかしながら、半導体集積回路装置１０００に形成されている半導体チップＣＨＰ１、ＣＨＰ２のそれぞれに与えられるストレスの量は、別々に制御される。そのため、半導体チップに適したストレスを、バーイン試験の工程Ｓ１２０４において与えることが可能となる。
　工程Ｓ１２０５は、半導体集積回路装置１０００をテストする工程である。このテストの工程Ｓ１２０５は、特に制限されないが複数のテスト工程を含んでいる。例えば、バーイン試験の工程Ｓ１２０４によって各半導体集積回路装置１０００には、ストレスが与えられ、故障となる半導体集積回路装置１０００も発生する。バーイン試験の工程Ｓ１２０５によって故障となった半導体集積回路装置１０００を、このテスト工程Ｓ１２０５で、選別する。また、半導体集積回路装置１０００を購入した購入者によるテストも、このテスト工程Ｓ１２０５に含まれている。
　勿論、バーイン試験の工程Ｓ１２０４において、故障が発生した半導体集積回路装置を選別してもよい。この場合、例えば、テスト回路ＤＢＴ、ＳＢＴ、ＳＣＡにより発生されたテストパターンに対する期待値と、ダイナミック型メモリＤＲＡＭ、ロジック回路、スタティック型メモリＳＲＡＭからの出力とを比較する比較回路を設け、比較回路の結果が不一致の場合には、故障と判定することが可能である。また、半導体ウェハから半導体チップをカットする処理は、工程Ｓ１２０２、Ｓ１２１２において行ってもよい。
　半導体チップＣＨＰ１を製造する工程Ｓ１２００～Ｓ１２０２と、半導体チップＣＨＰ２を製造する工程Ｓ１２１０～Ｓ１２１２とは、時間的に平行でなくてもよい。また、地理的に離れた場所であってもよい。工程Ｓ１２００と工程Ｓ１２１０とでは、半導体製造プロセスが異なるため、別々の半導体製造メーカによって、半導体チップＣＨＰ１、ＣＨＰ２は製造されていてもよい。
　この実施の形態１によれば、互いにバスタブ特性の異なる半導体チップを備えた半導体集積回路装置１０００に対して、バーイン試験のときに、それぞれの半導体チップに適したストレスを与えることが可能となる。その結果、例えばバーイン試験において与えられるストレスが不足することにより、初期故障の半導体チップを含む半導体集積回路装置が出荷されてしまうのを低減することが可能となる。また、バーイン試験において、ストレス過多によって、故障となる半導体チップを低減することが可能であるため、歩留まりの低下を抑止することが可能となる。
　（実施の形態２）
　図１３は、実施の形態２に係わるバーインボードＢＢＤ－２の構成を示すブロック図である。図１３には、複数の半導体集積回路装置１０００－１～１０００－６が、バーインボードＢＢＤ－２に搭載された状態が示されている。複数の半導体集積回路装置１０００－１～１０００－６は、バーン制御回路が異なることを除いて、実施の形態１において説明した半導体集積回路装置と同じ構成を有している。
　実施の形態２におけるバーイン制御回路ＢＴＣＮＴ２は、図６に示したバーイン制御回路ＢＴＣＮＴと類似しているので、図６を参照にしながら、バーイン制御回路ＢＴＣＮＴ２の構成を説明する。バーイン制御回路ＢＴＣＮＴ２は、図６に示したバーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴを有しておらず、図６に示したバーイン試験シーケンス回路ＢＴＳＱＮに類似した構成のバーイン試験シーケンス回路ＢＴＳＱＮ２（図示せず）を有している。バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴを有していないため、バーイン制御回路ＢＴＣＮＴ２は、時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤを必要としない。
　図６に示したバーイン試験シーケンス回路ＢＴＳＱＮは、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１によって、動作モード（“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”）が指定されたとき、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＮ、Ｓイネーブル信号ＳＥＢの順にイネーブル信号を形成した。これに対して、この実施の形態に係わるバーイン試験シーケンス回路ＢＴＳＱＮ２は、動作モード（“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”）が指定されたとき、モード制御端子ＭＤの電圧に従って、イネーブル信号の形成順番を変える。すなわち、モード制御端子ＭＤが電源電圧Ｖｄにされた場合は、バーインモードＢＴｍｏｄｅ１と判定し、Ｌイネーブル信号ＬＥＢを論理値“１”（形成）にし、所定時間後に、Ｌイネーブル信号ＬＥＢを論理値“０”にする。Ｌイネーブル信号ＬＥＢを論理値“０”にした後、Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“１”（形成）にし、所定時間後に、Ｄイネーブル信号ＤＥＢおよびＳイネーブル信号ＳＥＢのそれぞれを論理値“０”にする。その後、再びＬイネーブル信号ＬＥＢを論理値“１”にし、以後この動作を、例えばリセット信号が供給されるまで繰り返す。
　これに対して、モード制御端子ＭＤに接地電圧Ｖｓが供給された場合には、バーイン試験シーケンス回路ＢＴＳＱＮ２は、バーインモードＢＴｍｏｄｅ２と判定し、Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“１”（形成）にし、所定時間後に、Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“０”にする。Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“０”にした後、Ｌイネーブル信号ＬＥＢを論理値“１”（形成）にし、所定時間後に、Ｌイネーブル信号ＬＥＢを論理値“０”にする。その後、再びＤイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“１”にし、以後この動作を、例えばリセット信号が供給されるまで繰り返す。
　また、バーイン制御回路ＢＴＣＬＮ２は、バーイン用クロック信号ＴＣＫの代わりに、ロジックスキャン用のバーインクロック信号ＴＣＫ－ＳＣＡとビルトインスキャン用のバーインクロック信号ＴＣＫ－ＢＩを受信する。バーインクロック信号ＴＣＫ－ＳＣＡは、バーイン用内部クロック信号ＢＴＣＫの代わりに、テスト回路ＳＣＡに供給され、バーインクロック信号ＴＣＫ－ＢＩは、バーイン用内部クロック信号ＢＴＣＫの代わりに、テスト回路ＤＢＴおよびＳＢＴに供給される。
　これにより、Ｌイネーブル信号ＬＥＢが論理値“１”のとき、テスト回路ＳＣＡは、バーインクロック信号ＴＣＫ－ＳＣＡに従って、制御信号、テストパターンを形成する。また、ロジック回路も、バーインクロック信号ＴＣＫ－ＳＣＡに従って動作する。一方、Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢがそれぞれ論理値“１”のときには、テスト回路ＤＢＴとＳＢＴが、バーインクロック信号ＴＣＫ－ＢＩに従って、テストパターンを形成する。また、ダイナミック型メモリＤＲＡＭとスタティック型メモリＳＲＡＭは、バーインクロック信号ＴＣＫ－ＢＩに従って動作する。
　図１４は、モード制御端子ＭＤに供給される電圧に従って定められるバーインモードの動作シーケンスを示す図である。図１４（Ａ）には、バーインモードＢＴｍｏｄｅ１の場合の動作シーケンスが示されており、図１４（Ｂ）には、バーインモードＢＴｍｏｄｅ２の場合の動作シーケンスが示されている。図１４において、ＳＣＡＮは、テスト回路ＳＣＡからのテストパターンに従って、ロジック回路が動作していることを示しており、ＤＲＡＭ＋ＳＲＡＭは、テスト回路ＤＢＴおよびＳＢＴからのテストパターンに従って、ダイナミック型メモリＤＲＡＭとスタティック型メモリＳＲＡＭが動作していることを示している。
　図１３に示すように、それぞれの半導体集積回路装置１０００－１～１０００－６におけるモード制御端子ＭＤには、バーインボードＢＢＤ－２において、電源電圧Ｖｄまたは接地電圧Ｖｓに接続されている。この実施の形態においては、バーインモードＢＴｍｏｄｅ１とＢＴｍｏｄｅ２とが混在するように、それぞれのバーイン制御回路ＢＴＣＮＴ２のモード制御端子ＭＤに供給される電圧が設定される。すなわち、バーインボードＢＢＤ－２に搭載された半導体集積回路装置１０００－１～１０００－６においては、バーインモードＢＴｍｏｄｅ１とＢＴｍｏｄｅ２とが混在している。この例では、半導体集積回路装置１０００－１、１０００－３および１０００－５が、バーインモードＢＴｍｏｄｅ１に設定され、半導体集積回路装置１０００－２、１０００－４および１０００－６が、バーインモードＢＴｍｏｄｅ２に設定されている。
　このようにすることにより、半導体集積回路装置１０００－１、１０００－３および１０００－５のそれぞれは、図１４（Ａ）に示すシーケンスに従って動作し、半導体集積回路装置１０００－２、１０００－４および１０００－６のそれぞれは、図１４（Ｂ）に示すシーケンスに従って動作する。これにより、例えば、半導体集積回路装置１０００－１、１０００－３および１０００－５のそれぞれにおいて、ロジック回路が動作しているとき（図１４ではＳＣＡＮ）、半導体集積回路装置１０００－２、１０００－４および１０００－６のそれぞれにおいては、ダイナミック型メモリＤＲＡＭおよびスタティック型メモリＳＲＡＭが動作する（図１４ではＤＲＡＭ＋ＳＲＡＭ）。反対に、半導体集積回路装置１０００－１、１０００－３および１０００－５のそれぞれにおいて、ダイナミック型メモリＤＲＡＭおよびスタティック型メモリＳＲＡＭが動作しているとき（図１４ではＤＲＡＭ＋ＳＲＡＭ）、半導体集積回路装置１０００－２、１０００－４および１０００－６のそれぞれにおいては、ロジック回路が動作（図１４ではＳＣＡＮ）することになる。
　このようにすることにより、半導体集積回路装置１０００－１～１０００－６において、同じ回路が、実質的に同じ時期に、多く動作することを防ぐことが可能となり、バーインボードＢＢＤ－２で消費されるピーク電力を低減することが可能となる。その結果として、バーイン試験装置１１００（図１１）に設けられる制御装置ＢＢＤＣＮＴの電力容量の低減を図ることが可能となる。
　また、この実施の形態２においては、バーインボードに、バーインクロック信号ＴＣＫ－ＳＣＡが供給される端子と、バーインクロック信号ＴＣＫ－ＢＩが供給される端子とが設けられている。これらの端子を介して、制御装置ＢＢＤＣＮＴ（図１１）から、各バーイン制御回路ＢＴＣＮＴ２へバーインクロック信号ＴＣＫ－ＳＣＡ、ＴＣＫ－ＢＩが供給される。制御装置ＢＢＤＣＮＴによって発生するバーインクロック信号ＴＣＫ－ＳＣＡ、ＴＣＫ－ＢＩの周波数を変更することにより、ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭおよびロジック回路の動作速度を変えることができる。例えば、バーインクロック信号ＴＣＫ－ＳＣＡの周波数を高くすることにより、ロジック回路の動作速度を上げることができ、バーインクロック信号ＴＣＫ－ＢＩの周波数を高くすることにより、ダイナミック型メモリＤＲＡＭおよびスタティック型メモリＳＲＡＭのそれぞれの動作速度を上げることができる。反対に、バーインクロック信号ＴＣＫ－ＳＣＡの周波数を低くすることにより、ロジック回路の動作速度を下げることができ、バーインクロック信号ＴＣＫ－ＢＩの周波数を低くすることにより、ダイナミック型メモリＤＲＡＭおよびスタティック型メモリＳＲＡＭのそれぞれの動作速度を下げることができる。しかも、別々に動作速度を制御することが可能である。
　そのため、Ｌイネーブル信号ＬＥＢ、Ｄイネーブル信号ＤＥＢおよびＳイネーブル信号ＳＥＢが論理値“１”となっている時間を、所定の時間（例えば固定の時間）としても、バーイン試験において、ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭおよびロジック回路のそれぞれに与えられるストレスの量を、バーインクロック信号ＴＣＫ－ＳＣＡ、ＴＣＫ－ＢＩの周波数を変えることにより制御することが可能である。すなわち、バーインクロック信号ＴＣＫ－ＳＣＡの周波数を高くすることにより、ロジック回路が発生するストレス量を大きくし、半導体チップＣＨＰ２に作用するストレス量を大きくすることが可能である。同様に、バーインクロック信号ＴＣＫ－ＢＩの周波数を高くすることにより、ダイナミック型メモリＤＲＡＭが形成されている半導体チップＣＨＰ１に対するストレス量と、スタティック型メモリＳＲＡＭが形成されている半導体チップＣＨＰ２に与えられるストレス量を大きくすることが可能である。
　これらのバーインクロック信号の周波数は、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのバスタブ特性に応じて設定されるが、一例としては、バーインクロック信号ＴＣＫ－ＳＣＡの周波数は、１ＭＨｚにされ、バーインクロック信号ＴＣＫ－ＢＩの周波数は、５ＭＨｚにされる。
　また、この実施の形態２においては、バーイン試験のとき、ダイナミック型メモリＤＲＡＭとスタティック型メモリＳＲＡＭが、実質的に同時に動作するため、バーイン試験に要する時間の短縮化を図ることが可能である。
　（実施の形態３）
　図１５は、実施の形態３に係わる半導体集積回路装置１０００の構成を示すブロック図である。図１５に示す半導体集積回路装置１０００は、図４に示した半導体集積回路装置と類似しているので、ここでは、図４に示した半導体集積回路装置との相違点を主に説明する。
　実施の形態３に係わる半導体集積回路装置１０００は、バーイン制御回路ＢＴＣＮＴを有しておらず、端子ＴＢＩＤ、ＴＳＣＡおよびＴＢＩＳを有している。バーイン試験の際に、端子ＴＢＩＤには、ダイナミック型メモリＤＲＡＭ用のバーインクロック信号ＴＣＫ－ＢＩＤが供給され、端子ＴＳＣＡには、ロジック回路用のバーインクロック信号ＴＣＫ―ＳＣＡが供給され、端子ＴＢＩＳには、スタティック型メモリＳＲＡＭ用のバーインクロック信号ＴＣＫ－ＢＩＳが供給される。ダイナミック型メモリＲＤＡＭおよびテスト回路ＤＢＴには、端子ＴＢＩＤを介して、バーイン試験のとき、バーインクロック信号ＴＣＫ－ＢＩＤが供給される。また、ロジック回路およびテスト回路ＳＣＡには、端子ＴＳＣＡを介して、バーインクロック信号ＴＣＫ－ＳＣＡが供給され、スタティック型メモリＳＲＡＭおよびテスト回路ＳＢＴには、端子ＴＢＩＳを介して、バーインクロック信号ＴＣＫ－ＢＩＳが供給される。
　この実施の形態３においては、バーイン試験のとき、制御装置ＢＢＤＣＮＴ（図１１）が、バーインクロック信号ＴＣＫ－ＢＩＤ、ＴＣＫ－ＳＣＡおよびＴＣＫ－ＢＩＳを形成し、供給する。この場合、バーインクロック信号ＴＣＫ－ＢＩＤは、例えば５ＭＨｚとされ、バーインクロック信号ＴＣＫ－ＳＣＡは、例え１ＭＨｚにされ、バーインクロック信号ＴＣＫ－ＢＩＳは、例えば５ＭＨｚとされる。
　ダイナミック型メモリＤＲＡＭおよびそのテスト回路ＤＢＴは、バーインクロック信号ＴＣＫ－ＢＩＤに従って動作し、ロジック回路およびそのテスト回路ＳＣＡは、バーインクロック信号ＴＣＫ－ＳＣＡに従って動作し、スタティック型メモリＳＤＲＡＭおよびそのテスト回路ＳＢＴは、バーインクロック信号ＴＣＫ－ＢＩＳに従って動作する。このようにバーインクロック信号を、別々にすることにより、それぞれのバーインクロック信号で動作する回路において発生するストレス量を、別々に制御することが可能となる。すなわち、バーインクロック信号の周波数を低くすることにより、バーイン試験の際に発生するストレス量を小さくすることが可能であり、反対に周波数を高くすることにより、ストレス量を大きくすることが可能である。
　例えば、半導体チップＣＨＰ２に形成れているロジック回路へ供給されるバーインクロック信号ＴＣＫ－ＳＡＣの周波数を下げることにより、半導体チップＣＨＰ２に与えられるストレス量を小さくすることが可能である。これにより、半導体チップＣＨＰ２のバスタブ特性が、半導体チップＣＨＰ１のバスタブ特性よりも短くても、バーイン試験の際に、半導体チップＣＨＰ２へ与えられるストレス量を小さくすることが可能である。
　この実施の形態３においては、バーイン試験の際に、実質的に同時に、ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭおよびロジック回路が動作するため、バーイン試験に要する時間の更なる短縮化を図ることが可能である。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態１では、４個の動作モードを有していたが、５個以上の動作モードを設けるようにしてもよい。
　予め半導体チップＣＨＰ１およびＣＨＰ２のそれぞれのバスタブ特性を求めていれば、バーイン制御回路ＢＴＣＮＴは、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”のみを有するようにしてもよい。この場合、予め求めているバスタブ特性に適合するように、滞在時間を定め、時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤのそれぞれの周波数を定めればよい。このようにすることにより、バーイン制御回路ＢＴＣＮＴの構成を簡素化することが可能であり、半導体チップＣＨＰ２の価格上昇を抑制することが可能となる。
　また、実施の形態２においては、バーインクロック信号ＴＣＫ－ＳＣＡ、ＴＣＫ－ＢＩによって、ロジック回路、ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭの動作速度を定めていたが、実施の形態１と同様に、滞在時間を変えるようにしてもよい。
　＜付記＞
　本明細書には、複数の発明が開示されており、その内のいくつかは、特許請求の範囲に記載しているが、これ以外の発明も開示しており、その代表的なものを次に列記する。
（Ａ）第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップが搭載される基板とを備えた半導体集積回路装置であって、
　前記半導体集積回路装置は、
　バーイン試験のとき、前記第１半導体チップにおける前記第１回路を動作させる時間を指定する第１指定回路と、
　バーイン試験のとき、前記第２半導体チップにおける前記第２回路を動作させる時間を指定する第２指定回路と、
　を具備する、半導体集積回路装置。
（Ｂ）（Ａ）に記載の半導体集積回路装置において、
　前記第１指定回路および前記第２指定回路は、前記第２半導体チップに含まれ、
　前記第１指定回路は、前記第１回路を動作させる期間に合わせて周波数が変更される第１クロック信号が供給される第１カウンタ回路を備え、前記第１カウンタ回路のカウント値が所定の値に到達するか否かにより、前記第１回路の動作を停止させるか否かが定められ、
　前記第２指定回路は、前記第２回路を動作させる期間に合わせて周波数が変更される第２クロック信号が供給される第２カウンタ回路を備え、前記第２カウンタ回路のカウント値が所定の値に到達するか否かにより、前記第２回路の動作を停止させるか否かが定められる、半導体集積回路装置。
（Ｃ）（Ｂ）に記載の半導体集積回路装置において、
　前記第１半導体チップと前記第２半導体チップとは、互いに異なるバスタブ特性を有する、半導体集積回路装置。
（Ｄ）第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップが搭載される基板とを備えた半導体集積回路装置であって、
　前記半導体集積回路装置は、
　モード制御端子に結合され、前記モード制御端子に供給される電圧に従って、バーイン試験のとき、前記第１回路および前記第２回路を制御する制御回路を備え、
　前記制御回路は、前記モード制御端子が第１電圧のとき、前記第２回路を動作させ、前記第２回路の動作を停止した後、前記第１回路を動作させ、
　前記制御回路は、前記モード制御端子が第２電圧のとき、前記第１回路を動作させ、前記第１回路の動作を停止した後、前記第２回路を動作させる、半導体集積回路装置。
（Ｅ）（Ｄ）に記載の半導体集積回路装置において、
　前記第１回路は、バーイン試験のとき、第１周波数の第１信号に従って動作し、前記第２回路は、バーイン試験のとき、前記第１周波数とは異なる第２周波数の第２信号に従って、動作する、半導体集積回路装置。
（Ｆ）第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップが搭載される基板とを備えた半導体集積回路装置であって、
　前記半導体集積回路装置は、
　バーイン試験のとき、第１周波数の第１信号が供給される第１端子と、
　バーイン試験のとき、前記第１周波数とは異なる第２信号が供給される第２端子と、
　を備え、バーイン試験のとき、前記第１回路は、前記第１信号に従って動作し、前記第２回路は、前記第２信号に従って動作する、半導体集積回路装置。
（Ｇ）（Ｆ）に記載の半導体集積回路装置において、
　前記第１半導体チップと前記第２半導体チップとは、互いに異なるバスタブ特性を有する、半導体集積回路装置。
（Ｈ）それぞれ第１回路を有する複数の第１半導体チップと、それぞれ前記第１半導体チップとは異なり、それぞれ第２回路を有する複数の第２半導体チップとを準備する準備工程と、
　前記準備工程で準備された前記複数の第１半導体チップのそれぞれと前記複数の第２半導体チップのそれぞれとを、１個の基板に搭載し、複数の半導体集積回路装置とする工程と、
　前記複数の半導体集積回路装置のそれぞれを、１個のバーインボードに装着し、前記バーインボードに電源電圧を供給しながら、前記複数の半導体集積回路装置に対して、バーイン試験を行うバーイン工程と、
　を備えた半導体集積回路装置の製造方法であって、
　前記１個のバーインボードに装着された前記複数の半導体集積回路装置のうちの第１の半導体集積回路装置は、前記バーイン工程において、前記第１半導体チップにおける前記第１回路を動作させ、前記第１回路の動作を停止させた後、前記第２半導体チップにおける前記第２回路を動作させる第１シーケンス回路を有し、
　前記１個のバーインボードに装着された前記複数の半導体集積回路装置のうち、前記第１の半導体集積回路装置とは異なる第２半導体集積回路装置は、前記バーイン工程において、前記第２半導体チップにおける前記第２回路を動作させ、前記第２回路の動作を停止させた後、前記第１半導体チップにおける前記第１回路を動作させる第２シーケンス回路を有し、
　前記第１シーケンス回路および前記第２シーケンス回路によって、前記第１の半導体集積回路装置における前記第１回路と前記第２の半導体集積回路装置における前記第１回路とが、時間的に重なって動作しないようにされる、半導体集積回路装置の製造方法。
（Ｉ）（Ｈ）に記載の半導体集積回路装置の製造方法において、
　前記第１の半導体集積回路装置および前記第２の半導体集積回路装置のそれぞれにおける前記第２半導体チップは、さらに第３回路を有し、
　前記第１シーケンス回路は、前記第２の半導体集積回路装置において前記第２回路が動作しているとき、前記第１の半導体集積回路装置における前記第１回路または前記第３回路を動作させ、前記第２シーケンス回路は、前記第１の半導体集積回路装置において前記第２回路が動作しているとき、前記第２の半導体集積回路装置における前記第１回路または前記第３回路を動作させる、半導体集積回路装置の製造方法。
（Ｊ）（Ｉ）に記載の半導体集積回路装置の製造方法において、
　前記第１回路は、ダイナミック型メモリであり、前記第２回路は、スタティック型メモリであり、前記第３回路は、ロジック回路であり、前記バーインボードに供給されている電源電圧は、前記複数の半導体集積回路装置のそれぞれに給電されている、半導体集積回路装置の製造方法。
（Ｋ）（Ｊ）に記載の半導体集積回路装置の製造方法において、
　前記第１半導体チップと前記第２半導体チップとは、互いに異なるバスタブ特性を有する、半導体集積回路装置の製造方法。
（Ｌ）（Ｈ）に記載の半導体集積回路装置の製造方法において、
　前記第１回路は、第１周波数の第１信号に従って動作し、前記第２回路は、前記第１周波数とは異なる第２周波数の第２信号に従って動作する、半導体集積回路装置の製造方法。
１０００　半導体集積回路装置
１１００　バーイン試験装置ＢＴＣＮＴ　バーイン制御回路
ＣＨＰ１、ＣＨＰ２　半導体チップＤＢＴ、ＳＢＴ、ＳＣＡ　テスト回路
ＤＲＡＭ　ダイナミック型メモリ
ＳＲＡＭ　スタティック型メモリ

Claims (15)

  1. 　第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップとを備えた半導体集積回路装置であって、
    　前記半導体集積回路装置は、バーイン試験のとき、制御信号に従って、前記第１回路および前記第２回路の動作を制御する制御回路を具備し、
    　バーイン試験のとき、前記第１回路が動作することにより前記第１半導体チップに作用するストレス量と、前記第２回路が動作することにより前記第２半導体チップに作用するストレス量とが異なるように、前記制御回路は前記第１回路および前記第２回路を制御する、半導体集積回路装置。
  2. 　請求項１に記載の半導体集積回路装置において、
    　前記第１半導体チップと前記第２半導体チップとは、バスタブ特性が異なっており、前記第２半導体チップが、前記制御回路を備えている、半導体集積回路装置。
  3. 　請求項２に記載の半導体集積回路装置において、
    　前記制御回路は、バーイン試験のとき、前記制御信号に従って、前記第１回路を動作させている時間と前記第２回路を動作させている時間とを異ならせる、半導体集積回路装置。
  4. 　請求項２に記載の半導体集積回路装置において、
    　前記制御回路は、バーイン試験のとき、前記制御信号に従って、前記第１回路の動作速度と、前記第２回路の動作速度とを異ならせる、半導体集積回路装置。
  5. 　第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップが搭載される基板とを備えた半導体集積回路装置であって、
    　前記半導体集積回路装置は、バーイン試験のとき、モード信号に従って、前記第１半導体チップにおける前記第１回路と前記第２半導体チップにおける前記第２回路とを選択的に動作させる制御回路を具備し、
    　前記制御回路は、前記第１半導体チップにおける前記第１回路と前記第２半導体チップにおける前記第２回路とが、時間的に重なって動作しないように制御する、半導体集積回路装置。
  6. 　請求項５に記載の半導体集積回路装置において、
    　前記制御回路は、前記第１半導体チップにおける前記第１回路を動作させた後、前記第２半導体チップにおける前記第２回路を動作させるシーケンサ回路を備える、半導体集積回路装置。
  7. 　請求項６に記載の半導体集積回路装置において、
    　前記半導体集積回路装置は、
    　前記シーケンサ回路に結合され、前記第１回路を動作させる期間を指定する第１指定回路と、
    　前記シーケンサ回路に結合され、前記第２回路を動作させる期間を指定する第２指定回路と、
    　を備える、半導体集積回路装置。
  8. 　請求項７に記載の半導体集積回路装置において、
    　前記第１半導体チップは、クロック信号と第１イネーブル信号とを受け、前記第１イネーブル信号が供給されたとき、前記クロック信号に従って、前記第１回路を動作させる第１テスト回路を備え、
    　前記第２半導体チップは、前記クロック信号と第２イネーブル信号とを受け、前記第２イネーブル信号が供給されたとき、前記クロック信号に従って、前記第２回路を動作させる第２テスト回路を備え、
    　前記シーケンス回路は、前記第１指定回路により指定されている期間、前記第１イネーブル信号を形成し、前記第２指定回路により指定されている期間、前記第２イネーブル信号を形成する、半導体集積回路装置。
  9. 　請求項８に記載の半導体集積回路装置において、
    　前記制御回路は、前記第１指定回路および前記第２指定回路を有し、前記制御回路は、前記第２半導体チップに含まれ、
    　前記第１指定回路は、前記第１回路を動作させる期間に合わせて周波数が変更される第１クロック信号が供給される第１カウンタ回路を備え、前記第１カウンタ回路のカウント値が所定の値に到達するか否かにより、前記第１回路の動作を停止させるか否かが定められ、
    　前記第２指定回路は、前記第２回路を動作させる期間に合わせて周波数が変更される第２クロック信号が供給される第２カウンタ回路を備え、前記第２カウンタ回路のカウント値が所定の値に到達するか否かにより、前記第２回路の動作を停止させるか否かが定められる、半導体集積回路装置。
  10. 　請求項９に記載の半導体集積回路装置において、
    　前記第２半導体チップは、
    　さらに第３回路と、
    　前記クロック信号と第３イネーブル信号とを受け、前記第３イネーブル信号が供給されると、前記クロック信号に従って、前記第３回路を動作させる第３テスト回路と、
    　を備え、
    　前記制御回路は、前記第３回路を動作させる期間に合わせて周波数が変更される第３クロック信号が供給される第３カウンタ回路を含み、
    　前記制御回路における前記シーケンス回路は、前記第１回路を動作させた後であって、前記第２回路を動作させる前に、前記第３イネーブル信号を形成して、前記第３回路を動作させ、第３回路の動作を停止させるか否かが、前記第３カウンタ回路のカウント値が所定の値に到達したか否かにより定められる、半導体集積回路装置。
  11. 　請求項１０に記載の半導体集積回路装置において、
    　前記第１回路は、ダイナミック型メモリであり、前記第２回路は、スタティック型メモリであり、前記第３回路は、ロジック回路であり、
    　前記第１テスト回路および前記第２テスト回路のそれぞれは、ＢＩＳＴ回路であり、前記第３テスト回路は、スキャンパス回路である、半導体集積回路装置。
  12. 　第１半導体チップと、前記第１半導体チップとは異なる第２半導体チップとを準備する準備工程と、
    　前記準備工程で準備された前記第１半導体チップと前記第２半導体チップとを、１個の基板に搭載し、半導体集積回路装置とする工程と、
    　前記半導体集積回路装置を、バーインボードに装着し、バーイン試験を行うバーイン工程と、
    　を備える半導体集積回路装置の製造方法であって、
    　前記第１半導体チップは、第１回路を有し、前記第２半導体チップは、第２回路を有し、前記半導体集積回路装置は、シーケンス回路を有し、前記シーケンス回路により、前記バーイン工程において、前記第１半導体チップにおける前記第１回路を動作させ、前記第１回路の動作を停止した後、前記第２半導体チップにおける前記第２回路を動作させる、半導体集積回路装置の製造方法。
  13. 　請求項１２に記載の半導体集積回路装置の製造方法において、
    　前記第１半導体チップは、クロック信号と第１イネーブル信号を受け、前記第１イネーブル信号が供給されることにより、前記クロック信号に従って、前記第１回路を動作させる第１テスト回路を有し、
    　前記第２半導体チップは、前記クロック信号と第２イネーブル信号を受け、前記第２イネーブル信号が供給されることにより、前記クロック信号に従って、前記第２回路を動作させる第２テスト回路と、前記シーケンス回路とを有し、
    　前記シーケンス回路は、前記第１イネーブル信号を形成した後、前記第２イネーブル信号を形成する、半導体集積回路装置の製造方法。
  14. 　請求項１３に記載の半導体集積回路装置の製造方法において、
    　前記シーケンス回路は、
    　前記第１イネーブル信号を形成している時間を指定する第１指定回路と、
    　前記第２イネーブル信号を形成している時間を指定する第２指定回路と、
    　を具備する、半導体集積回路装置の製造方法。
  15. 　請求項１４に記載の半導体集積回路装置の製造方法において、
    　前記第１半導体チップと前記第２半導体チップとは、互いに異なるバスタブ特性を有する、半導体集積回路装置の製造方法。
     
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