JP2010010907A - 半導体集積回路およびi/oドライブ能力調整方法 - Google Patents
半導体集積回路およびi/oドライブ能力調整方法 Download PDFInfo
- Publication number
- JP2010010907A JP2010010907A JP2008165963A JP2008165963A JP2010010907A JP 2010010907 A JP2010010907 A JP 2010010907A JP 2008165963 A JP2008165963 A JP 2008165963A JP 2008165963 A JP2008165963 A JP 2008165963A JP 2010010907 A JP2010010907 A JP 2010010907A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- integrated circuit
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【課題】半導体集積回路のドライブ能力調整を、量産出荷時の検査時に頼ることなく行う。
【解決手段】半導体集積回路21は、各々出力バッファと入力バッファを含み、外部の装置との間でデータのやり取りを行う複数のI/Oセル37,38,39,40,41と、テストモード時に論理素子を通じて、当該複数のI/Oセルをチェーン状に接続するテストモード設定回路34と、テストモード時に、チェーン接続された複数のI/Oセルの総遅延値を測定する遅延測定回路27とを備える。
【選択図】 図1
【解決手段】半導体集積回路21は、各々出力バッファと入力バッファを含み、外部の装置との間でデータのやり取りを行う複数のI/Oセル37,38,39,40,41と、テストモード時に論理素子を通じて、当該複数のI/Oセルをチェーン状に接続するテストモード設定回路34と、テストモード時に、チェーン接続された複数のI/Oセルの総遅延値を測定する遅延測定回路27とを備える。
【選択図】 図1
Description
本発明は、半導体集積回路に関するものであり、特に半導体デバイス間における高速なインターフェースを要する環境下において、種々の条件を緩和することのできる技術に関する。
図5は、従来の技術を説明する半導体集積回路1と、当該半導体集積回路1を検査するテスター2を示す平面図である。半導体集積回路1は、I/O(Input/Output;入出力)回路3と、CPU(Central Processing Unit)4と、ドライブ能力制御回路5と、レジスタ6と、DCテスト用出力発生回路7と、セレクタ8と、セレクタ9,10,11,12,13と、DCテストモード設定回路14とを含む。
I/O回路3は、半導体集積回路1と、テスター2の如き外部の種々の装置との間の情報のやり取りを確保するインターフェースの役割を果たす。CPU4が半導体集積回路1の全体を制御する。レジスタ6の設定値によって、ドライブ能力制御回路5が、I/O回路3の出力バッファのドライブ能力を制御する。
セレクタ8は、I/O回路3の入出力制御を行う。セレクタ9,10,11,12,13は、I/O回路3の出力値を選択する。DCテストモード設定回路14は、半導体集積回路1をDCテスト測定モードに設定する。
検査時において、テスター2の各端子はI/O回路3の各端子に接続され、それぞれのドライブ電流を測定する。レジスタ6の設定値によって、ドライブ能力制御回路5が、I/O回路3の出力バッファのドライブ能力を制御する。テスター2におけるI/O回路3のドライブ能力測定時、半導体集積回路1は、DCテストモード設定回路14によってDCテスト測定モードに設定される。DCテストモード設定回路14は、セレクタ8によって強制的にI/O回路3を出力方向に制御する。ここで、各端子の出力として、DCテスト用出力発生回路7の出力を選択する。
DCテスト用出力発生回路7の出力パターンに基づき、テスター2は、I/O回路3の出力ドライブ電流値を測定し、その固体の実力値を把握する。測定された実力値(出力ドライブ電流値)に基づき、ACタイミングのドライブ能力による個体差ばらつきを抑え込むように、実際のドライブ能力設定値が決定される。
しかしながら、従来の手法によれば、実使用時とは異なる電源状況や端子負荷状況によるドライブ電流の測定がなされることとなり、実使用条件とテスター測定条件間の誤差の問題が必然的に存在していた。また、測定は半導体集積回路チップ単体の出荷前の検査時でしかできないという制約があった。また、実際に基板へ実装された後で、実装基板の外部環境や配線負荷状況を合わせたタイミング的な個体実力が把握しにくいという課題があった。
また、I/O回路の端子個々のドライブ能力を信号伝搬遅延値としてフィードバックループでセルフチェックしようとした場合、一つの遅延値の絶対量が小さく、半導体集積回路が持つ最大のクロック周波数を使用しても、有効な分解能が得られない問題があった。
本発明は、特に半導体デバイス間における高速なインターフェースを要する環境下において、I/O回路の出力バッファドライブ能力設定をする際、タイミング的な実力を自己測定し、配線基板を含めた実力個体差や環境差によるばらつきを補正するとともに、ACタイミングの緩和やドライブピーク電流を緩和する技術に関するものである。
上記課題を解決するため、本発明の半導体集積回路は、各々出力バッファと入力バッファを含み、外部の装置との間でデータのやり取りを行う複数の入出力要素と、テストモード時に論理素子を通じて、前記複数の入出力要素をチェーン状に接続するテストモード設定回路と、前記テストモード時に、チェーン状に接続された前記複数の入出力要素の総遅延値を測定する遅延測定回路とを備える。
上記構成によれば、半導体集積回路のチップを基板上に実装した時点の条件を想定して伝搬遅延を自己診断することができるため、より正確な検査が可能となる。
本発明の半導体集積回路においては、チェーン状に接続された複数の入出力要素の出力バッファについて、段階的にドライブ能力を変更するドライブ能力制御回路を設けてもよい。
上記構成によれば、入出力要素のドライブ能力の差によるばらつきを調整することが可能となる。
本発明の半導体集積回路においては、所定のプログラムに基づき、前記遅延測定回路により測定した総遅延値を読み出す演算装置を設けてもよい。または、前記遅延測定回路により測定した総遅延値を読み出すハードウェア回路を設けてもよい。
本発明の半導体集積回路においては、前記遅延測定回路により測定した総遅延値に基づき、前記出力バッファのドライブ能力のばらつき補正を行うようにしてもよい。
さらに、本発明の半導体集積回路を基板上に実装後、前記基板上の配線と当該半導体集積回路を接続した実際の使用環境条件において、チェーン状に接続された複数の入出力要素の総遅延値を前記遅延測定回路を用いて測定し、測定された総遅延値に基づき、前記出力バッファのドライブ能力を調整し、前記入出力要素と外部の装置との通信タイミング調整をする、I/Oドライブ能力調整方法がさらに提供される。
本発明の半導体集積回路によれば、複数の入出力要素をチェーン状に接続するため、遅延量の総和が計測され、遅延量の絶対値を大きく取ることが可能となる。したがって、半導体集積回路内部で使用するクロック周波数で動作する遅延測定回路において、十分な分解能が得られるようになり、一定の測定精度が得られるようになる。また、半導体集積回路チップを基板実装した時点の条件で伝搬遅延が自己診断できるため、基板配線のインピーダンスを包括するといった如く、実際の半導体集積回路の使用環境条件を想定しつつ、ドライブ能力調整が図れる。
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。
(実施形態1)
図1は本発明の第1の実施形態に係る半導体集積回路21と、当該半導体集積回路21を検査するメモリデバイス22を示す平面図である。
図1は本発明の第1の実施形態に係る半導体集積回路21と、当該半導体集積回路21を検査するメモリデバイス22を示す平面図である。
半導体集積回路21は、I/O回路23と、CPU24と、ドライブ能力調整回路25と、設定レジスタ26と、遅延測定回路27と、セレクタ28,29,30,31,32,33と、遅延測定テストモード設定回路34を含む。
I/O回路23は、半導体集積回路1と、メモリデバイス22の如き外部の種々の装置との間の情報のやり取りを確保するインターフェースの役割を果たす。I/O回路23は、各々独立した入出力要素としてのI/Oセル37,38,39,40,41と、各I/Oセルに対応した入出力外部端子52,53,54,55,56を含む。各入出力外部端子52,53,54,55,56は、それぞれ基板上の外部配線D0,D1,D2,D3,・・・,Dnを介し、メモリデバイス22に接続される。
各I/Oセルは、出力バッファと入力バッファを含み、メモリデバイス22のごとき外部の装置との間でデータのやり取りを行う。I/O回路23のI/Oセルの個数は任意であり、I/Oセル37が1番目のセル、I/Oセル38が2番目のセル、I/Oセル39が3番目のセル、I/Oセル40が4番目のセルであり、I/Oセル41は最終のセルである。図に示すように、I/Oセル40とI/Oセル41の間には、複数のI/Oセルが設定されており、同様に、入出力外部端子55と入出力外部端子56の間には、複数の入出力外部端子が設定されており、外部配線D3と外部配線Dnの間には複数の外部配線が設定される。
セレクタ28は、I/O回路23の入出力制御信号を選択するセレクタである。セレクタ29,30,31,32,33は、それぞれI/Oセル37,38,39,40,41の出力信号を選択するセレクタである。また、セレクタ29,30,31,32,33各々には、各I/Oセルの通常モード時に選択される信号である通常モード選択信号を入力するための通常モード選択信号入力線42,43,44,45,46が接続されている。
CPU24は、半導体集積回路21の全体を制御するが、特に制御バス通じて設定レジスタ26と、遅延測定回路27を制御する。そして、CPU24は、所定のプログラムに基づき、遅延測定回路27により測定した総遅延値を読み出す演算装置として機能する。設定レジスタ26は、設定された設定値により、I/O回路23の出力バッファのドライブ能力を制御するドライブ能力制御回路25のドライブ能力値を決定する。
各I/Oセル37,38,39,40,41は、それぞれドライブ能力制御回路25からの出力である制御信号を出力するための制御信号出力線57,58,59,60,61を通じてドライブ能力制御回路25と接続され、当該制御信号に基づき、実際のドライブ能力が決定される。
図2は、I/O回路23の各I/Oセルに含まれる出力バッファの構成例を示す回路図である。出力バッファは、トランジスタ群101と論理素子群102とから構成される。トランジスタ群101は、各入出力外部端子52,53,54,55,56に接続される出力端子OUTへ信号を出力する。また、PチャンネルトランジスタTPとNチャンネルトランジスタTNの組み合わせである、TP1−TN1、TP2−TN2、TP3−TN3、TP4−TN4各々の組み合わせはインバータを構成し、当該インバータが4つ並列に接続されて、トランジスタ群101が構成される。論理素子群102は、当該インバータを何組まで同時にスイッチングさせるかを決定するロジックを構成する。論理素子群102はドライブ論理の入力端となる入力端子INに接続されている。入力端子INは、セレクタ29,30,31,32,33に接続された入力線62,63,64,65,66に対応し、通常モード選択信号の入力に使用されるものである。
PチャンネルトランジスタTP側のオン・オフ制御は、DP1〜DP4の各入力端子からの制御信号、NチャンネルトランジスタTN側のオン・オフ制御は、DN1〜DN4の各入力端子からの制御信号により行われる。ここで、ドライブ能力制御回路25に接続された制御信号出力線57,58,59,60,61が、入力端子DP1〜DP4、DN1〜DN4に接続されており、ドライブ能力制御回路25からの出力である制御信号が、PチャンネルトランジスタTP、NチャンネルトランジスタTNを制御する上記した制御信号に該当する。
PチャンネルトランジスタTP1,TP2,TP3,TP4個別のドライブ能力は、それぞれ1:2:4:8の比に設定されている。同様に、NチャンネルトランジスタTN1,TN2,TN3,TN4個別のドライブ能力も、それぞれ1:2:4:8の比に設定されている。
ドライブ能力制御回路25からの制御信号により、DP1〜DP4、DN1〜DN4端子を選択的に“1”に設定することにより、各インバータのPチャンネルトランジスタTP、NチャンネルトランジスタTNをそれぞれ有効(イネーブル)にすることができる。一方、所定のインバータのトランジスタTP、TNを無効(ディセーブル)にしたい場合は、対応するDP1〜DP4、DN1〜DN4端子を“0”に設定する。その結果、選択されたトランジスタ(入力端子DP、DNが“1”)のドライブ能力の合算が、出力バッファの全体のドライブ能力となる。
すなわち、DP1〜DP4、DN1〜DN4端子での制御信号で、それぞれPチャンネルトランジスタTP、NチャンネルトランジスタTNの組み合わせ(インバータ)の何組を同時にスイッチングするかを決定し、その組み合わせで出力バッファのドライブ能力を設定することが可能となる。入力端子INから入力されるドライブ論理を設定されたドライブ能力により出力端子OUTをスイッチングする。このようなドライブ能力制御回路による出力バッファの制御を経て、段階的にドライブ能力を設定することが可能になる。
図2の出力バッファは単なる一例であり、出力バッファの回路構成はこれに限定はされない。
遅延測定テストモード設定回路34は、半導体集積回路21検査するためのテストモードに半導体集積回路を設定する。遅延測定テストモード設定回路34により当該のテストモードがアクティブになると、セレクタ28は、I/O回路23に対し、I /O回路を出力モードに固定する制御信号を出力する。本発明においては、後述するように、テストモード時において、遅延測定テストモード設定回路34は、セレクタのごとき論理素子を通じて、複数のI/Oセルをチェーン状に接続する。
遅延測定回路27は、後述するように所定の遅延時間を測定するための回路である。遅延測定回路27は、遅延測定回路27の測定終了をCPU24へ通知するための割込み信号を出力する割込み信号線68を通じてCPU24と接続されている。また、遅延測定回路27には、遅延測定回路27の分解能となる動作クロックを入力する動作クロック線67が接続されている。後述するように、テストモード時において、遅延測定回路27は、チェーン状に接続された複数のI/Oセルの総遅延値を測定する。
さらに、遅延測定回路27には、その出力のスタートポイント、エンドポイントとなるスタートポイント線35、エンドポイント線36が接続されている。テストモード時に、1番目のI/Oセル37に接続されたセレクタ29の入力線62と遅延測定回路27のスタートポイント線35が接続される。また、各I/Oセルに接続されたI/Oセル内部出力信号47,48,49,50およびエンドポイント線36は、I/Oセル37,38,39,40,41から半導体集積回路21の内部へ出力されるI/Oセル内部出力信号を出力するための線である。
上述したように、遅延測定テストモード設定回路34によりテストモードがアクティブになると、遅延測定回路27は、スタートポイント線35を通じて、テストトリガを発する。スタートポイント線35を通じてセレクタ29に入力されたテストトリガとしての内部出力信号は、1番目のI/Oセル37に接続された入力線62を通じて、I/Oセル37に伝えられる。以下、次のように内部出力信号が伝達可能なチェーン接続が成立する。
セレクタ30→入力線63→I/Oセル38→セレクタ31→入力線64→I/Oセル39→セレクタ32→入力線65→I/Oセル40→セレクタ33→入力線66→I/Oセル41
最終のI/Oセル41の内部出力信号(テストトリガ)は、チェーン接続の末尾として、エンドポイント線36を通じて遅延測定回路27に入力される。遅延測定回路27から発せられたテストトリガは、外部配線負荷の影響を受けながらチェーン接続上を伝搬し、最後に遅延測定回路27のエンドポイント線36からの入力へ到達する。遅延測定回路27は、動作クロック67の分解能の限度で、スタートポイント線35を通じてテストトリガが発せられた時刻から、エンドポイント線36を通じてテストトリガが帰還してくるまでの時間をカウントする遅延測定を行い、その測定結果をカウント値としてCPU26へ通知する。
次に、実施形態1における半導体集積回路の検査用ソフトウェア(プログラム)を用いたCPU24による半導体集積回路21の具体的制御手順(ドライブ能力制御手順)の例を、図3のフローチャートに示す。まず、CPU24は、ドライブ能力制御回路25のドライブ能力に相当する設定レジスタ26の設定値を標準値(初期値)に設定する(ステップS21)。次にCPU24は、上述したように、遅延測定回路27へ遅延測定命令を発する(ステップS22)。遅延測定回路27は、上述したチェーン接続に基づく遅延測定を終了すると、割込みにてCPU24へ通知する(ステップS23)。この際、割込み通知ではなく、CPU24が遅延測定回路27のフラグをポーリングすることにより、遅延測定の終了を受信することも可能である。
続いてCPU24は、遅延測定回路27から遅延測定結果(カウント値)を読み出す(ステップS24)。そして、当該カウント値と予め設定された設定レジスタ26の標準値とを比較する。例えば、ステップS21で設定された設定レジスタ26の標準値が5であった場合、CPU24は、遅延測定回路27からロードされたカウント値が5より大きいか否かを判定する(ステップS25)。カウント値が5より大きい場合(ステップS25;Yes)、CPU24は、設定レジスタ26の設定値を引き上げ、ドライブ能力制御回路25のドライブ能力を1段階引き上げる(ステップS26)。その後、ステップS22に戻り、CPU24は再び遅延測定回路27へ遅延測定命令を発行する。
一方、カウント値が5より小さい場合(ステップS25;NoかつステップS27;Yes)、CPU24は、設定レジスタ26の設定値を引き下げ、ドライブ能力制御回路25のドライブ能力を1段階引き下げる(ステップS28)。その後、ステップS22に戻り、CPU24は再び遅延測定回路27へ遅延測定命令を発行する。カウント値が5より大きくもなく小さくもない場合は(ステップS27;No)、カウント値は設定値と同じ5であるため、CPU24は一連のドライブ能力制御を終了する。
上述したように、本発明の半導体集積回路によれば、複数のI/Oセルの如く入出力要素をチェーン状に接続されており、遅延測定回路27は入出力要素の遅延量の総和を計測するので、遅延量の絶対値を大きく取ることが可能となる。したがって、半導体集積回路内部で使用するクロック周波数で動作する遅延測定回路27において、十分な分解能が得られるようになり、一定の測定精度が得られるようになる。また、半導体集積回路チップを基板実装した時点の条件で伝搬遅延が自己診断できるため、基板配線のインピーダンスを包括するといった如く、実際の半導体集積回路の使用環境条件を想定しつつ、ドライブ能力調整が図れる。そして、本発明のドライブ能力制御を行うことにより、I/O回路23の各I/Oセルのドライブ能力に個体差があった場合でも、ばらつきを抑制する方向へ調整することができる。
(実施形態2)
図4は本発明の第2の実施形態に係る半導体集積回路51と、当該半導体集積回路51を検査するメモリデバイス52を示す平面図である。
図4は本発明の第2の実施形態に係る半導体集積回路51と、当該半導体集積回路51を検査するメモリデバイス52を示す平面図である。
半導体集積回路21は、I/O回路53と、ドライブ能力制御回路55と、ドライブ能力判定回路98と、遅延測定回路57と、セレクタ58,59,60,61,22,63と、遅延測定テストモード設定回路64を含む。
I/O回路53は、半導体集積回路51と、メモリデバイス52の如き外部の種々の装置との間の情報のやり取りを確保するインターフェースの役割を果たす。I/O回路53は、各々独立した入出力要素としてのI/Oセル67,68,69,70,71と、各I/Oセルに対応した入出力外部端子82,83,84,85,86を含む。各入出力外部端子82,83,84,85,86は、それぞれ基板上の外部配線D0,D1,D2,D3,・・・,Dnを介し、メモリデバイス52に接続される。
各I/Oセルは、出力バッファと入力バッファを含み、メモリデバイス52のごとき外部の装置との間でデータのやり取りを行う。I/O回路53のI/Oセルの個数は任意であり、I/Oセル67が1番目のセル、I/Oセル68が2番目のセル、I/Oセル69が3番目のセル、I/Oセル70が4番目のセルであり、I/Oセル71は最終のセルである。図に示すように、I/Oセル70とI/Oセル71の間には、複数のI/Oセルが設定されており、同様に、入出力外部端子85と入出力外部端子86の間には、複数の入出力外部端子が設定されており、外部配線D3と外部配線Dnの間には複数の外部配線が設定される。
セレクタ58は、I/O回路53の入出力制御信号を選択するセレクタである。セレクタ59,60,61,62,63は、それぞれI/Oセル67,68,69,70,71の出力信号を選択するセレクタである。また、セレクタ59,60,61,62,63各々には、各I/Oセルの通常モード時に選択される信号である通常モード選択信号を入力するための通常モード選択信号入力線72,73,74,75,76が接続されている。
ドライブ能力判定回路98は、第1の実施形態におけるCPU24に代わって、遅延測定回路57からの遅延測定結果に基づき、各I/Oセルのドライブ能力を判定するものである。ドライブ能力判定回路98は、遅延測定回路57により測定した総遅延値を読み出すハードウェア回路として機能する。また、ドライブ能力判定回路98には、外部のレジスタ情報や、端子設定情報等から固定値化された基準パラメータが入力される。ドライブ能力判定回路98は、判断に基づき、I/O回路53の出力バッファのドライブ能力を制御するドライブ能力制御回路55のドライブ能力値を決定し、ドライブ能力制御回路55に出力する。
各I/Oセル67,68,69,70,71は、それぞれドライブ能力制御回路55からの出力である制御信号を出力するための制御信号出力線87,88,89,90,91を通じてドライブ能力制御回路55と接続され、当該制御信号に基づき、実際のドライブ能力が決定される。
遅延測定テストモード設定回路64は、半導体集積回路51を検査するためのテストモードに半導体集積回路を設定する。遅延測定テストモード設定回路64により当該のテストモードがアクティブになると、セレクタ58は、I/O回路53に対し、I /O回路を出力モードに固定する制御信号を出力する。本発明においては、後述するように、テストモード時において、遅延測定テストモード設定回路64は、セレクタのごとき論理素子を通じて、複数のI/Oセルをチェーン状に接続する。
遅延測定回路57は、後述するように所定の遅延時間を測定するための回路である。遅延測定回路57は、遅延測定回路57の測定終了をドライブ能力判定回路98へ通知するための通知信号を出力する信号線を通じてドライブ判定回路98と接続されている。また、遅延測定回路57には、遅延測定回路57の分解能となる動作クロックを入力する動作クロック線97が接続されている。後述するように、テストモード時において、遅延測定回路57は、チェーン状に接続された複数のI/Oセルの総遅延値を測定する。
さらに、遅延測定回路57には、その出力のスタートポイント、エンドポイントとなるスタートポイント線65、エンドポイント線66が接続されている。テストモード時に、1番目のI/Oセル67に接続されたセレクタ59の入力線92と遅延測定回路57のスタートポイント線65が接続される。また、各I/Oセルに接続されたI/Oセル内部出力信号77,78,79,80およびエンドポイント線66は、I/Oセル67,68,69,70,71から半導体集積回路51の内部へ出力されるI/Oセル内部出力信号を出力するための線である。
上述したように、遅延測定テストモード設定回路64によりテストモードがアクティブになると、遅延測定回路57は、スタートポイント線65を通じて、テストトリガを発する。スタートポイント線65を通じてセレクタ59に入力されたテストトリガとしての内部出力信号は、1番目のI/Oセル67に接続された入力線92を通じて、I/Oセル67に伝えられる。以下、次のように内部出力信号が伝達可能なチェーン接続が成立する。
セレクタ60→入力線93→I/Oセル68→セレクタ61→入力線94→I/Oセル69→セレクタ62→入力線95→I/Oセル70→セレクタ63→入力線96→I/Oセル71
最終のI/Oセル71の内部出力信号(テストトリガ)は、チェーン接続の末尾として、エンドポイント線66を通じて遅延測定回路57に入力される。遅延測定回路57から発せられたテストトリガは、外部配線負荷の影響を受けながらチェーン接続上を伝搬し、最後に遅延測定回路57のエンドポイント線66からの入力へ到達する。遅延測定回路57は、動作クロック97の分解能の限度で、スタートポイント線65を通じてテストトリガが発せられた時刻から、エンドポイント線96を通じてテストトリガが帰還してくるまでの時間をカウントする遅延測定を行い、その測定結果をカウント値としてドライブ能力判定回路98へ通知する。尚、遅延測定回路57は、ドライブ能力判定回路98からの起動トリガによって、テストトリガをスタートポイント線65を通じてセレクタ59へ発する。
本実施形態において、ドライブ能力判定回路98は、予め与えられた基準パラメータ(基準値)と、遅延測定回路57による測定結果(カウント値)とを比較する。そして、測定結果が基準値より大きい場合、ドライブ能力判定回路98は、ドライブ能力制御回路55のドライブ能力設定を1段階高く引き上げる。一方、測定結果が基準値より小さい場合は、ドライブ能力判定回路98は、ドライブ能力制御回路55のドライブ能力設定を1段階引き下げる。
そして、ドライブ能力判定回路98は、所定時間経過後、起動トリガにより遅延測定回路57を再起動し、遅延の測定終了を待ち、再度比較する。このような比較動作を繰り返し、最終的に基準値と測定結果の差が最小になった場合、調整動作を終了する。
第2の実施形態によれば、一連の調整制御を、第1実施形態のようなCPUのソフトウェアに依存することなく、ハードウェア回路による制御のみで一貫して行うことが可能となる。
上述したように、本発明の半導体集積回路によれば、テストモード時において、複数のI/Oセルがチェーン状に接続される。したがって、I/Oセル一つ分の遅延量ではなく、全I/Oセルの遅延量の総和が計測され、遅延量の絶対値を大きく取ることが可能となる。したがって、半導体集積回路内部で使用するクロック周波数で動作する遅延測定回路において、十分な分解能が得られるようになり、一定の測定精度が得られるようになる。また、半導体集積回路チップを基板実装した時点の条件で伝搬遅延が自己診断できるため、基盤配線のインピーダンスを包括したドライブ能力調整が図れる。
以上、本発明の各種実施形態を説明したが、本発明は前記実施形態において示された事項に限定されず、明細書の記載、並びに周知の技術に基づいて、当業者がその変更・応用することも本発明の予定するところであり、保護を求める範囲に含まれる。
本発明の半導体集積回路は、ドライブ能力の個体差ばらつきを量産検査時の選別に頼らず、基板上に実装した後でも、セルフチェックで自身の実力位置を把握し、ばらつきを補正し、最適なドライブ能力値を設定できる点で有用である。
21,51 半導体集積回路
22,52 メモリデバイス
23,53 I/O回路
24 CPU
25,55 ドライブ能力制御回路
26 設定レジスタ
27,57 遅延測定回路
34,64 遅延測定テストモード設定回路
22,52 メモリデバイス
23,53 I/O回路
24 CPU
25,55 ドライブ能力制御回路
26 設定レジスタ
27,57 遅延測定回路
34,64 遅延測定テストモード設定回路
Claims (6)
- 各々出力バッファと入力バッファを含み、外部の装置との間でデータのやり取りを行う複数の入出力要素と、
テストモード時に論理素子を通じて、前記複数の入出力要素をチェーン状に接続するテストモード設定回路と、
前記テストモード時に、チェーン状に接続された前記複数の入出力要素の総遅延値を測定する遅延測定回路と、
を備える半導体集積回路。 - 請求項1に記載の半導体集積回路であって、
チェーン状に接続された複数の入出力要素の出力バッファについて、段階的にドライブ能力を変更するドライブ能力制御回路を備える半導体集積回路。 - 請求項1または2に記載した半導体集積回路であって、
所定のプログラムに基づき、前記遅延測定回路により測定した総遅延値を読み出す演算装置を備える半導体集積回路。 - 請求項1または2に記載した半導体集積回路であって、
前記遅延測定回路により測定した総遅延値を読み出すハードウェア回路を備える半導体集積回路。 - 請求項2に記載した半導体集積回路であって、
前記遅延測定回路により測定した総遅延値に基づき、前記出力バッファのドライブ能力のばらつき補正を行う半導体集積回路。 - 請求項2または5に記載した半導体集積回路を基板上に実装後、前記基板上の配線と当該半導体集積回路を接続した実際の使用環境条件において、チェーン状に接続された複数の入出力要素の総遅延値を前記遅延測定回路を用いて測定し、測定された総遅延値に基づき、前記出力バッファのドライブ能力を調整し、前記入出力要素と外部の装置との通信タイミング調整をする、I/Oドライブ能力調整方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008165963A JP2010010907A (ja) | 2008-06-25 | 2008-06-25 | 半導体集積回路およびi/oドライブ能力調整方法 |
PCT/JP2009/002373 WO2009157134A1 (ja) | 2008-06-25 | 2009-05-28 | 半導体集積回路およびi/oドライブ能力調整方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008165963A JP2010010907A (ja) | 2008-06-25 | 2008-06-25 | 半導体集積回路およびi/oドライブ能力調整方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010010907A true JP2010010907A (ja) | 2010-01-14 |
Family
ID=41444207
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008165963A Withdrawn JP2010010907A (ja) | 2008-06-25 | 2008-06-25 | 半導体集積回路およびi/oドライブ能力調整方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2010010907A (ja) |
WO (1) | WO2009157134A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2357020B1 (fr) | 2010-02-17 | 2012-08-29 | Sorin CRM SAS | Dispositif médical actif de type stimulateur cardiaque, défibrillateur et/ou resynchroniseur, à optimisation automatique du délai atrioventriculaire |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63295980A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 入出力回路 |
JPH01228322A (ja) * | 1988-03-09 | 1989-09-12 | Nec Corp | ゲートアレイ |
JP3280562B2 (ja) * | 1996-03-18 | 2002-05-13 | シャープ株式会社 | 集積回路 |
-
2008
- 2008-06-25 JP JP2008165963A patent/JP2010010907A/ja not_active Withdrawn
-
2009
- 2009-05-28 WO PCT/JP2009/002373 patent/WO2009157134A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2009157134A1 (ja) | 2009-12-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4914836B2 (ja) | 半導体集積回路 | |
JP2017103629A (ja) | 遅延回路、dll回路および遅延回路の故障救済方法 | |
JP2003316736A (ja) | Usb回路およびデータ構造 | |
WO2009157134A1 (ja) | 半導体集積回路およびi/oドライブ能力調整方法 | |
JP4603903B2 (ja) | 負荷変動補償回路、電子デバイス、試験装置、及びタイミング発生回路 | |
EP2664991A1 (en) | Memory controller and information processing device | |
US10256798B2 (en) | Test method of delay circuit including delay line | |
WO2009139101A1 (ja) | 電子機器システム、および半導体集積回路のコントローラ | |
JP2006303300A (ja) | 半導体装置及びその製造方法 | |
JP4690731B2 (ja) | 半導体装置とそのテスト装置及びテスト方法。 | |
JP2007171060A (ja) | 動作モード設定回路、動作モード設定回路を有するlsi、及び動作モード設定方法 | |
JP5375946B2 (ja) | 電子回路、および試験システム | |
JP5557783B2 (ja) | 半導体集積回路装置 | |
KR20100103145A (ko) | 반도체 메모리 장치의 초기화 회로 | |
JP2006332897A (ja) | 半導体集積回路 | |
US9240788B2 (en) | Semiconductor device and communication interface circuit | |
US20060197573A1 (en) | Semiconductor integrated circuit and method for manufacturing semiconductor integrated circuit | |
WO2011013270A1 (ja) | 半導体装置 | |
JP4804832B2 (ja) | 半導体集積回路及び半導体集積回路検査方法 | |
JP2010073761A (ja) | 半導体装置及びその制御方法 | |
US9495643B2 (en) | Semiconductor device capable of testing bonding of pad | |
JP2009216419A (ja) | 半導体集積回路装置 | |
JP2007110686A (ja) | デジタル回路、半導体デバイス及びクロック調整方法 | |
JP2005236207A (ja) | 半導体装置 | |
JP2001228213A (ja) | 半導体集積回路装置及びクロックスキューの検証方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110906 |