JP3280562B2 - 集積回路 - Google Patents
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- JP3280562B2 JP3280562B2 JP06130696A JP6130696A JP3280562B2 JP 3280562 B2 JP3280562 B2 JP 3280562B2 JP 06130696 A JP06130696 A JP 06130696A JP 6130696 A JP6130696 A JP 6130696A JP 3280562 B2 JP3280562 B2 JP 3280562B2
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路が備える
バッファを構成する論理回路を、奇数個縦続接続してリ
ングオシレータを構成し、１つの論理回路に対する遅延
時間を求め、その遅延時間に基づいて集積回路全体の遅
延時間を測定することができる集積回路に関する。
バッファを構成する論理回路を、奇数個縦続接続してリ
ングオシレータを構成し、１つの論理回路に対する遅延
時間を求め、その遅延時間に基づいて集積回路全体の遅
延時間を測定することができる集積回路に関する。
【０００２】
【従来の技術】図６は、ＬＳＩ（Large Scale Integrat
ed Circuit；大規模集積回路）ウエハ１上に構成される
モニタチップ２の配置例を示す平面図である。ＬＳＩウ
エハ１が、たとえば直径８インチ（２０センチ）の場合
には、５９６個のＬＳＩチップ３が作成される。ＬＳＩ
チップ３の製造工程終了後に、同一ウエハ上に作成され
た複数のＬＳＩチップ３の特性値が、予め定める範囲内
にあるかどうかを確認する試験が行われる。この試験の
ために、ＬＳＩウエハ１上には、複数個のモニタチップ
２が構成される。モニタチップ２は、ＬＳＩチップ３の
特性評価専用のＬＳＩチップであり、ＬＳＩチップ内の
各種の抵抗、線巾、トランジスタの閾値電圧等を測定す
るための専用回路を搭載している。モニタチップ２は、
図６に示されるように、ＬＳＩウエハ１の全範囲に均等
に配置されている。このモニタチップ２によって測定さ
れる特性を評価することによって、ＬＳＩウエハ１に作
成されたＬＳＩチップ３の特性を知ることができる。
ed Circuit；大規模集積回路）ウエハ１上に構成される
モニタチップ２の配置例を示す平面図である。ＬＳＩウ
エハ１が、たとえば直径８インチ（２０センチ）の場合
には、５９６個のＬＳＩチップ３が作成される。ＬＳＩ
チップ３の製造工程終了後に、同一ウエハ上に作成され
た複数のＬＳＩチップ３の特性値が、予め定める範囲内
にあるかどうかを確認する試験が行われる。この試験の
ために、ＬＳＩウエハ１上には、複数個のモニタチップ
２が構成される。モニタチップ２は、ＬＳＩチップ３の
特性評価専用のＬＳＩチップであり、ＬＳＩチップ内の
各種の抵抗、線巾、トランジスタの閾値電圧等を測定す
るための専用回路を搭載している。モニタチップ２は、
図６に示されるように、ＬＳＩウエハ１の全範囲に均等
に配置されている。このモニタチップ２によって測定さ
れる特性を評価することによって、ＬＳＩウエハ１に作
成されたＬＳＩチップ３の特性を知ることができる。
【０００３】近年、ＬＳＩチップの製造工程におけるウ
エハプロセスの微細化によって、ＬＳＩチップの大規模
化および高集積化が図られており、さらには高クロック
周波数の実現に伴って、ＬＳＩチップの高速化が図られ
ている。このため、ＬＳＩチップの特性値が、設計時に
想定する値から大きく変動していると、ＬＳＩチップの
動作は大きく影響を受ける。特に、ＬＳＩチップの特性
の中の遅延時間のずれに影響されて、ＬＳＩチップが搭
載されるデバイスの誤動作を招くおそれがある。またＬ
ＳＩチップの設計時には、超高速デバイスの設計および
動作を考慮して、ＬＳＩチップ３内部に構成される回路
の内部遅延時間が、高精度にタイミングシミュレーショ
ンされる。これは、実際のＬＳＩチップの遅延時間と、
ＬＳＩチップの設計時に想定される遅延時間との間にず
れが発生していると、超高速デバイスの設計および動作
に大きく影響するため、高精度に遅延時間を調べる必要
があるからである。
エハプロセスの微細化によって、ＬＳＩチップの大規模
化および高集積化が図られており、さらには高クロック
周波数の実現に伴って、ＬＳＩチップの高速化が図られ
ている。このため、ＬＳＩチップの特性値が、設計時に
想定する値から大きく変動していると、ＬＳＩチップの
動作は大きく影響を受ける。特に、ＬＳＩチップの特性
の中の遅延時間のずれに影響されて、ＬＳＩチップが搭
載されるデバイスの誤動作を招くおそれがある。またＬ
ＳＩチップの設計時には、超高速デバイスの設計および
動作を考慮して、ＬＳＩチップ３内部に構成される回路
の内部遅延時間が、高精度にタイミングシミュレーショ
ンされる。これは、実際のＬＳＩチップの遅延時間と、
ＬＳＩチップの設計時に想定される遅延時間との間にず
れが発生していると、超高速デバイスの設計および動作
に大きく影響するため、高精度に遅延時間を調べる必要
があるからである。
【０００４】上述したモニタチップ２を用いて特性を測
定した場合、全ての特性項目の評価が可能であるが、Ｌ
ＳＩチップ３を直接測定するわけではなく、かつモニタ
チップ２は、ＬＳＩウエハ１上に少数しか構成されない
ため、ＬＳＩウエハ１内の傾向的な特性しか知ることが
できない。このため、上述の方法では、個々のＬＳＩチ
ップの遅延時間の測定を高精度に行うことができない。
定した場合、全ての特性項目の評価が可能であるが、Ｌ
ＳＩチップ３を直接測定するわけではなく、かつモニタ
チップ２は、ＬＳＩウエハ１上に少数しか構成されない
ため、ＬＳＩウエハ１内の傾向的な特性しか知ることが
できない。このため、上述の方法では、個々のＬＳＩチ
ップの遅延時間の測定を高精度に行うことができない。
【０００５】個々のＬＳＩチップの遅延時間の測定を高
精度に行う技術として、第１従来技術が特開平１−１８
７９６８、第２従来技術が特開昭６２−２４９０８１、
第３従来技術が特開平５−１１０３０にそれぞれ開示さ
れている。
精度に行う技術として、第１従来技術が特開平１−１８
７９６８、第２従来技術が特開昭６２−２４９０８１、
第３従来技術が特開平５−１１０３０にそれぞれ開示さ
れている。
【０００６】図７は、第１従来技術を説明するための回
路図である。第１従来技術では、複数のＬＳＩチップの
遅延時間を個別に測定するために、各ＬＳＩチップ内に
それぞれリングオシレータ回路２Ｄを設ける。ＬＳＩチ
ップの製造工程終了後に個々のＬＳＩチップの遅延時間
を測定する。ＬＳＩチップは、測定専用の回路として、
入力端子２Ａ、出力端子２Ｂ、リングオシレータ回路２
Ｄおよび分周器２Ｃを備える。
路図である。第１従来技術では、複数のＬＳＩチップの
遅延時間を個別に測定するために、各ＬＳＩチップ内に
それぞれリングオシレータ回路２Ｄを設ける。ＬＳＩチ
ップの製造工程終了後に個々のＬＳＩチップの遅延時間
を測定する。ＬＳＩチップは、測定専用の回路として、
入力端子２Ａ、出力端子２Ｂ、リングオシレータ回路２
Ｄおよび分周器２Ｃを備える。
【０００７】リングオシレータ回路２Ｄは、ｎ個（奇数
個）のＮＡＮＤ（否定論理積）回路２Ｄ１〜２Ｄｎによ
って構成される。ｎ個のＮＡＮＤ回路２Ｄ１〜２Ｄｎ
は、ＮＡＮＤ回路２Ｄ１を第１段とし、ＮＡＮＤ回路２
Ｄｎを最終段とし、前段のＮＡＮＤ回路２Ｄｉ（ｉ＝１
〜ｎ−１）の出力を次段のＮＡＮＤ回路２Ｄ（ｉ＋１）
の２つの入力端子に共通に与えることによって縦続接続
される。なお、第１段のＮＡＮＤ回路２Ｄ１の一方入力
端子には入力端子２Ａが接続され、他方入力端子には最
終段のＮＡＮＤ回路２Ｄｎの出力が与えられる。ＮＡＮ
Ｄ回路２Ｄｎの出力は、分周器２Ｃを介して出力端子２
Ｂに与えられる。
個）のＮＡＮＤ（否定論理積）回路２Ｄ１〜２Ｄｎによ
って構成される。ｎ個のＮＡＮＤ回路２Ｄ１〜２Ｄｎ
は、ＮＡＮＤ回路２Ｄ１を第１段とし、ＮＡＮＤ回路２
Ｄｎを最終段とし、前段のＮＡＮＤ回路２Ｄｉ（ｉ＝１
〜ｎ−１）の出力を次段のＮＡＮＤ回路２Ｄ（ｉ＋１）
の２つの入力端子に共通に与えることによって縦続接続
される。なお、第１段のＮＡＮＤ回路２Ｄ１の一方入力
端子には入力端子２Ａが接続され、他方入力端子には最
終段のＮＡＮＤ回路２Ｄｎの出力が与えられる。ＮＡＮ
Ｄ回路２Ｄｎの出力は、分周器２Ｃを介して出力端子２
Ｂに与えられる。
【０００８】遅延時間の測定を行う場合、たとえばハイ
レベルの検査信号が入力端子２Ａからリングオシレータ
回路２Ｄに与えられる。検査信号は、ＮＡＮＤ回路２Ｄ
１の一方入力端子に与えられ、したがってＮＡＮＤ回路
２Ｄ１は、他方入力端子の信号レベル（ＮＡＮＤ回路２
Ｄｎの出力信号レベル）を反転して次段のＮＡＮＤ回路
２Ｄ２に出力する。ＮＡＮＤ回路２Ｄ２は、与えられた
信号レベルを反転して次段のＮＡＮＤ回路２Ｄ３に出力
する。以下、同様にして、縦続接続されるＮＡＮＤ回路
２Ｄ３〜２Ｄｎは、順次信号レベルを反転しながら次段
に出力する。したがって、信号レベルが奇数回反転する
ことになるので、最終段のＮＡＮＤ回路２Ｄｎは、第１
段のＮＡＮＤ回路２Ｄ１の他方入力端子に与える信号レ
ベルを反転させる。最終段のＮＡＮＤ回路２Ｄｎの出力
信号レベルが反転する度に、第１段のＮＡＮＤ回路２Ｄ
１への入力信号レベルは反転し、ｎ個のＮＡＮＤ回路の
出力信号レベルが順次変化するのに必要な時間経過後
に、最終段のＮＡＮＤ回路２Ｄｎの出力も反転する。こ
の動作を繰り返すことによって、リングオシレータ回路
２Ｄは、一定周期のパルスを出力する。分周器２Ｃは、
この一定周期のパルスを、たとえば分周比１／２m（ｍ
は自然数）で分周して出力端子２Ｂに出力する。
レベルの検査信号が入力端子２Ａからリングオシレータ
回路２Ｄに与えられる。検査信号は、ＮＡＮＤ回路２Ｄ
１の一方入力端子に与えられ、したがってＮＡＮＤ回路
２Ｄ１は、他方入力端子の信号レベル（ＮＡＮＤ回路２
Ｄｎの出力信号レベル）を反転して次段のＮＡＮＤ回路
２Ｄ２に出力する。ＮＡＮＤ回路２Ｄ２は、与えられた
信号レベルを反転して次段のＮＡＮＤ回路２Ｄ３に出力
する。以下、同様にして、縦続接続されるＮＡＮＤ回路
２Ｄ３〜２Ｄｎは、順次信号レベルを反転しながら次段
に出力する。したがって、信号レベルが奇数回反転する
ことになるので、最終段のＮＡＮＤ回路２Ｄｎは、第１
段のＮＡＮＤ回路２Ｄ１の他方入力端子に与える信号レ
ベルを反転させる。最終段のＮＡＮＤ回路２Ｄｎの出力
信号レベルが反転する度に、第１段のＮＡＮＤ回路２Ｄ
１への入力信号レベルは反転し、ｎ個のＮＡＮＤ回路の
出力信号レベルが順次変化するのに必要な時間経過後
に、最終段のＮＡＮＤ回路２Ｄｎの出力も反転する。こ
の動作を繰り返すことによって、リングオシレータ回路
２Ｄは、一定周期のパルスを出力する。分周器２Ｃは、
この一定周期のパルスを、たとえば分周比１／２m（ｍ
は自然数）で分周して出力端子２Ｂに出力する。
【０００９】第１従来技術では、ＬＳＩチップ内の遅延
時間の測定は、入力端子２Ａにハイレベルの検査信号が
与えられてから分周器２Ｃの出力が反転するまでの時間
Ｔを測定し、１つのＮＡＮＤ回路に対する遅延時間ｔ０
を以下の式（１）によって求める。
時間の測定は、入力端子２Ａにハイレベルの検査信号が
与えられてから分周器２Ｃの出力が反転するまでの時間
Ｔを測定し、１つのＮＡＮＤ回路に対する遅延時間ｔ０
を以下の式（１）によって求める。
【００１０】 ｔ０＝（Ｔ／２m）×ｎ …（１） その後、求めた遅延時間ｔ０を基準として、ＬＳＩチッ
プの遅延時間が推定される。
プの遅延時間が推定される。
【００１１】第２従来技術では、異なる数の論理回路が
それぞれ縦続接続された２つの回路を並列に設け、この
２つの回路に同じタイミングで信号を入力したときの各
回路からの出力の差分に基づいて、１つの論理回路に対
する遅延時間を求めるスルーパス方式と、その縦続接続
した論理回路を用いてリングオシレータを構成し、その
リングオシレータを用いて遅延時間を求めるリングオシ
レータ方式との２つの方式を共用して遅延時間が測定さ
れる。
それぞれ縦続接続された２つの回路を並列に設け、この
２つの回路に同じタイミングで信号を入力したときの各
回路からの出力の差分に基づいて、１つの論理回路に対
する遅延時間を求めるスルーパス方式と、その縦続接続
した論理回路を用いてリングオシレータを構成し、その
リングオシレータを用いて遅延時間を求めるリングオシ
レータ方式との２つの方式を共用して遅延時間が測定さ
れる。
【００１２】第３従来技術では、高速論理集積回路の内
部に構成される出力バッファをリング状に縦続接続し、
リングオシレータを構成する。上述の第１従来技術と同
様に、リングオシレータから出力されるパルスの周波数
を測定して、出力バッファであるＳＰＬ（Super Push-p
ull Logic）回路の遅延時間を測定する。
部に構成される出力バッファをリング状に縦続接続し、
リングオシレータを構成する。上述の第１従来技術と同
様に、リングオシレータから出力されるパルスの周波数
を測定して、出力バッファであるＳＰＬ（Super Push-p
ull Logic）回路の遅延時間を測定する。
【００１３】
【発明が解決しようとする課題】第１および第２従来技
術では、遅延時間の測定にしか用いられない構成要素と
して、論理回路、入力および出力端子を構成する必要が
あり、ＬＳＩチップの面積が増大するとともに、コスト
も増大する。その結果、ＬＳＩチップを搭載するデバイ
スの大型化およびコストの増大という問題を招来する。
術では、遅延時間の測定にしか用いられない構成要素と
して、論理回路、入力および出力端子を構成する必要が
あり、ＬＳＩチップの面積が増大するとともに、コスト
も増大する。その結果、ＬＳＩチップを搭載するデバイ
スの大型化およびコストの増大という問題を招来する。
【００１４】第３従来技術では、リング状に縦続接続さ
れる出力バッファは、高速論理回路内のマクロセルに設
けられたものであり、外部の他のデバイスと高速論理集
積回路とを接続するための入力、出力および入出力端子
には接続されていないため、構成されたリングオシレー
タと遅延時間を測定する外部の測定装置との間の配線が
長くなる。このため、波形なまりの影響が大きくなり、
測定した遅延時間の精度が低下する。
れる出力バッファは、高速論理回路内のマクロセルに設
けられたものであり、外部の他のデバイスと高速論理集
積回路とを接続するための入力、出力および入出力端子
には接続されていないため、構成されたリングオシレー
タと遅延時間を測定する外部の測定装置との間の配線が
長くなる。このため、波形なまりの影響が大きくなり、
測定した遅延時間の精度が低下する。
【００１５】また、ＬＳＩチップ内にリングオシレータ
のような測定のための専用回路を設けない従来技術で
は、高精度かつ高速に遅延時間の測定を行うためには、
高価な測定装置が必要である。
のような測定のための専用回路を設けない従来技術で
は、高精度かつ高速に遅延時間の測定を行うためには、
高価な測定装置が必要である。
【００１６】本発明の目的は、集積回路内のバッファを
構成する論理回路を用いて、リングオシレータを構成
し、安価かつ高精度に集積回路の遅延時間を測定するこ
とができる集積回路を提供することである。
構成する論理回路を用いて、リングオシレータを構成
し、安価かつ高精度に集積回路の遅延時間を測定するこ
とができる集積回路を提供することである。
【００１７】
【００１８】
【課題を解決するための手段】本発明は、予め定める処
理を実行する機能回路と、バッファを介して機能回路に
接続され、外部からの信号が与えられる少なくとも１つ
の入力端子と、バッファを介して機能回路に接続され、
機能回路からの信号が与えられる少なくとも１つの出力
端子と、２つのバッファを並列かつ逆方向に接続して構
成される入出力バッファを介して機能回路に接続され、
外部からの信号または機能回路からの信号が与えられる
少なくとも１つの入出力端子とを備える集積回路におい
て、前記バッファは、２つのインバータ回路を直列に接
続して構成されており、検査の実行を指示する指示信号
が与えられる指示信号入力端子と、前記指示信号に応答
して、複数のバッファからそれぞれ選ばれたインバータ
回路を、いずれか１つの入力端子に接続されたものを第
１段とし、いずれか１つの出力端子に接続されたものが
最終段となるように、奇数個縦続接続する接続回路とを
含むことを特徴とする集積回路である。本発明に従え
ば、たとえば検査装置から指示信号入力端子を介して指
示信号が与えられると、接続回路によって、入力端子に
接続されているインバータ回路を第１段とし、出力端子
に接続されているインバータ回路を最終段として、奇数
個のインバータ回路が縦続接続される。その後、たとえ
ば検査装置によって、第１段のインバータ回路が接続さ
れている入力端子と最終段のインバータ回路が接続され
ている出力端子とが接続されて、入力端子に検査信号と
して最終段のインバータ回路の出力が与えられる。これ
によって、縦続接続されたインバータ回路はリングオシ
レータとして動作し、出力端子から一定の周波数の信号
を出力する。その信号の周波数を測定して、１つのイン
バータ回路に対する遅延時間を算出する。算出された遅
延時間に基づいて集積回路の遅延時間が求められる。し
たがって、測定のためだけに用いられる回路を独立して
集積回路内に構成していないので、回路規模の増加を最
小限に抑えることができ、またコストの増加を抑えるこ
とができる。さらに、入力端子および出力端子に接続さ
れた各論理回路を縦続接続しているため、縦続接続され
ている論理回路と検査装置との間の配線を短くできる。
したがって、配線が持つ浮遊容量などが原因で生じる波
形なまりによる遅延が小さくなるため、遅延時間の測定
への影響をより小さくすることができる。
理を実行する機能回路と、バッファを介して機能回路に
接続され、外部からの信号が与えられる少なくとも１つ
の入力端子と、バッファを介して機能回路に接続され、
機能回路からの信号が与えられる少なくとも１つの出力
端子と、２つのバッファを並列かつ逆方向に接続して構
成される入出力バッファを介して機能回路に接続され、
外部からの信号または機能回路からの信号が与えられる
少なくとも１つの入出力端子とを備える集積回路におい
て、前記バッファは、２つのインバータ回路を直列に接
続して構成されており、検査の実行を指示する指示信号
が与えられる指示信号入力端子と、前記指示信号に応答
して、複数のバッファからそれぞれ選ばれたインバータ
回路を、いずれか１つの入力端子に接続されたものを第
１段とし、いずれか１つの出力端子に接続されたものが
最終段となるように、奇数個縦続接続する接続回路とを
含むことを特徴とする集積回路である。本発明に従え
ば、たとえば検査装置から指示信号入力端子を介して指
示信号が与えられると、接続回路によって、入力端子に
接続されているインバータ回路を第１段とし、出力端子
に接続されているインバータ回路を最終段として、奇数
個のインバータ回路が縦続接続される。その後、たとえ
ば検査装置によって、第１段のインバータ回路が接続さ
れている入力端子と最終段のインバータ回路が接続され
ている出力端子とが接続されて、入力端子に検査信号と
して最終段のインバータ回路の出力が与えられる。これ
によって、縦続接続されたインバータ回路はリングオシ
レータとして動作し、出力端子から一定の周波数の信号
を出力する。その信号の周波数を測定して、１つのイン
バータ回路に対する遅延時間を算出する。算出された遅
延時間に基づいて集積回路の遅延時間が求められる。し
たがって、測定のためだけに用いられる回路を独立して
集積回路内に構成していないので、回路規模の増加を最
小限に抑えることができ、またコストの増加を抑えるこ
とができる。さらに、入力端子および出力端子に接続さ
れた各論理回路を縦続接続しているため、縦続接続され
ている論理回路と検査装置との間の配線を短くできる。
したがって、配線が持つ浮遊容量などが原因で生じる波
形なまりによる遅延が小さくなるため、遅延時間の測定
への影響をより小さくすることができる。
【００１９】
【００２０】前記接続回路は、インバータ回路の縦続接
続の対象となるＮ（Ｎ≧２）個のバッファ間にそれぞれ
設けられるＮ−１個の選択回路を含み、特定の１つの選
択回路は、前記指示信号に基づいて、前段のバッファの
第１段のインバータ回路の出力信号および後段のバッフ
ァの種類に応じて入力させるべき信号のどちらか一方を
選択して、後段のバッファに与え、残余の選択回路は、
それぞれ、前記指示信号に基づいて、前段のバッファの
出力信号および後段のバッファの種類に応じて入力させ
るべき信号のどちらか一方を選択して、後段のバッファ
に与えることを特徴とする。本発明に従えば、特定の１
つの選択回路は、指示信号の信号レベルに基づいて、後
段のバッファに与える信号を選択する。たとえば、指示
信号がハイレベルである場合は、後段のバッファに対し
て、そのバッファの種類に応じた信号が入力される。入
力バッファであれば入力端子からの信号が入力され、出
力バッファであれば機能回路からの信号が入力される。
一方、指示信号がローレベルである場合は、前段のバッ
ファの第１段のインバータ回路の出力信号が後段のバッ
ファに入力される。また残余の選択回路は、指示信号の
信号レベルに基づいて、後段のバッファに与える信号を
選択する。たとえば、指示信号がハイレベルである場合
は、上述した特定の１つの選択回路と同様に、後段のバ
ッファに対して、そのバッファの種類に応じた信号が入
力される。一方、指示信号がローレベルである場合は、
前段のバッファの出力信号が後段のバッファに入力され
る。したがって、指示信号がローレベルの場合には、イ
ンバータ回路が奇数個縦続接続されて、遅延時間の測定
が行われる。
続の対象となるＮ（Ｎ≧２）個のバッファ間にそれぞれ
設けられるＮ−１個の選択回路を含み、特定の１つの選
択回路は、前記指示信号に基づいて、前段のバッファの
第１段のインバータ回路の出力信号および後段のバッフ
ァの種類に応じて入力させるべき信号のどちらか一方を
選択して、後段のバッファに与え、残余の選択回路は、
それぞれ、前記指示信号に基づいて、前段のバッファの
出力信号および後段のバッファの種類に応じて入力させ
るべき信号のどちらか一方を選択して、後段のバッファ
に与えることを特徴とする。本発明に従えば、特定の１
つの選択回路は、指示信号の信号レベルに基づいて、後
段のバッファに与える信号を選択する。たとえば、指示
信号がハイレベルである場合は、後段のバッファに対し
て、そのバッファの種類に応じた信号が入力される。入
力バッファであれば入力端子からの信号が入力され、出
力バッファであれば機能回路からの信号が入力される。
一方、指示信号がローレベルである場合は、前段のバッ
ファの第１段のインバータ回路の出力信号が後段のバッ
ファに入力される。また残余の選択回路は、指示信号の
信号レベルに基づいて、後段のバッファに与える信号を
選択する。たとえば、指示信号がハイレベルである場合
は、上述した特定の１つの選択回路と同様に、後段のバ
ッファに対して、そのバッファの種類に応じた信号が入
力される。一方、指示信号がローレベルである場合は、
前段のバッファの出力信号が後段のバッファに入力され
る。したがって、指示信号がローレベルの場合には、イ
ンバータ回路が奇数個縦続接続されて、遅延時間の測定
が行われる。
【００２１】前記特定の１つの選択回路は、前段のバッ
ファの第１段のインバータ回路の出力信号と前記指示信
号の反転信号とが与えられる第１論理積回路と、後段の
バッファの種類に応じて入力させるべき信号と前記指示
信号とが与えられる第２論理積回路と、前記第１および
第２論理積回路の各出力の論理和演算を行い、演算結果
を後段のバッファに与える第１論理和回路とを含むこと
を特徴とする。本発明に従えば、特定の１つの選択回路
について、たとえば指示信号がハイレベルの場合は、第
１論理積回路は、ハイレベルの指示信号が反転して与え
られるため、常にローレベルを出力する。第２論理積回
路は、ハイレベルの指示信号が与えられるため、後段の
バッファの種類に応じて入力させるべき信号として、入
力端子、出力端子、入出力端子または機能回路から与え
られる信号の信号レベルをそのまま出力する。これによ
って、第１論理和回路は、入力端子、出力端子、入出力
端子または機能回路から与えられる信号の信号レベルを
後段のバッファに出力する。したがって、後段のバッフ
ァは、入力バッファ、出力バッファまたは入出力バッフ
ァとして機能する。一方、与えられる指示信号がローレ
ベルの場合は、第１論理積回路は、ローレベルの指示信
号が反転して与えられるため、前段のバッファの第１段
のインバータ回路の出力信号の信号レベルを出力する。
第２論理積回路は、ローレベルの指示信号が与えられる
ため、常にローレベルを出力する。これによって、第１
論理和回路は、前段のバッファの第１段のインバータ回
路の出力信号の信号レベルを後段のバッファに出力す
る。したがって、バッファを構成するインバータ回路が
奇数個縦続接続され、遅延時間の測定が行われる。
ファの第１段のインバータ回路の出力信号と前記指示信
号の反転信号とが与えられる第１論理積回路と、後段の
バッファの種類に応じて入力させるべき信号と前記指示
信号とが与えられる第２論理積回路と、前記第１および
第２論理積回路の各出力の論理和演算を行い、演算結果
を後段のバッファに与える第１論理和回路とを含むこと
を特徴とする。本発明に従えば、特定の１つの選択回路
について、たとえば指示信号がハイレベルの場合は、第
１論理積回路は、ハイレベルの指示信号が反転して与え
られるため、常にローレベルを出力する。第２論理積回
路は、ハイレベルの指示信号が与えられるため、後段の
バッファの種類に応じて入力させるべき信号として、入
力端子、出力端子、入出力端子または機能回路から与え
られる信号の信号レベルをそのまま出力する。これによ
って、第１論理和回路は、入力端子、出力端子、入出力
端子または機能回路から与えられる信号の信号レベルを
後段のバッファに出力する。したがって、後段のバッフ
ァは、入力バッファ、出力バッファまたは入出力バッフ
ァとして機能する。一方、与えられる指示信号がローレ
ベルの場合は、第１論理積回路は、ローレベルの指示信
号が反転して与えられるため、前段のバッファの第１段
のインバータ回路の出力信号の信号レベルを出力する。
第２論理積回路は、ローレベルの指示信号が与えられる
ため、常にローレベルを出力する。これによって、第１
論理和回路は、前段のバッファの第１段のインバータ回
路の出力信号の信号レベルを後段のバッファに出力す
る。したがって、バッファを構成するインバータ回路が
奇数個縦続接続され、遅延時間の測定が行われる。
【００２２】また前記接続回路は、インバータ回路の縦
続接続の対象となるＮ（Ｎ≧２）個のバッファ間にそれ
ぞれ設けられるＮ−１個の選択回路を含み、特定の１つ
の選択回路は、前記指示信号に基づいて、前段のバッフ
ァの出力信号および後段のバッファの第１段のインバー
タ回路の出力信号のどちらか一方を選択して、後段のバ
ッファの第２段のインバータ回路に与え、残余の選択回
路は、それぞれ、前記指示信号に基づいて、前段のバッ
ファの出力信号と後段のバッファの種類に応じて入力さ
せるべき信号のどちらか一方を選択して、後段のバッフ
ァに与えることを特徴とする。本発明に従えば、特定の
１つの選択回路は、指示信号の信号レベルに基づいて、
後段のバッファの第２段のインバータ回路に与える信号
を選択する。たとえば、指示信号がハイレベルである場
合は、後段のバッファの第１段のインバータ回路の出力
信号を与える。一方、指示信号がローレベルである場合
は、前段のバッファの出力信号を与える。また残余の選
択回路は、指示信号の信号レベルに基づいて、後段のバ
ッファに与える信号を選択する。たとえば、指示信号が
ハイレベルである場合は、後段のバッファの種類に応じ
て、入力端子から与えられる信号または機能回路から与
えられる信号を与える。一方、指示信号がローレベルで
ある場合は、前段のバッファの出力信号を与える。した
がって、指示信号がローレベルの場合には、インバータ
回路が奇数個縦続接続されて、遅延時間の測定が行われ
る。
続接続の対象となるＮ（Ｎ≧２）個のバッファ間にそれ
ぞれ設けられるＮ−１個の選択回路を含み、特定の１つ
の選択回路は、前記指示信号に基づいて、前段のバッフ
ァの出力信号および後段のバッファの第１段のインバー
タ回路の出力信号のどちらか一方を選択して、後段のバ
ッファの第２段のインバータ回路に与え、残余の選択回
路は、それぞれ、前記指示信号に基づいて、前段のバッ
ファの出力信号と後段のバッファの種類に応じて入力さ
せるべき信号のどちらか一方を選択して、後段のバッフ
ァに与えることを特徴とする。本発明に従えば、特定の
１つの選択回路は、指示信号の信号レベルに基づいて、
後段のバッファの第２段のインバータ回路に与える信号
を選択する。たとえば、指示信号がハイレベルである場
合は、後段のバッファの第１段のインバータ回路の出力
信号を与える。一方、指示信号がローレベルである場合
は、前段のバッファの出力信号を与える。また残余の選
択回路は、指示信号の信号レベルに基づいて、後段のバ
ッファに与える信号を選択する。たとえば、指示信号が
ハイレベルである場合は、後段のバッファの種類に応じ
て、入力端子から与えられる信号または機能回路から与
えられる信号を与える。一方、指示信号がローレベルで
ある場合は、前段のバッファの出力信号を与える。した
がって、指示信号がローレベルの場合には、インバータ
回路が奇数個縦続接続されて、遅延時間の測定が行われ
る。
【００２３】前記特定の１つの選択回路は、前段のバッ
ファの出力信号と前記指示信号の反転信号とが与えられ
る第１論理積回路と、後段のバッファの第１段のインバ
ータ回路の出力信号と前記指示信号とが与えられる第２
論理積回路と、前記第１および第２論理積回路の各出力
の論理和演算を行い、演算結果を後段のバッファの第２
段のインバータ回路に与える第１論理和回路とを含むこ
とを特徴とする。本発明に従えば、特定の１つの選択回
路について、たとえば与えられる指示信号がハイレベル
の場合は、第１論理積回路は、ハイレベルの指示信号が
反転して与えられるため、常にローレベルを出力する。
第２論理積回路は、ハイレベルの指示信号が与えられる
ため、後段のバッファの第１段のインバータ回路の出力
信号の信号レベルをそのまま出力する。これによって、
第１論理和回路は、後段のバッファの第１段のインバー
タ回路の出力信号の信号レベルを後段の第２段のインバ
ータ回路に出力する。したがって、後段のバッファは、
入力バッファ、出力バッファまたは入出力バッファとし
て機能する。一方、与えられる指示信号がローレベルの
場合は、第１論理積回路は、ローレベルの指示信号が反
転して与えられるため、前段のバッファの出力信号の信
号レベルを出力する。第２論理積回路は、ローレベルの
指示信号が与えられるため、常にローレベルを出力す
る。これによって、第１論理和回路は、前段のバッファ
の出力信号の信号レベルを後段のバッファの第２段のイ
ンバータ回路に出力する。したがって、バッファを構成
するインバータ回路が奇数個縦続接続され、遅延時間の
測定が行われる。
ファの出力信号と前記指示信号の反転信号とが与えられ
る第１論理積回路と、後段のバッファの第１段のインバ
ータ回路の出力信号と前記指示信号とが与えられる第２
論理積回路と、前記第１および第２論理積回路の各出力
の論理和演算を行い、演算結果を後段のバッファの第２
段のインバータ回路に与える第１論理和回路とを含むこ
とを特徴とする。本発明に従えば、特定の１つの選択回
路について、たとえば与えられる指示信号がハイレベル
の場合は、第１論理積回路は、ハイレベルの指示信号が
反転して与えられるため、常にローレベルを出力する。
第２論理積回路は、ハイレベルの指示信号が与えられる
ため、後段のバッファの第１段のインバータ回路の出力
信号の信号レベルをそのまま出力する。これによって、
第１論理和回路は、後段のバッファの第１段のインバー
タ回路の出力信号の信号レベルを後段の第２段のインバ
ータ回路に出力する。したがって、後段のバッファは、
入力バッファ、出力バッファまたは入出力バッファとし
て機能する。一方、与えられる指示信号がローレベルの
場合は、第１論理積回路は、ローレベルの指示信号が反
転して与えられるため、前段のバッファの出力信号の信
号レベルを出力する。第２論理積回路は、ローレベルの
指示信号が与えられるため、常にローレベルを出力す
る。これによって、第１論理和回路は、前段のバッファ
の出力信号の信号レベルを後段のバッファの第２段のイ
ンバータ回路に出力する。したがって、バッファを構成
するインバータ回路が奇数個縦続接続され、遅延時間の
測定が行われる。
【００２４】前記残余の選択回路は、前段のバッファの
出力信号と前記指示信号の反転信号とが与えられる第３
論理積回路と、後段のバッファの種類に応じて入力させ
るべき信号と前記指示信号とが与えられる第４論理積回
路と、前記第３および第４論理積回路の各出力の論理和
演算を行い、演算結果を後段のバッファに与える第２論
理和回路とを含むことを特徴とする。本発明に従えば、
残余の選択回路について、たとえば与えられる指示信号
がハイレベルの場合は、第３論理積回路は、ハイレベル
の指示信号が反転して与えられるため、常にローレベル
を出力する。第４論理積回路は、ハイレベルの指示信号
が与えられるため、後段のバッファの種類に応じて入力
させるべき信号として、入力端子、出力端子、入出力端
子または機能回路から与えられる信号の信号レベルをそ
のまま出力する。これによって、第２論理和回路は、入
力端子、出力端子、入出力端子または機能回路から与え
られる信号の信号レベルを後段のバッファに出力する。
したがって、後段のバッファは、入力バッファ、出力バ
ッファまたは入出力バッファとして機能する。一方、与
えられる指示信号がローレベルの場合は、第３論理積回
路は、ローレベルの指示信号が反転して与えられるた
め、前段のバッファの出力信号の信号レベルを出力す
る。第４論理積回路は、ローレベルの指示信号が与えら
れるため、常にローレベルを出力する。これによって、
第２論理和回路は、前段のバッファの出力信号の信号レ
ベルを後段のバッファに出力する。したがって、バッフ
ァを構成するインバータ回路が縦続接続され、遅延時間
の測定が行われる。
出力信号と前記指示信号の反転信号とが与えられる第３
論理積回路と、後段のバッファの種類に応じて入力させ
るべき信号と前記指示信号とが与えられる第４論理積回
路と、前記第３および第４論理積回路の各出力の論理和
演算を行い、演算結果を後段のバッファに与える第２論
理和回路とを含むことを特徴とする。本発明に従えば、
残余の選択回路について、たとえば与えられる指示信号
がハイレベルの場合は、第３論理積回路は、ハイレベル
の指示信号が反転して与えられるため、常にローレベル
を出力する。第４論理積回路は、ハイレベルの指示信号
が与えられるため、後段のバッファの種類に応じて入力
させるべき信号として、入力端子、出力端子、入出力端
子または機能回路から与えられる信号の信号レベルをそ
のまま出力する。これによって、第２論理和回路は、入
力端子、出力端子、入出力端子または機能回路から与え
られる信号の信号レベルを後段のバッファに出力する。
したがって、後段のバッファは、入力バッファ、出力バ
ッファまたは入出力バッファとして機能する。一方、与
えられる指示信号がローレベルの場合は、第３論理積回
路は、ローレベルの指示信号が反転して与えられるた
め、前段のバッファの出力信号の信号レベルを出力す
る。第４論理積回路は、ローレベルの指示信号が与えら
れるため、常にローレベルを出力する。これによって、
第２論理和回路は、前段のバッファの出力信号の信号レ
ベルを後段のバッファに出力する。したがって、バッフ
ァを構成するインバータ回路が縦続接続され、遅延時間
の測定が行われる。
【００２５】
【発明の実施の形態】図１は、本発明の実施の一形態で
あるＬＳＩチップ１０の領域区分を概略的に示す平面図
である。ＬＳＩチップ１０は、予め定められた処理を行
う機能回路が構成される内部機能ロジック部領域１１
と、入出力バッファが構成される入出力バッファ領域１
２との２つの領域に概略的に区分することができる。入
出力バッファ領域１２には、外部との境界近傍に複数の
入力端子、出力端子、入出力端子が構成され、それぞれ
の端子に入力バッファ、出力バッファ、入出力バッファ
が接続される。
あるＬＳＩチップ１０の領域区分を概略的に示す平面図
である。ＬＳＩチップ１０は、予め定められた処理を行
う機能回路が構成される内部機能ロジック部領域１１
と、入出力バッファが構成される入出力バッファ領域１
２との２つの領域に概略的に区分することができる。入
出力バッファ領域１２には、外部との境界近傍に複数の
入力端子、出力端子、入出力端子が構成され、それぞれ
の端子に入力バッファ、出力バッファ、入出力バッファ
が接続される。
【００２６】図２は、ＬＳＩチップ１０に構成される入
力バッファＢＵＩ、出力バッファＢＵＯ、入出力バッフ
ァＢＵＩＯの構成例を示す回路図である。図２（１）に
示されるように、入力端子ＩＮには入力バッファＢＵＩ
が接続され、図２（２）に示されるように出力端子ＯＵ
Ｔには出力バッファＢＵＯが接続される。入力バッファ
ＢＵＩおよび出力バッファＢＵＯは、２つのインバータ
回路２０が縦続接続される構成である。図２（３）に示
されるように、入出力端子ＩＮ／ＯＵＴには、入出力バ
ッファＢＵＩＯが接続される。入出力バッファＢＵＩＯ
は、バッファＢＵＩとバッファＢＵＯとを並列かつ逆向
きに接続して構成される。入出力端子ＩＮ／ＯＵＴに外
部から信号が与えられると、その信号は、バッファＢＵ
Ｉを介して、内部機能ロジック部領域１１に構成される
機能回路に出力される。一方、機能回路から信号が与え
られると、バッファＢＵＯを介して、その信号が外部に
出力される。
力バッファＢＵＩ、出力バッファＢＵＯ、入出力バッフ
ァＢＵＩＯの構成例を示す回路図である。図２（１）に
示されるように、入力端子ＩＮには入力バッファＢＵＩ
が接続され、図２（２）に示されるように出力端子ＯＵ
Ｔには出力バッファＢＵＯが接続される。入力バッファ
ＢＵＩおよび出力バッファＢＵＯは、２つのインバータ
回路２０が縦続接続される構成である。図２（３）に示
されるように、入出力端子ＩＮ／ＯＵＴには、入出力バ
ッファＢＵＩＯが接続される。入出力バッファＢＵＩＯ
は、バッファＢＵＩとバッファＢＵＯとを並列かつ逆向
きに接続して構成される。入出力端子ＩＮ／ＯＵＴに外
部から信号が与えられると、その信号は、バッファＢＵ
Ｉを介して、内部機能ロジック部領域１１に構成される
機能回路に出力される。一方、機能回路から信号が与え
られると、バッファＢＵＯを介して、その信号が外部に
出力される。
【００２７】ＬＳＩチップ１０は、複数のＬＳＩチップ
を含んで構成される電子装置等に搭載され、他のＬＳＩ
チップ等から信号が与えられて、予め定められた処理を
行い、処理結果としての信号を出力する。より詳しく
は、入力端子ＩＮまたは入出力端子ＩＮ／ＯＵＴから与
えられる信号は、入力バッファＢＵＩまたは入出力バッ
ファＢＵＩＯを介して、内部機能ロジック部領域１１に
構成された機能回路に与えられる。機能回路は、与えら
れた信号に基づいて予め定められた処理を行い、処理結
果としての信号を出力する。機能回路から出力された信
号は、出力バッファＢＵＯまたは入出力バッファＢＵＩ
Ｏを介して、出力端子ＯＵＴまたは入出力端子ＩＮ／Ｏ
ＵＴから出力される。
を含んで構成される電子装置等に搭載され、他のＬＳＩ
チップ等から信号が与えられて、予め定められた処理を
行い、処理結果としての信号を出力する。より詳しく
は、入力端子ＩＮまたは入出力端子ＩＮ／ＯＵＴから与
えられる信号は、入力バッファＢＵＩまたは入出力バッ
ファＢＵＩＯを介して、内部機能ロジック部領域１１に
構成された機能回路に与えられる。機能回路は、与えら
れた信号に基づいて予め定められた処理を行い、処理結
果としての信号を出力する。機能回路から出力された信
号は、出力バッファＢＵＯまたは入出力バッファＢＵＩ
Ｏを介して、出力端子ＯＵＴまたは入出力端子ＩＮ／Ｏ
ＵＴから出力される。
【００２８】複数のＬＳＩチップを搭載する電子装置等
を設計する場合、各ＬＳＩチップの遅延時間を正確に把
握してから、設計が行われる。このため、ＬＳＩチップ
１０について、入力端子ＩＮまたは入出力端子ＩＮ／Ｏ
ＵＴから信号が入力されてから出力端子ＯＵＴまたは入
出力端子ＩＮ／ＯＵＴから信号が出力されるまでの時
間、すなわちＬＳＩチップ１０の遅延時間を正確に求め
る必要がある。このチップの遅延時間は、１つの種類の
論理回路、たとえばインバータ回路の遅延時間を測定し
て求め、その遅延時間を基準として、他の種類の論理回
路の遅延時間を算出して求め、これらの遅延時間とチッ
プ内の論理回路の構成とに基づいて求められる。本実施
の形態では、入出力バッファ領域１２内に構成される入
力バッファＢＵＩ、出力バッファＢＵＯおよび入出力バ
ッファＢＵＩＯを構成するインバータ回路２０を用い
て、ＬＳＩチップ１０の遅延時間を求める場合を説明す
る。
を設計する場合、各ＬＳＩチップの遅延時間を正確に把
握してから、設計が行われる。このため、ＬＳＩチップ
１０について、入力端子ＩＮまたは入出力端子ＩＮ／Ｏ
ＵＴから信号が入力されてから出力端子ＯＵＴまたは入
出力端子ＩＮ／ＯＵＴから信号が出力されるまでの時
間、すなわちＬＳＩチップ１０の遅延時間を正確に求め
る必要がある。このチップの遅延時間は、１つの種類の
論理回路、たとえばインバータ回路の遅延時間を測定し
て求め、その遅延時間を基準として、他の種類の論理回
路の遅延時間を算出して求め、これらの遅延時間とチッ
プ内の論理回路の構成とに基づいて求められる。本実施
の形態では、入出力バッファ領域１２内に構成される入
力バッファＢＵＩ、出力バッファＢＵＯおよび入出力バ
ッファＢＵＩＯを構成するインバータ回路２０を用い
て、ＬＳＩチップ１０の遅延時間を求める場合を説明す
る。
【００２９】図３は、ＬＳＩチップ１０の検査を行う検
査装置４０の概略的構成を示すブロック図である。ＬＳ
Ｉチップ１０は検査装置４０に接続されて、遅延時間の
測定が行われる。ＬＳＩチップ１０の入出力バッファ領
域１２には、入力端子ＩＮ１〜ＩＮｎと、出力端子ＯＵ
Ｔ１と、入力バッファＢＵＩ１〜ＢＵＩｎおよび出力バ
ッファＢＵＯ（図示しない）と、指示信号入力端子ＣＮ
ＴＲＬと、接続回路３０とが構成される。入力バッファ
ＢＵＩ１〜ＢＵＩｎおよび出力バッファＢＵＯは、図２
に示されるように、２つのインバータ回路２０を縦続接
続した構成である。
査装置４０の概略的構成を示すブロック図である。ＬＳ
Ｉチップ１０は検査装置４０に接続されて、遅延時間の
測定が行われる。ＬＳＩチップ１０の入出力バッファ領
域１２には、入力端子ＩＮ１〜ＩＮｎと、出力端子ＯＵ
Ｔ１と、入力バッファＢＵＩ１〜ＢＵＩｎおよび出力バ
ッファＢＵＯ（図示しない）と、指示信号入力端子ＣＮ
ＴＲＬと、接続回路３０とが構成される。入力バッファ
ＢＵＩ１〜ＢＵＩｎおよび出力バッファＢＵＯは、図２
に示されるように、２つのインバータ回路２０を縦続接
続した構成である。
【００３０】検査装置４０は、制御回路４１と、周波数
測定回路４３と、パルス出力端子４５と、パルス入力端
子４６と、指示信号出力端子４７とを含んで構成され
る。検査装置４０のパルス出力端子４５はＬＳＩチップ
１０の入力端子ＩＮ１に接続され、パルス入力端子４６
はＬＳＩチップ１０の出力端子ＯＵＴ１に接続され、指
示信号出力端子４７はＬＳＩチップ１０の指示信号入力
端子ＣＮＴＲＬに接続される。ＬＳＩチップ１０が検査
装置４０に接続されると、検査装置４０の制御回路４１
は、検査の開始を指示するためにローレベルの指示信号
Ｃｎを出力する。
測定回路４３と、パルス出力端子４５と、パルス入力端
子４６と、指示信号出力端子４７とを含んで構成され
る。検査装置４０のパルス出力端子４５はＬＳＩチップ
１０の入力端子ＩＮ１に接続され、パルス入力端子４６
はＬＳＩチップ１０の出力端子ＯＵＴ１に接続され、指
示信号出力端子４７はＬＳＩチップ１０の指示信号入力
端子ＣＮＴＲＬに接続される。ＬＳＩチップ１０が検査
装置４０に接続されると、検査装置４０の制御回路４１
は、検査の開始を指示するためにローレベルの指示信号
Ｃｎを出力する。
【００３１】検査装置４０からのローレベルの指示信号
Ｃｎが、ＬＳＩチップ１０の指示信号入力端子ＣＮＴＲ
Ｌを介して接続回路３０に与えられると、接続回路３０
（詳細な構成は後述する）は、入力バッファＢＵＩ１〜
ＢＵＩｎおよび出力バッファＢＵＯを構成するインバー
タ回路２０のうち、予め定められた奇数個のインバータ
回路２０を縦続接続する。パルス出力端子４５とパルス
入力端子４６とは信号線４４によって接続されているた
め、奇数個のインバータ回路２０が縦続接続されると、
検査装置４０とＬＳＩチップ１０との間にリングオシレ
ータが構成される。したがって、パルス入力端子４６の
信号レベルがパルス出力端子４５に与えられることによ
って、検査装置４０とＬＳＩチップ１０との間に構成さ
れたリングオシレータが動作し、一定周期のパルスが発
生する。周波数測定回路４３は、リングオシレータの出
力である一定周期のパルスをパルス入力端子４６から取
込み、そのパルスの周波数を測定する。この周波数に基
づいて、１つのインバータ回路に対する遅延時間を算出
し、その遅延時間に基づいて、ＬＳＩチップ１０の遅延
時間を求める。この遅延時間の計算は、制御回路４１が
行うように構成してもよいし、別の装置で行うようにし
てもよい。
Ｃｎが、ＬＳＩチップ１０の指示信号入力端子ＣＮＴＲ
Ｌを介して接続回路３０に与えられると、接続回路３０
（詳細な構成は後述する）は、入力バッファＢＵＩ１〜
ＢＵＩｎおよび出力バッファＢＵＯを構成するインバー
タ回路２０のうち、予め定められた奇数個のインバータ
回路２０を縦続接続する。パルス出力端子４５とパルス
入力端子４６とは信号線４４によって接続されているた
め、奇数個のインバータ回路２０が縦続接続されると、
検査装置４０とＬＳＩチップ１０との間にリングオシレ
ータが構成される。したがって、パルス入力端子４６の
信号レベルがパルス出力端子４５に与えられることによ
って、検査装置４０とＬＳＩチップ１０との間に構成さ
れたリングオシレータが動作し、一定周期のパルスが発
生する。周波数測定回路４３は、リングオシレータの出
力である一定周期のパルスをパルス入力端子４６から取
込み、そのパルスの周波数を測定する。この周波数に基
づいて、１つのインバータ回路に対する遅延時間を算出
し、その遅延時間に基づいて、ＬＳＩチップ１０の遅延
時間を求める。この遅延時間の計算は、制御回路４１が
行うように構成してもよいし、別の装置で行うようにし
てもよい。
【００３２】図４は、接続回路３０の構成例を示す回路
図である。接続回路３０は、選択回路Ｓ１〜Ｓｎを含ん
で構成される。選択回路Ｓ１〜Ｓｎは、ｎ＋１個のバッ
ファに対して、詳しくは入力バッファＢＵＩ１〜ＢＵＩ
ｎおよび出力バッファＢＵＯに対して、各バッファ間に
構成される。選択回路Ｓ１〜Ｓｎは、後段に接続される
入力バッファに適合して構成される選択回路と、後段に
接続される出力バッファに適合して構成される選択回路
と、縦続接続されるインバータ回路２０が奇数個となる
ように調整を行う１つの選択回路との３種類の選択回路
に分類される。
図である。接続回路３０は、選択回路Ｓ１〜Ｓｎを含ん
で構成される。選択回路Ｓ１〜Ｓｎは、ｎ＋１個のバッ
ファに対して、詳しくは入力バッファＢＵＩ１〜ＢＵＩ
ｎおよび出力バッファＢＵＯに対して、各バッファ間に
構成される。選択回路Ｓ１〜Ｓｎは、後段に接続される
入力バッファに適合して構成される選択回路と、後段に
接続される出力バッファに適合して構成される選択回路
と、縦続接続されるインバータ回路２０が奇数個となる
ように調整を行う１つの選択回路との３種類の選択回路
に分類される。
【００３３】第１の種類である選択回路Ｓ１は、入力バ
ッファＢＵＩ１の出力信号と入力端子ＩＮ２からの信号
とが与えられ、指示信号Ｃｎに基づいて、入力バッファ
ＢＵＩ１の出力信号または入力端子ＩＮ２からの信号
を、後段の入力バッファＢＵＩ２に出力する。第２の種
類である選択回路Ｓｎは、入力バッファＢＵＩｎの出力
信号と内部機能ロジック部領域１１に構成される機能回
路からの出力信号とが与えられ、指示信号Ｃｎに基づい
て、入力バッファＢＵＩｎの出力信号または機能回路か
らの出力信号を、後段の出力バッファＢＵＯに出力す
る。第３の種類である選択回路Ｓ（ｎ−１）は、縦続接
続するインバータ回路２０の個数を奇数にするために、
入力バッファＢＵＩ（ｎ−１）の第１段目のインバータ
回路２０の出力信号と、入力端子ＩＮｎからの信号とが
与えられ、指示信号Ｃｎに基づいて、入力バッファＢＵ
Ｉ（ｎ−１）の第１段目のインバータ回路２０の出力信
号または入力端子ＩＮｎからの信号を、後段の入力バッ
ファＢＵＩｎに出力する。
ッファＢＵＩ１の出力信号と入力端子ＩＮ２からの信号
とが与えられ、指示信号Ｃｎに基づいて、入力バッファ
ＢＵＩ１の出力信号または入力端子ＩＮ２からの信号
を、後段の入力バッファＢＵＩ２に出力する。第２の種
類である選択回路Ｓｎは、入力バッファＢＵＩｎの出力
信号と内部機能ロジック部領域１１に構成される機能回
路からの出力信号とが与えられ、指示信号Ｃｎに基づい
て、入力バッファＢＵＩｎの出力信号または機能回路か
らの出力信号を、後段の出力バッファＢＵＯに出力す
る。第３の種類である選択回路Ｓ（ｎ−１）は、縦続接
続するインバータ回路２０の個数を奇数にするために、
入力バッファＢＵＩ（ｎ−１）の第１段目のインバータ
回路２０の出力信号と、入力端子ＩＮｎからの信号とが
与えられ、指示信号Ｃｎに基づいて、入力バッファＢＵ
Ｉ（ｎ−１）の第１段目のインバータ回路２０の出力信
号または入力端子ＩＮｎからの信号を、後段の入力バッ
ファＢＵＩｎに出力する。
【００３４】選択回路Ｓ２〜Ｓ（ｎ−２）は、後段に接
続されるバッファが入力バッファであり、奇数個となる
ように調整を行う選択回路ではないため、第１の種類で
ある選択回路Ｓ１と同様の構成である。また縦続接続さ
れるインバータ回路２０が奇数個となるように調整を行
う１つの選択回路は、ここでは選択回路Ｓ（ｎ−１）と
して説明を行ったが、どの入力バッファＢＵＩ１〜ＢＵ
Ｉｎ、および出力バッファＢＵＯの間に設けられても良
い。
続されるバッファが入力バッファであり、奇数個となる
ように調整を行う選択回路ではないため、第１の種類で
ある選択回路Ｓ１と同様の構成である。また縦続接続さ
れるインバータ回路２０が奇数個となるように調整を行
う１つの選択回路は、ここでは選択回路Ｓ（ｎ−１）と
して説明を行ったが、どの入力バッファＢＵＩ１〜ＢＵ
Ｉｎ、および出力バッファＢＵＯの間に設けられても良
い。
【００３５】上述の選択回路Ｓ１〜Ｓｎは、ＡＮＤ（論
理積）回路３１，３２とＯＲ（論理和）回路３３とを含
んで構成される。選択回路Ｓ１〜Ｓｎは、検査装置４０
からローレベルの指示信号Ｃｎが与えられると、入力バ
ッファＢＵＩ１〜ＢＵＩｎと出力バッファＢＵＯとを構
成する奇数個のインバータ回路２０を縦続接続する。以
下に、遅延時間の測定を行う場合の各選択回路の詳細な
動作について説明する。
理積）回路３１，３２とＯＲ（論理和）回路３３とを含
んで構成される。選択回路Ｓ１〜Ｓｎは、検査装置４０
からローレベルの指示信号Ｃｎが与えられると、入力バ
ッファＢＵＩ１〜ＢＵＩｎと出力バッファＢＵＯとを構
成する奇数個のインバータ回路２０を縦続接続する。以
下に、遅延時間の測定を行う場合の各選択回路の詳細な
動作について説明する。
【００３６】後段に入力バッファＢＵＩ２が接続される
第１の種類の選択回路Ｓ１について、ＡＮＤ回路３１
は、一方入力端子にローレベルの指示信号Ｃｎが反転し
て与えられ、他方入力端子に入力バッファＢＵＩ１の出
力が与えられる。したがって、ＡＮＤ回路３１は入力バ
ッファＢＵＩ１の出力をＯＲ回路３３に出力する。ＡＮ
Ｄ回路３２は、一方入力端子にローレベルの指示信号Ｃ
ｎが与えられるため、他方入力端子に入力端子ＩＮ２か
ら入力される信号の信号レベルに関係無く、ローレベル
の出力信号をＯＲ回路３３に出力する。ＯＲ回路３３
は、ＡＮＤ回路３１，３２からの各出力が与えられる。
ＡＮＤ回路３２の出力がローレベルであるので、ＯＲ回
路３３は、ＡＮＤ回路３１の出力である入力バッファＢ
ＵＩ１の出力を入力バッファＢＵＩ２に出力する。選択
回路Ｓ２〜Ｓ（ｎ−２）は、上述したように選択回路Ｓ
１と同様の構成であるので説明を省略する。
第１の種類の選択回路Ｓ１について、ＡＮＤ回路３１
は、一方入力端子にローレベルの指示信号Ｃｎが反転し
て与えられ、他方入力端子に入力バッファＢＵＩ１の出
力が与えられる。したがって、ＡＮＤ回路３１は入力バ
ッファＢＵＩ１の出力をＯＲ回路３３に出力する。ＡＮ
Ｄ回路３２は、一方入力端子にローレベルの指示信号Ｃ
ｎが与えられるため、他方入力端子に入力端子ＩＮ２か
ら入力される信号の信号レベルに関係無く、ローレベル
の出力信号をＯＲ回路３３に出力する。ＯＲ回路３３
は、ＡＮＤ回路３１，３２からの各出力が与えられる。
ＡＮＤ回路３２の出力がローレベルであるので、ＯＲ回
路３３は、ＡＮＤ回路３１の出力である入力バッファＢ
ＵＩ１の出力を入力バッファＢＵＩ２に出力する。選択
回路Ｓ２〜Ｓ（ｎ−２）は、上述したように選択回路Ｓ
１と同様の構成であるので説明を省略する。
【００３７】後段に出力バッファＢＵＯが接続される第
２の種類の選択回路Ｓｎについて、ＡＮＤ回路３１は、
一方入力端子にローレベルの指示信号Ｃｎが反転して与
えられ、他方入力端子に入力バッファＢＵＩｎの出力の
信号レベルが与えられる。したがって、ＡＮＤ回路３１
は入力バッファＢＵＩｎの出力をＯＲ回路３３に出力す
る。ＡＮＤ回路３２は、一方入力端子にローレベルの指
示信号Ｃｎが与えられるため、他方入力端子に与えられ
る機能回路からの出力の信号レベルに関係無く、ローレ
ベルの出力信号をＯＲ回路３３に出力する。ＯＲ回路３
３は、ＡＮＤ回路３１，３２からの出力信号が与えられ
る。ＡＮＤ回路３１の出力がローレベルであるので、Ｏ
Ｒ回路３３は、ＡＮＤ回路３１の出力である入力バッフ
ァＢＵＩｎの出力を出力バッファＢＵＯに出力する。
２の種類の選択回路Ｓｎについて、ＡＮＤ回路３１は、
一方入力端子にローレベルの指示信号Ｃｎが反転して与
えられ、他方入力端子に入力バッファＢＵＩｎの出力の
信号レベルが与えられる。したがって、ＡＮＤ回路３１
は入力バッファＢＵＩｎの出力をＯＲ回路３３に出力す
る。ＡＮＤ回路３２は、一方入力端子にローレベルの指
示信号Ｃｎが与えられるため、他方入力端子に与えられ
る機能回路からの出力の信号レベルに関係無く、ローレ
ベルの出力信号をＯＲ回路３３に出力する。ＯＲ回路３
３は、ＡＮＤ回路３１，３２からの出力信号が与えられ
る。ＡＮＤ回路３１の出力がローレベルであるので、Ｏ
Ｒ回路３３は、ＡＮＤ回路３１の出力である入力バッフ
ァＢＵＩｎの出力を出力バッファＢＵＯに出力する。
【００３８】縦続接続するインバータ回路２０の個数を
奇数に調整する第３の種類の選択回路Ｓ（ｎ−１）につ
いて、ＡＮＤ回路３１は、一方入力端子にローレベルの
指示信号Ｃｎが反転して与えられ、他方入力端子に入力
バッファＢＵＩ（ｎ−１）の第１段目のインバータ回路
２０の出力の信号レベルが与えられる。したがって、Ａ
ＮＤ回路３１は、入力バッファＢＵＩ（ｎ−１）の第１
段目のインバータ回路２０の出力をＯＲ回路３３に出力
する。ＡＮＤ回路３２は、一方入力端子にローレベルの
指示信号Ｃｎが与えられるため、他方入力端子に入力端
子ＩＮｎから与えられる信号の信号レベルに関係無く、
ローレベルの出力信号をＯＲ回路３３に出力する。ＯＲ
回路３３は、ＡＮＤ回路３１，３２からの出力信号が与
えられる。ＡＮＤ回路３２の出力がローレベルであるの
で、ＯＲ回路３３はＡＮＤ回路３１の出力である入力バ
ッファＢＵＩ（ｎ−１）の第１段目のインバータ回路２
０の出力を入力バッファＢＵＩｎに出力する。
奇数に調整する第３の種類の選択回路Ｓ（ｎ−１）につ
いて、ＡＮＤ回路３１は、一方入力端子にローレベルの
指示信号Ｃｎが反転して与えられ、他方入力端子に入力
バッファＢＵＩ（ｎ−１）の第１段目のインバータ回路
２０の出力の信号レベルが与えられる。したがって、Ａ
ＮＤ回路３１は、入力バッファＢＵＩ（ｎ−１）の第１
段目のインバータ回路２０の出力をＯＲ回路３３に出力
する。ＡＮＤ回路３２は、一方入力端子にローレベルの
指示信号Ｃｎが与えられるため、他方入力端子に入力端
子ＩＮｎから与えられる信号の信号レベルに関係無く、
ローレベルの出力信号をＯＲ回路３３に出力する。ＯＲ
回路３３は、ＡＮＤ回路３１，３２からの出力信号が与
えられる。ＡＮＤ回路３２の出力がローレベルであるの
で、ＯＲ回路３３はＡＮＤ回路３１の出力である入力バ
ッファＢＵＩ（ｎ−１）の第１段目のインバータ回路２
０の出力を入力バッファＢＵＩｎに出力する。
【００３９】このようにして、選択回路Ｓ１〜Ｓｎは、
入力バッファＢＵＩ１〜ＢＵＩｎおよび出力バッファＢ
ＵＯを構成するインバータ回路２０を奇数個縦続接続
し、検査装置４０によってＬＳＩチップ１０の遅延時間
の測定が行われる。
入力バッファＢＵＩ１〜ＢＵＩｎおよび出力バッファＢ
ＵＯを構成するインバータ回路２０を奇数個縦続接続
し、検査装置４０によってＬＳＩチップ１０の遅延時間
の測定が行われる。
【００４０】次に遅延時間の測定を行わない場合を説明
する。これは、たとえばＬＳＩチップ１０が、電子装置
等に搭載された場合である。この場合、ハイレベルの指
示信号ＣｎがＬＳＩチップ１０の指示信号入力端子ＣＮ
ＴＲＬに与えられ、選択回路Ｓ１〜Ｓｎは入力バッファ
ＢＵＩ１〜ＢＵＩｎおよび出力バッファＢＵＯを縦続接
続しない。このため、入力端子ＩＮ１〜ＩＮｎから入力
される信号は、それぞれの入力端子に設けられた入力バ
ッファＢＵＩ１〜ＢＵＩｎを介して、内部機能ロジック
部領域１１に設けられる機能回路に与えられる。また機
能回路から出力される信号は、出力バッファＢＵＯを介
して出力端子ＯＵＴ１に出力される。
する。これは、たとえばＬＳＩチップ１０が、電子装置
等に搭載された場合である。この場合、ハイレベルの指
示信号ＣｎがＬＳＩチップ１０の指示信号入力端子ＣＮ
ＴＲＬに与えられ、選択回路Ｓ１〜Ｓｎは入力バッファ
ＢＵＩ１〜ＢＵＩｎおよび出力バッファＢＵＯを縦続接
続しない。このため、入力端子ＩＮ１〜ＩＮｎから入力
される信号は、それぞれの入力端子に設けられた入力バ
ッファＢＵＩ１〜ＢＵＩｎを介して、内部機能ロジック
部領域１１に設けられる機能回路に与えられる。また機
能回路から出力される信号は、出力バッファＢＵＯを介
して出力端子ＯＵＴ１に出力される。
【００４１】さらに遅延時間の測定を行わない場合の選
択回路Ｓ１〜Ｓｎの動作について詳しく説明する。後段
に入力バッファＢＵＩ２が接続される第１の種類である
選択回路Ｓ１について、ＡＮＤ回路３１は、一方入力端
子にハイレベルの指示信号Ｃｎが反転して与えられるた
め、他方入力端子に与えられる入力バッファＢＵＩ１の
出力の信号レベルに関係無く、ローレベルの出力信号を
ＯＲ回路３３に出力する。ＡＮＤ回路３２は、一方入力
端子にハイレベルの指示信号Ｃｎが与えられ、他方入力
端子に入力端子ＩＮ２から入力される信号が与えられる
ので、入力端子ＩＮ２から入力される信号をＯＲ回路３
３に出力する。ＯＲ回路３３は、ＡＮＤ回路３１，３２
からの出力が与えられる。ＡＮＤ回路３１の出力がロー
レベルであるため、ＯＲ回路３３は、入力端子ＩＮ２か
ら入力される信号を入力バッファＢＵＩ２に出力する。
他の選択回路Ｓ２〜Ｓ（ｎ−２）は、上述したように、
選択回路Ｓ１と同様の構成であるので説明を省略する。
択回路Ｓ１〜Ｓｎの動作について詳しく説明する。後段
に入力バッファＢＵＩ２が接続される第１の種類である
選択回路Ｓ１について、ＡＮＤ回路３１は、一方入力端
子にハイレベルの指示信号Ｃｎが反転して与えられるた
め、他方入力端子に与えられる入力バッファＢＵＩ１の
出力の信号レベルに関係無く、ローレベルの出力信号を
ＯＲ回路３３に出力する。ＡＮＤ回路３２は、一方入力
端子にハイレベルの指示信号Ｃｎが与えられ、他方入力
端子に入力端子ＩＮ２から入力される信号が与えられる
ので、入力端子ＩＮ２から入力される信号をＯＲ回路３
３に出力する。ＯＲ回路３３は、ＡＮＤ回路３１，３２
からの出力が与えられる。ＡＮＤ回路３１の出力がロー
レベルであるため、ＯＲ回路３３は、入力端子ＩＮ２か
ら入力される信号を入力バッファＢＵＩ２に出力する。
他の選択回路Ｓ２〜Ｓ（ｎ−２）は、上述したように、
選択回路Ｓ１と同様の構成であるので説明を省略する。
【００４２】また後段に出力バッファＢＵＯが接続され
る第２の種類である選択回路Ｓｎについて、ＡＮＤ回路
３１は、一方入力端子にハイレベルの指示信号Ｃｎが反
転して与えられるため、他方入力端子に与えられる入力
バッファＢＵＩｎの出力の信号レベルに関係無く、ロー
レベルの出力信号をＯＲ回路３３に与える。ＡＮＤ回路
３２は、一方入力端子にハイレベルの指示信号Ｃｎが与
えられ、他方入力端子に機能回路から信号が与えられる
ので、機能回路から与えられる信号をＯＲ回路３３に出
力する。ＯＲ回路３３は、ＡＮＤ回路３１，３２からの
出力が与えられる。ＡＮＤ回路３１の出力がローレベル
であるため、ＯＲ回路３３は、機能回路から与えられる
信号を出力バッファＢＵＯに出力する。
る第２の種類である選択回路Ｓｎについて、ＡＮＤ回路
３１は、一方入力端子にハイレベルの指示信号Ｃｎが反
転して与えられるため、他方入力端子に与えられる入力
バッファＢＵＩｎの出力の信号レベルに関係無く、ロー
レベルの出力信号をＯＲ回路３３に与える。ＡＮＤ回路
３２は、一方入力端子にハイレベルの指示信号Ｃｎが与
えられ、他方入力端子に機能回路から信号が与えられる
ので、機能回路から与えられる信号をＯＲ回路３３に出
力する。ＯＲ回路３３は、ＡＮＤ回路３１，３２からの
出力が与えられる。ＡＮＤ回路３１の出力がローレベル
であるため、ＯＲ回路３３は、機能回路から与えられる
信号を出力バッファＢＵＯに出力する。
【００４３】さらに縦続接続するインバータ回路２０の
個数を奇数に調整する第３の種類である選択回路Ｓ（ｎ
−１）について、ＡＮＤ回路３１は、一方入力端子にハ
イレベルの指示信号Ｃｎが反転して与えられるため、他
方入力端子に与えられる信号レベルに関係無く、ローレ
ベルの出力信号をＯＲ回路３３に与える。ＡＮＤ回路３
２は、一方入力端子にハイレベルの指示信号Ｃｎが与え
られ、他方入力端子に入力端子ＩＮｎからの信号が与え
られるので、入力端子ＩＮｎからの信号をＯＲ回路３３
に出力する。ＯＲ回路３３は、ＡＮＤ回路３１，３２か
らの出力信号が与えられる。ＡＮＤ回路３１の出力がロ
ーレベルであるため、ＯＲ回路３３は、入力端子ＩＮｎ
からの信号を入力バッファＢＵＩｎに出力する。
個数を奇数に調整する第３の種類である選択回路Ｓ（ｎ
−１）について、ＡＮＤ回路３１は、一方入力端子にハ
イレベルの指示信号Ｃｎが反転して与えられるため、他
方入力端子に与えられる信号レベルに関係無く、ローレ
ベルの出力信号をＯＲ回路３３に与える。ＡＮＤ回路３
２は、一方入力端子にハイレベルの指示信号Ｃｎが与え
られ、他方入力端子に入力端子ＩＮｎからの信号が与え
られるので、入力端子ＩＮｎからの信号をＯＲ回路３３
に出力する。ＯＲ回路３３は、ＡＮＤ回路３１，３２か
らの出力信号が与えられる。ＡＮＤ回路３１の出力がロ
ーレベルであるため、ＯＲ回路３３は、入力端子ＩＮｎ
からの信号を入力バッファＢＵＩｎに出力する。
【００４４】したがって、選択回路Ｓ１〜Ｓｎは、入力
端子ＩＮ１〜ＩＮｎから与えられた信号を入力バッファ
ＢＵＩ１〜ＢＵＩｎを介して、内部機能ロジック部領域
１１に構成される機能回路に出力する。また機能回路か
ら出力された信号を出力バッファＢＵＯを介して、出力
端子ＯＵＴ１から外部に出力する。
端子ＩＮ１〜ＩＮｎから与えられた信号を入力バッファ
ＢＵＩ１〜ＢＵＩｎを介して、内部機能ロジック部領域
１１に構成される機能回路に出力する。また機能回路か
ら出力された信号を出力バッファＢＵＯを介して、出力
端子ＯＵＴ１から外部に出力する。
【００４５】なお、本実施の形態では、入力端子ＩＮ１
〜ＩＮｎおよび入力バッファＢＵＩ１〜ＢＵＩｎならび
に出力端子ＯＵＴ１および出力バッファＢＵＯを用いて
説明を行った。遅延時間の検査が行われる場合に、検査
装置４０とＬＳＩチップ１０との間にリングオシレータ
を構成する必要があるため、縦続接続されるバッファの
第１段目には入力端子ＩＮ１に接続される入力バッファ
ＢＵＩ１、および最終段には出力端子ＯＵＴ１が接続さ
れる出力バッファＢＵＯが用いられる必要があるが、こ
の部分以外の中段バッファ構成部ＡＬＭには、図２
（２）に示される出力端子および出力バッファ、または
図２（３）に示される入出力端子および入出力バッファ
を用いても良い。
〜ＩＮｎおよび入力バッファＢＵＩ１〜ＢＵＩｎならび
に出力端子ＯＵＴ１および出力バッファＢＵＯを用いて
説明を行った。遅延時間の検査が行われる場合に、検査
装置４０とＬＳＩチップ１０との間にリングオシレータ
を構成する必要があるため、縦続接続されるバッファの
第１段目には入力端子ＩＮ１に接続される入力バッファ
ＢＵＩ１、および最終段には出力端子ＯＵＴ１が接続さ
れる出力バッファＢＵＯが用いられる必要があるが、こ
の部分以外の中段バッファ構成部ＡＬＭには、図２
（２）に示される出力端子および出力バッファ、または
図２（３）に示される入出力端子および入出力バッファ
を用いても良い。
【００４６】以上のように本実施の形態によれば、ＬＳ
Ｉチップ１０に構成される論理回路の遅延時間を測定す
る場合に、ＬＳＩチップ１０の入出力バッファ領域１２
に構成される入力および出力バッファＢＵＩ１〜ＢＵＩ
ｎ，ＢＵＯ内に構成されるインバータ回路２０の中から
奇数個のインバータ回路２０を指示信号Ｃｎに基づいて
縦続接続し、リングオシレータを構成する。したがっ
て、ＬＳＩチップ１０の遅延時間の測定のために専用の
回路を独立して設ける必要がないため、回路規模が大型
化することなくかつ安価にＬＳＩチップを製造すること
ができる。
Ｉチップ１０に構成される論理回路の遅延時間を測定す
る場合に、ＬＳＩチップ１０の入出力バッファ領域１２
に構成される入力および出力バッファＢＵＩ１〜ＢＵＩ
ｎ，ＢＵＯ内に構成されるインバータ回路２０の中から
奇数個のインバータ回路２０を指示信号Ｃｎに基づいて
縦続接続し、リングオシレータを構成する。したがっ
て、ＬＳＩチップ１０の遅延時間の測定のために専用の
回路を独立して設ける必要がないため、回路規模が大型
化することなくかつ安価にＬＳＩチップを製造すること
ができる。
【００４７】また、リングオシレータに用いるインバー
タ回路２０は互いに近接して設けられているため、各イ
ンバータ回路２０を接続する配線を短くできる。また入
力端子ＩＮ１〜ＩＮｎおよび出力端子ＯＵＴ１に接続さ
れた各インバータ回路２０を縦続接続しているため、縦
続接続されているインバータ回路２０と検査装置４０と
の間の配線も短くできる。したがって、配線によって生
じる波形なまりによる遅延を極力小さくすることができ
るため、高精度に遅延時間の測定を行うことができる。
なお、選択回路Ｓ１〜Ｓｎを構成する論理回路による遅
延も考えられるが、これらの論理回路はインバータ回路
２０の一部として取り扱うものとする。
タ回路２０は互いに近接して設けられているため、各イ
ンバータ回路２０を接続する配線を短くできる。また入
力端子ＩＮ１〜ＩＮｎおよび出力端子ＯＵＴ１に接続さ
れた各インバータ回路２０を縦続接続しているため、縦
続接続されているインバータ回路２０と検査装置４０と
の間の配線も短くできる。したがって、配線によって生
じる波形なまりによる遅延を極力小さくすることができ
るため、高精度に遅延時間の測定を行うことができる。
なお、選択回路Ｓ１〜Ｓｎを構成する論理回路による遅
延も考えられるが、これらの論理回路はインバータ回路
２０の一部として取り扱うものとする。
【００４８】さらに、検査装置４０は、周波数測定回路
４３と、ローレベルの指示信号Ｃｎを出力する制御回路
４１と、ＬＳＩチップ１０の入力端子ＩＮ１と出力端子
ＯＵＴ１とを接続するための信号線４４とを備える簡易
かつ安価な構成で実現することができる。さらに、遅延
時間の測定には、ＬＳＩチップ１０を検査装置４０に接
続し、指示信号Ｃｎを与えるだけで行うことができるた
め、容易に測定を行うことができる。
４３と、ローレベルの指示信号Ｃｎを出力する制御回路
４１と、ＬＳＩチップ１０の入力端子ＩＮ１と出力端子
ＯＵＴ１とを接続するための信号線４４とを備える簡易
かつ安価な構成で実現することができる。さらに、遅延
時間の測定には、ＬＳＩチップ１０を検査装置４０に接
続し、指示信号Ｃｎを与えるだけで行うことができるた
め、容易に測定を行うことができる。
【００４９】図５は、本発明の実施の他の形態を説明す
るための回路図である。本実施の形態の特徴は、縦続接
続するインバータ回路２０の個数を奇数に調整する選択
回路Ｓ（ｎ−１）の代わりに、選択回路ＳＦ（ｎ−１）
を用いたことである。選択回路ＳＦ（ｎ−１）は、選択
回路Ｓ（ｎ−１）と類似しており、同一の構成には同一
の参照符を付して説明を省略する。
るための回路図である。本実施の形態の特徴は、縦続接
続するインバータ回路２０の個数を奇数に調整する選択
回路Ｓ（ｎ−１）の代わりに、選択回路ＳＦ（ｎ−１）
を用いたことである。選択回路ＳＦ（ｎ−１）は、選択
回路Ｓ（ｎ−１）と類似しており、同一の構成には同一
の参照符を付して説明を省略する。
【００５０】前述の選択回路Ｓ（ｎ−１）は、遅延時間
の測定を行う場合に、前段の入力バッファＢＵＩ（ｎ−
１）の第１段目に構成されるインバータ回路２０からの
出力を、後段の入力バッファＢＵＩｎに出力して、ＬＳ
Ｉチップ１０内で縦続接続されるインバータ回路２０が
奇数個になるように調整を行っている。これに対して、
選択回路ＳＦ（ｎ−１）は、遅延時間の測定を行う場合
に、前段の入力バッファＢＵＩ（ｎ−１）の出力を、後
段に接続される入力バッファＢＵｎの第２段目のインバ
ータ回路２０に出力して、ＬＳＩチップ１０内で縦続接
続されるインバータ回路２０が奇数個になるように調整
を行っている。
の測定を行う場合に、前段の入力バッファＢＵＩ（ｎ−
１）の第１段目に構成されるインバータ回路２０からの
出力を、後段の入力バッファＢＵＩｎに出力して、ＬＳ
Ｉチップ１０内で縦続接続されるインバータ回路２０が
奇数個になるように調整を行っている。これに対して、
選択回路ＳＦ（ｎ−１）は、遅延時間の測定を行う場合
に、前段の入力バッファＢＵＩ（ｎ−１）の出力を、後
段に接続される入力バッファＢＵｎの第２段目のインバ
ータ回路２０に出力して、ＬＳＩチップ１０内で縦続接
続されるインバータ回路２０が奇数個になるように調整
を行っている。
【００５１】遅延時間の測定が行われる場合、すなわち
ローレベルの指示信号Ｃｎが与えられる場合について説
明する。選択回路ＳＦ（ｎ−１）のＡＮＤ回路３１は、
一方入力端子にローレベルの指示信号Ｃｎが反転して与
えられ、他方入力端子に入力バッファＢＵＩ（ｎ−１）
の出力が与えられるので、入力バッファＢＵＩ（ｎ−
１）の出力をＯＲ回路３３に出力する。ＡＮＤ回路３２
は、一方入力端子にローレベルの指示信号Ｃｎが与えら
れるため、他方入力端子に与えられる信号レベルに関係
無く、ローレベルの出力信号をＯＲ回路３３に出力す
る。ＯＲ回路３３は、ＡＮＤ回路３１，３２からの出力
信号が与えられる。ＡＮＤ回路３２の出力がローレベル
であるため、ＯＲ回路３３は、入力バッファＢＵＩ（ｎ
−１）の出力を入力バッファＢＵＩｎの第２段目のイン
バータ回路２０に出力する。これによって、ＬＳＩチッ
プ１０内で縦続接続されるインバータ回路２０の個数が
奇数個になるように調整される。
ローレベルの指示信号Ｃｎが与えられる場合について説
明する。選択回路ＳＦ（ｎ−１）のＡＮＤ回路３１は、
一方入力端子にローレベルの指示信号Ｃｎが反転して与
えられ、他方入力端子に入力バッファＢＵＩ（ｎ−１）
の出力が与えられるので、入力バッファＢＵＩ（ｎ−
１）の出力をＯＲ回路３３に出力する。ＡＮＤ回路３２
は、一方入力端子にローレベルの指示信号Ｃｎが与えら
れるため、他方入力端子に与えられる信号レベルに関係
無く、ローレベルの出力信号をＯＲ回路３３に出力す
る。ＯＲ回路３３は、ＡＮＤ回路３１，３２からの出力
信号が与えられる。ＡＮＤ回路３２の出力がローレベル
であるため、ＯＲ回路３３は、入力バッファＢＵＩ（ｎ
−１）の出力を入力バッファＢＵＩｎの第２段目のイン
バータ回路２０に出力する。これによって、ＬＳＩチッ
プ１０内で縦続接続されるインバータ回路２０の個数が
奇数個になるように調整される。
【００５２】遅延時間の測定が行われない場合、すなわ
ちハイレベルの指示信号Ｃｎが与えられる場合について
説明する。選択回路ＳＦ（ｎ−１）のＡＮＤ回路３１
は、一方入力端子にハイレベルの指示信号Ｃｎが反転し
て与えられるため、他方入力端子に与えられる信号レベ
ルに関係無く、ローレベルの出力信号をＯＲ回路３３に
出力する。ＡＮＤ回路３２は、一方入力端子にハイレベ
ルの指示信号Ｃｎが与えられ、他方入力端子に入力バッ
ファＢＵＩｎの第１段目のインバータ回路２０の出力が
与えられるので、入力バッファＢＵＩｎの第１段目のイ
ンバータ回路２０の出力をＯＲ回路３３に出力する。Ｏ
Ｒ回路３３は、ＡＮＤ回路３１，３２からの出力が与え
られる。ＡＮＤ回路３１の出力がローレベルであるた
め、ＯＲ回路３３は、入力バッファＢＵＩｎの第１段目
のインバータ回路２０の出力を入力バッファＢＵＩｎの
第２段目のインバータ回路２０に出力する。これによっ
て、入力バッファＢＵＩｎがバッファとして機能し、入
力端子ＩＮｎから与えられる信号が、入力バッファＢＵ
Ｉｎを介して、機能回路に入力される。
ちハイレベルの指示信号Ｃｎが与えられる場合について
説明する。選択回路ＳＦ（ｎ−１）のＡＮＤ回路３１
は、一方入力端子にハイレベルの指示信号Ｃｎが反転し
て与えられるため、他方入力端子に与えられる信号レベ
ルに関係無く、ローレベルの出力信号をＯＲ回路３３に
出力する。ＡＮＤ回路３２は、一方入力端子にハイレベ
ルの指示信号Ｃｎが与えられ、他方入力端子に入力バッ
ファＢＵＩｎの第１段目のインバータ回路２０の出力が
与えられるので、入力バッファＢＵＩｎの第１段目のイ
ンバータ回路２０の出力をＯＲ回路３３に出力する。Ｏ
Ｒ回路３３は、ＡＮＤ回路３１，３２からの出力が与え
られる。ＡＮＤ回路３１の出力がローレベルであるた
め、ＯＲ回路３３は、入力バッファＢＵＩｎの第１段目
のインバータ回路２０の出力を入力バッファＢＵＩｎの
第２段目のインバータ回路２０に出力する。これによっ
て、入力バッファＢＵＩｎがバッファとして機能し、入
力端子ＩＮｎから与えられる信号が、入力バッファＢＵ
Ｉｎを介して、機能回路に入力される。
【００５３】以上のように本実施の形態においても、前
述の実施の形態と同様の効果が得られる。なお、この選
択回路ＳＦ（ｎ−１）は、上述の選択回路Ｓ（ｎ−１）
と同様に、どの入力バッファＢＵＩ１〜ＢＵＩｎおよび
出力バッファＢＵＯの間に設けられても良い。
述の実施の形態と同様の効果が得られる。なお、この選
択回路ＳＦ（ｎ−１）は、上述の選択回路Ｓ（ｎ−１）
と同様に、どの入力バッファＢＵＩ１〜ＢＵＩｎおよび
出力バッファＢＵＯの間に設けられても良い。
【００５４】
【発明の効果】以上のように本発明によれば、集積回路
に構成されるインバータ回路の遅延時間を測定する場合
に、集積回路に構成されるバッファまたはバッファを構
成するインバータ回路を奇数個縦続接続し、リングオシ
レータとして動作させて測定を行う。したがって、検査
のためだけに用いられる回路を独立して集積回路内に構
成する必要がないので、回路規模の増加を最小限に抑え
ることができ、またコストの増加も抑えることができ
る。
に構成されるインバータ回路の遅延時間を測定する場合
に、集積回路に構成されるバッファまたはバッファを構
成するインバータ回路を奇数個縦続接続し、リングオシ
レータとして動作させて測定を行う。したがって、検査
のためだけに用いられる回路を独立して集積回路内に構
成する必要がないので、回路規模の増加を最小限に抑え
ることができ、またコストの増加も抑えることができ
る。
【００５５】また測定に使用する入力バッファ、出力バ
ッファおよび入出力バッファとして、できる限り互いに
近接して配置されているものを用いることによって、各
インバータ回路を縦続接続する配線を短くできる。また
入力端子、出力端子および入出力端子に接続されたバッ
ファのインバータ回路を縦続接続しているため、縦続接
続されているインバータ回路と検査装置との間の配線を
短くできる。したがって、波形なまりによる遅延が小さ
くなるため、遅延時間の測定への影響をより小さくする
ことができる。
ッファおよび入出力バッファとして、できる限り互いに
近接して配置されているものを用いることによって、各
インバータ回路を縦続接続する配線を短くできる。また
入力端子、出力端子および入出力端子に接続されたバッ
ファのインバータ回路を縦続接続しているため、縦続接
続されているインバータ回路と検査装置との間の配線を
短くできる。したがって、波形なまりによる遅延が小さ
くなるため、遅延時間の測定への影響をより小さくする
ことができる。
【００５６】また外部に設けられる遅延時間の測定装置
は、リングオシレータの動作によって発生する信号の周
波数を測定する回路と、指示信号を出力する回路と、入
力端子と出力端子とを接続するための信号線とを備える
のみの簡易かつ安価な構成で実現することができる。
は、リングオシレータの動作によって発生する信号の周
波数を測定する回路と、指示信号を出力する回路と、入
力端子と出力端子とを接続するための信号線とを備える
のみの簡易かつ安価な構成で実現することができる。
【００５７】また集積回路の遅延時間の測定は、集積回
路を測定装置に接続し、集積回路に指示信号を与えるだ
けで行えるため、短時間で容易に行うことができる。
路を測定装置に接続し、集積回路に指示信号を与えるだ
けで行えるため、短時間で容易に行うことができる。
【図１】本発明の実施の一形態であるＬＳＩチップ１０
の領域区分を概略的に示す平面図である。
の領域区分を概略的に示す平面図である。
【図２】ＬＳＩチップ１０の入出力バッファ領域１２に
構成される入力バッファＢＵＩ、出力バッファＢＵＯ、
入出力バッファＢＵＩＯの構成例を示す回路図である。
構成される入力バッファＢＵＩ、出力バッファＢＵＯ、
入出力バッファＢＵＩＯの構成例を示す回路図である。
【図３】ＬＳＩチップ１０の検査を行う検査装置４０の
構成を説明するためのブロック図である。
構成を説明するためのブロック図である。
【図４】ＬＳＩチップ１０の入出力バッファ領域１２に
設けられる接続回路３０について説明するための回路図
である。
設けられる接続回路３０について説明するための回路図
である。
【図５】本発明の実施の他の形態を説明するための回路
図である。
図である。
【図６】ＬＳＩウエハ１上に構成されるモニタチップ２
の配置例を示す平面図である。
の配置例を示す平面図である。
【図７】第１従来技術を説明するための回路図である。
１０ ＬＳＩチップ １１ 内部機能ロジック部領域 １２ 入出力バッファ領域 ２０ インバータ回路 ３０ 接続回路 ３１，３２ ＡＮＤ回路 ３３ ＯＲ回路 ＢＵＩ，ＢＵＩ１〜ＢＵＩｎ 入力バッファ ＢＵＩＯ 入出力バッファ ＢＵＯ 出力バッファ ＣＮＴＲＬ 指示信号入力端子 Ｃｎ 指示信号 ＩＮ，ＩＮ１〜ＩＮｎ 入力端子 ＯＵＴ，ＯＵＴ１ 出力端子 ＩＮ／ＯＵＴ 入出力端子 Ｓ１〜Ｓｎ；ＳＦ（ｎ−１） 選択回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/66 H01L 27/04
Claims (2)
- 【請求項１】 予め定める処理を実行する機能回路と、 バッファを介して機能回路に接続され、外部からの信号
が与えられる少なくとも１つの入力端子と、 バッファを介して機能回路に接続され、機能回路からの
信号が与えられる少なくとも１つの出力端子と、 ２つのバッファを並列かつ逆方向に接続して構成される
入出力バッファを介して機能回路に接続され、外部から
の信号または機能回路からの信号が与えられる少なくと
も１つの入出力端子とを備える集積回路において、 前記バッファは、２つのインバータ回路を直列に接続し
て構成されており、 検査の実行を指示する指示信号が与えられる指示信号入
力端子と、 前記指示信号に応答して、複数のバッファからそれぞれ
選ばれたインバータ回路を、いずれか１つの入力端子に
接続されたものを第１段とし、いずれか１つの出力端子
に接続されたものが最終段となるように、奇数個縦続接
続する接続回路とを含み、 前記接続回路は、インバータ回路の縦続接続の対象とな
るＮ（Ｎ≧２）個のバッファ間にそれぞれ設けられるＮ
−１個の選択回路を含み、 特定の１つの選択回路は、前記指示信号に基づいて、前
段のバッファの第１段のインバータ回路の出力信号およ
び後段のバッファの種類に応じて入力させるべき信号の
どちらか一方を選択して、後段のバッファに与え、 残余の選択回路は、それぞれ、前記指示信号に基づい
て、前段のバッファの出力信号および後段のバッファの
種類に応じて入力させるべき信号のどちらか一方を選択
して、後段のバッファに与え、 前記特定の１つの選択回路は、 前段のバッファの第１段のインバータ回路の出力信号と
前記指示信号の反転信号とが与えられる第１論理積回路
と、 後段のバッファの種類に応じて入力させるべき信号と前
記指示信号とが与えられる第２論理積回路と、 前記第１および第２論理積回路の各出力の論理和演算を
行い、演算結果を後段のバッファに与える第１論理和回
路とを含み、 前記残余の選択回路は、 前段のバッファの出力信号と前記指示信号の反転信号と
が与えられる第３論理積回路と、 後段のバッファの種類に応じて入力させるべき信号と前
記指示信号とが与えられる第４論理積回路と、 前記第３および第４論理積回路の各出力の論理和演算を
行い、演算結果を後段のバッファに与える第２論理和回
路とを含むことを特徴とする集積回路。 - 【請求項２】 予め定める処理を実行する機能回路と、 バッファを介して機能回路に接続され、外部からの信号
が与えられる少なくとも１つの入力端子と、 バッファを介して機能回路に接続され、機能回路からの
信号が与えられる少なくとも１つの出力端子と、 ２つのバッファを並列かつ逆方向に接続して構成される
入出力バッファを介して機能回路に接続され、外部から
の信号または機能回路からの信号が与えられる少なくと
も１つの入出力端子とを備える集積回路において、 前記バッファは、２つのインバータ回路を直列に接続し
て構成されており、 検査の実行を指示する指示信号が与えられる指示信号入
力端子と、 前記指示信号に応答して、複数のバッファからそれぞれ
選ばれたインバータ回路を、いずれか１つの入力端子に
接続されたものを第１段とし、いずれか１つの出力端子
に接続されたものが最終段となるように、奇数個縦続接
続する接続回路とを含み、 前記接続回路は、インバータ回路の縦続接続の対象とな
るＮ（Ｎ≧２）個のバッファ間にそれぞれ設けられるＮ
−１個の選択回路を含み、 特定の１つの選択回路は、前記指示信号に基づいて、前
段のバッファの出力信号および後段のバッファの第１段
のインバータ回路の出力信号のどちらか一方を選択し
て、後段のバッファの第２段のインバータ回路に与え、 残余の選択回路は、それぞれ、前記指示信号に基づい
て、前段のバッファの出力信号と後段のバッファの種類
に応じて入力させるべき信号のどちらか一方を選択し
て、後段のバッファに与え、 前記特定の１つの選択回路は、 前段のバッファの出力信号と前記指示信号の反転信号と
が与えられる第１論理積回路と、 後段のバッファの第１段のインバータ回路の出力信号と
前記指示信号とが与えられる第２論理積回路と、 前記第１および第２論理積回路の各出力の論理和演算を
行い、演算結果を後段のバッファの第２段のインバータ
回路に与える第１論理和回路とを含み、 前記残余の選択回路は、 前段のバッファの出力信号と前記指示信号の反転信号と
が与えられる第３論理積回路と、 後段のバッファの種類に応じて入力させるべき信号と前
記指示信号とが与えられる第４論理積回路と、 前記第３および第４論理積回路の各出力の論理和演算を
行い、演算結果を後段のバッファに与える第２論理和回
路とを含むことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06130696A JP3280562B2 (ja) | 1996-03-18 | 1996-03-18 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06130696A JP3280562B2 (ja) | 1996-03-18 | 1996-03-18 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09257884A JPH09257884A (ja) | 1997-10-03 |
| JP3280562B2 true JP3280562B2 (ja) | 2002-05-13 |
Family
ID=13167368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06130696A Expired - Fee Related JP3280562B2 (ja) | 1996-03-18 | 1996-03-18 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3280562B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10138556C1 (de) | 2001-08-06 | 2003-06-05 | Infineon Technologies Ag | Verfahren zum Testen von Eingangs-/Ausgangstreibern einer Schaltung und entsprechende Testvorrichtung |
| DE10353585B4 (de) | 2003-11-17 | 2005-09-15 | Infineon Technologies Ag | Unidirektionale Eingangsschaltanordnung, Halbleiterschaltung und Verfahren zur Prüfung einer Laufzeitverzögerung eines Eingangstreibers einer Halbleiterschaltung |
| JP4342503B2 (ja) | 2005-10-20 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置および半導体装置の検査方法 |
| FR2900278A1 (fr) * | 2006-04-20 | 2007-10-26 | St Microelectronics Rousset | Analyse de derives de fabrication de circuits integres |
| JP2010010907A (ja) * | 2008-06-25 | 2010-01-14 | Panasonic Corp | 半導体集積回路およびｉ／ｏドライブ能力調整方法 |
| JP5338357B2 (ja) * | 2009-02-13 | 2013-11-13 | 株式会社リコー | メモリ制御装置及びその遅延量測定方法 |
-
1996
- 1996-03-18 JP JP06130696A patent/JP3280562B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09257884A (ja) | 1997-10-03 |
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