DE102013114131B4

DE102013114131B4 - Adaptierung von Kreuzung-DFE-Abgriff-Gewicht

Info

Publication number: DE102013114131B4
Application number: DE102013114131.5A
Authority: DE
Inventors: Lizhi Zhong; Vishnu Balan; Gautam Bhatia
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2013-07-03
Filing date: 2013-12-16
Publication date: 2021-10-21
Anticipated expiration: 2033-12-17
Also published as: DE102013114131A1; TWI508511B; US20150010047A1; US9762381B2; CN104281553A; TW201503651A

Abstract

Ein Apparat, aufweisendein erstes Modul, welches an ein Eingabe-Signal gekoppelt ist und betriebsfähig ist, ein Kante-Signal unter Benutzung eines ersten Takt-Signals zu erzeugen, wobei das erste Modul ein Entscheidung-Rückkopplungs-Equalizer ist; undein zweites Modul, welches betriebsfähig ist, das Kante-Signal zu empfangen und ferner betriebsfähig ist, ein Daten-Abtast-Phasen-Signal zu erzeugen, wobei ein Parameter des ersten Moduls betriebsfähig ist, adaptiert zu werden, und wobei der Parameter ferner betriebsfähig ist, einen Setzpunkt des Daten-Abtast-Phasen-Signals zu beeinflussen.

Description

HINTERGRUND DER ERFINDUNG
Die US 2010/0103999 A1 offenbart einen Entzerrer mit quantisierter Rückführung oder eine Vorrichtung zur Entscheidungs-Rückkopplungs-Equalisierung (Decision Feedback Equalizer‟ (DFE)). Dabei stellt eine Kantenanalyseschaltung ausgehend von einem Datensignal ein Kanteninformationssignal bereit, das von einer Schaltung zur Taktrückgewinnung und Takterzeugung erfasst wird, die wiederum ein Kantentaktsignal für die Kantenanalyseschaltung erzeugt, wobei die Phase des Kantentaktsignals abhängig von Datenwerten und von dem Kanteninformationssignal eingestellt wird.
Häufig werden Hoch-Geschwindigkeits-seriale-Daten-Ströme ohne ein begleitendes Taktsignal gesendet. Takt- und Daten-Rückgewinnungs-(CDR)-Verfahren erlauben einem Empfänger, einen Takt von einer approximativen Frequenz-Referenz zu erzeugen. Wenn Eingabe/Ausgabe-Geschwindigkeiten höher werden, wird der Daten-abtastende Punkt, welcher mittels CDR benutzt wird, ansteigend kritisch für die Link-Performance. Der abtastende Punkt bzw. Abtastpunkt (sampling point) wird typischerweise mittels Bang-Bang-CDR bestimmt, wo der Setz-Punkt (settling point) nicht dort sein kann bzw. braucht, wo das vertikales-Auge-Öffnen (vertical eye opening) am größten ist oder bei der Mitte des Auges. Als ein Ergebnis braucht der abtastende Punkt nicht optimal zu sein, und Signal-Integritäts-Probleme können auftreten.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Demgemäß existiert ein Bedarf nach einem Apparat, um den CDR-Setzpunkt in einem Bestreben zu manipulieren, eine optimale Abtast-Phase zu erreichen. Ausführungsformen der vorliegenden Erfindung offenbaren einen Apparat gemäß Anspruch 1 zum Beeinflussen eines Takt- und Daten-Rückgewinnungs-Setzpunktes (CDR-Setz-Punkt, (CDR settling point)) eines Daten-Abtast-Phase-Signals (data sampling phase signal), indem Entscheidung-Rückkopplung-Equalisierung (DFE) auf ein Eingabe-Signal angewendet ist, um ein DFE-Ausgabe-Signal zu erzeugen, welches einem Abtaster zugeführt wird, welcher mittels des Kante-Abtast-Rückgewinnungs-Takts (edge sample recovery clock) getaktet ist. Der Abtaster erzeugt ein Kante-Abtast-Signal. Das Kante-Abtast-Signal wird dann benutzt, um den CDR-Setzpunkt eines Daten-Abtast-Phase-Signals zu beeinflussen. Da die DFE auf das Kante-Abtast-Signal angewendet wird, auch als „Null-kreuzendes“ (zero crossing) Signal bekannt ist, kann das DFE-Abgriff-Gewicht (DFE tap weight) für verschiedene Schnittstellen oder Kanäle adaptiert werden, um den CDR-Setzpunkt des Daten-Abtast-Phasen-Signals zu beeinflussen. Das Abgriff-Gewicht wird adaptiert, indem ein Daten-Abtast-Signal und ein Fehler-Abtast-Signal, abgeleitet von dem Eingabe-Signal, in eine Adaptions-Schleife gefüttert werden, welche den Rückkopplungs-Code zum Rückkoppeln in das DFE-Modul bestimmt.
In einer anderen Ausführungsform ist die vorliegende Erfindung auf eine Schaltung gemäß Anspruch 15 gerichtet. Die Schaltung weist ein Entscheidung-Rückkopplung-Equalisierungs-(DFE)-Modul auf, welches betriebsfähig ist, ein Eingabe-Signal zu empfangen und welches ferner betriebsfähig ist, DFE auf das Eingabe-Signal einzusetzen, um ein Kante-Abtast-Signal (edge sample signal) davon zu erzeugen, wobei die DFE auf einem initialen Abgriff-Gewicht für das DFE-Modul basiert ist. Die Schaltung weist auch ein Timing-Rückgewinnungs-Modul auf, welches mit dem DFE-Modul gekoppelt ist und betriebsfähig ist, das Kante-Abtast-Signal zu empfangen, und welches ferner betriebsfähig ist, ein Daten-Abtast-Phasen-Signal basierend auf dem Kante-Abtast-Signal zu erzeugen, wobei das Daten-abtastende Phasen-Signal auf einen Takt- und Daten-Rückgewinnungs-(CDR)-Setzpunkt konvergiert. Schließlich weist es ein Adaptions-Modul auf, welches betriebsfähig ist, ein DFE-Abgriff-Gewicht von dem initialen Abgriff-Gewicht-Wert über einen Bereich von Werten zu variieren und entsprechende bzw. jeweilige CDR-Setzpunkte nachzuverfolgen, welche mit dem Bereich von Werten assoziiert sind, und ferner betriebsfähig, um einen Wert für das DFE-Abgriff-Gewicht aus dem Bereich von Werten auszuwählen.
In einer anderen Ausführungsform ist die vorliegende Erfindung auf eine Schaltung gerichtet, welche einen ersten Zweig, welcher betriebsfähig ist, ein Fehler-Abtast-Signal von einem Eingabe-Signal zu erzeugen, und einen zweiten Zweig aufweist, welcher betriebsfähig ist, ein Daten-Abtast-Signal von dem Eingabe-Signal zu erzeugen. Sie weist auch ein Entscheidung-Rückkopplung-Equalisierungs-(DFE)-Modul auf, welches betriebsfähig ist, das Eingabe-Signal zu empfangen, und welches ferner betriebsfähig ist, DFE auf das Eingabe-Signal einzusetzen, um ein Kante-Abtast-Signal davon zu erzeugen, wobei die DFE auf einem Abgriff-Gewicht für das DFE-Modul basiert ist. Ferner weist sie ein Adaptions-Modul auf, welches betriebsfähig ist, eine adaptive Prozedur unter Benutzung des Daten-Abtast-Signals und des Fehler-Abtast-Signals anzuwenden, um einen Rückkopplungs-Code zu erzeugen. Das DFE-Modul weist einen Rückkopplungs-Block auf, welcher betriebsfähig ist, den Rückkopplungs-Code in einen entsprechenden Spannungs-Wert zu konvertieren, und welches ferner betriebsfähig ist, den entsprechenden Spannungs-Wert als ein Abgriff-Gewicht für das DFE-Modul zu benutzen.
Figurenliste
Die Ausführungsformen der vorliegenden Erfindung werden im Wege eines Beispiels und nicht im Wege einer Begrenzung in den Figuren der begleitenden Zeichnungen illustriert, und in welchen sich ähnliche ReferenzZahlen auf ähnliche Elemente beziehen.

1 zeigt ein exemplarisches Computer-System in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
2 zeigt einen exemplarischen Empfänger in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung beim Anwenden von DFE-Techniken auf ein Eingabe-Signal, um ein Kante-Abtast-Signal zurückzugewinnen.
3A zeigt einen exemplarischen DFE-Block, welcher Konstante-Verschiebung-Blöcke, Puffer und Latches aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
3B zeigt einen exemplarischen DFE-Block, welcher einen Konstante-Verschiebung-Block, Puffer und Latches aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
3C zeigt einen exemplarischen DFE-Block, welcher einen Konstante-Verschiebung-Block, Puffer und Latches aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
4 zeigt ein exemplarisches Timing-Rückgewinnungs-Modul in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
5 zeigt eine Wahrheit-Tabelle, welche von einem Phasen-Detektor benutzt ist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
6 zeigt eine beispielhafte Schaltung, welche DFE einsetzt, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, um ein Kante-Abtast-Signal zurückzugewinnen.
7 zeigt ein Flussdiagramm eines exemplarischen Computergesteuerten Prozesses, welcher von einem Empfänger eingesetzt ist, um DFE-Techniken auf ein Eingabe-Signal zur Rückgewinnung des Kante-Abtast-Signals anzuwenden, welches benutzt wird, um einen CDR-Setzpunkt zu beeinflussen.
8 zeigt ein exemplarisches Hoch-Level-Blockdiagramm für das Adaptions-Schleife-Modul, welches benutzt ist, das DFE-Abgriff-Gewicht für den Rückkopplungs-Block zu bestimmen, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
9A und 9B zeigen einen exemplarischen Schaltkreis zum Implementieren des Adaptions-Schleife-Moduls für den Rückkopplungs-Block, so dass er bzw. es Vorläufer-ISI vermindert, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
10 zeigt ein Flussdiagramm eines exemplarischen elektronisches Prozesses, welcher von einem Empfänger eingesetzt ist, um die Abgriff-Gewichte zu adaptieren, welche in den Rückkopplungs-Blöcken der DFE-Module benutzt werden, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
11 zeigt ein Flussdiagramm eines exemplarischen elektronischen Prozesses, welcher von einem Empfänger eingesetzt ist, um die Abgriff-Gewichte zu adaptieren, welche in den Rückkopplungs-Blöcken der DFE-Module benutzt werden mit dem Ziel von entweder Erhöhen eines vertikales-Auge-Randes bzw. -Toleranz (eye margin), Erhöhen eines horizontales-Auge-Randes, Vermindern von BER oder Erhöhen von SNR, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
12 illustriert eine exemplarische Konvergenz des DFE-Abgriff-Gewichtes.
13 illustriert, wie sich der Takt-Daten-Rückgewinnungs-(CDR)-Rückgewinnungs-Punkt in Antwort auf die Konvergenz des DFE-Abgriff-Gewichts, welches in 12 illustriert ist, ändert.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Bezug wird nun im Detail auf Ausführungsformen der vorliegenden Erfindung gemacht, von welchen Beispiele in den begleitenden Zeichnungen illustriert sind. Während die vorliegende Erfindung im Zusammenhang mit den folgenden Ausführungsformen diskutiert wird, wird es verstanden, dass sie nicht beabsichtigt sind, die vorliegende Erfindung auf diese Ausführungsformen allein zu begrenzen. Im Gegenteil ist die vorliegende Erfindung beabsichtigt, Alternativen, Modifikationen und Äquivalente abzudecken, welche mit dem Geist und Geltungsbereich der vorliegenden Erfindung umfasst sein können, wie mittels der angehängten Ansprüche definiert ist. Ferner werden in der folgenden detaillierten Beschreibung der vorliegenden Erfindung zahlreiche spezifische Details ausgeführt, um ein durchgängiges Verständnis der vorliegenden Erfindung bereitzustellen. Ausführungsformen der vorliegenden Erfindung können jedoch ohne diese spezifischen Details praktiziert werden. In anderen Fällen sind wohl bekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht im Detail beschrieben worden, um so nicht unnötigerweise Aspekte der vorliegenden Erfindung zu verschleiern.
1 zeigt ein exemplarisches Computer-System 100 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Computer-System 100 zeigt die Komponenten in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, welche die Ausführungs-Plattform für gewisse Hardware-basierte und Software-basierte Funktionalität bereitstellen, insbesondere Computer-Grafik-Rendering und Anzeige-Funktionalität. Im Allgemeinen weist Computer-System 100 eine System-Platine 106 einschließlich zumindest einer Zentral-Verarbeitungs-Einheit (CPU) 102 und eines System-Speichers 104 auf. Die CPU 102 kann mit System-Speicher 104 über eine Speicher-Steuerung 120 gekoppelt sein. In einer Ausführungsform kann Speicher 104 ein DDR3 SDRAM sein.
Computer-System 100 weist auch ein Grafik-Teilsystem 114 einschließlich zumindest einer Grafik-Prozessor-Einheit (GPU) 110 auf. Zum Beispiel kann das Grafik-Teilsystem 114 auf einer Grafik-Karte umfasst sein. Das Grafik-Teilsystem 114 kann mit einer Anzeige 116 gekoppelt sein. Eine oder mehr zusätzliche GPU(s) 110 können optional mit Computer-System 100 gekoppelt sein, um weiter seine Rechen-Leistungs-Fähigkeit zu erhöhen. Die GPU(s) können mit der CPU 102 und dem System-Speicher 104 über einen Kommunikations-Bus 108 gekoppelt sein. Die GPU 110 kann als eine diskrete Komponente, eine diskrete Grafik-Karte, welche ausgelegt ist, das Computer-System 100 über einen Konnektor (z.B. AGB-Schacht, PCI-Express-Schacht, etc.) zu koppeln, als ein diskretes integrierte-Schaltung-Die (z.B. direkt auf einer Mutter-Platine montiert), oder als eine integrierte GPU, welche mit dem integrierte-Schaltung-Die eines Computer-System-Chip-Satz-Komponente (nicht gezeigt) umfasst ist, implementiert sein. Zusätzlich können Speicher-Geräte 112 mit der GPU 110 für Hoch-Bandbreite-Grafik-Daten-Speicher, z.B. der Frame-Puffer, gekoppelt sein. In einer Ausführungsform können die Speicher-Geräte 112 dynamischer-willkürlicher-Zugriff-Speicher sein. Eine Energie-Quelle-Einheit (PSU) 118 kann elektrische Energie an die System-Platine 106 und das Grafik-Teilsystem 114 bereitstellen.
Die CPU 102 und die GPU 110 können auch in einen einzelnen integrierte-Schaltung-Die integriert sein und die CPU und die GPU können verschiedene Ressourcen gemeinsam benutzen, wie etwa Anweisungs-Logik, Puffer, funktionale Einheiten usw., oder separate Ressourcen können für Grafik- und Allgemeinzweck-Operationen bereitgestellt sein. Die GPU kann ferner in eine Kern-Logik-Komponente integriert sein. Demgemäß kann irgendeine oder alle der Schaltungen und/oder Funktionalität, welche hierin beschrieben ist, wie sie mit der GPU 110 assoziiert sind, auch implementiert sein in und ausgeführt sein mittels einer geeignet ausgestatteten CPU 102. Während Ausführungsformen hierin einen Bezug auf eine GPU nehmen, sollte es zusätzlich bemerkt sein, dass die beschriebenen Schaltungen und/oder Funktionalität auch auf anderen Typen von Prozessoren (z.B. Allgemeinzweck- oder andere Spezialzweck-Coprozessoren) oder innerhalb einer CPU implementiert werden können.
System-Platine 106 umfasst auch ein Empfänger-Gerät 121, in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, welches auf irgendeinem Kommunikations-Link bei dem Empfänger-Ende platziert sein kann. Wie es gezeigt ist, sind Empfänger 121 an den Empfänger-Enden von bidirektionalem Kommunikations-Link 108 (zwischen CPU 102 und GPU 110) und Kommunikations-Link 130 (zwischen GPU 110 und Speicher) und Kommunikations-Link 140 (zwischen GPU 110 und der Anzeige) platziert. Es ist geschätzt, dass diese Kommunikations-Links beispielhaft sind. Kommunikations-Gerät 121 ist betriebsfähig, um Daten zu empfangen (siehe 2). Der Empfänger kann entweder lokal oder entfernt zu System 100 sein.
System 100 kann z.B. als ein Schreibtisch-Computer-System oder Server-Computer-System implementiert sein, welches eine leistungsfähige Allgemeinzweck-CPU 102 hat, welche mit einer dedizierten Grafik-Renderungs-GPU 110 gekoppelt ist. In solch einer Ausführungsform können Komponenten umfasst sein, welche periphere Busse, spezialisierte Audio/Video-Komponenten, I/O-Geräte und dergleichen hinzufügen. Ähnlich kann System 100 als ein tragbares Gerät (z.B. Zell-Telefon, PDA, etc.), Direct-Broadcast-Satellite-(DBS)/terrestrische Set-Top-Box oder Set-Top-Video-Spiel-Konsole-Gerät, wie etwa z.B. die Xbox^®, verfügbar von Microsoft Corporation von Redmond, Washington, oder wie PlayStation3^®, verfügbar von Sony Computer Entertainment Corporation von Tokyo, Japan implementiert sein. System 100 kann auch als ein „System-auf-einem-Chip“ implementiert sein, wo die Elektronik (z.B. die Komponenten 102, 104, 110, 112, und dergleichen) eines Rechen-Gerätes gänzlich innerhalb eines einzelnen integrierte-Schaltung-Dies beinhaltet sind. Beispiele umfassen ein handgehaltenes Instrument mit einer Anzeige, ein Fahrzeug-Navigations-System, ein tragbares Unterhaltungs-System, und dergleichen.
Adaption von Kreuzung-DFE-Abgriff-Gewicht
2 zeigt einen exemplarischen Kommunikations-Empfänger 200 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Empfänger 200 ist betriebsfähig, ein Eingabe-Signal 224 zu empfangen. Typischerweise kann Eingabe-Signal 224 über einen Transmitter (nicht gezeigt) erzeugt und übermittelt sein. Der Transmitter kann entfernt oder lokal sein.
Empfänger 200 weist einen ersten Schaltungs-Zweig 226, einen zweiten Schaltungs-Zweig 228 und einen dritten Schaltungs-Zweig 230 auf. Zweig 226 ist mittels eines x_Takt- (x_clock) -Signals 270 getaktet. Das x_clock-Signal 270 ist das Signal, welches benutzt ist, um das Kante-Abtast-Signal 248 zurückzugewinnen (recover). Zweige 228 und 230 sind mittels des d_clock-Signals 272 getaktet, welches benutzt ist, um das Daten-Abtast-Signal und das Fehler-Abtast-Signal zurückzugewinnen. In einer Ausführungsform kann Empfänger 200 einen ungeraden Pfad 232 und einen geraden Pfad 234 aufweisen, wobei beide, der ungerade Pfad 232 und der gerade Pfad 234, jeweils ersten Schaltungs-Zweig 226, zweiten Schaltungs-Zweig 228 und dritten Schaltungs-Zweig 230 aufweisen. Beide, ungerader Pfad 232 und gerader Pfad 234 können simultan ein Signal verarbeiten, während ungerader Pfad 232 auf Daten eines ersten Takt-Zyklus operiert und gerader Pfad 234 auf Daten eines zweiten Takt-Zyklus operiert.
Es wird geschätzt werden, dass der erste Schaltungs-Zweig 226 einen Entscheidung-Rückkopplung-Equalisierungs-(DFE)-Block 220 aufweist, welcher an einen Multiplexer 222 gekoppelt ist. DFE-Block 220 ist betriebsfähig, DFE-Techniken auf ein Eingabe-Signal 224 anzuwenden. Auf ein Anwenden von DFE auf Eingabe-Signal 224 hin, wird eine DFE-Ausgabe erzeugt, welche dann gemäß einem Abtaster abgetastet wird, welcher mittels des x_clock 270 getaktet ist, wobei das Ergebnis dieses Signals dann über Multiplexer 222 gemultiplext wird, um ein Kante-Abtast-Signal 248 zu erzeugen. Multiplexer 222 wählt ein einzelnes Signal von zwei oder mehr Ausgaben von DFE-Block 220 aus.
Das Kante-Abtast-Signal 248 wird dann an ein Timing-Rückgewinnungs-Modul (siehe 4) übermittelt und von diesem benutzt. Das erzeugte Kante-Abtast-Signal wird dann benutzt, um einen Takt- und Daten-Rückgewinnungs-(CDR)-Setz-Punkt (clock and data recovery settling point) zu beeinflussen, wie weiterhin unten beschrieben ist.
Der zweite Schaltungs-Zweig 228 empfängt das d_clock 272 und weist einen hO-Konstant-Block 236, einen h1-Rückkopplungs-Block 238 (basierend auf einem vorher empfangenen Daten-Bit), und einen Latch 240 auf. Der zweite Schaltungs-Kreis 228 ist betriebsfähig, um ein Fehler-Abtast-Signal 295 basierend auf dem Eingabe-Signal 224 zu erzeugen. In einer Ausführungsform ist hO-Konstant-Block 236 von seinem hereinkommenden Signal abgezogen. In einer anderen Ausführungsform ist hO-Konstant-Block 236 zu dem herankommenden Signal hinzugefügt.
Der dritte Schaltungs-Zweig 230 empfängt das d_clock 272 und weist einen Puffer 242, h1-Rückkopplungs-Block 238 (basierend auf einem vorher empfangenen Daten-Bit) und einen Latch 240 auf. Der dritte Zweig 230 ist betriebsfähig, ein Daten-Abtast-Signal 296 basierend auf dem Eingabe-Signal 224 zu erzeugen.
In einer Ausführungsform kann Empfänger 200 auch einen kontinuierliche-Zeit-linearer-Equalizer (CTLE) 242, h2-Rückkopplung 244 und einen unendliche-Impuls-Antwort-(IIR)-Filter 246 aufweisen. CTLE 242, h2 244 und IRR 246 können auf Eingabe-Signal 224 vor einem Aufspalten von EingangsSignal 224 in den ersten Schaltungszweig 226, zweiten Schaltungszweig 228 und dritten Schaltungszweig 230 angewendet werden. CTLE 242 ist konfiguriert, eine Eingabe-Impuls-Antwort zu formen, um Rückkopplung von der DFE zu kompensieren.
3A zeigt einen exemplarischen DFE-Block 220, welcher das x_clock 270 empfängt und konstante hx-Verschiebungs-Blöcke (offset blocks) 348, Puffer 242 und Latches 240 aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. 3A ist als ein Kurz-BlockDiagramm eines Ausdrückens der Prozessierung auf dem Eingabe-Signal dargestellt, um bei dem Kante-Abtast-Signal 248 anzulangen. DFE-Block 220 wendet DFE-Techniken auf Eingabe-Signal 224 (2) an. DFE-Block 220 weist einen ersten Pfad 350 und einen zweiten Pfad 352 auf.
DFE-Block 220 verschiebt (offsets) das Eingabe-Signal während einer konstanten Spalte 354 und wendet Rückkopplung auf das Eingabe-Signal während einer Rückkopplungs-Spalte 356 an.
Erster Pfad 350 und zweiter Pfad 352 empfangen das Eingabe-Signal. In der konstanten Spalte 354 wendet erster Pfad 350 eine +hx-konstante-Verschiebung 348 (Subtraktion) auf das Eingabe-Signal an, betriebsfähig, um das Eingabe-Signal mittels eines vorbestimmten konstanten Wertes zu verschieben (zu vermindern). Das Eingabe-Signal kann um einen positiven konstanten Wert oder einen negativen konstanten Wert verschoben werden. In diesem Fall kann hx 5mV sein und das verarbeitete Eingabe-Signal kann um 5 mV verschoben (reduziert) sein. In der konstanten Spalte 354 wendet zweiter Pfad 352 eine -hx-konstante-Verschiebung 348 auf das Eingabe-Signal an, betriebsfähig, um das Eingabe-Signal um einen vorbestimmten Wert zu verschieben (zu vermindern). In diesem Fall kann hx -5mV sein und das Eingabe-Signal kann um -5mV verschoben werden (vermindert werden), um dadurch 5mV hinzuzufügen.
Während der Rückkopplungs-Spalte 356, wenden weder erster Pfad 350 noch zweiter Pfad 352 irgendeine Rückkopplung auf das Signal in der in 3A gezeigten Ausführungsform an. Stattdessen hält Puffer 242 das Signal für eine vorbestimmte Zeitdauer an (stalls) oder passiert einfach das Signal hindurch. In anderen Ausführungsformen, wie unten diskutiert ist, kann das Abgriff-Gewicht (tap weight) für den DFE-Block 220 mittels eines Änderns der Konfiguration der Blöcke in Rückkopplungs-Spalte 356 adaptiert sein. Mittels eines Adaptierens des Abgriff-Gewichts kann der CDR-Setzpunkt des Daten-Abtast-Phase-Signals eingestellt werden.
Latches 240 sind betriebsfähig, das Signal abzutasten, und speichern ihren Wert bevor der Multiplexer 222 entweder die Ausgabe von Latch 240 von dem ersten Pfad 350 oder von zweitem Pfad 252 auswählt. Multiplexer 222 wählt entweder eine Ausgabe zwischen dem ersten Pfad 350 oder zweiten Pfad 252 basierend auf Logik, welche zu ihrer ausgewählten Leitung zugeordnet ist, aus. In dieser besonderen Ausführungsform wird ein Auswahl-Wert von Multiplexer 222 gleich eins sein, wenn ein vorheriger Daten-Wert (dk-1) gleich 1 ist. In diesem Fall wird der erste Pfad 350 von dem Multiplexer 222 ausgewählt und wird als das Kante-Signal (edge signal) 248 ausgegeben. Anderenfalls, wenn ein vorheriger Daten-Wert (dk-1) nicht gleich 1 ist, wird der zweite Pfad 352 von dem Multiplexer 222 ausgewählt und wird als das Kante-Signal 248 ausgegeben.
3B zeigt einen exemplarischen DFE-Block 220, welcher das x_clock-Signal 270 empfängt, und welcher adaptive hx-Rückkopplungs-Blöcke 349, Puffer 242 und Latches 240 aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. 3B ist als ein Kurzverfahren eines Ausdrückens der Prozessierung auf dem Eingabe-Signal dargestellt. DFE-Block 220 wendet DFE-Techniken auf Eingabe-Signal 224 (2) an. DFE-Block 220 weist einen ersten Pfad 350 und einen zweiten Pfad 352 auf.
DFE-Block 220 verschiebt das Signal während einer konstanten Spalte 354 und wendet Rückkopplung auf das Signal während einer Rückkopplungs-Spalte 356 an.
Erster Pfad 350 und zweiter Pfad 352 empfangen das Eingabe-Signal. Während der konstanten Spalte 354 wendet weder der erste Pfad 350 noch der zweite Pfad 352 irgendeine konstante Verschiebung auf das Signal an. Stattdessen halten Puffer 242 das Signal für eine vorbestimmte Zeitdauer an oder passieren das Signal einfach hindurch.
Während der Rückkopplungs-Spalte 356 wendet der erste Pfad 350 eine -hx-Rückkopplung 349 auf das Signal an, um dadurch DFE-Techniken auf das Signal anzuwenden. Der zweite Pfad 352 wendet eine hx-Rückkopplung 349 auf das Signal an. In einer Ausführungsform sind beide,

-hx- und hx-Rückkopplung 349 Rückkopplungen basierend auf einem Rückkopplungs-Code, welcher unter Benutzung von Daten-Abtast-Signal 296 (2) und Fehler-Abtast-Signal 295 (2) im Zusammenhang mit einem Adaptions-Modul erhalten ist. Wie in weiteren Details unten diskutiert ist, ist die hx-Rückkopplung ein DFE-Abgriff-Gewicht, welches in einer Ausführungsform automatisch für verschiedene Schnittstellen oder Kanäle adaptiert werden kann. Beide, die -hx- und hx-Rückkopplungs-Blöcke 349 empfangen die Rückkopplung von dem Adaptions-Modul unter Benutzung von Daten-Abtast-Signal 396 und Fehler-Abtast-Signal 295 durch Rückkopplungs-Eingaben 370. In einer Ausführungsform kann die Rückkopplung-hx 349 für den ersten Pfad 350 ein Wert sein, welcher verschieden ist von der Rückkopplung hx 349 für den zweiten Pfad 352.

Latches 240 sind betriebsfähig, um das Signal abzutasten und seinen Wert zu speichern, bevor Multiplexer 222 entweder die Ausgabe von Latch 240 von dem ersten Pfad 350 oder dem zweiten Pfad 352 auswählt. Multiplexer 222 wählt entweder eine Ausgabe zwischen dem ersten Pfad 350 oder zweiten Pfad 352 basierend auf Logik aus, welche ihrer Auswahl-Leitung zugeordnet ist. In dieser besonderen Ausführungsform kann ein Auswahl-Wert von Multiplexer 222 gleich dem Resultat einer exklusive-OR-Operation mit einem ersten und einem zweiten vorherigen Daten-Wert sein. In diesem Fall wird der erstes Pfad 350 von dem Multiplexer 222 ausgewählt und als das Kante-Signal 248 ausgegeben, wenn das Ergebnis der exklusive-OR-Operation 1 ist. Wenn anderenfalls das Ergebnis der exklusive-OR-Operation null ist, wird der zweite Pfad 352 von dem Multiplexer 222 ausgewählt und wird als das Kante-Signal 248 ausgegeben.
3C zeigt einen exemplarischen DFE-Block 220, welcher das x_clock-Signal 270 empfängt und welcher einen Puffer 242, hx-Rückkopplung 349 und Latches 240 aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. 3C ist als ein Kurzverfahren eines Ausdrückens der Prozessierung auf dem Eingabe-Signal dargestellt. DFE-Block 220 wendet DFE-Techniken auf Eingabe-Signal 224 (2) an. DFE-Block 220 weist einen ersten Pfad 350 und einen zweiten Pfad 352 auf.
DFE-Block 220 verschiebt das Signal während einer konstanten Spalte 354 und wendet Rückkopplung auf das Eingabe-Signal während einer Rückkopplungs-Spalte 356 an.
Erster Pfad 350 und zweiter Pfad 352 empfangen das Signal. Während der konstanten Spalte 354 wendet weder der erste Pfad 350 noch der zweite Pfad 352 irgendeine konstante Verschiebung auf das Signal an. Stattdessen halten Puffer 242 das Signal für eine vorbestimmte Zeitdauer an.
Während der Rückkopplungs-Spalte 356 benutzt der erste Pfad 350 Puffer 242, um das Signal anzuhalten (stall) oder das Signal einfach durchzupassieren, um dadurch keine Rückkopplung auf das Signal anzuwenden. Der zweite Pfad 352 wendet eine hx-Rückkopplung 349 auf das Signal an, um dadurch DFE-Techniken auf das Signal anzuwenden. Die hx-Rückkopplung 349 ist Rückkopplung basierend auf einem Rückkopplungs-Code, welcher unter Benutzung eines Daten-Abtast-Signals 396 (2) und eines Fehler-Abtast-Signals 395 (2) im Zusammenhang mit einem Adaptions-Modul erhalten ist. Wie in größeren Details unten diskutiert ist, ist die hx-Rückkopplung 349 ein DFE-Abgriff-Gewicht, welches in einer Ausführungsform automatisch für verschiedene Schnittstellen oder Kanäle adaptiert sein kann. Der hx-Rückkopplungs-Block 349 empfängt die Rückkopplung von dem Adaptions-Modul unter Benutzung von Daten-Abtast-Signal 296 und Fehler-Abtast-Signal 295 durch Rückkopplungs-Eingabe 370.
Latches 240 sind betriebsfähig, das Signal abzutasten und seinen Wert zu speichern, bevor Multiplexer 222 entweder die Ausgabe von Latch 240 von dem ersten Pfad 350 oder dem zweiten Pfad 352 auswählt. Multiplexer 222 wählt entweder eine Ausgabe zwischen dem ersten Pfad 350 oder zweiten Pfad 352 basierend auf Logik aus, welche seiner Auswahl-Leitung zugeordnet ist. In dieser besonderen Ausführungsform wird ein Auswahl-Wert von Multiplexer 222 gleich dem Ergebnis einer exklusive-OR-Operation mit einem ersten und einem zweiten vorherigen Daten-Wert sein. In diesem Fall wird der erste Pfad 350 von dem Multiplexer 222 ausgewählt und wird als das Kante-Signal 248 ausgegeben, wenn das Ergebnis der exklusive-OR-Operation 1 ist. Wenn anderenfalls das Ergebnis der exklusive-OR-Operation null ist, wird der zweite Pfad 352 von dem Multiplexer 222 ausgewählt und als das Kante-Signal 248 ausgegeben.
3A, 3B und 3C demonstrieren drei beispielhafte Ausführungsformen von DFE-Block 220 in Übereinstimmung mit der vorliegenden Erfindung. Typische Latch 240-Eingabe ist: $r (t) = \sum_{i = - \infty}^{\infty} (d_{i} \cdot g (t - i \cdot T) \otimes h (t)) = \sum_{i = - \infty}^{\infty} (d_{i} \cdot p (t - i \cdot T))$
Wo p(t) die equalisierte Puls-Antwort bei der Latch-Eingabe ist. Sie umfasst den Schaltungs-Zweig und die Equalizer bei sowohl einem Transmitter als auch einem Empfänger 200 (CTLE, DFE, IIR, etc.).
Die Latch-240-Abtastungen sind erhalten, indem Latch-240-Eingabe bei einer Daten- oder kreuzenden- abtastenden Phase abgetastet wird, gegeben durch die folgende Gleichung 3: $\begin{array}{l} r_{k - δ} = r (t) |_{t = (k - δ) \cdot T - τ_{k}} = \sum_{i = - \infty}^{\infty} (d_{i} \cdot p ((k - δ - i) \cdot T - τ_{k})) = \sum_{i = - \infty}^{\infty} (d_{i} \cdot P_{k - δ - i}^{k}) = \\ \sum_{j = - \infty}^{\infty} (d_{k - j} \cdot P_{j - δ}^{k}) = \sum_{j = - \infty}^{\infty} (d_{k - j} \cdot p_{j - δ}) \end{array}$
Hier ist τ_κ die Daten-abtastende Phase bei dem K-ten Symbol δ ist die IQ-Verschiebung (in der Einheit von UI). Für Daten-Abtastungen δ = 0. Wenn die CDR die Daten-Abtastung, τ_κ ändert, werden sich die Abtastungen von Puls-Antwort $P_{j - δ}^{k}$
damit ändern. Wenn sich die CDR nach links bewegt, erhöht sich p₁ und p_-1
vermindert sich gleich (even) für denselben Latch.
Der geschlossene-Form-Ausdruck der Latch-Abtastung abgeleitet ist die Grundlage der Analyse des CDR-Setzpunktes. Es ist auch die Grundlage des Equalizer-Designs.
Wenn DFE als ein Beispiel genommen wird, kann ohne DFE die Daten-Latch-Abtastung mittels Gleichung (3) erhalten werden, indem δ = 0 gesetzt wird: $r_{k} = \sum_{j = - \infty}^{\infty} d_{k - j} \cdot p_{j}$
Von dem Ausdruck ist klar, dass es eine Zwischen-Symbol-Interferenz (ISI) von den Daten-Symbolen beides in der Vergangenheit und in der Zukunft gibt. Mittels eines Benutzens von DFE mit N Abgriffen (taps) kann man die ISI in der Daten-Latch-Abtastung vermindern. Wenn h_j = p_j, dann kann das restliche ISI von dem entsprechenden Daten-Symbol eliminiert werden. Hier ist p_j die Puls-Antwort-Abtastung bei der DFE-Eingabe. $r_{k} - \sum_{i = 1}^{N} (h_{i} \cdot d_{k - i}) = \sum_{j = - \infty}^{- 1} d_{k - j} \cdot p_{j} + p_{0} \cdot d_{k} + \sum_{j = 1}^{N} (p_{j} - h_{j}) \cdot d_{k - j} + \sum_{j = N + 1}^{\infty} d_{k - j} \cdot p_{j}$
Für kreuzende Latch-Abtastungen (crossing latch samples) gibt es ISI von den Daten-Symbolen beides in der Vergangenheit und in der Zukunft. Dies ist von Gleichung (3) oben ersichtlich. Man sollte bemerken, dass die Interferenzen von den Daten-Symbolen sind, nicht von anderen kreuzenden Latch-Ausgaben. Die Puls-Antwort-Abtastungen p_j-δ werden bei den Abtast-Punkten des Kreuz-Latches erhalten, anstatt des Daten-Latches. Wenn z.B. δ = 0,4, ist die kreuzende ISI $r_{k - 0.4} = \dots + p_{- 0.4} \cdot d_{k} + p_{0.6} \cdot d_{k - 1} + p_{1.6} \cdot d_{k - 2} + \dots$
Ein Vermindern des Kreuzens bzw. Crossing von ISI hat jedoch keinen direkten Einfluss auf die Daten-Latch-Ausgabe oder sogar die Null-Kreuzung des Daten-Latch-Eingabe-Auges (data latch input eye). Was sich somit auf den Daten-Latch auswirkt bzw. wichtig ist, ist, wie der CDR-Setzpunkt durch die ISI in den kreuzenden Latch-Abtastungen beeinflusst ist.
4 zeigt ein beispielhaftes Timing-Rückgewinnungs-Modul 400 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Timing-Rückgewinnungs-Modul 400 ist mit Empfänger 200 (2) gekoppelt und empfängt Kante-Abtast-Signal 248 von Empfänger 200 (2) und empfängt auch das Daten-Abtast-Signal 296. Timing-Rückgewinnungs-Modul 400 umfasst Phase-Detektor 454, Schleife-Filter 456 und Phase-Interpolator 458.
Phasen-Detektor 454 empfängt Kante-Abtast-Signal 248 und Daten-Signale 296 von Empfänger 200 (2). Daten-Signale 296 umfassen einen momentanen Daten-Wert und einen vorherigen Daten-Wert. Phasen-Detektor 454 ist betriebsfähig, um eine Mehrzahl von Delta-Phasen 460 basierend auf dem empfangenen Kante-Signal 248, einem momentanen Daten-Wert, und einem vorherigen Daten-Wert zu erzeugen, wobei beide, der momentane und der vorherige Daten-Wert von dem Daten-Abtast-Signal 296 erhalten sind.
Schleife-Filter 496 ist an Phasen-Detektor 454 gekoppelt. Schleife-Filter 456 empfängt die Delta-Phasen 460, welche von dem Phasen-Detektor 454 erzeugt sind, und mittelt die Delta-Phasen 460, um einen Phasen-Code 462 zu erzeugen. Schleife-Filter 456 funktioniert inhärent als ein Addierer, Akkumulator und Schleife-Verstärkungs-Steuerung.
Phasen-Interpolator 458 ist mit Schleife-Filter 456 gekoppelt und empfängt den Phasen-Code 462, welcher von dem Schleife-Filter 456 erzeugt ist. Phasen-Interpolator 458 interpoliert den Phasen-Code 462 basierend auf Werten, welche innerhalb einer Nachschau-Tabelle beinhaltet sind, und erzeugt eine Daten-abtastende Phase 464 davon. Daten-abtastende Phase 464 setzt sich bei einem Punkt, um der Takt- und Daten-Rückgewinnungs-Setzpunkt (CRD-Setzpunkt) zu werden. Somit beeinflusst effektiv das Kante-Abtast-Signal (edge sample signal) den Takt- und Daten-Rückgewinnungs-Setzpunkt der Daten-abtastenden Phase 464 in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung.
Bang-Bang-CDR stellt die Phase basierend auf dem Triplet (d_k·x_k·d_k-1) ein, wobei x_k die kreuzende-Latch-Ausgabe mit einer abtastenden
Phase zwischen dem von d_k-1 und d_k ist. Von der Wahrheits-Tabelle (siehe Fig.
5) wird geschätzt werden, dass das Bang-Bang-CDR äquivalent ist zu einer Vorzeichen-Version eines Ein-Abgriff-Kante-Equalizers (one-step edge equalizer). Es folgt, dass, was Bang-Bang-CDR zu tun versucht, ist, die abtastende Phase derart einzustellen, dass der Term, welcher auf d_k-1 (der erste kreuzende ISI-
Abgriff) bezogen ist, minimiert ist.
5 zeigt eine Wahrheits-Tabelle 500, welche von einem Phasen-Detektor 454 (4) benutzt ist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Wahrheits-Tabelle 500 wird von Phasen-Detektor 454 (4) beim Bestimmen der Delta-Phasen als eine Funktion des Kante-Signals 248 (2), eines momentanen Daten-Wertes (d_k), und eines vorherigen Daten-Wertes (d_k-1) verwendet. Wahrheits-Tabelle 500 kann innerhalb Speicher 104 (41) von System 100 (1) gespeichert sein.
Timing-Rückgewinnungs-Modul 400 demonstriert eine typische CDR-Schleife. Ein erste-Ordnung-CDR-Schleife-Filter enthält zwei Stufen. Die erste Stufe des Schleife-Filters stellt einen konstanten Aufteilungs-Anteil oder einen proportionalen Gain µ bereit. Der Aufteilungs-Anteil ist groß genug (oder µ ist klein genug), dass $\sum μ \cdot x_{k} \cdot d_{k - 1}) \sim E [x_{k} \cdot d_{k - 1}] .$
Die Akkumulierung in der Formel ist mittels des Phasen-integrators in der zweiten Stufe des Schleife-Filters erreicht, welche den Phasen-Code um 1 (oder eine fixe Schritt-Größe) inkrementiert oder um 1 dekrementiert basierend auf der Ausgabe der ersten Stufe.
Um die Analyse des CDR-Setzpunktes zu ermöglichen, wird der Phasen-Detektor mit einem äquivalenten Gradienten x_k·d_k-1 ersetzt. Wenn der
Langzeit-Mittelwert von x_k·d_k-1 0 ist, dann wird sich der Phasen-Code nicht
ändern oder einfach zwischen zwei angrenzenden Werten zittern (dither). Folglich setzt sich die CDR-Phase dahin, wo der Langzeit-Mittelwert von x_k·d_k-1 0 ist.
Aufbauend auf Gleichung (3) und der Beziehung zwischen CDR und Equalizer können wir einen geschlossene-Form-Ausdruck für den CDR-Setzpunkt ableiten. Es folgt von Gleichung (3), dass, wenn es einen Übergang zwischen dem momentanen Daten-Symbol und dem vorherigen gibt $\begin{array}{l} r_{k - δ} \cdot d_{k - 1} |_{d_{k} = - d_{k - 1}} = \sum_{j = - \infty}^{\infty} (d_{k - j} \cdot p_{j}) \cdot d_{k - 1} |_{d_{k} = - d_{k - 1}} \\ = (p_{1 - δ} - p_{- δ}) \cdot d_{k - 1}^{2} + \sum_{j = - \infty, j \neq 0.1}^{\infty} (p_{1 - δ} \cdot d_{k - j} \cdot d_{k - 1}) = p_{1 - δ} - p_{- δ} + Δ \end{array}$
wobei r_k-δ die kreuzende-Latch-Abtastung ist und $Δ = \sum_{j = - \infty, j \neq 0,1}^{\infty} (p_{1 - δ} \cdot d_{k - j} \cdot d_{k - 1}) .$
Wenn die Daten-Symbole unabhängig sind und identisch verteilt sind, ist der Langzeit-Mittelwert von r_k-δ · d_k-1 gleich p_1-δ -_p-δ. Zusätzlich ist r_k-δ · d_k-1 symmetrisch darum, mit einer gleichen Anzahl von Werten oberhalb und unterhalb davon.
Wenn der kreuzende-Latch-Schwellwert 0 ist, dann ist die Latch-Ausgabe $x_{k} \cdot d_{k - 1} = s g n (r_{k - δ}) \cdot d_{k - 1} = s g n (r_{k - δ} \cdot d_{k - 1})$
Der Langzeit-Mittelwert von x_k · d_k-1 ist null, dann und nur dann, wenn es gleiche Zahl von r_k-δ · d_k-1 oberhalb und unterhalb von 0 sind. Wenn _p-δ = p_1-δ ist, ist dies wahr. Selbst wenn _p-δ ≠ p_1-δ, solange wie die zwei r_k-δ · d_k-1 -Werte am nächsten an _p1-δ - _p-δ verschiedene Polarität haben, wird es noch eine gleiche Zahl von r_k-δ · d_k-1 oberhalb und unterhalb 0 geben. Als ein Ergebnis wird sich Bang-Bang-CDR auf eine Zone setzen, welche bei p_-δ = p_1-δ zentriert ist.
Man sollte bemerken, dass _p-δ die Abtastung der Puls-Antwort ist,
welche von dem kreuzenden Latch gesehen wird, nicht diejenige, welche von einem Daten-Latch gesehen wird, wenn sie verschieden sind. Für Baud-Rate-CDR können wir unter Benutzung von Gleichung (e) und durch Hindurchgehen einer ähnlichen Analyse ihren bzw. seinen Setzpunkt als p_-1 = p₁ ausdrücken.
Sobald der geschlossene-Form-Ausdruck des CDR-Setzpunktes bekannt ist, z.B. p_-δ = p_1-δ, ist es ersichtlich, was gemacht werden kann, um
seinen Setzpunkt zu beeinflussen. Wenn der IQ-Verschiebung δ verändert ist, wird sich der CDR-Setzpunkt als ein Ergebnis ändern.
6 zeigt eine exemplarische Schaltung 600, welche DFE, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, auf dem Eingabe-Signal einsetzt, um bei einem Kante-Abtast-Signal anzulangen. Schaltung 600 demonstriert eine Ausführungsform eines Implementierens der vorliegenden Erfindung. Schaltung 600 umfasst eine ungerader-Abtaster- und eine gerader-Abtaster-Schaltung. Insbesondere illustriert 6 eine Ausführungsform von 3C.
Die ungerader-Abtaster-Schaltung entspricht Schaltung 220 von 2. Sie empfängt das X_clock-Signal 270 und wendet DFE-Techniken auf das Eingabe-Signal an, welches durch einen Vorverstärker 354 passiert wird. Die Ausgabe der DFE wird dann an einen Fühl-Verstärker-Schaltung passiert, welche mit dem X_clock-Signal 270 getaktet ist. Die Ausgabe der ODD-Abtast-Schaltung ist dann das Kante-Abtast-Signal.
Die gerader-Abtaster-Schaltung entspricht Zweigen 228 und 230 von 2 und empfängt das d_clock-Signal 272 und erzeugt die Fehler- und Daten-Abtast-Signale 295 bzw. 296, wie oben beschrieben ist.
Insbesondere empfängt der gerade-Abtaster eine Rückkopplung von einem vorherigen Daten-Wert (d_k-1) und verschiebt ihn um eine Konstante +h1. Es wird dann mit Vin von einer Vorverstärker-Schaltung 354 summiert und durch den Rest der Schaltung propagiert. Ähnlich übermittelt der gerade-Abtaster eine Rückkopplung von einem vorherigen Daten-Wert (d_k-2) an den ungeraden-Abtaster. Die Rückkopplung wird dann um Rückkopplung +hx 349 verschoben und über einen Summations-Knoten 356 mit Vin von einer Vorverstärker-Schaltung summiert. Der gerade-Abtaster empfängt DCLK 272 und der ungerade-Abtaster empfängt XCLK 270.
Vorverstärker 354 in 6 führen eine ähnliche Funktion auf konstante Spalte 354 in 3C durch und Summations-Knoten 356 führen eine ähnliche Funktion auf Rückkopplungs-Spalte 356 in 3C durch.
7 zeigt ein Flussdiagramm eines exemplarischen Empfängerimplementierten Prozesses eines Beeinflussens eines CDR-Setzpunktes mittels eines Anwendens von DFE-Techniken auf ein Eingabe-Signal, was ein Kante-Abtaster-Signal erzeugt, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. In Block 702 wird ein Eingabe-Signal bei einem Eingang eines Empfängers empfangen. In 2 wird z.B. das Eingabe-Signal bei der Eingabe des Empfängers empfangen. Nachfolgend werden CTLE, h2-Rückkopplung und ein IIR-Filter auf das Signal angewendet, bevor das Signal in einen ersten Schaltungs-Zweig, einen zweiten Schaltungs-Zweig und einen dritten Schaltungs-Zweig aufgespaltet wird.
In Block 706 wird eine Entscheidung-Rückkopplungs-Equalisierung (DFE) auf das Eingabe-Signal basierend auf vorherigen zurückgewonnenen Daten-Werten angewendet, um ein Ausgabe-DFE-Signal zu erzeugen. Dieses Ausgabe-DFE-Signal wird dann einem Abtaster zugeführt, welcher mittels der x_clock getaktet ist, um ein Kante-Abtast-Signal zu erzeugen. Zum Beispiel wenden in 2 und 6 die DFE-Schaltungs-Blöcke DFE-Techniken auf das Eingabe-Signal an, um das Kante-Abtast-Signal zurückzugewinnen. Der Multiplexer wählt eine aus einer Mehrzahl von Ausgaben von dem DFE-Block basierend auf einer logischen Funktion aus, deren Ausgabe das Kante-Abtast-Signal ist.
In Block 708 wird das Kante-Abtast-Signal benutzt, um einen Setzpunkt eines Daten-abtastenden Signals zu beeinflussen. Zum Beispiel wird in 4 das Kante-Abtast-Signal mittels des Timing-Rückgewinnungs-Moduls empfangen. Das Timing-Rückgewinnungs-Modul benutzt einen Phasen-Detektor, um Delta-Phasen basierend auf dem Kante-Signal, einem momentanen Daten-Wert und einem vorherigen Daten-Wert zu erzeugen. Das Schleife-Filter mittelt dann die Delta-Phasen, um einen Phasen-Code zu erzeugen. Der Phasen-Interpolator benutzt den Phasen-Code und eine Nachschau-Tabelle (look-up table), um den Phasen-Code zu interpolieren und eine Daten-abtastende Phase zu erzeugen. Die Daten-abtastende Phase setzt sich schließlich in einen Takt- und Daten-Rückgewinnungs-Setzpunkt. Somit beeinflussen die DFE-Techniken, welche benutzt sind, um das Kante-Abtast-Signal zu erzeugen, den Takt- und Daten-Rückgewinnungs-Setzpunkt des Empfängers.
In einer Ausführungsform kann der Empfänger auch einen kontinuierlichen-Zeit-linearen-Equalizer (CTLE) aufweisen, welcher konfiguriert ist, eine Eingabe-Puls-Antwort zu formen, um Rückkopplung von der DFE zu kompensieren.
Während sich die obige Diskussion darauf konzentriert, wie DFE auf ein Kante-Abtast-Signal angewendet werden kann, welches mittels Bang-Bang-CDR benutzt wird, um den CDR-Setzpunkt zu beeinflussen (auch als der Daten-abtastende Punkt bekannt), ist ein verbleibendes Problem ein Adaptieren des DFE-Abgriff-Gewichts, hx 349 (3B und 3C) automatisch für verschiedene Schnittstellen oder Kanäle. Da das DFE auf das Kante-Abtast-Signal angewendet ist, auch als das „Null-kreuzende“ Signal bekannt, kann das DFE-Abgriff-Gewicht für verschiedene Schnittstellen oder Kanäle adaptiert sein, um den CDR-Setzpunkt des Daten-Abtast-Phase-Signals zu manipulieren. Das Abgriff-Gewicht kann dadurch adaptiert sein, dass ein Daten-Abtast-Signal und ein Fehler-Abtast-Signal, welches von dem Eingabe-Signal abgeleitet sind, in eine Adaptions-Schleife gefüttert werden, welche den Digital-Code zum Rückkoppeln in das DFE-Modul bestimmt.
Die Abgriff-Gewichte müssen von einer Computer-implementierten Prozedur auf den korrekten Wert adaptiert werden. Abgriff-Gewichte können bei einem initialen Wert starten und können auf den korrekten Wert mittels der Prozedur adaptiert werden, um eines der folgenden Ziele zu erreichen: (a) Vorläufer-ISI zu vermindern; (b) vertikales-Auge-Rand bzw. -Toleranz zu erhöhen; (c) horizontales-Auge-Toleranz zu erhöhen; (d) Bit-Fehler-Rate (BER) zu vermindern; und (e) Signal-zu-Rausch-Verhältnis (SNR) zu erhöhen.
Das Abgriff-Gewicht kann z.B. von der Temperatur, der Umgebung oder Charakteristiken des Links oder Kanals beeinflusst sein. Ein längerer Kanal kann z.B. ein anderes Abgriffs-Gewicht als ein kürzerer Kanal haben. Die vorliegende Erfindung erlaubt, dass ein initialer Wert für das Abgriffs-Gewicht gesetzt wird und dann kann die Prozedur das Abgriffs-Gewicht gemäß irgendeiner Variation in der Umgebung, Temperatur und Charakteristik adaptieren.
Da kreuzendes-ISI einen Einfluss auf die Daten-Latch-Ausgabe nur über den CDR-Setzpunkt hat, braucht ein einfaches Minimieren des kreuzendes-ISI nicht die optimalste Lösung zum Adaptieren des DFE-Abgriff-Gewichts sein. Stattdessen benutzt die vorliegende Erfindung kreuzendes-ISI-Abbrechen (cancellation), um den CDR-Setzpunkt nach links oder nach rechts zu bewegen, um eines der oben erwähnten Ziele zu erreichen.
8 zeigt ein exemplarisches Hoch-Niveau-Blockdiagramm für das Adaptions-Schleife-Modul, welches benutzt ist, um das DFE-Abgriff-Gewicht für den Rückkopplungs-Block zu bestimmen, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Das DFE-Abgriff-Gewicht kann unter Benutzung des Adaptions-Schleife-Moduls adaptiert werden, welches verschieden basierend auf dem Ziel ist.
Adaptions-Schleife 800 ist an Empfänger 200 (2) gekoppelt und empfängt Daten-Abtast-Signal 296 und Kante-Abtast-Signal 295 von Empfänger 200 (2). Adaptions-Schleife 800 weist Gradient 854, Schleife-Filter 856 und Integrator 858 auf.
Gradient 854 empfängt Daten-Abtast-Signal 296 und Fehler-Abtast-Signal 295 von Empfänger 200 (2). In einer Ausführungsform weist Daten-Abtast-Signal 296 einen hereinkommenden Daten-Wert d_k+1 auf. Gradient 854 operiert, um Ausgabe 860 zu erzeugen, welche auf einem hereinkommenden zukünftigen Daten-Bit-Wert und einem Fehler-Bit-Wert basiert sein kann.
Schleife-Filter 856 ist an Integrator 858 gekoppelt. Schleife-Filter 856 empfängt Eingabe 860, welche mittels des Gradienten 854 erzeugt ist, und mittelt die instantane Variation von Signal 860 aus, um Ausgabe 862 zu erzeugen. Schleife-Filter 856 funktioniert inhärent als ein Addierer, Akkumulator und Schleife-Verstärkungs-Steuerung. Die Funktion von Schleife-Filter 856 ist verschieden von der Funktion von Schleife-Filter 456.
Integrator 858 ist an Schleife-Filter 856 gekoppelt und empfängt die Eingabe 860, welche von Schleife-Filter 856 erzeugt ist. Der Integrator 858 agiert effektiv als eine Nachschau-Tabelle. Die Ausgabe 864 von Integrator 858 agiert als ein Zeiger auf eine Nachschau-Tabelle, welche(r) in einer Ausführungsform einen Vier-Bit-Digital-Code bereitstellen kann, welcher zurück in hx-Rückkopplungs-Block 349 (3B und 3C) durch Rückkopplungs-Eingabe 370 rückgekoppelt wird. Wie oben diskutiert ist, ist die hx-Rückkopplung 349 ein DFE-Abgriff-Gewicht, welches in einer Ausführungsform automatisch für verschiedene Schnittstellen und Kanäle adaptiert sein kann. Der Vier-Bit-Digital-Code, welcher als ein Ergebnis eines Nachschauens in der Nachschau-Tabelle (nicht gezeigt) unter Benutzung von Ausgabe 864 als ein Zeiger erhalten ist, kann entweder ansteigen oder abfallen, bis er sich bei einem finalen Wert setzt oder zwischen zwei angrenzenden Werten zittert. Das Abgriff-Gewicht wird danach auf einen geeigneten Wert in Übereinstimmung mit dem Vier-Bit-Digital-Code konvergieren, welche an den hx-Rückkopplungs-Block 349 eingegeben ist.
In einer Ausführungsform können die DFE-Abgriffs-Gewichte derart adaptiert werden, dass der CDR-Setzpunkt zu einer verminderten Vorläufer-ISI führen wird. Als ein Beispiel-Weg kann ein einfaches Least-mean-squares-(LMS)-Verfahren benutzt werden in dieser Ausführungsform, um das Ziel eines verminderten Vorläufer-ISI zu erreichen. Der Gradient, welcher benutzt ist, Vorläufer-ISI zu vermindern, ist in einer Ausführungsform: $e_{k} \cdot d_{k + 1}$
was den ersten Vorläufer-Abgriff minimiert. In einer Ausführungsform, wenn der Langzeit-Mittelwert des obigen Gradienten 0 ist, muss der erste Vorläufer-ISI-Abgriff 0 sein. Demgemäß wird, um Vorläufer-ISI zu vermindern, der obige Gradient als die Adaptions-Prozedur benutzt, um hx zu bestimmen. Es sollte bemerkt werden, dass dieser Algorithmus am besten funktioniert, wenn der CDR-abtastende Punkt nach links bewegt werden muss, da der Vorläufer-ISI typischerweise ansteigen wird, wenn sich die abtastende Phase nach rechts bewegt. Dies entspricht dem Fall von h_x < 0.
9 zeigt eine exemplarische Schaltung zum Implementieren des Adaptions-Schleife-Moduls für den Rückkopplungs-Block, so dass er Vorläufer-ISI vermindert, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
Daten-Abtast-Signal 296 und Fehler-Abtast-Signal 295 latchen in Register 905 bzw. 906. Das Gradienten-Modul weist eine XOR-Operation auf, welche das zukünftige hereinkommende Daten-Bit von dem Daten-Abtast-Signal und das momentane Fehler-Bit von dem Fehler-Abtast-Signal einem XOR unterzieht. Das Fehler-Signal weist Information bezüglich der Zwischen-Symbol-Interferenz auf. Die (K+1)te Abtastung des Daten-Bits ist das Vorläufer-Bit. Das XOR der zwei Signale repräsentiert die Korrelation zwischen dem Fehler und dem Vorläufer. Um Vorläufer-ISI zu vermindern, wie oben erläutert ist, muss das Produkt (oder XOR) des Fehlers und der Vorläufer-Bits auf 0 konvergieren. Wenn das Produkt ein +1-Ergebnis ergibt, muss hx erhöht werden. Wenn das Produkt ein -1-Ergebnis ergibt, muss hx vermindert werden. Schließlich muss der Gradient auf einen Wert von 0 konvertieren, was anzeigt, dass die Vorläufer-ISI vermindert worden ist und dass keine weitere Adaption von Abgriff-Gewicht hx stattfinden muss. Das Ergebnis der XOR-Operation wird nachfolgend in Latch 930 eingefüttert.
Schleife-Filter 856 (8) weist einen Akkumulator auf, welcher in einer Ausführungsform ein 4-Bit-Akkumulator 940 sein kann. Die Ausgaben des 4-Bit-Akkumulators werden in einem n-Bit-Akkumulator durch zwei separate Zweige eingefüttert, einen Inkrement-Zweig und einen Dekrement-Zweig. Der n-Bit-Akkumulator 950 im Zusammenhang mit dem 4-Bit-Akkumulator 940 operiert, um die instantane Variation auszumitteln und das Rauschen herauszufiltern, so dass die Ausgabe der Adaptions-Schleife, Tap 980, sich nicht mit jeder Variation in der Ausgabe von Latch 930 ändert. Somit ändert sich die Ausgabe von n-Bit-Akkumulator 950 nur, wenn es eine konsistente Änderung an der Eingabe des Schleife-Filter-Moduls gibt.
Der Integrator 960 agiert effektiv als eine Nachschau-Tabelle. Die Ausgabe von Integrator 960 latched in Latch 970. Ausgabe Tap 980 von Latch 970 ist ein Zeiger auf einer Nachschau-Tabelle (nicht gezeigt), welche(r) in einer Ausführungsform einen 4-Bit-Digital-Code bereitstellen kann, welcher zurück in hx-Rückkopplungs-Block 349 (3B und 3C) durch Rückkopplungs-Eingabe 370 gefüttert ist. Bis die Ausgabe von Gradienten-Block 854 (8) auf einen 0-Wert konvergiert, wird der Zeiger-Wert, welcher von Ausgabe Tap 980 erhalten ist, andauern, mittels eines Erhöhens oder Erniedrigens in der geeigneten Richtung zu adaptieren. In einer Ausführungsform ist die Computerimplementierte Prozedur, welche von dem Integrator 960 benutzt ist, um die geeignete Abgriff-Ausgabe zu adaptieren, in Block 965 illustriert. Basierend auf der Ausgabe von dem n-Bit-Akkumulator 950 in dem Schleife-Filter kann die Ausgabe Tap 980 entweder in der geeigneten Richtung inkrementiert oder dekrementiert werden.
Demgemäß wird der 4-Bit-Digital-Code, welcher in Rückkopplungs-Block 349 durch Eingabe 370 eingetreten ist, andauern, das Abgriff-Gewicht hx zu inkrementieren oder zu dekrementieren. Innerhalb Rückkopplungs-Block 349 (3B und 3C) gibt es einen Digital-zu-Analog-Konverter (DAC), welcher den 4-Bit-Digital-Code von Eingabe 370 auf einen Analog-Spannungs-Wert konvertiert, welcher benutzt ist, um das DFE-Abgriff-Gewicht einzustellen. Wie zum Beispiel in 6 gezeigt ist, wird die hx-Rückkopplungs-349-Spannung basierend auf dem 4-Bit-Digital-Code mit Vin von der Vorverstärker-Schaltung in dem DFE-Rückkopplungs-Modul summiert.
Wie in 9B illustriert ist, benutzt in einer Ausführungsform das Gradient-Modul 910 den folgenden Gradienten: e_k * d_k+1. Die Bandbreite des Abgriff-Gewichts kann zwischen 0,005 und 0,1 MHz sein und die Akkumulator-Größe kann 20 in dieser Ausführungsform sein.
In anderen Ausführungsformen können die DFE-Abgriff-Gewichte derart adaptiert sein, dass der letztendliche CDR-Setzpunkt entweder zu einer erhöhten vertikalen-Auge-Toleranz, erhöhter horizontaler-Toleranz, vermindertem BER oder erhöhtem SNR führt. In diesen Ausführungsformen werden anstatt eines Benutzens einer Adaptions-Schleife 800, verschiedene mögliche Werte von hx mittels eines Adaptions-Moduls überstrichen (swept) und der Beste ist basierend auf dem Ziel gewählt. Um z.B. einen CDR-Setzpunkt herauszupicken, welcher dem besten vertikales-Auge-Toleranz entspricht, können Abgriff-Gewicht-hx-Werte überstrichen werden und die resultierenden CDR-Setzpunkte können analysiert werden, um den hx-Wert zu wählen, welcher mit der besten vertikales-Auge-Toleranz assoziiert ist. Ähnliche Techniken für andere festgestellte Ziele benutzt werden, nämlich erhöhte horizontales-Auge-Toleranz, verminderter BER, oder erhöhter SNR. Es sollte bemerkt werden, dass ein Benutzen eines Adaptions-Moduls, welches über alle möglichen hx-Werte streicht, länger brauchen wird als Benutzen der Adaptions-Schleife 800, welche in Verbindung mit einem Vermindern von Vorläufer-ISI benutzt ist.
10 zeigt ein Flussdiagramm eines exemplarischen elektronischen Prozesses, welcher mittels eines Empfängers eingesetzt ist, um die Abgriff-Gewichte zu adaptieren, welche in den Rückkopplungs-Blöcken der DFE-Module benutzt werden, mit dem Ziel eines Verminderns von Vorläufer-ISI in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
Bei Schritt 1008 wird ein Eingabe-Signal bei einem Eingang eines Empfängers empfangen. Zum Beispiel wird in 2 das Eingabe-Signal bei dem Eingang des Empfängers 200 empfangen.
Bei Schritt 1010 ruft der Empfänger 200 ein Daten-Abtast-Signal 296 und ein Fehler-Abtast-Signal 295 von dem Eingabe-Signal ab.
Bei Schritt 1012 wird eine adaptive Prozedur, z.B. eine Least-mean-Squares-Prozedur benutzt, um einen Rückkopplungs-Code unter Benutzung des Daten-Abtast-Signals 296 und des Fehler-Abtast-Signals 295 zum Rückkoppeln in ein DFE-Modul 220 zu erzeugen. In einer Ausführungsform entspricht der Code einem Rückkopplungs-Wert, welcher Vorläufer-ISI vermindert. In einer Ausführungsform kann der Rückkopplungs-Code ein 4-Bit-Digital-Code sein.
Bei Schritt 1014 wird der Rückkopplungs-Code, welcher durch Rückkopplungs-Eingabe 370 in hx-Rückkopplungs-Block 349 (3B und 3C) eingetreten ist, in einen entsprechenden Spannungs-Wert konvertiert. In einer Ausführungsform kann der 4-Bit-Digital-Code in einen Analog-Spannungs-Wert unter Benutzung eines Digital-zu-Analog-Konverters konvertiert werden. Dieser Spannungs-Wert wird als das Abgriff-Gewicht hx für das DFE-Modul benutzt.
Bei Schritt 1016 wird ein Kante-Abtast-Signal 248 unter Benutzung des DFE-Moduls basierend auf dem ausgewählten Abgriff-Gewicht hx erzeugt. Bei Schritt 1018 passieren das Kante-Abtast-Signal 248 und das Daten-Abtast-Signal 296 durch Timing-Rückgewinnungs-Modul 400, um eine Daten-abtastende Phase 464 zu erzeugen, welche sich schließlich bei einem Punkt setzt, um der Takt- und Daten-Rückgewinnungs-Setzpunkt-(CDR-Setzpunkt) zu werden.
11 zeigt ein Flussdiagramm eines exemplarischen elektronischen Prozesses, welcher von einem Empfänger eingesetzt ist, um die Abgriffs-Werte zu adaptieren, welche in den Rückkopplungs-Blöcken der DFE-Module benutzt werden, mit dem Ziel entweder eines Erhöhens von vertikales-Auge-Toleranz, Erhöhens von horizontales-Auge-Toleranz, Verminderns von BER oder Erhöhens von SNR in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
Bei Schritt 1110 wird ein Eingabe-Signal bei einem Eingang eines Empfängers empfangen. In 2 wird z.B. das Eingabe-Signal bei dem Eingang des Empfängers empfangen.
Bei Schritt 1112 wird DFE auf das Eingabe-Signal mittels des DFE-Moduls 220 in Übereinstimmung mit einem initialen Abgriff-Gewicht angewendet, um ein Kante-Abtast-Signal 248 zu erzeugen.
Bei Schritt 1114 passiert das Kante-Abtast-Signal 248 und Daten-Abtast-Signal 296 durch Timing-Rückgewinnungs-Modul 400, um eine Daten-abtastende Phase 464 zu erzeugen, welche sich schließlich bei einem Punkt setzt, um der Takt- und Daten-Rückgewinnungs-Setzpunkt (CDR-Setzpunkt) entsprechend dem initialen Abgriff-Gewicht-Wert zu werden.
Bei Schritt 1116 wird das DFE-Abgriff-Gewicht hx über einen Bereich von Werten variiert und die entsprechenden CDR-Setzpunkte, welche mit jedem Wert assoziiert sind, werden nachverfolgt (tracked). Bei Schritt 1118 wird ein Abgriff-Gewicht hx 349 von dem Bereich von Werten ausgewählt, welche überstrichen sind, um das gewünschte Ziel zu erreichen. Wenn z.B. das Ziel ist, BER zu vermindern, dann kann das Abgriff-Gewicht hx 249, welches zu dem kleinsten BER führt, von dem Bereich von erzeugten Werten gewählt werden.
12 illustriert eine beispielhafte Konvergenz des DFE-Abgriff-Gewichts. Wie in 12 illustriert ist, variiert das DFE-Abgriff-Gewicht, hx, bis es auf einen finalen Wert konvergiert.
13 illustriert, wie sich der Takt-Daten-Rückgewinnungs-(CDR)-Rückgewinnungs-Punkt in Antwort auf die Konvergenz des DFE-Abgriff-Gewichts, welches in 12 illustriert ist, ändert. In Antwort darauf, dass das DFE-Abgriff-Gewicht variiert, während es auf einen finalen Wert konvergiert, ändert sich auch der CDR-Rückgewinnungs-Punkt, bis er auch auf einen finalen Wert konvergiert.
In der vorangehenden Spezifikation sind Ausführungsformen der Erfindung mit Bezug auf zahlreiche spezifische Details beschrieben worden, welche von Implementierung zu Implementierung variieren. Somit ist der einzige und ausschließliche Indikator dafür, was die Erfindung ist, und was von den Anmeldern beabsichtigt ist, die Erfindung zu sein, der Satz von Ansprüchen, welche von dieser Anmeldung ausgehen, in der spezifischen Form, in welcher solche Ansprüche ausstellen, einschließlich irgendeiner nachfolgenden Korrektur. Daher sollte keine Begrenzung, Element, Eigenschaft, Merkmal, Vorteil oder Attribut, welches nicht explizit in einem Anspruch aufgeführt ist, den Geltungsbereich eines solchen Anspruches in irgendeiner Weise begrenzen. Demgemäß sind die Spezifikation und die Zeichnungen in einem illustrativen anstatt in einem restriktiven Sinne zu betrachten.
In einer Ausführungsform kann das Null-kreuzende Signal mittels einer vorbestimmten Konstante verschoben sein.
Die vorangehende Beschreibung ist zum Zwecke einer Erläuterung mit Bezug auf spezifische Ausführungsformen beschrieben worden. Die illustrativen Diskussionen oben sind jedoch nicht beabsichtigt, erschöpfend zu sein oder die Erfindung auf die präzisen offenbarten Formen zu begrenzen. Viele Modifikationen und Variationen sind möglich in Anbetracht der obigen Lehren.

Claims

Ein Apparat, aufweisend ein erstes Modul, welches an ein Eingabe-Signal gekoppelt ist und betriebsfähig ist, ein Kante-Signal unter Benutzung eines ersten Takt-Signals zu erzeugen, wobei das erste Modul ein Entscheidung-Rückkopplungs-Equalizer ist; und ein zweites Modul, welches betriebsfähig ist, das Kante-Signal zu empfangen und ferner betriebsfähig ist, ein Daten-Abtast-Phasen-Signal zu erzeugen, wobei ein Parameter des ersten Moduls betriebsfähig ist, adaptiert zu werden, und wobei der Parameter ferner betriebsfähig ist, einen Setzpunkt des Daten-Abtast-Phasen-Signals zu beeinflussen.
Der Apparat gemäß Anspruch 1, ferner aufweisend: ein drittes Modul, welches betriebsfähig ist, ein Daten-Abtast-Signal unter Benutzung eines zweiten Takt-Signals zu erzeugen; und ein viertes Modul, welches betriebsfähig ist, ein Fehler-Abtast-Signal unter Benutzung eines dritten Takt-Signals zu erzeugen, wobei der Parameter betriebsfähig ist, basierend auf dem Daten-Abtast-Signal und dem Fehler-Abtast-Signal adaptiert zu werden.
Der Apparat gemäß Anspruch 1, wobei der Parameter betriebsfähig ist, auf ein Ziel hin adaptiert zu werden, wobei das Ziel ausgewählt ist von einer Gruppe, welche besteht aus: Minimieren eines Vorläufer-ISI, Maximieren von vertikales-Auge-Toleranz, Minimieren von horizontales-Auge-Toleranz, Minimieren einer Bit-Fehler-Rate und Maximieren von Signal-zu-Rausch-Verhältnis.
Der Apparat gemäß Anspruch 2, wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker; einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist; und einen ersten Latch, welcher mit dem ersten Summations-Knoten und dem ersten Takt-Signal gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker; einen zweiten Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist und betriebsfähig ist, Rückkopplung auf sein Eingabe-Signal basierend auf einer zuvor erzeugten Daten-Abtastung anzuwenden, wobei der Parameter betriebsfähig ist, ein Abgriff-Gewicht der Rückkopplung zu sein, welche auf das Eingabe-Signal des zweiten Summations-Knotens angewendet ist; und einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer betriebsfähig ist, eine Ausgabe zwischen dem ersten Latch und dem zweiten Latch basierend auf einem exklusiven ODER einer ersten und einer zweiten vorher erzeugten Daten-Abtastung auszuwählen.
Der Apparat gemäß Anspruch 2, wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker; einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist und betriebsfähig ist, eine erste Rückkopplung auf sein Eingabe-Signal basierend auf einer vorher erzeugten Daten-Abtastung anzuwenden, wobei ein erster Parameter des ersten Moduls betriebsfähig ist, ein Abgriff-Gewicht der ersten Rückkopplung zu sein, welche auf das Eingabe-Signal des ersten Summations-Knotens angewendet ist, wobei der erste Parameter betriebsfähig ist, basierend auf dem Daten-Abtast-Signal und dem Fehler-Abtast-Signal adaptiert zu werden; und einen ersten Latch, welcher mit dem ersten Summations-Knoten gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker; einen zweiten Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist und betriebsfähig ist, eine zweite Rückkopplung auf sein Eingabe-Signal basierend auf einer zuvor erzeugten Daten-Abtastung anzuwenden, wobei ein zweiter Parameter des ersten Moduls betriebsfähig ist, ein Abgriff-Gewicht der zweiten Rückkopplung zu sein, welche auf das Eingabe-Signal des zweiten Summations-Knotens angewendet ist, wobei der zweite Parameter betriebsfähig ist, basierend auf dem Daten-Abtast-Signal und dem Fehler-Abtast-Signal adaptiert zu werden; und einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer betriebsfähig ist, eine Ausgabe zwischen dem ersten Latch und dem zweiten Latch basierend auf einem exklusiven ODER von einer ersten und einer zweiten zuvor erzeugten Daten-Abtastung auszuwählen.
Der Apparat gemäß Anspruch 5, wobei eine Größe des ersten Parameters gleich einer Größe des zweiten Parameters ist.
Der Apparat gemäß Anspruch 2, wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker, welcher betriebsfähig ist, das Eingabe-Signal um einen Wert eines dritten Parameters des ersten Moduls zu versetzen, wobei der dritte Parameter betriebsfähig ist, basierend auf dem Daten-Abtast-Signal und dem Fehler-Abtast-Signal adaptiert zu werden; einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist; und einen ersten Latch, welcher mit dem Summations-Knoten gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker, welcher betriebsfähig ist, das Eingabe-Signal um einen Wert eines vierten Parameters des ersten Moduls zu versetzen, wobei der vierte Parameter betriebsfähig ist, basierend auf dem Daten-Abtast-Signal und dem Fehler-Abtast-Signal adaptiert zu werden; einen zweiten Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist; einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer betriebsfähig ist, zwischen einer Ausgabe des ersten Latches und des zweiten Latches basierend auf einer zuvor erzeugten Daten-Abtastung auszuwählen.
Der Apparat gemäß Anspruch 7, wobei eine Größe des dritten Parameters gleich einer Größe des vierten Parameters ist.
Der Apparat gemäß Anspruch 2, wobei ein Adaptions-Modul für den Parameter aufweist: ein Gradient-Modul, welches betriebsfähig ist, einen Gradienten des Parameters basierend auf dem Daten-Abtast-Signal und dem Fehler-Abtast-Signal zu erzeugen; ein erstes Schleife-Filter, welches betriebsfähig ist, eine Konvergenz-Geschwindigkeit dadurch einzustellen, dass der Gradient mit einer vordefinierten Verstärkung skaliert wird, um ein Ausgabe-Signal zu erzeugen; einen Integrator, welcher betriebsfähig ist, das Ausgabe-Signal zu integrieren, um einen Code für den Parameter zu erzeugen; und einen Digital-zu-Analog-Konverter, welcher betriebsfähig ist, den Code in einen entsprechenden Spannungs-Wert zu konvertieren.
Der Apparat gemäß Anspruch 1, wobei das zweite Modul aufweist: einen Phase-Detektor, welcher betriebsfähig ist, das Kante-Abtast-Signal zu empfangen und eine Mehrzahl von Delta-Phasen davon zu erzeugen; ein zweites Schleife-Filter, welches mit dem Phase-Detektor gekoppelt ist, betriebsfähig, um die Mehrzahl von Delta-Phasen zu mitteln und einen Phase-Code zu erzeugen; und einen Phase-Interpolator, welcher mit dem Schleife-Filter gekoppelt ist, betriebsfähig, um die Daten-Abtast-Phase basierend auf dem Phase-Code zu erzeugen.
Ein Apparat zum Erreichen eines Takt- und Daten-Rückgewinnungs-Setzpunktes eines Daten-Abtast-Phasen-Signals, wobei der Apparat aufweist: ein empfangendes Modul, welches gekoppelt ist, um ein Eingabe-Signal zu empfangen, und welches betriebsfähig ist, Entscheidung-Rückkopplung-Equalisierung (decision feedback equalization, DFE) auf dem Eingabe-Signal einzusetzen, und betriebsfähig ist, um ein Kante-Abtast-Signal davon unter Benutzung eines ersten Takt-Signals zu erzeugen; und ein Timing-Rückgewinnungs-Modul, welches mit dem empfangenden Modul gekoppelt ist und betriebsfähig ist, das Kante-Abtast-Signal zu empfangen und ein Daten-Abtast-Phase-Signal basierend auf dem Kante-Abtast-Signal zu erzeugen, wobei ein Parameter der DFE betriebsfähig ist, zu einem Ziel hin adaptiert zu werden, und wobei ferner die DFE einen Setzpunkt des Daten-Abtast-Phase-Signals beeinflusst.
Der Apparat gemäß Anspruch 11, wobei das empfangene Modul aufweist: einen ersten Zweig, welcher betriebsfähig ist, DFE auf das Eingabe-Signal anzuwenden, um das Kante-Abtast-Signal unter Benutzung des ersten Takt-Signals zu erzeugen; einen zweiten Zweig, welcher betriebsfähig ist, ein Fehler-Abtast-Signal zur Benutzung eines zweiten Takt-Signals zu erzeugen; und einen dritten Zweig, welcher betriebsfähig ist, ein Daten-Abtast-Signal unter Benutzung eines dritten Takt-Signals zu erzeugen, wobei der Parameter basierend auf dem Daten-Abtast-Signal und dem Fehler-Abtast-Signal adaptiert ist.
Der Apparat gemäß Anspruch 11, wobei das Ziel ausgewählt ist von einer Gruppe, welche besteht aus: Minimieren eines Vorläufer-ISI, Maximieren von vertikales-Auge-Toleranz, Minimieren von horizontales-Auge-Toleranz, Minimieren von Bit-Fehler-Rate und Maximieren von Signal-zu-Rausch-Verhältnis.
Der Apparat gemäß Anspruch 12, wobei ein Adaptions-Modul, welches betriebsfähig ist, den Parameter zu adaptieren, aufweist: ein Gradienten-Modul, welches betriebsfähig ist, einen Gradienten des Parameters basierend auf dem Daten-Abtast-Signal und dem Fehler-Abtast-Signal zu erzeugen; ein Schleife-Filter, welches betriebsfähig ist, eine Konvergenz-Geschwindigkeit einzustellen, indem der Gradient mit einer vordefinierten Verstärkung skaliert wird, um ein Ausgabe-Signal zu erzeugen; einen Integrator, welcher betriebsfähig ist, das Ausgabe-Signal zu integrieren, um einen Code für den Parameter zu erzeugen; und einen Digital-zu-Analog-Konverter, welcher betriebsfähig ist, den Code in einen entsprechenden Spannungs-Wert zu konvertieren.
Eine Schaltung, aufweisend: ein Entscheidung-Rückkopplungs-Equalisierungs-(decision feedback equalization, DFE)-Modul, welches betriebsfähig ist, ein Eingabe-Signal zu empfangen, und welches ferner betriebsfähig ist, DFE auf dem Eingabe-Signal einzusetzen, um ein Kante-Abtast-Signal davon zu erzeugen, wobei die DFE auf einem initialen Abgriff-Gewicht für das DFE-Modul basiert ist; ein Timing-Rückgewinnungs-Modul, welches mit dem DFE-Modul gekoppelt ist und betriebsfähig ist, das Kante-Abtast-Signal zu empfangen, und ferner betriebsfähig ist, ein Daten-Abtast-Phase-Signal basierend auf dem Kante-Abtast-Signal zu erzeugen, wobei das Daten-Abtast-Phase-Signal auf einen Takt- und Daten-Rückgewinnungs-(clock and data recovery, CDR)-Setzpunkt konvergiert; und ein Adaptions-Modul, welches betriebsfähig ist, ein DFE-Abgriff-Gewicht von dem initialen Abgriff-Gewicht-Wert über einen Bereich von Werten zu variieren und entsprechende CDR-Setzpunkte, welche mit dem Bereich von Werten assoziiert sind, nachzuverfolgen, und welches ferner betriebsfähig ist, einen Wert für das DFE-Abgriff-Gewicht von dem Bereich von Werten auszuwählen.
Die Schaltung gemäß Anspruch 15, wobei ein CDR-Setzpunkt, welcher dem Wert entspricht, welcher für das DFE-Abgriff-Gewicht ausgewählt ist, zu einer höheren vertikales-Auge-Toleranz führt verglichen mit einem CDR-Setzpunkt, welcher dem initialen Abgriff-Gewichts-Wert entspricht.
Die Schaltung gemäß Anspruch 15, wobei ein CDR-Setzpunkt, welcher dem Wert entspricht, welcher für den DFE-Abgriff-Wert ausgewählt ist, zu einer höheren horizontales-Auge-Toleranz führt verglichen mit einem CDR-Setzpunkt, welcher dem initialen Abgriff-Gewichts-Wert entspricht.
Die Schaltung gemäß Anspruch 15, wobei ein CDR-Setzpunkt, welcher dem Wert entspricht, welcher für den DFE-Abgriff-Wert ausgewählt ist, zu einer niedrigeren Bit-Fehler-Rate führt verglichen mit einem CDR-Setzpunkt, welcher dem initialen Abgriff-Gewichts-Wert entspricht.
Die Schaltung gemäß Anspruch 15, wobei ein CDR-Setzpunkt, welcher dem Wert entspricht, welcher für den DFE-Abgriff-Wert ausgewählt ist, zu einem höheren Signal-zu-Rausch-Verhältnis führt verglichen mit einem CDR-Setzpunkt, welcher dem initialen Abgriff-Gewichts-Wert entspricht.