DE60208890T2

DE60208890T2 - Verfahren und systeme für auf digitaler signalverarbeitung basierten empfänger

Info

Publication number: DE60208890T2
Application number: DE60208890T
Authority: DE
Inventors: Oscar Irvine AGAZZI; Venugopal Irvine GOPINATHAN
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2001-03-01
Filing date: 2002-03-01
Publication date: 2006-08-31
Anticipated expiration: 2022-03-02
Also published as: WO2002071616A2; EP1374407B1; WO2002071616A3; DE60208890D1; EP1374407A2; US20020012152A1; US20090310665A1; US7835387B2; US7564866B2

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung ist auf Empfänger gerichtet und genauer auf Empfänger, die auf der digitalen Signalverarbeitung ("DSP"; digital signal processing) basieren, und noch genauer auf Hochgeschwindigkeits-Mehrwege-Analog-Digital-Konverter ("ADCs"; analog-to-digital converters) und auf Mehrwege-DSPs mit hoher Datenübertragungsgeschwindigkeit.
Verwandte Technik
Es besteht ein ständig zunehmender Bedarf an Kommunikationssystemen mit höheren Geschwindigkeiten. Um die Kosten zu verringern, werden Kommunikationssysteme in zunehmendem Maße unter Verwendung von Größtintegrationsverfahren (VLSI-Verfahren; Very Large Scale Integration techniques) implementiert. Der Integrationsgrad von Kommunikationssystemen nimmt unaufhörlich zu, um die Fortschritte in der Technologie der Fertigung von integrierten Schaltungen und der sich ergebenden Kostenverringerung auszunutzen. Das bedeutet, dass Kommunikationssysteme mit einer immer weiter ansteigenden Komplexität in einer immer kleiner werdenden Anzahl von integrierten Schaltungen implementiert werden. Aus Gründen der Kosten und der Dichte der Integration ist die bevorzugte Technologie die der CMOS-Technologie.
Digitale Signalverarbeitungs-("DSP")-Verfahren erlauben im Allgemeinen höhere Grade an Komplexität und eine leichtere Skalierung auf feinere Geometrietechnologien als analoge Verfahren sowie auch eine bessere Testbarkeit und Herstellbarkeit. Aber Kommunikationssysteme auf DSP-Basis benötigen zu ihrer Implementierung einen Analog-Digital-Konverter ("ADC"). In vielen Anwendungen ist der ADC eine Herausforderung bezüglich des Designs. Im Extremfall begrenzen die ADC-Anforderungen manchmal die praktische Anwendbarkeit des Aufbauens von Kommunikationssystemen auf DSP-Basis. Ein solcher Fall tritt auf, wenn die Geschwindigkeit des Kommunikationssystems sehr hoch ist, zum Beispiel in dem Bereich von Multi-Gigabit pro Sekunde.
Es besteht eine wachsende Nachfrage nach Kommunikationssystemen, die mit Datenübertragungsgeschwindigkeiten im dem Bereich von Multi-Gigabit pro Sekunde arbeiten. Beispiele für solche Systeme sind Transceiver für optische Kommunikationen für Standards wie zum Beispiel OC-48, OC-192 und OC-768, 10 Gigabit Ethernet, Faserkanal, etc.. Ein weiteres Beispiel ist ein Übertragungssystem, bei dem der Kommunikationskanal eine Übertragungsleitung auf einer Leiterplatte ist. Diese Kommunikationssysteme arbeiten typischerweise über kurze Strecken, und sie werden dazu verwendet, um Chips auf einer Leiterplatte oder auf verschiedenen Leiterplatten quer über eine Rückwandplatine in einem auf einem Gestell basierenden System zu verbinden. Diese Systeme arbeiten typischerweise mit Datenübertragungsgeschwindigkeiten von mehreren Gigabits pro Sekunde, und es besteht ein Bedarf danach, die Geschwindigkeit bis zu den Grenzwerten zu erhöhen, die von der Technologie erlaubt werden. Weitere Beispiele umfassen: ein Übertragungssystem, das über kurze Abschnitte von Koaxialkabeln, verdrillten Leitungspaarkabeln oder konzentrischen Kabeln mit zwei Innenleitern arbeitet, und Nahbereichs-("VSR"; very short reach)-Anwendungen, wie zum Beispiel von einem Ausrüstungsgestell zu einem anderen.
Herkömmliche Kommunikationssysteme haben begrenzte ADC-Geschwindigkeiten und begrenzte digitale Signalverarbeitungsgeschwindigkeiten. Die EP 1 006 697 AS beschreibt ein Verfahren und eine Vorrichtung zur Reduzierung von Dispersionsproblemen in Datensignalen, die über einen Kanal, wie zum Beispiel einen Faserkanal, empfangen werden. Ein Empfänger verarbeitet die empfangenen Daten in parallelen Zweigen mit einer Geschwindigkeit, die geringer als die ursprüngliche Taktrate ist. Die ursprüngliche Taktrate des empfangenen Signals wird um einen beliebigen Faktor N verringert. Das empfangene Signal wird unter Verwendung von N parallelen Pfaden abgetastet und digitalisiert, die jeweils mit einem Takt aktiviert werden, der 1/N-mal so schnell wie die ursprüngliche Taktrate ist. Die umgewandelten Abtastwerte werden unter Verwendung von digitalen Signalverarbeitungs-(DSP-)Verfahren verarbeitet. Der Empfänger umfasst darüber hinaus Fehlerschätzschaltungen, Verstärkungsregelungsschaltungen und Offsetlöschungsschaltungen (offset cancellation circuits). Deshalb ist die Aufgabe der vorliegenden Erfindung, Verfahren und Systeme für eine Analog-Digital-Konvertierung mit hoher Geschwindigkeit und für die Verarbeitung von digitalen Signalen mit hoher Geschwindigkeit bereitzustellen. Diese Aufgabe wird durch ein Verfahren mit den Merkmalen gemäß Anspruch 1 und einen Empfänger mit den Merkmalen gemäß Anspruch 4 gelöst. Bevorzugte Ausführungsbeispiele der Erfindung sind in den Unteransprüchen definiert.
Zusammenfassung der Erfindung
Die vorliegende Erfindung ist auf Empfänger gerichtet und noch genauer auf Empfänger auf der Basis der Verarbeitung von digitalen Signalen ("DSP"), auf Hochgeschwindigkeits-Mehrwege-Analog-Digital-Konverter ("ADCs") und Mehrwege-DSPs mit hoher Datenübertragungsgeschwindigkeit. Ausführungsformen der vorliegenden Erfindung umfassen unter anderem und ohne Beschränkung Codierungs- und Fehlerkorrekturverfahren, Taktwiedergewinnungsverfahren und Entzerrungsverfahren.
In einem Ausführungsbeispiel ist die vorliegende Erfindung als ein paralleler Mehrwege-Empfänger implementiert, in dem ein Analog-Digital-Konverter ("ADC") und/oder ein digitaler Signalprozessor ("DSP") mit parallelen Pfaden implementiert sind, die mit niedrigeren Geschwindigkeiten arbeiten als das empfangene Datensignal. In einem Ausführungsbeispiel ist ein Empfänger-ADC mit N parallelen Pfaden konfiguriert, und ein Empfänger-DSP ist mit M parallelen Pfaden konfiguriert, wobei M = kN und k eine ganze Zahl oder eine Zahl in der Form von 1/s ist, wobei s eine ganze Zahl ist. In einem Ausführungsbeispiel werden die parallelen ADC-Pfade in einer verschachtelten (interleaved) Art und Weise betrieben. In parallelen Implementationen können ein oder mehrere digitale Signalverarbeitungs- und/oder analoge Prozesse, die – ohne darauf beschränkt zu sein – einen oder mehrere Prozesse umfassen können, die nicht ideale Zustände in den analogen Front-End-Pfaden ausgleichen, auf einer Pro-Pfad-Basis durchgeführt werden, wie unten noch beschrieben wird.
In einem Ausführungsbeispiel umfasst ein paralleler Empfänger auf DSP-Basis gemäß der Erfindung eine separate Taktwiedergewinnungsschleife für jeden ADC-Pfad. Die separaten Taktwiedergewinnungsschleifen können dazu verwendet werden, Taktphasenfehler in der Takterzeugungsschaltung auszugleichen, die für jeden Pfad unterschiedlich sind. In einem Ausführungsbeispiel wird ein Phasenausgleich mit einem Phaseninterpolator oder einem Phasenwähler durchgeführt.
In einem Ausführungsbeispiel umfasst ein paralleler Empfänger auf DSP-Basis gemäß der Erfindung eine separate automatische Verstärkungsregelungs- (AGC; automatic gain control)-Schleife für jeden ADC-Pfad. Die separaten AGC-Schleifen können dazu verwendet werden, Verstärkungsfehler auf einer Pfad-um-Pfad-Basis auszugleichen.
In einem Ausführungsbeispiel umfasst ein paralleler Empfänger auf DSP-Basis gemäß der Erfindung eine separate Offset-Ausgleichschleife für jeden ADC-Pfad. Die separaten Offset-Ausgleichschleichen können dazu verwendet werden, Offsets, die für jeden Pfad unterschiedlich sind, unabhängig voneinander auszugleichen.
Gemäß der Erfindung werden ein oder mehrere adaptive Prozesse implementiert, um ADC-Beeinträchtigungen zu korrigieren. Zum Beispiel werden ein oder mehrere Prozesse wie zum Beispiel die Taktwiedergewinnung, die Phasenfehlerkorrektur, die Verstärkungsfehlerkorrektur, die Offset-Kompensation und/oder die Entzerrung als adaptive Prozesse und/oder Systeme implementiert, die sich daran anpassen, Fehler zu reduzieren. Ein Fehler wird in einer oder mehreren Rückkopplungsschleifen zum Beispiel dazu verwendet, Entzerrerkoeffizienten zu generieren, ADC-Abtastphase(n) für die Taktwiedergewinnung zu optimieren und/oder die Verstärkung für die automatische Verstärkungsregelung ("AGC") zu optimieren. Die Fehlerkorrektur kann auch für andere Prozesse verwendet werden.
Ein Fehler kann auf eine oder mehrere einer Vielfalt von Arten berechnet werden. Zum Beispiel kann ein Fehler als eine Differenz zwischen Eingangssignalen und Entscheidungen hinsichtlich der Werte der Eingangssignale berechnet werden. Dies wird hier im Folgenden als ein auf eine Entscheidung gerichteter Prozess bezeichnet. Auf eine Entscheidung gerichtete Prozesse können mit einem Slicer implementiert werden. Alternativ dazu können auf eine Entscheidung gerichtete Prozesse mit einem Viterbi-Decodierer implementiert werden. Andere auf eine Entscheidung gerichtete Prozesse können ebenfalls verwendet werden. Es können auch andere Fehlerbestimmungsprozesse verwendet werden.
Es werden hier Beispiele bereitgestellt, die auf typische Weise Taktwiedergewinnungs-, AGC-, und 'Offset-Löschungs'-Algorithmen als auf eine Entscheidung gerichtete Prozesse veranschaulichen, bei denen der Fehler bei einem Slicer oder einer äquivalenten Entscheidungsvorrichtung wie z.B. einem Viterbi-Decodierer berechnet wird. Die Beispiele werden zu veranschaulichenden Zwecken bereitgestellt und sind nicht beschränkend. Auf der Grundlage der hier bereitgestellten Lehren wird es einem Fachmann auf dem relevanten Fachgebiet bzw. den relevanten Fachgebieten klar sein, dass die Verfahren auch mit Prozessen, die nicht auf eine Entscheidung gerichtet sind, und/oder mit Kombinationen aus auf eine Entscheidung gerichteten Prozessen mit Prozessen, die nicht auf eine Entscheidung gerichtet sind, implementiert werden können.
In einem Ausführungsbeispiel ist die vorliegende Erfindung als ein Mehrkanal-Empfänger implementiert, der eine Vielzahl von Datensignalen empfängt.
Gemäß Ausführungsformen der Erfindung werden ein oder mehrere der folgenden Typen von Entzerrung allein und/oder in verschiedenen Kombinationen miteinander durchgeführt:
Viterbi Entzerrung;
Feed Forward Entzerrung ("FFE"; feed-forward equalization); und/oder
Decision Feedback Entzerrung ("DFE"; decision feed-back equalization).
Weitere Merkmale und Vorteile der Erfindung sowie auch die Struktur und der Betrieb verschiedener Ausführungsbeispiele der Erfindung werden unten unter Bezugnahme auf die beigefügten Zeichnungen genauer beschrieben.
Kurze Beschreibung der Figuren
Die vorliegende Erfindung wird unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Die Zeichnung, in der ein Element zum ersten Mal auftaucht, wird typischerweise mit der/den ganz links angeordneten Ziffer(n) in dem entsprechenden Bezugszeichen angegeben.
1 ist ein High-Level-Blockdiagramm eines Empfängers auf DSP-Basis gemäß einer Ausführungsform der vorliegenden Erfindung.
2 veranschaulicht einen beispielhaften analogen Phaseninterpolator gemäß einer Ausführungsform der Erfindung, der mit dem digitalen Taktwiedergewinnungssystem implementiert werden kann, das in 10 veranschaulicht ist.
3A ist ein Blockdiagramm eines beispielhaften parallelen Empfängers gemäß einer Ausführungsform der Erfindung, der einen ADC mit N Pfaden und einen DSP mit M Pfaden umfasst.
3B ist ein noch ausführlicheres Blockdiagramm eines beispielhaften Empfängers gemäß einer Ausführungsform der Erfindung.
3C ist ein Blockdiagramm von einzelnen Taktwiedergewinnungsschleifen, die für die N ADC-Pfade implementiert werden können, die in 3A oder 3B veranschaulicht sind.
3D veranschaulicht ein Ausführungsbeispiel, bei dem das Taktwiedergewinnungsmodul gemäß einer Ausführungsform der Erfindung M Entscheidungen und M Fehler von den M DSP-Pfaden empfängt.
3E veranschaulicht ein Ausführungsbeispiel, bei dem jede Taktwiedergewinnungsschleife gemäß einer Ausführungsform der Erfindung eine Phasenregelschleife und k Phasendetektoren umfasst.
3F veranschaulicht ein Ausführungsbeispiel, bei dem jede Taktwiedergewinnungsschleife gemäß einer Ausführungsform der Erfindung eine Phasenregelschleife und 1 Phasendetektor umfasst. Dies ist ein spezieller Fall, bei dem k = 1 ist.
3G veranschaulicht ein beispielhaftes Ausführungsbeispiel, bei dem jede Taktwiedergewinnungsschleife gemäß einer Ausführungsform der Erfindung eine Phasenregelschleife und 2 Phasendetektoren umfasst (k = 2).
3H veranschaulicht eine beispielhafte Implementation, bei der das Taktwiedergewinnungsmodul gemäß einer Ausführungsform der Erfindung einen Decodierer und einen Phasenwähler/Phaseninterpolator umfasst.
4A ist ein Blockdiagramm eines beispielhaften Empfängers gemäß einer Ausführungsform der Erfindung, der eine Abtast- und Haltevorrichtung verwendet.
4B ist ein Blockdiagramm eines beispielhaften Empfängers gemäß einer Ausführungsform der Erfindung, der mehrere Abtast- und Haltevorrichtungen parallel verwendet.
5 veranschaulicht einen beispielhaften parallelen Empfänger gemäß einer Ausführungsform der Erfindung, der neben anderen Dingen eine DFE-basierte Offset-Löschung auf einer Pro-Pfad-Basis verwendet.
6 veranschaulicht beispielhafte Implementierungseinzelheiten des Entzerrers, der in 5 veranschaulicht ist, gemäß einer Ausführungsform der vorliegenden Erfindung.
7 veranschaulicht einen beispielhaften programmierbaren Verstärker (gain amplifier) und ein beispielhaftes Modul zur automatischen Verstärkungsregelung gemäß einer Ausführungsform der vorliegenden Erfindung.
8A veranschaulicht eine beispielhafte Implementation für eine Offset-Fehlanpassungs-Kompensation (offset mismatch compensation) gemäß einer Ausführungsform der vorliegenden Erfindung.
8B veranschaulicht einen beispielhaften, auf eine Entscheidung gerichteten Fehlersignalgenerator auf der Grundlage eines Viterbi-Decodierers gemäß einer Ausführungsform der Erfindung.
9 veranschaulicht eine andere beispielhafte Implementation für die Offset-Fehlanpassungs-Kompensation gemäß einer Ausführungsform der vorliegenden Erfindung.
10 ist ein Blockdiagramm eines parallelen Empfängers gemäß einer Ausführungsform der Erfindung mit unabhängigen Taktwiedergewinnungsschleifen für jeden parallelen Pfad.
11 ist ein Blockdiagramm eines beispielhaften Taktwiedergewinnungsblocks gemäß einer Ausführungsform der Erfindung.
12 veranschaulicht einen beispielhaften analogen Phaseninterpolator gemäß einer Ausführungsform der Erfindung, der mit dem digitalen Taktwiedergewinnungssystem implementiert werden kann, das in 10 veranschaulicht ist.
13 veranschaulicht einen beispielhaften 1-Schritt-Trellis mit vier Zuständen gemäß einer Ausführungsform der vorliegenden Erfindung, der mit einer Taktrate läuft, die im Wesentlichen gleich der Symbolgeschwindigkeit ist.
14 veranschaulicht einen beispielhaften M-Schritt-Trellis mit vier Zuständen gemäß einer Ausführungsform der vorliegenden Erfindung, der mit einer Taktrate läuft, die im Wesentlichen gleich 1/Mtel der Symbolgeschwindigkeit ist.
15A veranschaulicht einen beispielhaften Wege-Trellis (rooted trellis) gemäß einer Ausführungsform der vorliegenden Erfindung.
15B veranschaulicht einen anderen beispielhaften Wege-Trellis gemäß einer Ausführungsform der vorliegenden Erfindung.
15C veranschaulicht einen anderen beispielhaften Wege-Trellis gemäß einer Ausführungsform der vorliegenden Erfindung.
15D veranschaulicht noch einen anderen beispielhaften Wege-Trellis gemäß einer Ausführungsform der vorliegenden Erfindung.
16 veranschaulicht eine beispielhafte systolische Implementierung einer Wege-Trellis-Berechnung gemäß einer Ausführungsform der vorliegenden Erfindung.
17 ist ein High-Level-Blockdiagramm eines beispielhaften parallelen Viterbi-Prozessors gemäß einer Ausführungsform der vorliegenden Erfindung.
18 ist ein Prozess-Ablaufdiagramm gemäß einer Ausführungsform der Erfindung.
Genaue Beschreibuung der bevorzugten Ausführungsbeispiele
I. Einführung
A. Empfänger und Transceiver
Die vorliegende Erfindung ist auf Empfänger gerichtet und noch genauer auf Empfänger auf der Basis der digitalen Signalverarbeitung ("DSP"), Mehrkanal-Empfänger, Taktwiedergewinnungsverfahren und Entzerrungsverfahren. Verschiedene Merkmale gemäß der vorliegenden Erfindung werden hier beschrieben. Die verschiedenen Merkmale können im Allgemeinen allein und/oder in verschiedenen Kombinationen miteinander implementiert werden. Beispielhafte Implementationen verschiedener Kombinationen aus Merkmalen der Erfindung werden hier bereitgestellt. Die Erfindung ist jedoch nicht auf diese Beispiele beschränkt. Auf der Grundlage der hier gegebenen Beschreibung wird es den Fachleuten in dem/den relevanten Fachgebiet(en) klar sein, dass die hier beschriebenen Merkmale allein oder auch in Kombination miteinander in die Praxis umgesetzt werden können.
1 ist ein High-Level-Blockdiagramm eines beispielhaften Empfängers 100 auf DSP-Basis gemäß der vorliegenden Erfindung. Der Empfänger 100 auf DSP-Basis empfängt ein Datensignal 102 durch ein Übertragungsmedium 112 und wandelt dieses in ein digitales Datensignal 106 um.
Der Empfänger 100 auf DSP-Basis umfasst einen Analog-Digital-Konverter ("ADC") 108, der das Datensignal 102 digitalisiert und ein oder mehrere interne digitale Signale 104 ausgibt. Der Empfänger 100 auf DSP-Basis umfasst auch einen DSP 110, der einen oder mehrere digitale Signalprozesse bei dem einen oder mehreren digitalen Signalen 104 durchführt und ein oder mehrere digitale Ausgangssignale 106 ausgibt.
DSP-Prozesse gemäß der vorliegenden Erfindung, die die Entzerrung, die Fehlerkorrektur (wie zum Beispiel die harte oder weiche Decodierung von Faltungscodes, Trellis-Codes oder Blockcodes, ohne auf diese beschränkt zu sein), die Taktwiedergewinnung, die automatische Verstärkungsregelung und die Offset-Kompensation umfassen können, ohne darauf beschränkt zu sein, werden unten beschrieben. Analoge Schaltungen (nicht in 1 gezeigt) sind optional bereitgestellt, um Teile von einer oder mehreren dieser Funktionen durchzuführen.
In einem Ausführungsbeispiel werden der ADC 108 und/oder der DSP 110 mit mehreren parallelen Pfaden implementiert, wobei jeder parallele Pfad mit einer niedrigeren Geschwindigkeit relativ zu dem Datensignal 102 arbeitet. In einem Ausführungsbeispiel werden die parallelen Pfade in einer ineinander verschachtelten Art und Weise betrieben, wie unten beschrieben werden wird. In einem Ausführungsbeispiel ist der ADC 108 mit N parallelen Pfaden konfiguriert, und der DSP 110 ist mit M parallelen Pfaden konfiguriert, wobei M = kN, wobei k eine ganze Zahl oder eine Zahl in der Form von 1/s ist, wobei s eine ganze Zahl ist. In parallelen Implementationen können ein oder mehrere DSP- und/oder analoge Prozesse, die, ohne darauf beschränkt zu sein, einen oder mehrere Prozesse umfassen, die nicht ideale Zustände in den analogen Front-End-Pfaden ausgleichen, auf einer Pro-Pfad-Basis durchgeführt werden, wie unten beschrieben werden wird.
B. Entzerrung
Die optionale Entzerrung von Datensignalen wird nun im Hinblick auf 1 beschrieben. Während des Betriebs des Empfängers 100 auf DSP-Basis wird das Datensignal 102 von dem Empfänger 100 durch das Übertragungsmedium 112 empfangen. Während der Übertragung durch das Übertragungsmedium 112 wird das Datensignal 102 typischerweise aufgrund von Intersymbolstörungen, Dämpfung, Nebensprechen, Rauschen und möglicherweise anderen Beeinträchtigungen beeinträchtigt. Diese Beeinträchtigungen sind typischerweise eine Funktion von, unter anderem, physikalischen Eigenschaften und der Länge des Übertragungsmediums 112. Man sagt, dass diese Beeinträchtigungen das "Augenöffnen" ("eye opening") des Datensignals 102 verringern und es schwieriger machen, das Datensignal 102 korrekt zu verarbeiten.
In einem Ausführungsbeispiel umfasst der Empfänger 100 einen oder mehrere Entzerrer (nicht gezeigt), die lineare Entzerrer und/oder nichtlineare Entzerrer umfassen können, ohne darauf beschränkt zu sein. Der eine oder die mehreren Entzerrer verbessern das "Augenöffnen" des Datensignals 102. Die vorliegende Erfindung stellt parallele und nicht parallele Entzerrungsausführungsbeispiele bereit.
In einem Ausführungsbeispiel führen die einen oder mehreren Entzerrer einen oder mehrere der folgenden Typen von Entzerrung durch:
Feed Forward Entzerrung ("FFE"; feed-forward equalization);
Viterbi Entzerrung; und/oder
Decision Feedback Entzerrung ("DFE"; decision feed-back equalization).
Gemäß einer Ausführungsform der Erfindung wird die Entzerrung, die die lineare und/oder die nichtlineare Entzerrung umfasst, durchgeführt.
In einem Ausführungsbeispiel wird eine Fehlerkorrektur wie zum Beispiel die harte oder weiche Decodierung, ohne darauf beschränkt zu sein, von Faltungscodes, Trellis-Codes oder Blockcodes in einem Mehrwege-Empfänger durchgeführt.
Beispielhafte Implementationen gemäß Ausführungsformen der Erfindung werden unten beschrieben. Es kann jede einer Vielfalt von herkömmlichen parallelen Implementierungsverfahren und/oder neuen Verfahren gemäß der Erfindung oder eine Kombination daraus in einem parallelen Mehrwege-Empfänger implementiert werden.
Es ist wichtig, das Konzept des "Mehrwege-Empfängers" nicht mit dem Konzept der mehreren Empfänger durcheinander zu bringen, die gleichzeitig arbeiten. In dem Kontext dieser Offenbarung bezieht sich "Mehrwege-Empfänger" auf einen Empfänger, bei dem ein einziges Eingabedatensignal durch eine Gruppe von verschachtelten ADCs digitalisiert wird und/oder durch einen digitalen Signalprozessor verarbeitet wird, der eine parallele Implementation verwendet, wie in den 3A und 3B gezeigt ist.
Die hier gegebenen Beispiele sind zu veranschaulichenden Zwecken bereitgestellt. Die Erfindung ist nicht auf diese Beispiele beschränkt.
II. Hochgeschwindigkeitsempfänger auf DSP-Basis
Gemäß einer Ausführungsform der Erfindung wird der Empfänger 100 als ein Empfänger auf DSP-Basis mit einer hohen Geschwindigkeit oder einer hohen Datenübertragungsgeschwindigkeit implementiert, der Datensignale 102 mit hoher Datenübertragungsgeschwindigkeit empfängt und digital verarbeitet. Signale mit hoher Datenübertragungsgeschwindigkeit umfassen im Allgemeinen Datensignale in dem Bereich von Multi-Gigabit pro Sekunde.
Allgemein würde ein Empfänger 100 mit hoher Datenübertragungsgeschwindigkeit, der einen ADC 108 mit hoher Datenübertragungsgeschwindigkeit und einen Hochgeschwindigkeits-DSP 110 besitzt, einen oder mehrere Hochgeschwindigkeitstakte (z.B. im Gigahertz-Bereich) benötigen. Um die Implementierung auf einem Chip für hohe Datenübertragungsgeschwindigkeiten zu erleichtern, wird gemäß einer Ausführungsform der Erfindung die parallele Verarbeitung implementiert, wobei jeder parallele Pfad mit einer niedrigeren Taktrate arbeitet.
A. Paralleler ADC und DSP
3A veranschaulicht den Empfänger 100, der als ein paralleler Empfänger implementiert ist, wobei der ADC 108 als eine Gruppe von N ADCs 312-1 bis 312-N implementiert ist, und der DSP 110 mit M parallelen Pfaden 314-1 bis 314-M implementiert ist, wobei M = kN. Die N ADCs 312-1 bis 312-N und die M DSP-Pfade 314-1 bis 314-M arbeiten bei niedrigeren Datenübertragungsgeschwindigkeiten als das empfangene Datensignal 102. Es ist wichtig zu beachten, dass die DSP-Pfade nicht voneinander unabhängig sein müssen. Mit anderen Worten, es können Querverbindungen zwischen den verschiedenen DSP-Pfaden 314-1 bis 314-M vorhanden sein.
In einem beispielhaften Ausführungsbeispiel ist M = N = 4 (d.h., k = 1). Andere Ausführungsbeispiele verwenden andere Werte für N, M und k. Begründungen, andere Werte für k zu verwenden, zum Beispiel k = 2, umfassen, ohne darauf beschränkt zu sein, die weitere Verringerung der Taktrate, um die DSP-Blöcke in dem Empfänger zu betreiben. Diese Situation kann zum Beispiel vorliegen, wenn komplizierte Algorithmen implementiert werden, die hochentwickelte DSP-Architekturen benötigen. In allen Beispielen, die in dieser Offenbarung bereitgestellt werden, wird angenommen, dass M größer als oder gleich N ist, deshalb ist k größer als oder gleich Eins. Aber es wird den Fachleuten auf diesem Gebiet offensichtlich sein, dass andere Ausführungsbeispiele, bei denen N größer als M ist, ebenfalls möglich sind, ohne dass von dem Erfindungsgedanken und dem Schutzbereich der vorliegenden Erfindung abgewichen wird. Diese Situation könnte sich zum Beispiel dann ergeben, wenn ADCs mit einer hohen Auflösung benötigt werden. Im Allgemeinen besteht ein Kompromiss zwischen der Geschwindigkeit und der Auflösung bei der Auslegung des ADC. Deshalb würde bei einer Anwendung, bei der hochauflösende ADCs not wendig sind, die Geschwindigkeit jedes Pfads niedriger sein und die Anzahl an benötigten ADC-Pfaden würde ansteigen. Dies könnte zu einer Situation führen, in der N größer als M ist. In diesem Fall ist es gemeinhin nicht möglich, Fehler in allen ADCs individuell zu kompensieren, sondern nur in Gruppen von N/M von ihnen. Sonst können die hier offenbarten Techniken in dieser Situation genauso gut angewendet werden. Aber aus Gründen der Einfachheit der Beschreibung verwenden die Beispiele, die in dieser Offenbarung bereitgestellt werden, M so, dass es größer als oder gleich N ist.
In 3A wird das Datensignal 102 empfangen und durch die Gruppe von N ADCs 312-1 bis 312-N mit einer niedrigeren Geschwindigkeit in eine Vielzahl von N parallelen Signalen 104-1 bis 104-N digitalisiert. Die ADCs 312-1 bis 312-N können Einbit-ADCs oder Mehrbit-ADCs sein. Jedes der Vielzahl von digitalisierten parallelen Signalen 104-1 bis 104-N weist typischerweise eine Abtastgeschwindigkeit auf, die niedriger als die Symbolgeschwindigkeit des empfangenen Datensignals 102 ist, aber zusammen genommen weisen sie eine Abtastgeschwindigkeit auf, die im wesentlichen gleich oder höher als die Symbolgeschwindigkeit des empfangenen Datensignals 102 ist. In einem Ausführungsbeispiel ist das empfangene Datensignal 102 ein Datensignal mit einer hohen Datenübertragungsgeschwindigkeit (z.B. im Bereich von Gigabit(s) pro Sekunde). Wenn das Modulationsverfahren binär ist (es codiert nur ein Bit pro Symbol), dann ist die Symbolgeschwindigkeit im Wesentlichen gleich der Datenübertragungsgeschwindigkeit. Die Symbolgeschwindigkeit kann verringert werden, ohne dass die Datenübertragungsgeschwindigkeit verringert wird, indem mehrstufige Modulationsverfahren wie zum Beispiel die Pulsamplitudenmodulation (PAM) verwendet werden. So können zum Beispiel zwei Bits pro Symbol übertragen werden, indem ein 4-stufiges PAM-Modulationsverfahren (PAM-4) verwendet wird. Ein binäres Modulationsverfahren ist auch als PAM-2 bekannt (andere bekannte Namen sind Start-Stop-Modulation oder binäre antipodale Signalisierung). Um die Daten korrekt wieder herzustellen, die von dem fernen Ende übertragen worden sind, muss der Empfänger wenigstens einen Abtastwert pro Symbol des empfangenen Signals nehmen. Diese Arten von Empfängern werden normalerweise "Empfänger mit Baudratenabtastung" genannt. Aber in einigen Implementationen könnte der Empfänger mehr als einen Abtastwert pro Symbol nehmen. Diese Empfänger werden oft "Empfänger mit Überabtastung" oder "fraktionell beabstandete Empfänger" (fractionally spaced receivers) genannt. Die Empfänger mit Baudratenabtastung sind normalerweise wirtschaftlicher, da sie für die gleiche Symbolgeschwindigkeit ADCs mit niedrigerer Geschwindigkeit benötigen als Empfänger mit Überabtastung. Aber es wird den Fachleuten auf diesem Gebiet offensichtlich sein, dass die Verfahren, die in dieser Erfindung offenbart werden, genauso gut auf Empfänger mit Baudratenabtastung und/oder Empfänger mit Überabtastung verwendet werden können, sowie auch bei Empfängern, die eine Vielfalt von Modulationsverfahren verwenden, einschließlich, aber nicht beschränkt auf PAM-2, mehrstufige PAM, Einzel-Träger- oder Multi-Träger-Quadratur-Amplitudenmodulation (QAM), etc..
Ein Taktwiedergewinnungsmodul 318 führt die Taktwiedergewinnung durch und stellt ein oder mehr Taktsignale 319 für die ADC-Konverter-Gruppe 108 bereit. In einem Ausführungsbeispiel betreibt das Taktwiedergewinnungsmodul 318 die N ADCs 312-1 bis 312-N mit einer niedrigeren Geschwindigkeit in einer versetzten oder verschachtelten Art und Weise. Mit anderen Worten, die unterschiedlichen Phasen der Taktsignale 319 werden jedem der ADCs 312-1 bis 312-N bereitgestellt. Die unterschiedlichen Phasen sind voneinander versetzt, so dass jeder ADC 312-1 bis 312-N einen anderen Abschnitt oder eine andere Phase des Datensignals 102 abtastet. Die ineinander verschachtelten Abtastwerte 104-1 bis 104-N von den ADCs 312-1 bis 312-N werden von einem Taktberichtigungsmodul (retiming module) 316 ausgerichtet. Die weitere Signalverarbeitung wird in dem M-Wege-DSP 110 durchgeführt.
Der beispielhafte Betrieb des parallelen Empfängers 100 auf DSP-Basis, der in 3A veranschaulicht ist, wird nun für einen Fall beschrieben, bei dem das Datensignal 102 ein Datensignal mit 10 Gigabit pro Sekunde ist und die ADC-Konverter-Gruppe 108 acht ADCs 312 umfasst (mit anderen Worten, in diesem Beispiel ist N = 8), wobei jeder bei etwa 1250 MHz arbeitet. Das Taktwiedergewinnungsmodul 318 gibt ein 1250 MHz achtphasiges Taktsignal 319 auf einem Bus aus, eine Phase für jeden der ADCs 312-1 bis 312-N. Das achtphasige Taktsignal 319 betreibt die ADCs 312-1 bis 312-N bei 1250 MHz, wobei sie in diesem Beispiel phasenmäßig voneinander durch 45 Grad (d.h. 360 Grad/8 Phasen) getrennt sind.
Ein paralleler Empfänger auf DSP-Basis gemäß der Erfindung ist technisch brauchbar zum Empfangen von Signalen mit hoher Datenübertragungsgeschwindigkeit. Ein Empfänger auf DSP-Basis mit hoher Datenübertragungsgeschwindigkeit gemäß der Erfindung ist auch für Anwendungen mit einer niedrigeren Datenübertragungsgeschwindigkeit brauchbar.
In einem Ausführungsbeispiel umfasst das Taktwiedergewinnungsmodul 318 eine individuelle Taktwiedergewinnungsschleife für jeden der ADC-Pfade, der von den ADCs 312-1 bis 312-N definiert wird. Individuelle Taktwiedergewinnungsschleifen werden unten beschrieben.
3B veranschaulicht eine beispielhafte Implementation des parallelen Empfängers 100 auf DSP-Basis, der in 3A veranschaulicht ist, wobei der ADC 108 ein 4-Wege-ADC 108 ist und der DSP 110 ein 8-Wege-DSP 110 ist (d.h., N = 4, M = B, und k = 2). Der beispielhafte 8-Wege-DSP 110 umfasst einen 8-pfadigen parallelen FFE 320 und einen 8-pfadigen parallelen Viterbi-Decodierer 322. Beispielhafte Implementationen von parallelen Viterbi-Decodierern werden unten beschrieben. Weitere beispielhafte Implementationen des M-Wege-DSP 110 werden unten bereitgestellt. Die vorliegende Erfindung ist aber nicht auf diese Beispiele beschränkt. Auf der Grundlage der hier gegebenen Beschreibung wird es einem Fachmann in dem/den relevanten Fachgebiet(en) verständlich sein, dass andere N-Wege-ADC- und/oder M-Wege-DSP-Konfigurationen möglich sind.
In 3B stellt das Taktberichtigungsmodul 316 Abtastwerte der taktberichtigten Signale dem parallelen Feed Forward Entzerrer 320 sowie auch dem Taktwiedergewinnungsmodul 318 und dem AGC 310 bereit, wie mit den gestrichelten Linien veranschaulicht ist.
In 3B ist der Empfänger 100 mit einem programmierbaren Verstärker 308 und einer automatischen Verstärkungsregelung 310 veranschaulicht. Implementationsbeispiele und der Betrieb dieser Komponenten werden unten beschrieben.
In einem Ausführungsbeispiel ist ein paralleler Empfänger gemäß der Erfindung so ausgelegt, dass er ein einzelnes Datensignal empfangen kann. Alternativ dazu ist ein paralleler Empfänger gemäß der Erfindung so ausgelegt, dass er mehrere Datensignale empfangen kann. In so einem Ausführungsbeispiel wird der Empfänger 100 für jedes Datensignal 102 wiederholt. Jede Wiederholung eines parallelen Mehrwege-Empfängers auf DSP-Basis wird hier als ein Slice bezeichnet, wobei jedes Slice einen oder mehrere parallele ADC- und/oder DSP-Pfade aufweist.
In einem Ausführungsbeispiel wird der Empfänger 100, der in 1 veranschaulicht ist, mit einer oder mehreren Abtast- und Haltevorrichtungen implemen tiert. Zum Beispiel veranschaulicht 4A ein Blockdiagramm eines Teils eines beispielhaften Empfängers, der eine Abtast- und Haltevorrichtung 402 umfasst, die von einem Taktgenerator 404 gesteuert wird. Die Abtast- und Haltevorrichtung 402 stellt einen konstanten analogen Wert für den ADC 108 bereit.
In einem Ausführungsbeispiel wird der Mehrwege-Empfänger 100, der in 1 veranschaulicht ist, mit einer Vielzahl von Abtast- und Haltevorrichtungen implementiert. 4B veranschaulicht ein Blockdiagramm eines Teils eines beispielhaften parallelen Empfängers, der eine Gruppe 408 von parallelen Abtast- und Haltevorrichtungen 406-1 bis 406-N umfasst.
III. Design- und Steuerungserwägungen
Gemäß parallelen Mehrwege-Empfänger-Ausführungsformen der Erfindung werden ein oder mehrere einer Vielfalt von Typen von Verstärkungs- und/oder Phasenfehlern und Interleave-Pfad-Fehlanpassungen erfasst und ausgeglichen. Derartige Fehler und Fehlanpassungen (mismatches) können auf einer Pfad-um-Pfad-Basis und/oder auf einer systemweiten Basis ausgeglichen werden. Es werden nun Ausgleichs-Design- und -steuerungserwägungen für parallele Empfänger beschrieben.
Gemäß der Erfindung verringern ein oder mehrere adaptive Prozesse Fehler. Ein Fehler wird in einer oder mehreren Rückkopplungsschleifen zum Beispiel dazu verwendet, um Entzerrerkoeffizienten zu erzeugen, ADC-Abtastphase(n) für die Taktwiedergewinnung zu optimieren und/oder um die Verstärkung für die automatische Verstärkungsregelung ("AGC") zu optimieren. Die Fehlerkorrektur kann aber auch für andere Prozesse verwendet werden.
Ein Fehler kann auf eine oder mehrere einer Vielfalt von Arten berechnet werden. Zum Beispiel kann ein Fehler als eine Differenz zwischen Eingangssignalen und Entscheidungen hinsichtlich der Werte der Eingangssignale berechnet werden. Dies wird hier als ein auf eine Entscheidung gerichteter Prozess bezeichnet. Auf eine Entscheidung gerichtete Prozesse können mit einem Slicer implementiert werden. Alternativ dazu können auf eine Entscheidung gerichtete Prozesse mit einem Viterbi-Decodierer implementiert werden, wie unten unter Bezugnahme auf 8 beschrieben werden wird. Andere auf eine Entscheidung gerichtete Prozesse können ebenfalls verwendet werden. Es können auch andere Fehlerbestimmungsprozesse verwendet werden.
Die hier bereitgestellten Beispiele veranschaulichen typischerweise Taktwiedergewinnungs-, AGC- und Offset-Löschungs-Algorithmen als auf eine Entscheidung gerichtete Prozesse, wobei der Fehler bei einem Slicer oder einer äquivalenten Entscheidungsvorrichtung wie z.B. einem Viterbi-Decodierer berechnet wird. Diese Beispiele werden zu veranschaulichenden Zwecken bereitgestellt und dienen nicht zur Beschränkung. Auf der Grundlage der hier genannten Lehren werden die Fachleute in dem/den relevanten Fachgebiet(en) verstehen, dass die Verfahren auch mit nicht auf eine Entscheidung gerichteten Prozessen und/oder in Kombinationen aus auf eine Entscheidung gerichteten Prozessen mit nicht auf eine Entscheidung gerichteten Prozessen implementiert werden können.
A. Pfadbasierte Taktwiedergewinnung und Phasenfehlerkompensation
Unter Bezugnahme auf 3A wird in einem verschachtelten Ausführungsbeispiel der mehrphasige Abtasttakt 319, der von dem Taktwiedergewinnungsmodul 318 bereitgestellt wird, durch das abwärtige Dividieren eines höheren Frequenztaktes erzeugt. Aber Fehler in der Taktdividierschaltung führen potentiell zu Phasendifferenzen zwischen den Pfaden, die von dem geplanten Wert abweichen. Dieser Fehler weist eine systematische Komponente und eine zufällige Komponente auf.
Der größte Teil der zufälligen Komponente entsteht typischerweise aus dem zufälligen Jitter des Hochfrequenztaktes, von dem der N-phasige Abtasttakt 319 abgeleitet wird. Deshalb neigt die zufällige Fehlerkomponente dazu, für die N ineinander verschachtelten ADCs etwa gleich zu sein.
Die systematische Komponente des Abtastphasenfehlers neigt aber dazu, in einer Dividierschaltung zu entstehen, die typischerweise in einem Taktwiedergewinnungsmodul implementiert ist, wie zum Beispiel das Taktwiedergewinnungsmodul 318, das in 3A veranschaulicht ist, und auch zu Fehlanpassungen in den Verteilungsverzögerungen der Takte ausgehend von dem Taktwiedergewinnungsmodul zu den einzelnen Abtast- und Haltevorrichtungen (wie in 4B gezeigt ist, gibt es eine Abtast- und Haltevorrichtung 406-1 bis 406-N vor jedem ADC 312-1 bis 312-N). Deshalb erfahren die Abtastzeitpunkte des Eingangssignals einen periodischen Jitter mit einer Grundfrequenz fs, wobei fs die Frequenz des Abtasttaktes ist, der jede Abtast- und Haltevorrichtung steuert. Wenn man die digitalen Abtastwerte der gesamten ineinander verschachtelten Gruppe betrachtet, so ist die Wirkung dieser systematischen Abtastphasenfehler ein Fehler in der Amplitude der digitalisierten Abtastwerte. Dieser Fehler ist schädlich für die Genauigkeit der ADC-Konverter-Gruppe 108 und er kann deshalb ein die Performanz beschränkender Faktor sein.
Gemäß einer Ausführungsform der Erfindung werden deshalb nun Verfahren und Systeme zur Reduzierung des systematischen Jitter beschrieben. Diese Verfahren und Systeme basieren auf den M parallelen DSP-Pfaden, die oben beschrieben worden sind, was es möglich macht, das Taktwiedergewinnungsmodul 318 in N Schleifen aufzuteilen, wobei jede Schleife auf einen Phasenfehler in einem entsprechenden Datenpfad antwortet, der dann in den entsprechenden N Taktwiedergewinnungsschleifen ausgeglichen werden kann.
3C veranschaulicht eine beispielhafte Implementation des Taktwiedergewinnungsmoduls 318, das mehrere Taktwiedergewinnungsschleifen 381-1 bis 318-N umfasst. Beispielhafte Implementationen der vielfachen Taktwiedergewinnungsschleifen 318-1 bis 318-N werden unten bereitgestellt.
Ein Vorteil von separaten Taktwiedergewinnungsschleifen liegt darin, dass die systematischen Phasenfehler, die in den mehrphasigen Abtasttakt 319 durch die Frequenzteilerschaltung eingeführt worden sind, unabhängig voneinander in den N unabhängigen Taktwiedergewinnungsschleifen 318-1 bis 318-N ausgeglichen werden können. Diese Technik verringert und/oder beseitigt die systematische Komponente des Phasenfehlers in der verschachtelten ADC-Konverter-Gruppe 108 beträchtlich, wodurch eine erhöhte Genauigkeit und ein leichtes Design bereitgestellt werden. Die Systeme und Verfahren zum Ausgleichen der Abtastphasenfehler, die hier beschrieben werden, können in Kombination mit einer oder mehreren einer Vielfalt von Taktwiedergewinnungsverfahren verwendet werden.
1. Auf eine Entscheidung gerichtete Taktwiedergewinnung
In einem Ausführungsbeispiel verwendet der Empfänger 100 auf DSP-Basis einen oder mehrere auf eine Entscheidung gerichtete Taktwiedergewinnungsprozesse. Zum Beispiel veranschaulicht 3D ein Ausführungsbeispiel, bei dem das Taktwiedergewinnungsmodul 318 M Entscheidungen 324 und M Fehler 326 von den M DSP-Pfaden empfängt. Die Bedeutsamkeit und die Verwendung der Entscheidungen 324 und der Fehler 326 werden unten beschrieben.
3E veranschaulicht ein Ausführungsbeispiel, bei dem jede Taktwiedergewinnungsschleife 318-1 bis 318-N eine Phasenregelschleife (PLL; phase locked loop) 332 und k Phasendetektoren 330 umfasst. Es sei daran erinnert, dass k die Anzahl von ADC-Pfaden N mit der Anzahl von DSP-Pfaden M in Beziehung setzt, wobei M = kN. Beispielhafte Implementationen der Phasenregelschleife 332 und der k Phasendetektoren 330 werden unten unter Bezugnahme auf 11 beschrieben.
Die M Entscheidungen 324 und die M Fehler 326 können von den Taktwiedergewinnungsschleifen 318-1 bis 318-N auf eine Vielfalt von Arten in Abhängigkeit von der Anzahl von ADC-Pfaden N und der Anzahl von DSP-Pfaden M verwendet werden. Mit anderen Worten, auf der Grundlage des Wertes von k. So veranschaulicht zum Beispiel 3F eine beispielhafte Implementation für k = 1. 3G veranschaulicht eine beispielhafte Implementation für andere Werte von k. Diese beispielhaften Implementationen werden unten unter Bezugnahme auf die 10 und 11 beschrieben.
3H veranschaulicht eine beispielhafte Implementation, bei der das Taktwiedergewinnungsmodul 318 einen Decodierer 340 und einen Phasenwähler/Phaseninterpolator 342 umfasst. Der Phasenwähler/Phaseninterpolator 342 empfängt von einem Taktgenerator P Phasen 344-1 bis 344-P, wobei P eine ganze Zahl ist. Der Phasenwähler/Phaseninterpolator 342 empfängt auch N Phaseninterpolator-Steuersignale 346-1 bis 346-N von dem Decodierer 340. Alternativ dazu empfängt der Phasenwähler/Phaseninterpolator 342 die N Phaseninterpolator-Steuersignale 346-1 bis 346-N direkt von den Taktwiedergewinnungsschleifen 318-1 bis 318-N.
Der Phasenwähler/Phaseninterpolator 342 gibt N Phasen 319-1 bis 319-N aus. P ist nicht notwendigerweise gleich N. Zum Beispiel ist in einem Ausführungsbeispiel P = 4 und N = 8. In einem anderen Ausführungsbeispiel ist P = N = 4. Die Erfindung ist aber nicht auf diese Beispiele beschränkt. Auf der Grundlage der hier gegebenen Beschreibung wird es ein Fachmann in dem/den relevanten Fachgebiet(en) verstehen, dass andere Werte für N und P verwendet werden können. Beispielhafte Implementationen des Phasenwählers/Phaseninterpolators 342 werden unten unter Bezugnahme auf die 2 und 12 beschrieben.
10 veranschaulicht eine beispielhafte Implementation der Taktwiedergewinnungsschleifen 318-1 bis 318-N, wobei jede Taktwiedergewinnungsschleife 318-1 bis 318-N eine Entscheidung von einem entsprechenden DSP-Pfad und einen Abtastwert des Slicer-Fehlers von einem benachbarten DSP-Pfad empfängt. Diese Konfiguration wird unten unter Bezugnahme auf 11 beschrieben. Jede Taktwiedergewinnungsschleife 318-1 bis 318-N ist so ausgelegt, dass sie ihren assoziierten Pfadphasenfehler in Richtung auf Null steuert.
In dem Ausführungsbeispiel von 10 umfasst der M-Wege-DSP 110 einen FFE 1004, einen DFE 1006 und Slicer 1002-1 bis 1002-M. Entscheidungen und Slicer-Fehlersignale sind gezeigt, wie sie von den Slicern 1002-1 bis 1002-M genommen werden. Phasenfehlersignale werden von den Taktwiedergewinnungsmodulen 318-1 bis 318-N auf der Grundlage der Entscheidungen und der Slicer-Fehler berechnet, wie dies genauer in 11 gezeigt ist. Dies entspricht einem beispielhaften, auf eine Entscheidung gerichteten Taktwiedergewinnungsalgorithmus. Aber es können auch andere Taktwiedergewinnungsalgorithmen verwendet werden.
In dem Beispiel von 10 werden Entscheidungen von den Slicern 1002 generiert, und Fehler werden als eine Differenz zwischen den Slicer-Entscheidungen und der Eingabe in die Slicer 1002 generiert. Alternativ dazu werden Entscheidungen und Fehler mit einem Viterbi-Decodierer und einer Kanalschätzfunktion generiert. So empfängt zum Beispiel in 8B ein Viterbi-Decodierer 804 ein Eingangssignal 810 durch einen Feed Forward Entzerrer 812 und gibt Entscheidungen 806 aus, die endgültige Entscheidungen oder vorläufige Entscheidungen sein können. Vorläufige Entscheidungen können von dem Viterbi-Decodierer 804 mit geringerer Verzögerung als endgültige Entscheidungen bereitgestellt werden, während endgültige Entscheidungen dazu tendieren, genauer zu sein als die vorläufigen Entscheidungen. Die Wahl zwischen vorläufigen Entscheidungen und endgültigen Entscheidungen ist im Allgemeinen ein Kompromiss zwischen Latenzzeit und Genauigkeit. Die Wahl kann durch die Qualität des Eingangssignals 810 beeinflusst werden. Die Entscheidungen 806 werden einer Kanalschätzfunktion 808 bereitgestellt, deren Ausgabe von dem Eingangssignal 810 subtrahiert wird. Der sich ergebende Fehler ist analog zu dem Slicer-Fehler, der oben beschrieben worden ist.
11 ist ein Blockdiagramm einer beispielhaften Implementierung der Taktwiedergewinnungsschleife 318-1, die in den 3C–3H und in 10 veranschaulicht ist. Die Taktwiedergewinnungsschleifen 318-2 bis 318-M sind auf ähnliche Weise konfiguriert. In 11 umfasst die Taktwiedergewinnungsschleife 318-1 k Phasendetektoren 1104-1 bis 1104-k, die k Phasenfehlersignale 1106-1 bis 1106-k generieren. Jedes Phasenfehlersignal 1106-1 bis 1106-k wird durch eine Kreuzkorrelierung einer Entscheidung 1110 für einen gegebenen Pfad mit einem Slicer-Fehler 1108 generiert, der einem benachbarten Pfad entspricht, wie zum Beispiel in den 3F und 3G veranschaulicht ist.
Die Phasenfehlersignale 1106-1 bis 1106-k werden in dem beispielhaften Ausführungsbeispiel von 11 durch zum Beispiel die Verwendung einer Vielfalt der allgemein bekannten Mueller und Muller Algorithmen berechnet. Siehe in diesem Zusammenhang zum Beispiel K. H. Mueller und M. Muller, "Timing Recovery in Digital Synchronous Data Receivers" (Taktwiedergewinnung in digitalen synchronen Datenempfängern), IEEE Transactions on Communications COM-24, Seiten 516–531, Mai 1976, wobei der Phasenfehler auf dem Vorgänger (precursor) der Kanalimpulsantwort an dem Ausgang des FFE basiert, wobei der Vorgänger eine Symbolperiode vor dem Abtastwert genommen wird, auf dem die Entscheidung basiert. In diesem Algorithmus wird der Phasenfehler berechnet, wobei der Slicer-Fehler um eine Symbolperiode verzögert ist. In einer seriellen Implementation wird dies zum Beispiel dadurch erreicht, dass ein Pipeline-Register eingeführt wird, das mit dem Takt der Symbolgeschwindigkeit in dem Fehlerpfad versorgt wird, der zu dem Phasendetektor geht. In einer Implementation mit paralleler Verarbeitung wird die eine Symbolverzögerung des Fehlers zum Beispiel dadurch erreicht, dass der Fehlerabtastwert von einem benachbarten Pfad genommen wird, wie in 10 gezeigt ist. Mit anderen Worten, die Entscheidung 1110 kommt von dem gleichen Pfad, in dem die Phase geregelt wird, aber der Fehler 1108 kommt von dem benachbarten Pfad, der den Abtastwerten des Eingangssignals entspricht, die eine Baudperiode früher genommen wurden. Aufgrund der parallelen Architektur des DSP erscheinen diese Abtastwerte in dem gleichen Zyklus des DSP-Taktes, aber auf einem benachbarten Pfad.
Eine Verzögerung 350 wird in den Fehler 1108-1 eingeführt, weil der Fehler M 1108-1 von einem vorhergehenden Block relativ zu der Entscheidung 1110-1 kommt. Die Verzögerung 350 ist im Wesentlichen gleich M Zyklen des Eingangs- oder des Baudtaktes oder gleich einem Zyklus des DSP-Taktes. Wenn zum Beispiel das Datensignal 102 ein 10 Gbit/s Signal ist, und wenn M gleich 4 ist (d.h. 4 DSP-Pfade), dann wird die Verzögerung 350 auf 1/4 von 10 Gbit/s oder auf etwa 400 Picosekunden gesetzt.
Die Phasenfehlersignale 1106-1 bis 1106-k werden von einem Akkumulier- und Dump-Filter 1112 gefiltert und außerdem von einem Integralfilter 1118 gefiltert. Die Summe der proportionalen und integralen Pfade wird dazu verwendet, einen numerisch gesteuerten Oszillator ("NCO"; numerically controlled oscillator) 1114 zu steuern. Deshalb ist die Phasenregelschleife, die in 11 veranschaulicht ist, eine Schleife zweiter Stufe (oder proportionale plus integrale Schleife). Digitale Steuerworte 1116, die von dem NCO 1114 generiert werden, werden verwendet, um einen Phasenwähler zu steuern (nicht in 11 gezeigt).
2. Phasenwähler
In einem Ausführungsbeispiel wird die Phasenkompensation mit einem Phaseninterpolator oder Phasenwähler durchgeführt. In einem Ausführungsbeispiel erzeugt der Phasenwähler digital mehrphasige Abtasttakte, indem er zum Beispiel eine gewichtete Summe von mehreren (z.B. 4) Phasen mit finiten Anstiegs- und Abfallszeiten nimmt. Die 2 und 12 veranschaulichen beispielhafte Phasenwähler gemäß Ausführungsformen der Erfindung. Der beispielhafte Phasenwähler in 2 stellt allgemein schnellere Antwortzeiten bereit. Alternativ dazu wird ein herkömmlicher Phasenwähler verwendet. Die vorliegende Erfindung ist aber nicht auf digital gesteuerte Phasenwähler beschränkt.
a. Phasenwähler auf DAC-Basis
2 veranschaulicht einen beispielhaften Phasenwähler 202 gemäß einer Ausführungsform der Erfindung. Der Phasenwähler 202, der in 2 gezeigt ist, stellt beispielhaft eine Situation dar, in der sich die Anzahl an Ausgabephasen fs₁ bis fs_N von der Anzahl an Eingabephasen fs₁ bis fs_P unterscheiden kann. Die Anzahl an Ausgabephasen fs₁ bis fs_N ist immer N, also gleich der Anzahl an ADC-Pfaden. Aber die Anzahl P der Eingabephasen fs₁ bis fs_P könnte kleiner als N sein. In einem Ausführungsbeispiel ist N ein Vielfaches von P.
Der Phasenwähler 202 umfasst N Interpolator-Teilblöcke 202-1 bis 202-N, die jeweils digitale Steuerworte C₁ bis C_N empfangen. Die digitalen Steuerworte C₁ bis C_N entsprechen den Phaseninterpolator-Steuersignalen 346-1 bis 346-N, die oben unter Bezugnahme auf 3H beschrieben worden sind.
In 2 ist der Phaseninterpolator-Teilblock 202-1 im Einzelnen dargestellt, und sein Betrieb wird nun beschrieben. Das digitale Steuerwort C₁ wird durch einen Decodierer an Current-Mode-Digital-Analog-Konverter ("DACs"; digital-to-analog converters) 204-1 bis 204-P angelegt, die den Vorstrom (bias current) von jeweiligen differentiellen Paaren 208-1 bis 208-P steuern. Die Eingaben für die differentiellen Paare 208-1 bis 208-P werden von den konsekutiven Eingabephasen genommen. Die Drainströme der differentiellen Paare 208-1 bis 208-P werden mit Ausgabewiderständen 212 und 214 kombiniert, die die Ausgabephase fs₁ erzeugen. Die Ausgabephase fs₁ ist somit eine gewichtete Summe von fs₁ bis fs_P, wobei die Gewichtung durch die DACs 204-1 bis 204-P unter der Steuerung des Steuersignals C₁ bestimmt wird.
Es gibt N Phaseninterpolator-Teilblöcke 202-1 bis 202-N, wobei jeder einer Ausgabephase entspricht. Die Anzahl an Eingabephasen P ist typischerweise kleiner als die Anzahl an Ausgabephasen N. Es muss hier angemerkt werden, dass es, obwohl der in 2 gezeigte Schaltkreis bestimmte Komponenten wie z.B. n-Kanal-MOS-Transistoren und -Widerstände benutzt, viele alternative Implementationen gibt, die Feldeffekttransistor- oder Bipolar-Transistor-Schaltungen in anderen integrierten Schaltungstechnologien wie zum Beispiel Siliziumgermanium, Indiumphosphid, Galliumarsenid, etc. einschließen, aber nicht auf diese beschränkt sind. Der wesentliche Aspekt dieses Phasenwählers 202 ist die Verwendung von digital gesteuerten gewichteten Summen von zwei Eingabephasen, um eine Ausgabephase zu generieren. Dieses Konzept kann auf viele alternative Arten implementiert werden, ohne von dem Erfindungsgedanken und dem Schutzbereich der vorliegenden Erfindung abzuweichen, wie es den Fachleuten auf diesem Gebiet offensichtlich sein wird.
b. Resistiver Interpolationsring
In einem Ausführungsbeispiel werden mehrphasige Abtasttakte 319 von einem resistiven Phaseninterpolator erzeugt. 12 veranschaulicht eine Implementa tion eines beispielhaften Taktwiedergewinnungsblocks 1202, die ein beispielhaftes Ausführungsbeispiel des Taktwiedergewinnungsblocks 318 ist, der in 10 veranschaulicht ist. Der Taktwiedergewinnungsblock 1202 umfasst einen resistiven Interpolationsring-Phasenwähler 1204. Die Eingabephasen fs_1-N 1206 von einem Taktgenerator werden dem resistiven Interpolationsring-Phasenwähler 1204 bereitgestellt. In einem Ausführungsbeispiel werden die Eingabephasen fs_1-N 1206 von einem Dividierwerk abgeleitet, das mit einem unabhängigen Takt arbeitet. Wenn die Betriebsfrequenz des abwärts dividierten Taktes relativ hoch ist, neigen die Taktimpulsflanken dazu, finite Anstiegs- und Abfallszeiten zu haben, die vergleichbar sind mit der Periode der Wellenform. Die Anzahl an Eingabephasen P muss nicht die gleiche sein wie die Anzahl an ADC-Pfaden N. Dies wird genauer in Zusammenhang mit 2 erläutert.
Durch Interpolation zwischen zwei solcher Wellenformen der Phasendifferenz, die einem Viertel einer Periode entspricht, werden neue Wellenformen fs_1-N mit Phasendifferenzen erhalten, die Bruchteilen von zum Beispiel einem Viertel einer Periode von den Originalsignalen fs_1-N 1206 entsprechen. In einem Ausführungsbeispiel wird die Phasendifferenz durch das Ändern der relativen Interpolationsfaktoren elektrisch gesteuert, indem zum Beispiel die Werte der Interpolationswiderstände in einer digitalen Art und Weise geändert werden, die von zum Beispiel der Taktwiedergewinnungsschaltung gesteuert werden.
Die beispielhaften Phasenwählerimplementationen, die hier beschrieben werden, sind für veranschaulichende Zwecke bereitgestellt. Die vorliegende Erfindung ist nicht auf diese Beispiele beschränkt. Auf der Grundlage der hier gegebenen Lehren wird ein Fachmann in dem/den relevanten Fachgebiet(en) verstehen, dass andere Phasenwählermethoden und -systeme verwendet werden können.
B. Verstärkungs- und Offset-Fehlanpassungs-Kompensation
Gemäß einer Ausführungsform der Erfindung werden Verfahren und Systeme zur Reduzierung von Verstärkungsfehlern, Offsets und/oder unerwünschten Abtasttakt-Phasendifferenzen zwischen den Pfaden bereitgestellt, die von den ADCs 312-1 bis 312-N (3A) definiert werden.
1. Adaptive Pfadverstärkungs- und Offset-Fehlanpassungs-Regelung auf DSP-Basis
Gemäß einer Ausführungsform der Erfindung werden Verstärkungs- und Offset-Fehlanpassungen zwischen Pfaden in einem DSP ausgeglichen, wobei sich Verstärkungsfaktoren an die individuellen Pfade anpassen.
5 veranschaulicht einen beispielhaften parallelen Empfänger 500 auf DSP-Basis, der eine beispielhafte Implementation des Empfängers 100 ist, der in 3A veranschaulicht ist. Der Empfänger 500 verwendet eine DFE-basierte Offset-Löschung auf einer Pro-Pfad-Basis gemäß einer Ausführungsform der Erfindung. Bei diesem Lösungsweg werden Offsets, die in dem ADC 108 oder irgendwo anders in dem analogen Front-Ende entstehen, einzeln für jeden ADC-Pfad durch einen Entzerreranpassungsalgorithmus gesteuert, um die Offsets in der digitalen Domäne unabhängig voneinander für jeden Pfad auszugleichen. In dem Ausführungsbeispiel von 5 ist ein einzelner programmierbarer Verstärker 308 mit globaler Verstärkungsregelung gezeigt. Wie später noch erörtert werden wird, kann eine unabhängige Verstärkungsregelung für jeden ADC-Pfad auch in der digitalen Domäne implementiert werden, indem zum Beispiel ein Feed Forward Entzerrer verwendet wird. Eine digitale Regelung auf FFE-Basis kann weggelassen werden, wenn zum Beispiel die Verstärkungsfehler der ADC-Pfade durch das Design genau geregelt werden können, so dass nur eine geringe oder überhaupt keine digitale Verstärkungsfehlanpassungskompensation benötigt wird. In einer gängigeren Situation existieren relativ signifikante Verstärkungsfehlanpassungen zwischen den ADC-Pfaden, und deshalb wird eine digitale Kompensation der Verstärkungsfehlanpassungen bevorzugt. Ein Verfahren, bei dem Verstärkungsfehlanpassungen in den ADC-Pfaden individuell in der analogen Domäne ausgeglichen werden, wird später in Zusammenhang mit 7 erörtert. Alternativ dazu können Verstärkungsfehlanpassungen digital unter Verwendung des Feed Forward Entzerrers ausgeglichen werden. 5 zeigt auch die unabhängige Phasenfehler-Kompensationstechnik, die bereits in Zusammenhang mit den 10, 11 und 12 erörtert worden ist. Es wird den Fachleuten auf diesem Gebiet offensichtlich sein, dass die Abtastphasenfehler-, Verstärkungsfehler- und die Offset-Kompensierungstechniken, die hier offenbart werden, in Abhängigkeit von dem Bedarf nach Kompensation der unterschiedlichen Fehler, die Schaltungsdesignerwägungen und/oder Herstellungstoleranzerwägungen in jeder speziellen Situation anre gen, unabhängig voneinander und in jeder benötigten Kombination verwendet werden können.
In 5 umfasst der M-Wege-DSP 110 einen parallelen M-Wege-FFE 508, M individuelle Entscheidungs- und Fehlerpfade, und einen M-Wege-DFE 510. In einem Ausführungsbeispiel ist die Anzahl an parallelen ADC-Pfaden N gleich der Anzahl der parallelen DSP-Pfade M. Die Erfindung ist aber nicht auf dieses Ausführungsbeispiel beschränkt.
Der beispielhafte parallele Empfänger 500 zeigt eine Implementation eines DFE- und Offset-Löschungs-Verfahren, das nicht nur den Offset ausgleichen kann, sondern auch Offset-Fehlanpassungen zwischen der ineinander verschachtelten Gruppe von ADC-Pfaden ausgleichen kann. In einem Ausführungsbeispiel ist das Offset-Löschungs-Verfahren mit einem oder mehreren Gleichstromabgriffen pro ADC-Pfad in dem DFE 510 implementiert. Dieser Lösungsweg ist in 9 genauer beschrieben, in der die Gleichstromabgriffe durch die Blöcke 902-1 bis 902-M im Innern der Integratoren implementiert sind. 8 verwendet auch Gleichstromabgriffe in dem DFE, um Offsets unabhängig für jeden ADC-Pfad auszugleichen, aber in diesem Fall wird die Kompensation in der analogen Domäne ausgeführt. Da jede Verschachtelung einen unabhängigen und einzeln angepassten Gleichstromabgriff verwendet, können Offsets, die nicht notwendigerweise quer durch die verschachtelten Pfade übereinstimmen, ausgeglichen werden.
In 5 empfängt das Taktwiederherstellungsmodul 318 Entscheidungen und Fehler von den M individuellen Entscheidungs- und Fehlerpfaden in dem DSP 110 und stellt die Phasen der Abtasttakte 319-1 bis 319-N dementsprechend ein.
In dem Empfänger 500 werden die Verstärkungsfaktoren individuell für jeden Pfad nach der ADC-Gruppe 108 gesteuert. Der gesamte dynamische Bereich der ADC-Konverter-Gruppe 108 wird optional von dem AGC-Modul 310 und dem PGA-Modul 308 gesteuert. Dies hilft dabei, die Verwendung aller Bits der ADC-Gruppe 108 zu optimieren.
6 veranschaulicht ein Beispiel eines adaptiven FFE 508 mit 4 Abgriffen (taps), der als eine parallele 4-Gruppe mit den Pfaden 602-1 bis 602-4 implementiert ist. Die Anzahl an Abgriffen und der Grad der Parallelisierung können je nach Wunsch variiert werden. In der beispielhaften Implementierung von 6 sind die parallelen Pfade 602-1 bis 602-4 im Wesentlichen vier adaptive Transversalfilter.
Für einen idealen Kanal (d.h., einen Kanal, bei dem keine Verstärkungsfehlanpassungen in den Pfaden vorliegen) wäre es wirtschaftlich, die Koeffizienten der Filter in den Pfaden 602-1 bis 602-4 gemeinsam zu nutzen. Mit anderen Worten, es wäre wirtschaftlich, in 6 a_r ⁽⁰⁾ = a_r ⁽¹⁾ = a_r ⁽²⁾ = a_r ⁽³⁾ (r = 0, ..., 3) zu machen. In der Praxis tauchen aber typischerweise Verstärkungsfehlanpassungen auf. Dadurch, dass man die Koeffizienten unabhängig voneinander auslegt und diese unabhängig anpasst, werden die Koeffizienten der M Pfade individuell auf potentiell unterschiedliche Werte zustreben, um Verstärkungsfehler der ADCs 312-1 bis 312-N mit der niedrigeren Frequenz auszugleichen.
Außerdem tendiert die unabhängige Anpassung der Verstärkungskoeffizienten zusätzlich zu der Reduzierung von Verstärkungsfehlanpassungen in den Pfaden auch dazu, die Bandbreiten-Fehlanpassungen in den Pfaden zu verringern, die anderenfalls dazu führen würden, dass sich die Impulsantworten der Pfade voneinander unterscheiden.
Der FFE kann auch als ein Interpolationsfilter dienen. Wenn unabhängige Koeffizienten für die unterschiedlichen parallelen Abschnitte vorhanden sind, wie vorher erklärt worden ist, bedeutet dies, dass der FFE auch Abtastphasenfehler in den ADCs ausgleichen kann. Dies ist vor allem dann zutreffend, wenn das Eingangssignal auf die Hälfte der Baudrate oder weniger bandbegrenzt ist. Dies stellt einen alternativen Weg zur Kompensation von Abtastphasenfehlern sowie auch von Verstärkungsfehlern in den ADCs einer ineinander verschachtelten Gruppe bereit.
2. Automatische Verstärkungsregelung (AGC)
Gemäß einer Ausführungsform der Erfindung werden Verstärkungsfehler in den verschachtelten ADC-Pfaden unter Verwendung von pfadspezifischen AGCs auf einer Pfad-um-Pfad-Basis ausgeglichen, wobei sich Verstärkungsfaktoren an individuelle Pfade anpassen. 7 veranschaulicht eine beispielhafte pfadspezifische AGC-Implementation, die verwendet werden kann, um die Verstärkungsfehler in den verschachtelten Pfaden zu verringern. Die beispielhafte pfadspezifische AGC-Implementation, die in 7 veranschaulicht ist, kann anstelle des Verstärkungsfehler- Kompensationsverfahren auf FFE-Basis implementiert werden, das in den 5 und 6 veranschaulicht worden ist. Es kann auch mit solchen Offset-Kompensationsverfahren kombiniert werden, wie sie in Zusammenhang mit den 5 und 8 erörtert worden sind.
7 veranschaulicht eine Implementation eines Teils 700 des Empfängers 100, der in 3A veranschaulicht worden ist, gemäß einer Ausführungsform der Erfindung. Der Teil 700 umfasst eine Vielzahl von pfadspezifischen AGCs 310-1 bis 310-N, die eine PGA-Gruppe von pfadspezifischen PGAs 308-1 bis 308-N steuern.
Die pfadspezifischen AGCs 310-1 bis 310-N werden nun unter Bezugnahme auf den pfadspezifischen AGC 310-1 beschrieben. Die pfadspezifischen AGCs 310-2 bis 310-N sind in ähnlicher Weise konfiguriert. Der pfadspezifische AGC 310-1 umfasst ein Absolutwertmodul 704-1 und ein Tiefpassfilter 706-1, das eine gemessene Amplitude 708-1 einem Differenzierer 726-1 bereitstellt. Der Differenzierer 726-1 subtrahiert eine gewünschte Amplitude 712-1 von der gemessenen Amplitude 708-1 und gibt einen Differenzwert 714-1 an ein Addierwerk 716-1 aus. Das Addierwerk 716-1 bildet zusammen mit dem Akkumulator 722-1 einen digitalen Integrator. Der Integrator integriert den Differenzwert 714-1 und gibt einen PGA-Steuerwert 724-1 an den PGA 308-1 aus. Der PGA-Steuerwert 724-1 oder ein Teil davon wird optional dem ADC 312-1 bereitgestellt, um darin eine Bezugsspannung einzustellen. Die pfadspezifischen AGCs 310-2 bis 310-N arbeiten in einer ähnlichen Weise.
In dem Beispiel von 7 werden Verstärkungsfehler in der digitalen Domäne erhalten oder generiert und dazu verwendet, die unabhängigen PGAs 308-1 bis 308-N zu steuern. Da der Verstärkungsfehler in der digitalen Domäne gemessen wird, wird jeglicher Verstärkungsfehler, der von den ADCs 312-1 bis 312-N mit der niedrigeren Frequenz eingeführt wird, von den AGC-Schaltungen auf etwa Null gesteuert.
Die vorliegende Erfindung ist aber nicht auf dieses Beispiel beschränkt. Auf der Grundlage der hier gegebenen Beschreibung wird ein Fachmann in dem/den relevanten Fachgebiet(en) verstehen, dass die automatische Verstärkungsregelung auch auf andere Weisen implementiert werden kann. Zum Beispiel kann dann, ohne darauf beschränkt zu sein, wenn Verstärkungsfehlanpassungen der verschachtelten ADC-Pfade relativ vernachlässigbar sind, die automatische Verstärkungsregelung von allen ADC-Pfaden gemeinsam genutzt werden, wobei sich die PGAs 308-1 bis 308-N ein gemeinsames Steuersignal teilen.
3. Analoge Kompensation
8 veranschaulicht eine beispielhafte Implementierung für die Verstärkungs- und Offset-Fehlanpassungs-Kompensation, wobei ein Offset, der mit jedem ADC 312-1 bis 312-N in der verschachtelten ADC-Gruppe 108 assoziiert ist, im Wesentlichen in der analogen Domäne gelöscht wird. Die analoge Löschung kann an Stelle der oder zusätzlich zu der digitalen Löschung verwendet werden. Offsets, die von jedem der ADCs 312-1 bis 312-N mit der niedrigeren Frequenz eingeführt werden, werden vorzugsweise in der digitalen Domäne gemessen. Alternativ dazu werden Offsets, die von jedem der ADCs 312-1 bis 312-N mit der niedrigeren Frequenz eingeführt werden, in der analogen Domäne gemessen.
Auf eine ähnliche Weise können die Verstärkungsfehler ausgeglichen werden, indem die Bezugsspannung der ADCs gesteuert wird. In diesem Fall kann der PGA quer durch alle Verschachtelungen hindurch gemeinsam genutzt werden.
4. Alternative Implementationen
9 veranschaulicht eine beispielhafte Empfängerimplementation, die Offset-Fehlanpassungen ausgleicht. Die beispielhafte Implementation kann außerdem so modifiziert werden, dass sie auch Verstärkungsfehler zwischen den ADC-Pfaden ausgleicht. Auf der Grundlage der hier gegebenen Beschreibung wird es ein Fachmann in dem/den relevanten Fachgebiet(en) verstehen, dass die beispielhafte Implementation, die in 9 veranschaulicht ist, in einer Vielfalt von Arten modifiziert werden kann, um Verstärkungsfehler auszugleichen.
IV. Parallele Entzerrung
Gemäß einer Ausführungsform der vorliegenden Erfindung werden ein oder mehrere Typen von Entzerrung in einem parallelen Mehrwege-Empfänger durchgeführt.
A. Parallelisierung eines Viterbi-Decodierers
In einem Ausführungsbeispiel der vorliegenden Erfindung wird die Viterbi-Entzerrung in einem Mehrwege-Empfänger durchgeführt.
Parallele Viterbi-Decodierer werden zum Beispiel in Fettweis und Meyr, "Parallel Viterbi Algorithm Implementation: Breaking the ACS-Bottleneck" (Parallele Viterbi-Algorithmus-Implementierung: Durchbrechen des ACS-Engpasses), IEEE Transaction On Communications, Band 37, Nr. 8, August 1989, und Fettweis und Meyr, "High-Rate Viterbi Processor: A Systolic Array Solution" (Hochgeschwindigkeits-Viterbi-Prozessor: Eine systolische Array-Lösung), IEEE Transaction On Communications, Band 37, Nr. 9, August 1990 beschrieben, die beide hier in ihrer Gesamtheit durch Bezugnahme zum Bestandteil der vorliegenden Beschreibung erklärt werden.
Gemäß einer Ausführungsform der Erfindung werden die Viterbi-Decodierer mit dem DSP-Parallelisierungsfaktor M parallelisiert. Dies erlaubt es, dass der Viterbi-Prozess mit einer Taktrate von f_B/M laufen kann, wobei f_B die Symbolgeschwindigkeit des Empfängers ist. So würde zum Beispiel für f_B = 3,125 GHz und M = 8 der Viterbi-Prozessor mit einer Taktrate von 390,625 MHz laufen. Die Erfindung ist aber nicht auf dieses Beispiel beschränkt.
Für eine gegebene Anzahl von Decodiererzuständen S wächst der Betrag an Hardware, die für die parallele Implementation benötigt wird, im Allgemeinen linear mit dem Grad der Parallelisierung M. Dies erlaubt es, dass große Parallelisierungsfaktoren M implementiert werden können, und macht die Implementierung von Viterbi-Decodierern bei relativ hohen Symbolgeschwindigkeiten durchführbar.
Die Parallelisierung basiert auf der Idee der Definierung eines M-Schritt-Trellis (M-step trellis) (ebenfalls mit S Zuständen), der die Zustandsübergänge nach den M Symbolperioden repräsentiert. Verzweigungsmetriken für den M-Schritt-Trellis können unter Verwendung von S "Wege-Trellises" berechnet werden. Die Berechnung der Wege-Trellises kann parallelisiert sein.
13 veranschaulicht einen beispielhaften 1-Schritt-Trellis 1300 mit vier Zuständen gemäß einer Ausführungsform der vorliegenden Erfindung, der mit einer Taktrate läuft, die im Wesentlichen gleich der Symbolgeschwindigkeit ist.
14 veranschaulicht einen beispielhaften M-Schritt-Trellis 1400 mit 4 Zuständen gemäß einer Ausführungsform der vorliegenden Erfindung, der mit einer Taktrate von im Wesentlichen gleich 1/M-tel der Symbolgeschwindigkeit läuft.
Die 15A bis 15D veranschaulichen beispielhafte Wege-Trellises gemäß Ausführungsbeispielen der vorliegenden Erfindung.
16 veranschaulicht eine beispielhafte systolische Implementation der Wege-Trellis-Berechnung gemäß einer Ausführungsform der vorliegenden Erfindung.
17 ist ein High-Level-Blockdiagramm eines beispielhaften parallelen Viterbi-Prozessors gemäß einer Ausführungsform der vorliegenden Erfindung.
V. Fehlerkorrektur
In einem Ausführungsbeispiel umfasst die Erfindung eine Fehlerkorrekturverarbeitung. Diese Verarbeitung kann durch den Viterbi-Decodierer oder anderswo durchgeführt werden. Die Fehlerkorrekturverarbeitung umfasst, ist aber nicht beschränkt auf eine Decodierung mit harter Entscheidung oder eine Decodierung mit weicher Entscheidung von Faltungscodes, Trellis-Codes oder Blockcodes.
VI. Betriebsverfahren
18 veranschaulicht ein Prozessablaufdiagramm 1800 zur Implementierung der vorliegenden Erfindung. Zu beispielhaften Zwecken wird das Prozessablaufdiagramm 1800 unten unter Bezugnahme auf eine oder mehrere der beispielhaften Systemimplementationen beschrieben, die in einer oder mehreren der Zeichnungen der 1–17 veranschaulicht worden sind. Die vorliegende Erfindung ist aber nicht auf die beispielhaften Systemimplementationen beschränkt, die in den Zeichnungen der 1–17 veranschaulicht worden sind. Auf der Grundlage der hier gegebenen Beschreibung wird ein Fachmann in dem/den relevanten Fachgebiet(en) verstehen, dass das Prozessablaufdiagramm 1800 ebenso gut auch mit anderen Systemimplementationen implementiert werden kann. Solche anderen Implemen tationen liegen im Erfindungsgedanken und dem Schutzbereich der vorliegenden Erfindung.
Der Prozess beginnt mit Schritt 1802, der das Empfangen eines Datensignals umfasst, das eine Symbolgeschwindigkeit aufweist. Zum Beispiel wird in 1 ein Datensignal 102 durch ein Übertragungsmedium 112 empfangen.
Der Schritt 1804 umfasst das Generieren von N Abtastsignalen, die eine Frequenz aufweisen, die niedriger als die Symbolgeschwindigkeit ist, wobei die N Abtastsignale relativ zueinander phasenverschoben sind. Zum Beispiel veranschaulicht 3A ein Taktwiedergewinnungsmodul 318, das N Taktregelungssignale 319-1 bis 319-N generiert, wie in 3C veranschaulicht ist. Die Taktregelungssignale 319-1 bis 319-N weisen eine niedrigere Frequenz als die Symbolgeschwindigkeit des empfangenen Signals auf und sind phasenmäßig voneinander versetzt, wie oben beschrieben worden ist.
Der Schritt 1806 umfasst das Steuern der N Analog-Digital-Konverter-("ADC")-Pfade mit den N Abtastsignalen, um das Datensignal bei den Phasen abzutasten. Dies ist oben zum Beispiel unter Bezugnahme auf 3A beschrieben.
Der Schritt 1808 umfasst das individuelle Einstellen eines oder mehrerer Parameter für jeden der N ADC-Pfade. Der Schritt 1810 kann, ohne dass dies beschränkend ist, das individuelle Einstellen jedes der N Abtastsignale zur Reduzierung der Abtastphasenfehler in den N ADC-Pfaden, das individuelle Ausgleichen von Offsets in den N ADC-Pfaden und/oder das individuelle Ausgleichen von Verstärkungsfehlern in den N ADC-Pfaden umfassen.
Der Schritt 1810 umfasst das Generieren eines digitalen Signals, das repräsentativ ist für das empfangene Datensignal von den Abtastwerten, die von den N ADC-Pfaden empfangen werden. In 1 ist dies durch das/die digitale(n) Ausgangssignal(e) 106 veranschaulicht.
Die Schritte 1802 bis 1810 sind als diskrete sequentielle Schritte für veranschaulichende Zwecke veranschaulicht. Die Schritte 1802 bis 1810 sind aber nicht auf die Durchführung in diskreten sequentiellen Schritten beschränkt. In der Praxis werden ein oder mehrere der Schritte 1802 bis 1810 typischerweise in anderen Se quenzen durchgeführt, und/oder verwenden eine Rückkoppelung von dem gleichen Schritt, und/oder verwenden eine Eingabe und/oder Rückkoppelung von einem oder mehreren anderen Schritten.
VII. Schlussfolgerungen
Die vorliegende Erfindung ist oben unter Zuhilfenahme von funktionalen Systembausteinen beschrieben worden, die die Performanz von speziellen Funktionen und die Beziehungen zwischen diesen veranschaulichen. Die Grenzen dieser funktionalen Systembausteine sind hier aus Gründen der Bequemlichkeit der Beschreibung willkürlich definiert worden. Ein Fachmann auf diesem Gebiet wird erkennen, dass diese funktionalen Systembausteine durch diskrete Bauteile, anwendungsspezifische integrierte Schaltungen, Prozessoren, die eine passende Software durchführen und dergleichen mehr und/oder mit Kombinationen daraus implementiert werden können.
Es sind zwar oben verschiedene Ausführungsbeispiele der vorliegenden Erfindung beschrieben worden, aber es ist selbstverständlich, dass diese nur beispielshalber und ohne Beschränkung präsentiert worden sind. Somit soll die Breite und der Schutzbereich der vorliegenden Erfindung nicht durch eines der oben beschriebenen beispielhaften Ausführungsbeispiele beschränkt werden, sondern soll nur gemäß den nachfolgenden Ansprüchen und ihren Äquivalenten definiert werden.

Claims

Verfahren zum Empfangen von Datensignalen (102), das die folgenden Schritte aufweist: Empfangen eines Datensignals (102), das eine Symbolgeschwindigkeit besitzt; Generieren von N Abtastsignalen (319-1–319-N) mit einer ersten Frequenz, die niedriger als die Symbolgeschwindigkeit ist, wobei die N Abtastsignale (319-1–319-N) relativ zueinander phasenverschoben sind; Steuern von N Analog-Digital-Konverter-(ADC)-Pfaden (312-1–312-N) mit den N Abtastsignalen (319-1–319-N), um das Datensignal (102) bei diesen Phasen abzutasten; dadurch gekennzeichnet, dass das Verfahren folgende Schritte aufweist: – Generieren von P Taktsignalen (344) mit einer zweiten Frequenz, die etwa gleich der ersten Frequenz ist, wobei die P Taktsignale (344) relativ zueinander phasenverschoben sind; Generieren von N Sätzen von digitalen Steuersignalen (346-1–346-N); und Gewichten der P Taktsignale (344) unter der Steuerung jedes der N Sätze von digitalen Steuersignalen (346-1–346-N), wodurch jedes der N Abtastsignale (319-1–319-N) generiert wird; – individuelles Einstellen eines oder mehrerer Parameter für jeden der N ADC-Pfade (312-1–312-N), das die Schritte eines Feststellens von Phasenfehlern zwischen jedem der N Abtastsignale (319-1–319-N) und dem empfangenen Datensignal (102) in jedem der N ADC-Pfade (312-1–312-N) aufweist; – individuelles Einstellen der N Sätze von digitalen Steuersignalen (346-1–346-N) zum individuellen Ausgleichen der Phasenfehler in den N Abtastsignalen (319-1–319-N); und – Generieren eines digitalen Signals, das repräsentativ für das empfangene Datensignal (102) ist, aus Abtastwerten (104-1–104-N), die von den N ADC-Pfaden (312-1–312-N) empfangen werden.
Verfahren nach Anspruch 1, das des Weiteren die folgenden Schritte aufweist: Durchführen eines oder mehrerer digitaler Prozesse bei den Abtastwerten (104-1–104-N) von den N ADC-Pfaden (312-1–312-N) und Generieren von digitalen Steuersignalen (346-1–346-N) aus den einen oder mehreren digitalen Prozessen.
Verfahren nach Anspruch 1 oder 2, das des Weiteren die folgenden Schritte aufweist: Durchführen eines oder mehrerer paralleler digitaler M-Wege-Prozesse bei den Abtastwerten (104-1–104-N) von den N ADC-Pfaden (312-1–312-N), wobei M = kN und k eine ganze Zahl oder eine Zahl in der Form von 1/s ist, wobei s eine ganze Zahl ist, und Generieren von digitalen Steuersignalen (346-1–346-N) aus den einen oder mehreren parallelen digitalen M-Wege-Prozessen.
Empfänger (100), der folgendes aufweist: einen Empfängereingang zum Empfangen eines Datensignals (102), das eine Symbolgeschwindigkeit besitzt; eine Analog-Digital-Konverter-(ADC)-Gruppe von N ADC-Pfaden (312-1–312-N), wobei N eine ganze Zahl größer als 1 ist, wobei jeder ADC-Pfad (312-1–312-N) einen ADC-Pfadeingang umfasst, der mit dem Empfängereingang gekoppelt ist; ein Timing-Wiedergewinnungs-Modul (318), wobei das Timing-Wiedergewinnungs-Modul (318) so ausgelegt ist, dass es N Abtastsignale (319-1–319-N) mit einer ersten Frequenz generiert, die niedriger als die Symbolgeschwindigkeit ist, wobei die N Abtastsignale (319-1–319-N) relativ zueinander phasenverschoben sind; dadurch gekennzeichnet, dass das Timing-Wiedergewinnungs-Modul (318) des weiteren so ausgelegt ist, dass es P Taktsignale (344) mit einer zweiten Frequenz generiert, die etwa gleich der ersten Frequenz ist, wobei die P Taktsignale (344) relativ zueinander phasenverschoben sind; und des weiteren so ausgelegt ist, dass es N Sätze von digitalen Steuersignalen (346-1–346-N) generiert und die P Taktsignale (344) unter der Steuerung jedes der N Sätze von digitalen Steuersignalen (346-1–346-N) gewichtet, wodurch jedes der N Abtastsignale (319-1–319-N) generiert wird; wobei das Timing-Wiedergewinnungs-Modul (318) folgendes aufweist: Mittel zum individuellen Einstellen eines oder mehrerer Parameter für jeden der N ADC-Pfade (312-1–312-N) und zum Feststellen dadurch der Phasenfehler zwischen jedem der N Abtastsignale (319-1–319-N) und dem empfangenen Datensignal (102) in jedem der N ADC-Pfade (312-1–312-N); Mittel zum individuellen Einstellen der N Sätze von digitalen Steuersignalen (346-1–346-N) zum individuellen Ausgleichen der Phasenfehler in den N Abtastsignalen (319-1–319-N); wobei der Empfänger (100) des weiteren Mittel zum Generieren eines digitalen Signals, das repräsentativ für das empfangene Datensignal (102) ist, aus den Abtastwerten (104-1–104-N) aufweist, die von den N ADC-Pfaden (312-1–312-N) empfangen werden.
Empfänger (100) nach Anspruch 1, wobei das Mittel zum Generieren des digitalen Signals ein M-Wege-DSP (110) ist, der mit der ADC-Gruppe gekoppelt ist, wobei M = kN und k eine ganze Zahl oder eine Zahl in der Form von 1/s ist, wobei s eine ganze Zahl ist.