DE102023000219A1

DE102023000219A1 - Variationstoleranter Linearphaseninterpolator

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Publication number: DE102023000219A1
Application number: DE102023000219.4A
Authority: DE
Inventors: Hyong-Joon Jeon; Yonghyun Shim; Delong Cui; Jun Cao
Original assignee: Avago Technologies International Sales Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2022-01-31
Filing date: 2023-01-25
Publication date: 2023-08-03
Also published as: CN116527023A; US11658648B1

Abstract

Ein System weist einen Abtaster, eine Phasenregelschleife-Empfängerschaltung, die dazu konfiguriert ist, ein oder mehrere Eingangstaktsignale bereitzustellen, und eine Phaseninterpolationsschaltung auf, die mit der Phasenregelschleife-Empfängerschaltung und dem Abtaster verbunden ist. Die Phaseninterpolationsschaltung weist des Weiteren einen ersten Phaseninterpolator auf, der dazu konfiguriert ist, ein erstes wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code zu erzeugen, und einen zweiten Phaseninterpolator, der dazu konfiguriert ist, ein zweites wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code zu erzeugen, wobei der zweite Code einen Interpolationscode-Offset von dem ersten Code hat, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht, wobei die Ausgänge des ersten Phaseninterpolators und des zweiten Phaseninterpolators dazu konfiguriert sind, zusammengeführt zu werden.

Description

Die vorliegende Offenbarung bezieht sich im Allgemeinen auf Verfahren, Systeme und Vorrichtungen zum Adressieren von Fehlern, die durch Nichtlinearität in Phaseninterpolatoren eingebracht werden.
Ein Phaseninterpolator (PI), allgemein auch als „Phasenrotator“ bezeichnet, ist eine Kernkomponente, die wesentliche Transceiverfunktionen, wie zum Beispiel Takt- und Datenwiederherstellung bzw. Clock and Data Recovery (CDR), Schleifentimingmodus bzw. Loop Timing Mode und Spreizspektrumtaktung bzw. Spread Spectrum Clocking (SSC) ermöglicht. Die Transceiverleistung leidet unter integraler Nichtlinearität (INL) im PI, die Jitter in den wiederhergestellten Takt einbringt.
Jitter ist wichtig bei Systemen mit fortgeschrittener Modulation, wie zum Beispiel Pulsamplitudenmodulation der 4. Ebene (PAM4) und Quadraturamplitudenmodulation der 16. Ebene (QAM16) / Quadraturamplitudenmodulation der 64. Ebene (QAM64), die das dominante Modulationsschema für Verbindungen mit einer Geschwindigkeit von 100G und darüber sind. Der Timing- und Rauschabstand eines modulierten Signals ist signifikant kleiner als für ein Nicht-Rückkehr-nach-Null bzw. Non-Return-to-Zero (NRZ) -Signal. Für Empfänger auf Analog-Digital-Wandler bzw. Analog-to-Digital Converter (ADC) -Basis mit fortgeschrittener Modulation verschlechtert ungenaues Abtasttakt-Timing die ADC-Leistung. Die Verschlechterungseffekte werden mit Hochgeschwindigkeits-Eingangssignalen größer.
Somit werden Verfahren, Systeme und Vorrichtungen für einen variationstoleranten Linearphaseninterpolator bereitgestellt.
Gemäß einem Aspekt wird ein Verfahren bereitgestellt, das aufweist:

Erhalten eines oder mehrerer Eingangstaktsignale;
Erzeugen, über einen ersten Phaseninterpolator, eines ersten wiederhergestellten Taktsignals basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code;
Erzeugen, über einen zweiten Phaseninterpolator, eines zweiten wiederhergestellten Taktsignals basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code, wobei der zweite Code einen Interpolationscode-Offset von dem ersten Code hat, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht; und
Zusammenführen des ersten wiederhergestellten Taktsignals und des zweiten wiederhergestellten Taktsignals, wobei, wenn sie kombiniert sind, das erste und das zweite wiederhergestellte Taktsignal ein kombiniertes wiederhergestelltes Taktsignal bilden.
Vorteilhaft weist das Verfahren des Weiteren auf:
- Einstellen des einen oder der mehreren Eingangstaktsignale, wobei das Einstellen des einen oder der mehreren Eingangstaktsignale das Einstellen von wenigstens einem aufweist von einer Phase oder einer Amplitude von wenigstens einem des einen oder der mehreren Eingangstaktsignale basierend auf einem Mehrphasenfehler des wenigstens einen des einen oder der mehreren Eingangstaktsignale.
Vorteilhaft weist das Verfahren des Weiteren auf:
- Einstellen einer jeweiligen Ausgangsamplitude von wenigstens einem des ersten Phaseninterpolators und des zweiten Phaseninterpolators.
Vorteilhaft weist der wenigstens eine des ersten Phaseninterpolators und des zweiten Phaseninterpolators des Weiteren eine Vielzahl von Digital-Analog-Wandlern bzw. Digital-to-Analog Converters (DACs), wobei die Vielzahl von DACs in Gruppen von DAC-Einheiten unterteilt sind, wobei jede DAC-Einheit in einer jeweiligen Gruppe von DAC-Einheiten durch einen jeweiligen wenigstens einen des ersten Codes oder des zweiten Codes gesteuert wird, wobei das Einstellen der jeweiligen Ausgangsamplitude aufweist:
- Erzeugen des wenigstens einen des ersten wiederhergestellten Takts oder des zweiten wiederhergestellten Takts basierend auf einem kombinierten Ausgang jeder DAC-Einheit in einer jeweiligen Gruppe von DAC-Einheiten.
Vorteilhaft weist das Einstellen der Ausgangsamplitude auf:
- Begrenzen, über einen Begrenzungs- bzw. Clipping- Puffer, einer Spannung des jeweiligen Ausgangs des wenigstens einen des ersten Phaseninterpolators und des zweiten Phaseninterpolators.
Vorteilhaft ist der Interpolationscode-Offset, der der Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal entspricht, ein 45-Grad Code-Offset entsprechend einer 45-Grad Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal.
Vorteilhaft hat der erste Phaseninterpolator ein erstes Nichtlinearitätsprofil, das die integrale Nichtlinearität (INL) des ersten Phaseninterpolators mit einem Phaseninterpolator-Code in Beziehung bringt, und wobei der zweite Phaseninterpolator ein zweites Nichtlinearitätsprofil hat, das die INL des zweiten Phaseninterpolators mit dem Phaseninterpolator-Code in Beziehung bringt, wobei wenn das zweite Nichtlinearitätsprofil von dem ersten Nichtlinearitätsprofil um den Interpolationscode-Offset phasenversetzt ist.
Vorteilhaft weist das Verfahren des Weiteren auf:
- Auslöschen, über eine Phaseninterpolationsschaltung, des ersten Nichtlinearitätsprofils des ersten Phaseninterpolators mit dem zweiten Nichtlinearitätsprofil des zweiten Phaseninterpolators durch Setzen des Interpolationscodes derart, dass das erste Nichtlinearitätsprofil und das zweite Nichtlinearitätsprofil out-phased bzw. nicht-phasengleich bzw. außer Phase sind.
Gemäß einem Aspekt wird eine Schaltung bereitgestellt, die aufweist:
- einen ersten Phaseninterpolator, der dazu konfiguriert ist, ein oder mehrere Eingangstaktsignale zu erhalten und basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code ein erstes wiederhergestelltes Taktsignal zu erzeugen; und
einen zweiten Phaseninterpolator, der dazu konfiguriert ist, das eine oder die mehreren Eingangstaktsignale zu erhalten und basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code ein zweites wiederhergestelltes Taktsignal zu erzeugen, wobei der zweite Code einen Interpolationscode-Offset von dem ersten Code hat, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht;
wobei die Ausgänge des ersten Phaseninterpolators und des zweiten Phaseninterpolators dazu konfiguriert sind, zusammengeführt zu werden.

Vorteilhaft weist die Schaltung des Weiteren eine Eingangsphasen-Steuerschaltung auf, wobei die Eingangsphasen-Steuerschaltung dazu konfiguriert ist, das eine oder die mehreren Eingangstaktsignale einzustellen, wobei das Einstellen des einen oder der mehreren Eingangstaktsignale das Einstellen wenigstens einer aufweist von einer Phase oder einer Amplitude von wenigstens einem des einen oder der mehreren Eingangstaktsignale basierend auf einem Mehrphasenfehler des wenigstens einen des einen oder der mehreren Eingangstaktsignale.
Vorteilhaft weist wenigstens einer des ersten und des zweiten Phaseninterpolators des Weiteren eine Vielzahl von Digital-Analog-Wandlern bzw. Digital-to-Analog Converters (DACs) auf, wobei die Vielzahl von DACs in Gruppen von DAC-Einheiten unterteilt sind, wobei jede DAC-Einheit in einer jeweiligen Gruppe von DAC-Einheiten durch einen jeweiligen wenigstens einen des ersten Codes oder des zweiten Codes gesteuert wird, wobei der wenigstens eine der ersten und zweiten Phaseninterpolatoren dazu konfiguriert ist, den wenigstens einen des ersten wiederhergestellten Takts oder des zweiten wiederhergestellten Takts basierend auf einem kombinierten Ausgang jeder DAC-Einheit in einer jeweiligen Gruppe von DAC-Einheiten zu erzeugen.
Vorteilhaft weist die Schaltung des Weiteren einen oder mehrere Clipping-Puffer auf, die dazu konfiguriert sind, eine Spannung eines jeweiligen Ausgangs von wenigstens einem des ersten Phaseninterpolators und des zweiten Phaseninterpolators zu begrenzen.
Vorteilhaft ist der Interpolationscode-Offset, der der Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal entspricht, ein 45-Grad Code-Offset entsprechend einer 45-Grad Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal.
Vorteilhaft hat der erste Phaseninterpolator ein erstes Nichtlinearitätsprofil, das die integrale Nichtlinearität (INL) des ersten Phaseninterpolators mit einem Phaseninterpolator-Code in Beziehung bringt, und wobei der zweite Phaseninterpolator ein zweites Nichtlinearitätsprofil hat, das die INL des zweiten Phaseninterpolators mit dem Phaseninterpolator-Code in Beziehung bringt, wobei das zweite Nichtlinearitätsprofil von dem ersten Nichtlinearitätsprofil um den Interpolationscode-Offset phasenversetzt ist, wobei der Interpolationscode-Offset derart gesetzt wird, dass das erste Nichtlinearitätsprofil und das zweite Nichtlinearitätsprofil out-phased bzw. nicht-phasengleich bzw. außer Phase sind.
Gemäß einem Aspekt wird ein System bereitgestellt, das aufweist:

einen Abtaster, der dazu konfiguriert ist, ein Eingangssignal in ein digitales Ausgangssignal umzuwandeln;
eine Phasenregelschleife-Empfängerschaltung, die dazu konfiguriert ist, ein oder mehrere Eingangstaktsignale bereitzustellen;
eine Phaseninterpolationsschaltung, die mit der Phasenregelschleife-Empfängerschaltung und dem Abtaster verbunden ist, wobei die Phaseninterpolationsschaltung dazu konfiguriert ist, ein kombiniertes wiederhergestelltes Taktsignal an den Abtaster zu liefern, wobei die Phaseninterpolationsschaltung des Weiteren aufweist:
- einen ersten Phaseninterpolator, der dazu konfiguriert ist, ein erstes wiederhergestelltes Taktsignal basierend auf dem einen oder den
mehreren Eingangstaktsignalen und einem ersten Code zu erzeugen; und
einen zweiten Phaseninterpolator, der dazu konfiguriert ist, ein zweites wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code zu erzeugen, wobei der zweite Code einen Interpolationscode-Offset von dem ersten Code hat, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht;
wobei die Ausgänge des ersten Phaseninterpolators und des zweiten Phaseninterpolators dazu konfiguriert sind, zusammengeführt zu werden, wobei, wenn sie kombiniert sind, das erste und das zweite Taktsignal ein kombiniertes wiederhergestelltes Taktsignal bilden.

Vorteilhaft weist die Phaseninterpolationsschaltung des Weiteren eine Eingangsphasen-Steuerschaltung auf, wobei die Eingangsphasen-Steuerschaltung dazu konfiguriert ist, das eine oder die mehreren Eingangstaktsignale einzustellen, wobei das Einstellen des einen oder der mehreren Eingangstaktsignale das Einstellen wenigstens eines von einer Phase oder einer Amplitude von wenigstens einem des einen oder der mehreren Eingangstaktsignale basierend auf einem Mehrphasenfehler des wenigstens einen des einen oder der mehreren Eingangstaktsignale aufweist.
Vorteilhaft weist wenigstens einer der ersten und zweiten Phaseninterpolatoren des Weiteren eine Vielzahl von Digital-Analog-Wandlern (DACs) auf, wobei die Vielzahl von DACs in Gruppen von DAC-Einheiten unterteilt sind, wobei jede DAC-Einheit in einer jeweiligen Gruppe von DAC-Einheiten durch einen jeweiligen wenigstens einen des ersten Codes oder des zweiten Codes gesteuert wird, wobei der wenigstens eine der ersten und zweiten Phaseninterpolatoren dazu konfiguriert ist, den wenigstens einen des ersten wiederhergestellten Takts oder des zweiten wiederhergestellten Taks basierend auf einem kombinierten Ausgang jeder DAC-Einheit in einer jeweiligen Gruppe von DAC-Einheiten zu erzeugen.
Vorteilhaft weist die Phaseninterpolationsschaltung des Weiteren einen oder mehrere Clipping-Puffer auf, die dazu konfiguriert sind, eine Spannung eines jeweiligen Ausgangs von wenigstens einem des ersten Phaseninterpolators und des zweiten Phaseninterpolators zu begrenzen.
Vorteilhaft ist der Interpolationscode-Offset, der der Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal entspricht, ein 45-Grad Code-Offset entsprechend einer 45-Grad Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal.
Vorteilhaft hat der erste Phaseninterpolator ein erstes Nichtlinearitätsprofil, das die integrale Nichtlinearität (INL) des ersten Phaseninterpolators mit einem Phaseninterpolator-Code in Beziehung bringt, und wobei der zweite Phaseninterpolator ein zweites Nichtlinearitätsprofil hat, das die INL des zweiten Phaseninterpolators mit dem Phaseninterpolator-Code in Beziehung bringt, wobei das zweite Nichtlinearitätsprofil von dem ersten Nichtlinearitätsprofil um den Interpolationscode-Offset phasenversetzt ist, wobei der Interpolationscode-Offset derart gesetzt wird, dass das erste Nichtlinearitätsprofil und das zweite Nichtlinearitätsprofil out-phased bzw. nicht-phasengleich bzw. außer Phase sind.
Figurenliste
Ein weitergehendes Verständnis der Art und der Vorteile bestimmter Ausführungsformen kann durch Bezug auf die verbleibenden Abschnitte der Beschreibung und die Zeichnungen gewonnen werden. In den Zeichnungen werden gleiche Bezugszeichen verwendet, um auf ähnliche Komponenten hinzuweisen. In einigen Fällen wird einem Bezugszeichen eine Unterkennzeichnung zugeordnet, um eine von mehreren ähnlichen Komponenten zu bezeichnen. Wenn auf ein Bezugszeichen ohne Angabe einer existierenden Unterkennzeichnung Bezug genommen wird, soll sich dieses auf alle derartigen mehreren ähnlichen Komponenten beziehen.

1 ist ein schematisches Blockdiagramm eines Empfängersystems gemäß verschiedenen Ausführungsformen;
2 ist ein schematisches Blockdiagramm eines Sendersystems gemäß verschiedenen Ausführungsformen;
3 ist ein schematisches Blockdiagramm einer variationstoleranten Phaseninterpolatorschaltung gemäß verschiedenen Ausführungsformen;
4 ist ein schematisches Diagramm, das einen Vorgang von INL-Auslöschung zeigt, gemäß verschiedenen Ausführungsformen; und
5 ist ein Flussdiagramm eines Verfahrens zur variationstoleranten Linearphaseninterpolation gemäß verschiedenen Ausführungsformen.

DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Verschiedene Ausführungsformen stellen Werkzeuge und Techniken für einen variationstoleranten Linearphaseninterpolator bereit.
Bei einigen Ausführungsformen wird ein Verfahren zur variationstoleranten Linearphaseninterpolation bereitgestellt. Das Verfahren kann das Erhalten eines oder mehrerer Eingangstaktsignale und das Erzeugen, über einen ersten Phaseninterpolator, eines ersten wiederhergestellten Taktsignals basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code aufweisen. Das Verfahren kann fortgesetzt werden durch Erzeugen, über einen zweiten Phaseninterpolator, eines zweiten wiederhergestellten Taktsignals basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code. Der zweite Code kann einen Interpolationscode-Offset von dem ersten Code haben, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht. Das Verfahren kann des Weiteren das Zusammenführen des ersten wiederhergestellten Taktsignals und des zweiten wiederhergestellten Taktsignals aufweisen, wobei, wenn sie kombiniert sind, das erste und das zweite wiederhergestellte Taktsignal ein kombiniertes wiederhergestelltes Taktsignal bilden.
Bei einigen Ausführungsformen wird eine Vorrichtung für einen variationstoleranten Linearphaseninterpolator bereitgestellt. Die Vorrichtung kann einen ersten Phaseninterpolator aufweisen, der dazu konfiguriert ist, ein oder mehrere Eingangstaktsignale zu erhalten und ein erstes wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code zu erzeugen. Die Vorrichtung kann des Weiteren einen zweiten Phaseninterpolator aufweisen, der dazu konfiguriert ist, das eine oder die mehreren Eingangstaktsignale zu erhalten und ein zweites wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code zu erzeugen. Der zweite Code kann einen Interpolationscode-Offset von dem ersten Code haben, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht. Die Ausgänge des ersten Phaseninterpolators und des zweiten Phaseninterpolators können dazu konfiguriert sein, zusammengeführt zu werden.
Bei weiteren Ausführungsformen wird ein System für einen variationstoleranten Linearphaseninterpolator bereitgestellt. Das System kann einen Abtaster aufweisen, der dazu konfiguriert ist, ein Eingangssignal in ein digitales Ausgangssignal umzuwandeln, eine Phasenregelschleife-Empfängerschaltung, die dazu konfiguriert ist, ein oder mehrere Eingangstaktsignale bereitzustellen, und eine Phaseninterpolationsschaltung, die mit der Phasenregelschleife-Empfängerschaltung und dem Abtaster verbunden ist, wobei die Phaseninterpolationsschaltung dazu konfiguriert ist, ein kombiniertes wiederhergestelltes Taktsignal an den Abtaster zu liefern. Die Phaseninterpolationsschaltung kann des Weiteren einen ersten Phaseninterpolator aufweisen, der dazu konfiguriert ist, ein erstes wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code zu erzeugen, und einen zweiten Phaseninterpolator, der dazu konfiguriert ist, ein zweites wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code zu erzeugen. Der zweite Code kann einen Interpolationscode-Offset von dem ersten Code haben, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht. Die Ausgänge des ersten Phaseninterpolators und des zweiten Phaseninterpolators sind dazu konfiguriert, zusammengeführt zu werden, wobei, wenn sie kombiniert sind, das erste und das zweite wiederhergestellte Taktsignal ein kombiniertes wiederhergestelltes Taktsignal bilden.
In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche Details dargelegt, um ein profundes Verständnis der beschriebenen Ausführungsformen zu gewährleisten. Es ist jedoch für den Fachmann offensichtlich, dass andere Ausführungsformen ohne einige dieser Details praktiziert werden können. In anderen Fällen sind Strukturen und Vorrichtungen in Form von Blockdiagrammen gezeigt. Mehrere Ausführungsformen sind vorliegend beschrieben, und während verschiedene Merkmale verschiedenen Ausführungsformen zugeschrieben sind, ist es selbstverständlich, dass die in Bezug auf eine Ausführungsform beschriebenen Merkmale auch bei anderen Ausführungsformen enthalten sein können. Ebenso sollte jedoch kein einzelnes Merkmal oder Merkmale einer beschriebenen Ausführungsform als für jede Ausführungsform der Erfindung wesentlich betrachtet werden, weil andere Ausführungsformen der Erfindung solche Merkmale weglassen können.
In ähnlicher Weise ist es, wenn auf ein Element als „verbunden“ oder „gekoppelt“ mit einem anderen Element Bezug genommen wird, selbstverständlich, dass die Elemente direkt mit dem anderen Element verbunden sein können, oder dass Zwischenelemente zwischen den Elementen vorhanden sein können. Im Gegensatz dazu ist es selbstverständlich, dass, wenn auf ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element Bezug genommen wird, bei der „direkten“ Verbindung zwischen den Elementen keine Zwischenelemente vorhanden sind. Die Existenz einer direkten Verbindung schließt jedoch andere Verbindungen, bei denen Zwischenelemente vorhanden sein können, nicht aus.
Des Weiteren können die vorliegend beschriebenen Verfahren und Prozesse zur Vereinfachung der Beschreibung in einer bestimmten Reihenfolge beschrieben sein. Es ist jedoch selbstverständlich, dass, wenn es der Zusammenhang nicht anders vorgibt, Zwischenprozesse vor und/oder nach jedem Abschnitt des beschriebenen Prozesses stattfinden können, und weitere verschiedene Abläufe gemäß verschiedenen Ausführungsformen umgeordnet, hinzugefügt und/oder weggelassen werden können.
Wenn es nicht anders angegeben ist, sollten alle Zahlen, die vorliegend verwendet werden, um Mengen, Dimensionen und so weiter auszudrücken, so verstanden werden, dass sie in allen Fällen durch den Begriff „ca.“ modifiziert werden. In der vorliegenden Anmeldung schließt die Verwendung des Singulars den Plural ein, wenn es nicht eigens anders angegeben ist, und die Verwendung der Begriffe „und“ und „oder“ bedeutet „und/oder“, wenn es nicht anders angegeben ist. Außerdem sollte die Verwendung des Begriffs „einschließlich“ sowie anderer Formen wie zum Beispiel „aufweist“ und „enthalten“, als nicht ausschließlich betrachtet werden. Ebenso umfassen Begriffe wie zum Beispiel „Element“ oder „Komponente“ sowohl Elemente und Komponenten, die eine Einheit aufweisen, als auch Elemente und Komponenten, die mehr als eine Einheit aufweisen, außer es ist eigens anders angegeben.
Herkömmliche Ansätze zum Abmildern von INL versuchen, Transistorgröße- und Eingangsamplitudenkombinationen einzustellen, um ein Phase-zu-Eingang-Steuerverhältnis zu linearisieren. Herkömmliche Ansätze sind jedoch nicht in der Lage, über verschiedene Prozessecken-, Spannungs- und Temperatur- bzw. Process Corners, Voltage, Temperature (PVT) -Bedingungen gute Linearität zu erzielen. Diese Ansätze führen häufig zu übermäßigem Stromverbrauch und/oder Bereichsoverhead, was zu großer Transistorgröße oder hoher Eingangsamplitude führt. Ein anderer herkömmlicher Ansatz versucht, einen PI-Stromvorspannungs-Digital-Analog-Wandler (DAC) mit nichteinheitlicher Gewichtung zu formen, um das Nichtlinearphase-zu-PI-Codeverhältnis auszugleichen. Dieser Prozess kann gleichermaßen nicht über verschiedene PVT-Bedingungen angewendet werden, weil die PI-Nichtlinearitätsform (z.B. die Form eines PI-Nichtlinearitätsprofils, das INL über dem PI-Code darstellt) mit PVT variiert. Die PI-Nichtlinearitätsform kann sich auch mit Variationen der Eingangssignalamplitude und der Anstiegs-/Abfallzeit ändern, die nicht durch ein ungleichmäßiges Gewichten des PI-Stromvorspannungs-DAC kompensiert werden können. Außerdem kann das Formen des PI-Stromvorspannungs-DAC (z.B. Strom-DAC) zu großer Amplitudenvariation über dem PI-Code (z.B. variiert die Amplitude des PI-Ausgangs in Abhängigkeit vom PI-Code) führen.
Die nachstehend dargelegten Ausführungsformen können einen robusteren, skalierbaren Ansatz zum Abmildern von INL ermöglichen. Insbesondere beschreiben die nachstehenden Ausführungsformen eine PI-Architektur zum Auslöschen von INL. Unter Verwendung eines 8-Bit-Code Phaseninterpolators kann die vorgeschlagene Architektur bei einigen Ausführungsformen die Unterdrückung von INL von mehr als 6 niederwertigsten Bits bzw. Least Significant Bit (LSB) bis ca. 1 LSB effektiv realisieren, und eine Spitze-zu-Spitze bzw. Peak-to-Peak INL (INL_PP) des schlechtesten Falls von weniger als 1/5 von INL_pp vor der INL-Entfernung. Des Weiteren kann Jitter des schlechtesten Falls während der PI-Rotation um mehr als 1 Pikosekunde (ps) in einem 28 GHz Takt reduziert werden. Des Weiteren können die vorgeschlagenen Techniken einen weiten Bereich von Betriebsbedingungen, einschließlich PVT-. Variationen und einen großen Bereich von Frequenzvariation tolerieren.
Folglich können exzellente PI-Linearität und eine robuste Leistung gegenüber PVT-Variationen und Fehlanpassung realisiert werden, ohne zusätzliche Leistung / Bereichsoverhead, wie sie durch den Ansatz mit Transistorgröße- und Eingangsamplitudeneinstellung verursacht werden, und ohne Lastoverhead für nachgelagerte Schaltungsstufen (z.B. CML-zu-CMOS Umwandlungsschaltungen, oder Puffer), wie er durch große Ausgangsamplitudenvariationen des Stromvorspannungs-DAC-Ansatzes verursacht wird. Außerdem kann der Ansatz der INL-Entfernung auf höhere Frequenzen skalierbar sein. Die Verbesserungen der PI-Linearität können auch zu Verbesserungen bei Empfangs (Rx) Jittertoleranz, effektiver Anzahl von Bits bzw. Effective Number of Bits (ENOB) und Sende (Tx) Ausgangsjitter führen. Außerdem kann INL-Entfernung implementiert werden, ohne Hintergrundkalibrierung zu benötigen. Diese Verbesserungen können zur Erhöhung von Datenrate / Geschwindigkeit und zum Erweitern der Kanalreichweite durch Reduzieren von Taktjitter führen.
1 ist ein schematisches Blockdiagramm eines Empfängersystems 100 gemäß verschiedenen Ausführungsformen. Das System 100 weist einen Entzerrer bzw. Equalizer 105, einen Abtaster 110, einen Phaseninterpolator 115, eine Empfänger (Rx) - Phasenregelschleife bzw. Phase-Locked Loop (PLL) 120, eine PI-Phasensteuerung 125, einen Phasendetektor und Schleifenfilter 130 und einen Deserialisierer 135 auf. Es wird angemerkt, dass die verschiedenen Komponenten des Systems 100 in 1 schematisch dargestellt sind, und dass Modifizierungen der verschiedenen Komponenten und andere Anordnungen des Systems 100 möglich und in Übereinstimmung mit den verschiedenen Ausführungsformen sein können.
Bei verschiedenen Ausführungsformen kann das System 100 dazu konfiguriert sein, ein Eingangssignal V_in zu empfangen, das in ein digitales Ausgangssignal D_out[n] umzuwandeln ist. Bei verschiedenen Beispielen kann V_in ein analoges Signal sein, das von dem Empfängersystem 100 empfangen wird. Bei einigen Beispielen kann der Entzerrer 105 dazu konfiguriert sein, das Eingangssignal V_in zu entzerren. Bei einigen Beispielen kann der Entzerrer 105 einen linearen Entzerrer, wie zum Beispiel einen zeitstetigen linearen Entzerrer bzw. Continuous Time Linear Equalizer (CTLE) aufweisen, während der Entzerrer 105 bei weiteren Ausführungsformen einen nicht-linearen Entzerrer, wie zum Beispiel einen Entscheidungsrückkopplungs-Entzerrer bzw. Decision Feedback Equalizer (DFE) oder eine Kombination aus CTLE und/oder DFE aufweisen kann. Bei einigen Beispielen kann der Entzerrer 105 einen oder mehrere Entzerrer in einer mehrstufigen Anordnung aufweisen. Der Entzerrer 105 kann, ohne Einschränkung, einen digitalen Entzerrer und/oder einen hybriden Entzerrer aufweisen. Der Entzerrer 105 kann des Weiteren einen einstellbaren Verstärker mit automatischer Verstärkungssteuerung bzw. Automatic Gain Control (AGC) aufweisen. Gemäß einigen Beispielen kann der Entzerrer 105 dazu konfiguriert sein, das Eingangssignal V_in zu entzerren, um Kanaleigenschaften (z.B. Kanalverlust) und Rauschen Rechnung zu tragen.
Das entzerrte Signal aus dem Entzerrer 105 kann an den Abtaster 110 geliefert werden. Bei einigen Beispielen kann der Abtaster 110 einen ADC und/oder mehrere Abkappschaltungen bzw. Slicer aufweisen. Gemäß verschiedenen Ausführungsformen kann der Abtaster 110 dazu konfiguriert sein, das entzerrte Eingangssignal V_in abzutasten. Bei einigen Beispielen kann das Eingangssignal ein demoduliertes Signal sein, von dem der Abtaster 110 sequenziell Abtastsignale an den Deserialisierer 135 ausgibt. Bei verschiedenen Ausführungsformen kann der Abtaster 100 durch ein von dem PI 115 erzeugtes Taktsignal getaktet werden. Der Abtaster 110 kann serielle Daten des Eingangssignals, entzerrt von dem Entzerrer 105 und synchronisiert mit den von dem PI 115 ausgegebenen Taktsignalen abtasten. So kann der Deserialisierer 135 die seriellen Abtastungen des Abtasters 110 in mehrere parallele Abtastungen umwandeln, die an nachgeschaltete digitale Blöcke als jeweilige Bits des ausgegebenen digitalen Signals D_out[n] weiterzuleiten sind. Bei einem Beispiel kann der Deserialisierer 135 eine Demultiplexerschaltung aufweisen.
Bei einigen Beispielen kann der PI 115, um die Taktsignale zu erzeugen, von dem Rx PLL 120 einen Satz von Quadraturtaktsignalen (z.B. gleichphasige Taktsignale (I/IB) und Quadraturtaktsignale (Q/QB)) empfangen. Bei verschiedenen Beispielen kann jedes der Taktsignale von einem Referenztaktsignal phasenverschoben sein, wobei die vier Taktsignale I, IB, Q und QB gleichmäßig beabstandet sind. Bei einigen Beispielen können I und Q um 90 Grad in der Phase getrennt sein, IB 90 Grad von Q phasenverschoben sein, und QB 90 Grad von IB phasenverschoben sein. Obwohl die Taktsignale vorliegend in Bezug auf verschiedene Beispiele zu Erläuterungszwecken als Vierphasen-Quadraturtaktsignale beschrieben werden, ist es selbstverständlich, dass die Taktsignale nicht auf Vierphasen-Quadraturtaktsignale beschränkt sind, und dass bei anderen Ausführungsformen eine andere Anzahl von Taktsignalen verwendet werden kann. So können die Taktsignale bei verschiedenen Beispielen Mehrphasen-Taktsignale (z.B. Vierphasen, Achtphasen) mit einer m-Anzahl von Phasen aufweisen, wobei m eine ganze Zahl ist. Bei einigen Beispielen können die Mehrphasen-Taktsignale von dem PLL, wie zum Beispiel dem Rx PLL 120, bereitgestellt werden. Ein PLL, wie zum Beispiel der Rx PLL 120 (und der Tx PLL 220 unten) kann eine Schaltung sein, die dazu konfiguriert ist, Taktsignale basierend auf einem Referenzeingangssignal zu erzeugen, mit Rückkopplungsmechanismen zum genauen Verfolgen der Frequenz des Referenzsignals. Bei anderen Beispielen kann der PI 115 dazu konfiguriert sein, die Mehrphasen-Taktsignale direkt aus einem Referenztaktsignal zu erzeugen, im Gegensatz zum Empfangen des Mehrphasen-Taktsignals von einem PLL.
Bei einigen Beispielen kann der PI 115 komplementäre wiederhergestellte Taktsignale CK und CKb erzeugen, die ein Abtasttaktsignal für den Abtaster 110 sein können. Bei verschiedenen Beispielen kann der PI 115 die Phasen der Taktsignale von dem Rx PLL 120 basierend auf einem von der PI-Phasensteuerung 125 erzeugten Phasensteuersignal einstellen oder interpolieren. So können die wiederhergestellten Taktsignale Taktsignale sein, die von dem PI 115 basierend auf Phasenfehlern erzeugt werden, die aus dem digitalen Ausgangssignal extrahiert werden. Demgemäß kann bei einigen Beispielen die PI-Phasensteuerung 125 des Weiteren mit einer Phasendetektor-(PD) und Schleifenfilter 130 -Schaltung 130 verbunden sein. Der PD und Schleifenfilter 130 kann dazu konfiguriert sein, Phasenfehlerinformationen, die aus dem digitalen Ausgangssignal D_out[n] extrahiert werden, zu filtern und die Phase des Eingangssignals zu verfolgen. So kann die PI-Phasensteuerung 125 Phasenfehlerinformationen, die aus dem digitalen Ausgangssignal extrahiert werden, von dem PD und Schleifenfilter 130 empfangen.
So kann, die PI-Phasensteuerung 125, obwohl sie einen gewissen Timingfehler zum Beispiel durch eine Takt-Daten-Wiederherstellungs- bzw. Clock-Data-Recovery (CDR) -Schleife abmildern kann, die Nichtlinearität des PI 115 nicht adressieren. Demgemäß wird ein PI 115, der eine INL-Entfernungsarchitektur implementiert, nachstehend unter Bezug auf 3 dargelegt und näher beschrieben.
2 ist ein schematisches Blockdiagramm eines Sendersystems 200 gemäß verschiedenen Ausführungsformen. Das System 200 weist einen Serialisierer 205, einen Retimer 210, einen PI 215, einen Tx PLL 220, eine PI-Phasensteuerung 225 und einen Treiber 230 auf. Es wird angemerkt, dass die verschiedenen Komponenten des Systems 200 in 2 schematisch dargestellt sind, und dass Modifizierungen der verschiedenen Komponenten und andere Anordnungen des Systems 200 möglich und in Übereinstimmung mit den verschiedenen Ausführungsformen sein können.
Bei verschiedenen Ausführungsformen kann das System 200 dazu konfiguriert sein, ein digitales Eingangssignal D_in[n] zu empfangen, das in ein analoges Ausgangssignal V_out umzuwandeln ist. Der Serialisierer 205 kann dazu konfiguriert sein, die mehreren parallelen Bits des digitalen Eingangssignals D_in[n] in einen seriellen Strom jeweiliger Bits umzuwandeln. Bei einem Beispiel kann der Serialisierer 135 eine Multiplexerschaltung aufweisen. Der Retimer 210 kann dazu konfiguriert sein, die Daten von dem Serialisierer 205 wiederherzustellen, den eingebetteten Takt aus dem digitalen Eingangssignal zu extrahieren und die Daten mit einem von dem PI 215 bereitgestellten Taktsignal erneut zu übermitteln. So kann der Retimer 210 dazu konfiguriert sein, die Ausgänge aus dem Serialisierer auf die korrekte Taktphase zu synchronisieren.
Der Treiber 230 kann den Ausgang des Retimers 210 empfangen und den Datenstrom in ein analoges Signal umwandeln, und treibt das analoge Signal in den entsprechenden Kanal. Bei verschiedenen Beispielen kann der Treiber 230 als Spannungsmodustreiberschaltung, Strommodustreiberschaltung oder DAC implementiert sein. Bei einigen Beispielen können die Serialisierer 205 und Retimer 210 als einziges Schaltelement zusammengeführt sein. Ähnlich können bei einigen Beispielen die Retimer 210 und Treiber 230 ebenso als einziges Schaltungselement zusammengeführt sein. Der Tx PLL kann Schaltung zum Bereitstellen eines rauscharmen Taktsignals für den Retimer 210 aufweisen.
Bei verschiedenen Beispielen kann das Sendersystem 200 die Daten mit einer geringfügig anderen Rate als der Taktsignalfrequenz von der Tx PLL 220 übertragen. So kann das Sendersystem 200 einen PI 215 verwenden, um einen Frequenz-Offset von dem Tx PLL 220 einzuführen. Bei verschiedenen Beispielen können PI-Codes über die PI-Phasensteuerschaltung 225 erzeugt (oder gesteuert) werden. Demgemäß kann die PI-Phasensteuerschaltung 225 dazu konfiguriert sein, den PI-Code gemäß einem gegebenen Frequenz-Offset (F_ofset) zu erzeugen. Die Phase des PI-Ausgangstaktsignals kann von der PI-Phasensteuerschaltung 225 verschoben und/oder rotiert werden, um den gewünschten Frequenz-Offset in das Tx PLL 220 Taktsignal einzuführen.
Bei dem Sendersystem 200 kann PI-Nichtlinearität zu Jitter führen, der die Leistung des Retimers 210 verschlechtern und den Ausgang des Treibers 230 stören kann. Demgemäß wird nachstehend unter Bezug auf 3 ein PI 215, der eine INL-Auslöschungsarchitektur implementiert, dargelegt und näher beschrieben.
3 ist ein schematisches Blockdiagramm einer variationstoleranten Phaseninterpolatorschaltung 300 gemäß verschiedenen Ausführungsformen. Die variationstolerante Phaseninterpolatorschaltung 300 weist eine IQ-Einstellschaltung (IQ Adj.) 305, einen ersten Phaseninterpolator (PI0) 310 und einen zweiten Phaseninterpolator (PI1) 315 und einen Puffer 320 auf. Es wird angemerkt, dass die verschiedenen Komponenten der Schaltung 300 in 3 schematisch dargestellt sind, und dass Modifizierungen der verschiedenen Komponenten und andere Anordnungen der Schaltung 300 möglich und in Übereinstimmung mit den verschiedenen Ausführungsformen sein können.
Gemäß verschiedenen Ausführungsformen kann die IQ-Einstellschaltung 305 dazu konfiguriert sein, Taktsignale zum Beispiel von einem Rx PLL (z.B. Rx PLL 120) zu empfangen, wie vorstehend beschrieben wurde. Die Taktsignale können I, IB, Q und QB aufweisen. Die IQ-Einstellschaltung 305 kann dazu konfiguriert sein, die Taktsignale basierend auf einem IQ-Steuersignal (IQ ctrl.) einzustellen, um Fehler in den IQ-Taktsignalen abzumildern. IQ ctrl. kann bei einigen Beispielen über eine PI-Phasensteuerschaltung (z.B. PI Phasensteuerschaltung 125) bereitgestellt werden, während bei anderen Beispielen ein separater Steuerblock (z.B. eine separate Steuerschaltung, die Mehrphasenfehler im Eingangstakt ermittelt, bei diesem Beispiel IQ-Fehler) IQ ctrl. erzeugen kann. So kann bei verschiedenen Beispielen die IQ-Einstellschaltung 305 eine Eingangsphasensteuerschaltung sein, die dazu konfiguriert ist, die Phase von Mehrphaseneingangssignalen (bei diesem Beispiel die IQ-Taktsignale, und somit IQ-Einstellschaltung 305 genannt) und/oder eine Amplitude der Mehrphasen-Eingangstaktsignale einzustellen. Demgemäß kann bei einigen Beispielen die IQ-Einstellschaltung 305 einen einstellbaren Verstärker aufweisen. So können die eingestellten Eingangstaktsignale an jeden des PI0 310 bzw. des PI1 315 geliefert werden.
Demgemäß kann bei verschiedenen Ausführungsformen die IQ-Einstellschaltung 305 sowohl mit dem PI0 310 als auch mit dem PI1 315 verbunden sein. Bei verschiedenen Ausführungsformen können PI0 310 und PI1 315 als PI-Kerne der variationstoleranten Phaseninterpolatorschaltung 300 bezeichnet werden. So kann bei verschiedenen Beispielen die variationstolerante Phaseninterpolatorschaltung 300 eine PI-Dualkernarchitektur für INL-Entfernung verwenden. Bei anderen Beispielen kann die variationstolerante Phaseninterpolatorschaltung 300 mehr als zwei PI-Kerne aufweisen. Beispielsweise kann eine Mehrpfad-, PI-Mehrkernarchitektur verwendet werden, wobei die mehreren PI-Kerne einen vorgegebenen Phasen-Offset haben. Der Phasen-Offset kann zum Beispiel basierend wenigstens teilweise auf einem INL-Profil der PI-Kerne bestimmt werden. Bei einigen Beispielen kann ein Phasen-Offset, bei dem INL minimiert wird, wenn die Ausgänge der mehreren PI-Kerne kombiniert werden, bestimmt werden und als Phasen-Offset zwischen den mehreren PI-Kernen gesetzt werden. Bei noch weiteren Beispielen können mehrere Phasen-Offsets zwischen den mehreren PI-Kernen verwendet werden, wobei ein jeweiliger Phasen-Offset zwischen PI-Kernen variieren kann.
Demgemäß können bei einem Satz von Beispielen die Phaseninterpolatoren PI0 310 und PI1 315 Phaseninterpolatoren sein, die dazu konfiguriert sind, einen Code-Offset von 45 Grad zu haben, entsprechend Vierphasen-Quadratur-Takteingängen. Der PI0 310 kann zum Beispiel einen Code-Offset θ haben, und der PI1 315 kann einen Code-Offset θ - 45° haben. In Anbetracht des Code-Offsets der PI-Kerne kann die jeweilige INL von PIO 310 und PI1 315 gemittelt und durch Zusammenführen (z.B. Addieren und/oder Mitteln) der Ausgänge von PI0 310 und PI1 315 ausgelöscht werden.
Bei verschiedenen Ausführungsformen können PIO 310 und PI1 315 zum Beispiel dazu konfiguriert sein, ein jeweiliges wiederhergestelltes Taktsignal basierend auf einem Code (z.B. einem PI-Code) zu erzeugen, wobei die jeweilige Phase der wiederhergestellten Taktsignale gemäß dem Code verschoben werden kann. Demgemäß können bei verschiedenen Ausführungsformen PI0 310 und PI1 315 zunächst dazu konfiguriert sein, einen PI-Code basierend auf Feedback von einer Phasensteuerschaltung, wie zum Beispiel der PI-Phasensteuerschaltung 125 von 1, zu erhalten (oder bei einigen Beispielen zu erzeugen). Nichtlinearität im PI kann jedoch bedeuten, dass der Code zur Ausgangssignalphase nichtlinear ist. Bei Quadraturtaktsignalen kann sich ein INL-Profil eines PIjedes Viertel (90°) eines vollständigen PI-Codes wiederholen. So kann durch Mitteln der Ausgänge von PI0 310 und PI1 315, die um einen 45° Code-Offset versetzt sind, die INL gemittelt und/oder entfernt werden, und die Effekte von INL auf das wiederhergestellte Taktsignal können verringert werden (z.B. Timingfehler, Jitter, etc.).
Bei einigen Beispielen kann das Zusammenführen der Ausgänge direkt an den Ausgängen von PIO 310 und PI1 315 implementiert werden. Bei anderen Ausführungsformen kann das Zusammenführen durchgeführt werden, nachdem der Ausgang von PIO 310 und PI1 315 durch eine oder mehrere Pufferstufen gelaufen ist. Das Zusammenführen kann, ohne Beschränkung, das Summieren und/oder Mitteln der Ausgänge der PI-Kerne (z.B. PI0 310 und PI1 315) einschließen, um ein kombiniertes wiederhergestelltes Taktsignal (z.B. ein INL-ausgelöschtes wiederhergestelltes Taktsignal) zu erzeugen. Der Effekt der INL-Auslöschung wird im Einzelnen unten unter Bezug auf 4 beschrieben. Bei noch weiteren Ausführungsformen kann der Phasen-Offset zwischen den beiden PI-Kernen gemäß der Anzahl von Eingangsphasen eines Eingangstaktsignals gesetzt werden. Für einen 8-Phasen-Takteingang kann zum Beispiel ein Phasen-Offset von 22,5° zwischen PI0 310 und PI1 315 verwendet werden, wobei sich das INL-Profil eines PI bei jedem Achtel (45°) eines vollständigen PI-Codes wiederholen kann.
Da die INL-Profile von Phaseninterpolatoren mit den PVT-Bedingungen variieren können, können PI0 310 und PI1 315 bei einigen Beispielen ähnlichen Prozessecken unterworfen sein (und unterworfen gewesen sein) und können des Weiteren in der variationstoleranten Phaseninterpolatorschaltung 300 implementiert werden, um ähnlichen Spannungs- und Temperaturbedingungen unterworfen zu werden.
Bei einigen weiteren Beispielen kann der Ausgang jedes PI reguliert werden, um Amplituden-in-Phasenfehler-Umwandlung zu minimieren. Insbesondere können die Ausgänge von PIs an verschiedenen Code-Offsets verschiedene Amplitudentrends zeigen. Die Amplitude des Ausgangs eines PI beim Code-Offset θ kann sich zum Beispiel vom Ausgang beim Code-Offset θ - 45° unterscheiden. Amplitudendiskrepanz kann sich bei einigen Beispielen als zusätzliche Phasen-Nichtlinearität aufgrund eines Amplituden-in-Phasen-Umwandlungsfehlers manifestieren. Demgemäß kann die Ausgangsamplitude von PI 310 und PI 315 reguliert werden, um Amplitudendiskrepanz zu verhindern. Bei einigen Beispielen können die DAC-Einheiten des PI, wie zum Beispiel PI0 310 und PI1 315, in Gruppen mit verschiedenen Code-Offsets unterteilt werden. Bei einem Satz von Beispielen kann jedes Segment von DAC-Einheiten drei DAC-Einheiten aufweisen, die jeweils einen jeweiligen Code-Offset (z.B. Code - 45 °, Code und Code + 45°) haben. Jedes Segment von DAC-Einheiten kann, bei verschiedenen Beispielen, von einem jeweiligen PI-Code gesteuert werden. Der Ausgang jeder jeweiligen DAC-Einheit kann bei einigen Beispielen gewichtet werden. Die DAC-Einheiten mit Code-Offsets von Code - 45 ° und Code + 45° können zum Beispiel 0,25 x gewichtet werden, während die DAC-Einheit ohne Code-Offset (z.B. Code) 0,5 x gewichtet werden kann. Somit kann Amplitudendiskrepanz bei den verschiedenen Code-Offsets gemittelt werden. Auf diese Weise kann bei einigen Beispielen eine Phasenkonstellation mit guter Amplitudenanpassung (z.B. eine oktogonale Konstellation) erzeugt werden. Bei einigen weiteren Ausführungsformen können Amplituden-Clipping-Puffer an den Ausgängen jedes der jeweiligen PI-Kerne, PI0 310 und PI1 315, verwendet werden, um sicherzustellen, dass Amplituden angepasst werden. Ein Clipping-Puffer kann zum Beispiel ein Puffer sein, der dazu konfiguriert ist, die Ausgangsamplitude des jeweiligen PI bei einer Schwellenspannung zu begrenzen (z.B. die PI-Ausgänge bei einer maximalen positiven Spannung und/oder einer maximalen negativen Spannung zu begrenzen).
Bei verschiedenen Ausführungsformen kann der IQ-Eingangsfehler ebenfalls zum Beispiel durch die IQ-Einstellschaltung 305 eingestellt werden. Ein IQ-Fehler am PI-Eingang kann unangepasste INL-Profile zwischen den beiden PIs, PI0 310 und PI1 315, verursachen. Dies kann nach der INL-Auslöschung zwischen den beiden PIs Rest-Nichtlinearität einführen. So kann bei einigen Beispielen der IQ-Eingangsfehler eingestellt werden, um die INL-Auslöschungsleistung zu verbessern und Rest-INL zu verhindern. Bei verschiedenen Ausführungsformen kann die IQ-Einstellschaltung 305 die IQ-Eingangssignale (z.B. die Eingangstaktsignale von dem Rx PLL) beispielsweise durch Einstellen einer Phase und/oder Amplitude der IQ-Eingangssignale einstellen. Bei einigen Beispielen kann die IQ-Einstellschaltung 305 Puffer mit einstellbaren Kondensatoren und/oder ein Widerstandsnetzwerk aufweisen, um die entsprechenden Einstellungen vorzunehmen. Bei einigen weiteren Beispielen können die Einstellungen basierend auf einem IQ-Steuersignal gesteuert werden. Obwohl unter Bezug auf IQ-Takte als IQ-Eingangsfehler beschrieben, ist es selbstverständlich, dass bei anderen Ausführungsformen, bei denen Mehrphasen-Taktsignale verwendet werden, der IQ-Fehler auch ein Mehrphasenfehler sein kann. In der vorliegenden Verwendung kann ein Mehrphasenfehler (einschließlich IQ-Fehler) einen Phasenfehler in den Eingangstaktsignalen, wie zum Beispiel Fehler in den relativen Phasen zwischen den Taktsignalen (Phasenungleichgewicht) und anderes IQ-Ungleichgewicht (z.B. Verstärkungsungleichgewicht) aufweisen. So kann eine IQ-Einstellschaltung 305 auch als Eingangsphasen-Steuerschaltung bezeichnet werden, die dazu konfiguriert ist, jeweilige Phasen der Mehrphasen-Eingangstaktsignale einzustellen.
4 ist ein schematisches Diagramm, das einen Prozess 400 der INL-Auslöschung gemäß verschiedenen Ausführungsformen zeigt. Insbesondere zeigt 4 das INL-Profil eines Phaseninterpolators, das über den Code variieren kann. Bei Quadratur-Eingangstakten kann sich ein INL-Profil eines PIjedes Viertel (90°) eines vollständigen PI-Codes wiederholen. Wie gezeigt ist, kann der PI0 310 zum Beispiel ein erstes INL-Profil 405 haben. Der PI1 315 kann im Gegensatz dazu ein zweites INL-Profil 410 haben, das um 45° phasenverschoben ist. Demgemäß können identische (oder beinahe identische) PIs mit einem 45° Offset out-phased bzw. nicht-phasengleiche bzw. außer Phase befindliche INL-Profile haben, bei denen die INL durch Mitteln (oder bei einigen Beispielen Addieren oder Kombinieren) der beiden out-phased bzw. nichtphasengleichen bzw. außer Phase befindlichen INL-Profile ausgelöscht werden kann. Das Mitteln der INL-Profile ist in dem kombinierten INL-Profil 415 gezeigt.
Bei verschiedenen Beispielen können die Formen der INL-Profile basierend auf der bestimmten PI-Implementierung und -Architektur variieren. Ein INL-Profil kann zum Beispiel, ohne Einschränkung, eine sinusförmige Form (wie gezeigt), eine Sägezahn-Form, eine Quadratwellenform, etc. aufweisen. INL-Profile von PIs können jedoch auch zylindrisch sein und sich über einen vollständigen PI-Code (z.B. 360°) eine gegebene Anzahl von Malen wiederholen, je nach Anzahl von Phasen der Mehrphasen-Eingangstaktsignale. Zum Beispiel kann sich, wie vorstehend beschrieben ist, bei einem 8-Phasen-Eingangstaktsignal das INL-Profil eines PI ungefähr alle 45° wiederholen. Somit können, wenn zwei PIs um die Hälfte der Periode des INL-Profils (z.B. 22,5°) versetzt sind, die INL-Profile out-phased bzw. nicht-phasengleich bzw. außer Phase sein. In der vorliegenden Verwendung kann out-phased bzw. nicht-phasengleich bzw. außer Phase die Auslöschung (teilweise oder vollständig) der Wellenformen (z.B. INL) aufweisen, indem sie in der Phase versetzt sind. Bei einigen Beispielen kann out-phased bzw. nicht-phasengleich bzw. außer Phase die Auslöschung der Wellenform (z.B. INL) derart aufweisen, dass INL im Fall nicht idealer Wellenformen minimiert (oder im messbaren Maß im Wesentlichen minimiert) wird.
5 ist ein Flussdiagramm eines Verfahrens 500 zur variationstoleranten Linearphaseninterpolation gemäß verschiedenen Ausführungsformen. Das Verfahren 500 kann bei Block 505 beginnen durch Erhalten eines IQ-Eingangstaktsignals. Bei verschiedenen Beispielen können die IQ-Eingangstaktsignale vierphasige Quadratureingangstaktsignale (z.B. I, Q, IB und QB) aufweisen, die um 90° in der Phase getrennt sind. Bei weiteren Ausführungsformen können die Eingangstaktsignale zusätzliche Phasen aufweisen, zum Beispiel einen 8-Phasen-Takteingang. Wie vorstehend beschrieben wurde, können die IQ-Eingangstaktsignale durch einen Phaseninterpolator von einer Rx PLL-Schaltung erhalten werden.
Das Verfahren 500 kann bei Block 510 fortgesetzt werden durch Einstellen der IQ-Eingangstaktsignale für einen IQ-Eingangsfehler. Wie vorstehend beschrieben wurde, kann der IQ-Eingangsfehler zum Beispiel durch eine IQ-Einstellschaltung eingestellt werden. Bei verschiedenen Ausführungsformen kann die IQ-Einstellschaltung IQ-Eingangstaktsignale durch Einstellen einer Phase und/oder Amplitude der IQ-Eingangstaktsignale einstellen. Bei einigen Beispielen kann die IQ-Einstellschaltung Puffer mit einstellbaren Kondensatoren (z.B. einstellbare Verstärker) und/oder ein Widerstandsnetzwerk aufweisen, um die entsprechenden Einstellungen vorzunehmen. Bei einigen weiteren Beispielen können die Einstellungen basierend auf einem IQ-Steuersignal gesteuert werden. Bei noch weiteren Ausführungsformen können die IQ-Eingangstaktsignale basierend auf einem IQ-Steuersignal (IQ ctrl.) eingestellt werden. Wie vorstehend beschrieben wurde, kann bei einigen Beispielen IQ ctrl. über eine PI-Phasensteuerschaltung bereitgestellt werden.
Bei Block 515 kann das Verfahren 500 fortgesetzt werden durch Erzeugen jeweiliger erster und zweiter wiederhergestellter Taktsignale basierend auf den IQ-Eingangstaktsignalen. Bei verschiedenen Ausführungsformen können die IQ-Eingangstaktsignale an die ersten und zweiten Phaseninterpolatoren (PI0 und PI1) geliefert werden. Die IQ-Eingangstaktsignale können für IQ-Eingangsfehler eingestellt werden, wie vorstehend beschrieben wurde. Bei einigen Beispielen können die ersten und zweiten Phaseninterpolatoren dazu konfiguriert sein, in Bezug zueinander einen 45-Grad Phasen-Offset entsprechend Vierphasen-Quadraturtakteingängen zu haben. Bei anderen Beispielen können die ersten und zweiten Phaseninterpolatoren dazu konfiguriert sein, einen Code-Offset (in Bezug zueinander) basierend auf der Anzahl von Eingangsphasen eines Eingangstaktsignals zu haben. Die ersten und zweiten Phaseninterpolatoren können zum Beispiel dazu konfiguriert sein, für einen 8-Phasen-Takteingang einen 22,5 Grad Code-Offset zu haben.
Bei verschiedenen Ausführungsformen kann jeder Phaseninterpolator PIO und PI1 dazu konfiguriert sein, ein jeweiliges wiederhergestelltes Taktsignal (z.B. ein erstes wiederhergestelltes Taktsignal bzw. ein zweites wiederhergestelltes Taktsignal) zu erzeugen. Die jeweiligen Phasen der ersten und zweiten Taktsignale können gemäß einem jeweiligen PI-Code verschoben werden. So kann bei verschiedenen Beispielen der erste Phaseninterpolator PI0 ein erstes wiederhergestelltes Taktsignal erzeugen, das eine erste Phase basierend auf einem ersten Code hat. Der zweite Phaseninterpolator PI1 kann ein zweites wiederhergestelltes Taktsignal erzeugen, das eine zweite Phase basierend auf einem zweiten Code hat. Demgemäß kann der zweite Code von dem ersten Code um 45 Grad versetzt sein (z.B. ein Code, der einen 45-Grad Offset (z.B. eine 45-Grad Phasenverschiebung) in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal erzeugt).
Bei Block 520 wird das Verfahren fortgesetzt durch Einstellen einer Ausgangsamplitude der ersten und zweiten Phaseninterpolatoren. Wie vorstehend beschrieben wurde, kann der Ausgang jedes PI reguliert werden, um die Amplituden-zu-Phasenfehler-Umwandlung zu minimieren. Die Amplitude des Ausgangs eines PI bei einem Code-Offset θ kann sich zum Beispiel vom Ausgang beim Code-Offset θ - 45° unterscheiden. Demgemäß kann bei einigen Beispielen die Ausgangsamplitude von PI0 und PI1 eingestellt werden, um Amplitudendiskrepanz zu verhindern. Bei einigen Beispielen kann jeder PI-Kern (PI0, PI 1) eine Vielzahl von DAC-Einheiten aufweisen. Die DAC-Einheiten (z.B. stromsteuernde DACs) können in Gruppen von DAC-Einheiten mit verschiedenen Code-Offsets unterteilt werden. Bei einem Satz von Beispielen kann jedes Segment von DAC-Einheiten drei DAC-Einheiten aufweisen, die jeweils jeweilige Code-Offset (zum Beispiel Code - 45°, Code und Code + 45°) -Steuersignale zum Steuern einer jeweiligen Stromquelle haben. Jedes Segment von DAC-Einheiten kann bei verschiedenen Beispielen durch einen jeweiligen PI-Code gesteuert werden. So kann durch Kombinieren der Ausgänge der jeweiligen DAC-Einheiten eines Segments ein interpoliertes Signal erzeugt werden, wobei die Amplitudendiskrepanz bei den verschiedenen Code-Offsets gemittelt wird. Auf diese Weise kann bei einigen Beispielen eine Phasenkonstellation mit guter Amplitudenanpassung (z.B. eine oktogonale Konstellation) erzeugt werden. Bei einigen weiteren Ausführungsformen können Amplituden-Clipping-Puffer an den Ausgängen jedes der jeweiligen PI-Kerne verwendet werden, um angepasste Ausgangsamplituden zu erzeugen.
Bei Block 525 weist das Verfahren 500 des Weiteren das Zusammenführen der ersten und zweiten wiederhergestellten Taktsignale auf, um einen kombinierten wiederhergestellten Takt zu erzeugen. Wie vorstehend beschrieben wurde, können bei verschiedenen Beispielen die Ausgänge der ersten und zweiten Phaseninterpolatoren zusammengeführt werden, um jeweilige INL der PI-Kerne (z.B. PI0 und PI1) zu mitteln und auszulöschen. Bei einigen Beispielen können die ersten und zweiten wiederhergestellten Taktsignale amplitudeneingestellte Ausgänge der jeweiligen PI-Kerne (PI0 und PI1) sein, wie vorstehend beschrieben wurde. Bei einigen Beispielen können die Ausgänge direkt an den Ausgängen von PI0 und PI1 zusammengeführt werden. Bei anderen Beispielen kann das Zusammenführen durchgeführt werden, nachdem die Ausgänge von PI0 und PI1 durch eine oder mehrere jeweilige Pufferstufen gelaufen sind. Das Zusammenführen kann, ohne Einschränkung, das Summieren und/oder Mitteln der Ausgänge der PI-Kerne aufweisen. Demgemäß kann durch Zusammenführen der Ausgänge der Code-Offset-Phaseninterpolatoren INL gemittelt und/oder ausgelöscht werden und Timingfehler und Jitter können reduziert werden.
Die oben unter Bezug auf verschiedene Ausführungsformen beschriebenen Techniken und Prozesse können von einem oder mehreren Systemen 100, 200 und/oder Untersystemen und Komponenten davon durchgeführt werden, wie zum Beispiel dem oben unter Bezug auf die 1-3 beschriebenen variationstoleranten Linearphaseninterpolator 300, und die die von verschiedenen anderen Ausführungsformen bereitgestellten Verfahren wie vorliegend beschrieben durchführen können.
Obwohl einige Merkmale und Aspekte unter Bezug auf die Ausführungsformen beschrieben worden sind, wird der Fachmann erkennen, dass zahlreiche Modifizierungen möglich sind. Zum Beispiel können die vorliegend beschriebenen Verfahren und Prozesse unter Verwendung von Hardwarekomponenten, anwenderspezifisch integrierten Schaltungen (ICs), programmierbarer Logik und/oder beliebigen Kombinationen davon implementiert werden. Des Weiteren sind, obwohl verschiedene Verfahren und Prozesse, die vorliegend beschrieben wurden, der Einfachheit halber unter Bezug auf besondere strukturelle und/oder funktionelle Komponenten beschrieben sein können, die durch verschiedene Ausführungsformen bereitgestellten Verfahren nicht auf eine bestimmte strukturelle und/oder funktionelle Architektur beschränkt, sondern können stattdessen in jeder geeigneten Hardwarekonfiguration implementiert werden. Ähnlich kann, obwohl eine Funktionalität einer oder mehreren Systemkomponenten zugeschrieben wird, diese Funktionalität, wenn es der Zusammenhang nicht anders vorgibt, unter verschiedenen anderen Systemkomponenten gemäß den mehreren Ausführungsformen verteilt werden.
Außerdem können, obwohl die Vorgänge der vorliegend beschriebenen Verfahren und Prozesse der Einfachheit halber in einer bestimmten Reihenfolge beschrieben sind, verschiedene Vorgänge gemäß verschiedenen Ausführungsformen umgeordnet, hinzugefügt und/oder weggelassen werden, wenn es der Zusammenhang nicht anders vorgibt.

Claims

Verfahren, das aufweist: Erhalten eines oder mehrerer Eingangstaktsignale; Erzeugen, über einen ersten Phaseninterpolator, eines ersten wiederhergestellten Taktsignals basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code; Erzeugen, über einen zweiten Phaseninterpolator, eines zweiten wiederhergestellten Taktsignals basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code, wobei der zweite Code einen Interpolationscode-Offset von dem ersten Code hat, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht; und Zusammenführen des ersten wiederhergestellten Taktsignals und des zweiten wiederhergestellten Taktsignals, wobei, wenn sie kombiniert sind, das erste und das zweite wiederhergestellte Taktsignal ein kombiniertes wiederhergestelltes Taktsignal bilden.
Verfahren nach Anspruch 1, das des Weiteren aufweist: Einstellen des einen oder der mehreren Eingangstaktsignale, wobei das Einstellen des einen oder der mehreren Eingangstaktsignale das Einstellen von wenigstens einem aufweist von einer Phase oder einer Amplitude von wenigstens einem des einen oder der mehreren Eingangstaktsignale basierend auf einem Mehrphasenfehler des wenigstens einen des einen oder der mehreren Eingangstaktsignale.
Verfahren nach Anspruch 1, das des Weiteren aufweist: Einstellen einer jeweiligen Ausgangsamplitude von wenigstens einem des ersten Phaseninterpolators und des zweiten Phaseninterpolators.
Verfahren nach Anspruch 3, wobei der wenigstens eine des ersten Phaseninterpolators und des zweiten Phaseninterpolators des Weiteren eine Vielzahl von Digital-Analog-Wandlern bzw. Digital-to-Analog Converters (DACs) aufweist, wobei die Vielzahl von DACs in Gruppen von DAC-Einheiten unterteilt sind, wobei jede DAC-Einheit in einer jeweiligen Gruppe von DAC-Einheiten durch einen jeweiligen wenigstens einen des ersten Codes oder des zweiten Codes gesteuert wird, wobei das Einstellen der jeweiligen Ausgangsamplitude aufweist: Erzeugen des wenigstens einen des ersten wiederhergestellten Takts oder des zweiten wiederhergestellten Takts basierend auf einem kombinierten Ausgang jeder DAC-Einheit in einer jeweiligen Gruppe von DAC-Einheiten.
Verfahren nach Anspruch 3, wobei das Einstellen der Ausgangsamplitude aufweist: Begrenzen, über einen Clipping-Puffer, einer Spannung des jeweiligen Ausgangs des wenigstens einen des ersten Phaseninterpolators und des zweiten Phaseninterpolators.
Verfahren nach Anspruch 1, wobei der Interpolationscode-Offset, der der Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal entspricht, ein 45-Grad Code-Offset entsprechend einer 45-Grad Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal ist.
Verfahren nach Anspruch 1, wobei der erste Phaseninterpolator ein erstes Nichtlinearitätsprofil hat, das die integrale Nichtlinearität (INL) des ersten Phaseninterpolators mit einem Phaseninterpolator-Code in Beziehung bringt, und wobei der zweite Phaseninterpolator ein zweites Nichtlinearitätsprofil hat, das die INL des zweiten Phaseninterpolators mit dem Phaseninterpolator-Code in Beziehung bringt, wobei wenn das zweite Nichtlinearitätsprofil von dem ersten Nichtlinearitätsprofil um den Interpolationscode-Offset phasenversetzt ist.
Verfahren nach Anspruch 7, wobei das Verfahren des Weiteren aufweist: Entfernen, über eine Phaseninterpolationsschaltung, des ersten Nichtlinearitätsprofils des ersten Phaseninterpolators mit dem zweiten Nichtlinearitätsprofil des zweiten Phaseninterpolators durch Setzen des Interpolationscodes derart, dass das erste Nichtlinearitätsprofil und das zweite Nichtlinearitätsprofil out-phased bzw. nicht-phasengleich bzw. außer Phase sind.
Schaltung, die aufweist: einen ersten Phaseninterpolator, der dazu konfiguriert ist, ein oder mehrere Eingangstaktsignale zu erhalten und basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code ein erstes wiederhergestelltes Taktsignal zu erzeugen; und einen zweiten Phaseninterpolator, der dazu konfiguriert ist, das eine oder die mehreren Eingangstaktsignale zu erhalten und basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code ein zweites wiederhergestelltes Taktsignal zu erzeugen, wobei der zweite Code einen Interpolationscode-Offset von dem ersten Code hat, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht; wobei die Ausgänge des ersten Phaseninterpolators und des zweiten Phaseninterpolators dazu konfiguriert sind, zusammengeführt zu werden.
System, das aufweist: einen Abtaster, der dazu konfiguriert ist, ein Eingangssignal in ein digitales Ausgangssignal umzuwandeln; eine Phasenregelschleife-Empfängerschaltung, die dazu konfiguriert ist, ein oder mehrere Eingangstaktsignale bereitzustellen; eine Phaseninterpolationsschaltung, die mit der Phasenregelschleife-Empfängerschaltung und dem Abtaster verbunden ist, wobei die Phaseninterpolationsschaltung dazu konfiguriert ist, ein kombiniertes wiederhergestelltes Taktsignal an den Abtaster zu liefern, wobei die Phaseninterpolationsschaltung des Weiteren aufweist: einen ersten Phaseninterpolator, der dazu konfiguriert ist, ein erstes wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem ersten Code zu erzeugen; und einen zweiten Phaseninterpolator, der dazu konfiguriert ist, ein zweites wiederhergestelltes Taktsignal basierend auf dem einen oder den mehreren Eingangstaktsignalen und einem zweiten Code zu erzeugen, wobei der zweite Code einen Interpolationscode-Offset von dem ersten Code hat, wobei der Interpolationscode-Offset einer Phasenverschiebung in dem zweiten wiederhergestellten Taktsignal relativ zu dem ersten wiederhergestellten Taktsignal entspricht; wobei die Ausgänge des ersten Phaseninterpolators und des zweiten Phaseninterpolators dazu konfiguriert sind, zusammengeführt zu werden, wobei, wenn sie kombiniert sind, das erste und das zweite Taktsignal ein kombiniertes wiederhergestelltes Taktsignal bilden.