JP4994315B2 - アナログ信号処理システム、並列アナログ／デジタルコンバータシステム、および不整合除去方法 - Google Patents

Description

１．優先権主張
この出願は、２００７年６月１５日に出願された、「並列デジタルシステムにおけるサブチャネル歪み緩和（Sub-Channel Distortion Mitigation in Parallel Digital Systems）」と題された仮特許出願第６０／９３４，７３８号の優先権を主張する。

２．発明の分野
この発明はデータ通信に関し、特定的には、通信システムにおけるサブチャネル歪みを緩和するための方法および機器に関する。

３．関連技術
電子装置がより高速で動作し、またはより大量のデータを処理するよう、継続的な要求がある。これは、しばしば電子装置内または遠隔の電子装置間のデータが、先行システムによって実行される速度よりも速い速度で交換され、処理されることを必要とする。認識され得るように、先行技術の方法および機器を利用していては、そのようなデータ処理またはデータ交換を所望の速度で達成することは可能ではない。したがって、処理スピードおよびデータ交換速度を増加させる能力について当該技術にニーズがある。

処理、記憶、送信などのためにアナログ信号をデジタルフォーマットに変換することは、データ処理およびデータ交換の領域では一般的である。当業者によって理解されるように、アナログ／デジタル信号変換（Ａ／Ｄ変換）は一般的な手順であり、したがって、Ａ／Ｄ変換を利用する多数のアプリケーションが当業者に知られている。

データレート処理および交換速度が増加するにつれて、高速でアナログ／デジタル変換を実行する必要性もまた増大する。提案される１つの解決策はＡ／Ｄコンバータ（ＡＤＣ）の動作速度を単に増大させることであり、それによって増大した動作速度に対応する。しかしながら、この提案される解決策は、先行技術のＡＤＣの速度に制限があるという欠点があり、処理速度が増大すると性能が低下する。したがって、先行技術のＡＤＣでは、所望の性能レベルを維持しつつより高速で作動することはできない。とりわけ、ＡＤＣによって実行される追跡および保持（track and hold）動作は、特定の性能レベルの受信データレートと一致するほど速く起こらないことがある。

当該技術のこのニーズに対処するために、高データレート信号が複数の信号に分割されて、各信号が高データレート信号よりも低いデータレートで動作するよう、処理を分散することが提案されてきた。次いでこれらの分散された信号に処理が行なわれ得る。これは分散処理と呼ばれ得る。各信号の処理速度を減じるのには有益であるが、高データレート信号を複数の低データレート信号に分離することには欠点がある。

そのような欠点の１つは、信号がサブチャネルなどに分離されると、異なるサブチャネルの経路に関連付けられた処理が、あるサブチャネルと次のサブチャネルとで僅かに異なり得ることである。その結果、各サブチャネルの信号は処理変動を経ることとなり、そのため、信号の一定の局面がサブチャネルにわたって異なり得る。特に、サブチャネルの各々の利得、ＤＣオフセット、またはスキューのレベルが異なり得る。製造工程中の僅かな
差異のため、または各サブチャネル処理経路に与えられるクロック信号間の僅かな差異の結果として、処理変動が生じ得る。

本願明細書に開示されるのは、分散処理を利用する通信装置における信号間の１つ以上のＤＣオフセット、スキュー、および利得オフセットを緩和する方法および機器である。

図の構成要素は必ずしも縮尺どおりではなく、その代り、この発明の原理を示すことに重点が置かれている。異なる図面の全体にわたって、同じ参照番号は対応する部分を指す。

発明の概要
アナログ信号をデジタル信号に変換するためにアナログ信号を処理するシステムが本願明細書に開示される。１つの実施例では、システムは、時間インターリーブする（time-interleaving）アナログ／デジタル変換システムを含み、このシステムはアナログ信号を受取るよう構成される入力と、２つ以上のアナログ／デジタルコンバータと、２つ以上のデジタル信号を運ぶよう構成される２つ以上のサブチャネル出力と、ＤＣオフセット補正システムと、アナログ信号を表わすデジタル信号を作るために少なくとも１つの補正されたデジタル信号および少なくとも１つのデジタル信号または２つ以上の補正されたデジタル信号を受取り、結合するよう構成されるマルチプレクサとを含む。

２つ以上のアナログ／デジタルコンバータは、アナログ信号の少なくとも一部を２つ以上のデジタル信号に変換するよう構成され得る。ＤＣオフセット補正システムは少なくとも１つのサブチャネル出力に関連付けられ、デジタル信号を受取って少なくとも１つの補正されたデジタル信号を形成するためにその受取ったデジタル信号からバイアスオフセットを取除くよう構成され得る。１つ以上の実施例では、バイアスオフセットが、時間インターリーブするアナログ／デジタル変換システムから出力されるデジタル信号間の一定の入力に対する電圧値の差を含み得ることに注意される。

ＤＣオフセット補正システムはさまざまな構成を有してもよい。たとえば、ＤＣオフセット補正システムはＤＣループを含んでもよい。さらに、ＤＣオフセット補正システムは、各サブチャネルに関連付けられ、かつ各デジタル信号において時間インターリーブするアナログ／デジタル変換システムからのＤＣオフセット除去を実行するよう構成される、ＤＣループを含んでもよい。さらに、ＤＣオフセット補正システムは、デジタル信号からＤＣオフセットを減算するよう構成されるフィードバックフィルタを含んでもよい。

この発明の別の実施例では、アナログ信号のアナログ信号からデジタル信号への変換を実行するよう構成される並列アナログ／デジタルコンバータシステムが開示される。このシステムは、アナログ信号を受取るよう構成される入力と、アナログ信号を処理し、それによって２つ以上のサブチャネル上に２つ以上のデジタル信号を生成して出力するよう構成される、２つ以上の並列アナログ／デジタルコンバータと、２つ以上のデジタル信号の少なくとも１つから望まれないオフセットを取除くために２つ以上のデジタル信号の少なくとも１つを処理するよう構成される少なくとも１つのＤＣループとを含み得る。この実施例では、２つ以上の並列アナログ／デジタルコンバータによって出力された各デジタル信号は、アナログ信号の少なくとも一部を表わす。

ＤＣループはいくつかの実施例において各サブチャネルに関連付けられ得ることが考えられる。さらに、アナログ信号を表わす複合デジタル信号を形成するために各ＤＣループからの出力を結合するため、いくつかの実施例ではマルチプレクサが与えられ得る。マルチプレクサは、２つ以上のＤＣループによる望まれないバイアスオフセットの除去による
デジタル信号を正確に結合するよう構成され得る。ＤＣループそれ自体がＤＣオフセット値を生成するよう構成されるアキュムレータと、１つ以上のデジタル信号の少なくとも１つからＤＣオフセット値を取除くよう構成される減算器とを含んでもよいことに注意される。アキュムレータの変化速度を制御するために選択された制御値を受取るよう構成される乗算器が、１つ以上の実施例において与えられてもよい。

２つ以上のデジタル信号の正確な再アセンブリを可能にするためにアナログ／デジタルコンバータ構造から２つ以上のデジタル信号における不整合を取除く方法が、この発明によって与えられる。これらの不整合が、アナログ／デジタルコンバータ構造内のアナログ／デジタルコンバータ間の差異に起因するＤＣオフセットを含み得ることが考えられる。

１つの実施例では、方法は、アナログ／デジタルコンバータ構造から受取られる２つ以上のサブチャネル上の２つ以上のデジタル信号を受取ることと、オフセット補正システムにその２つ以上のデジタル信号を与えることと、各デジタル信号から望まれないＤＣオフセットを取除くために２つ以上のデジタル信号を処理し、それによってほぼ類似するＤＣオフセットレベルで各デジタル信号を確立することとを含む。いくつかの実施例において、２つ以上のサブチャネル上の２つ以上のデジタル信号が単一のデジタル信号に再結合され得ることに注意される。

アナログ／デジタルコンバータ構造から受取られた２つ以上のサブチャネル上の各デジタル信号は、サブチャネルに関連付けられ得る。さらに、オフセット補正システムは、いくつかの実施例において、各チャネルに関連付けられたＤＣオフセット補正モジュールを含んでもよい。

１つの実施例では、２つ以上のデジタル信号を処理するステップは、位取りされたデジタル信号を得るためにデジタル信号に制御値を乗算することと、サブチャネルに関連付けられたアナログ／デジタルコンバータによって生成されたＤＣオフセットを表わすオフセット値を生成するために位取りされたデジタル信号を処理することと、ＤＣオフセットのないデジタル信号を生成するためにデジタル信号からオフセット値を減算することとを含み得る。所望であれば、固定点処理環境に対処するために、ＤＣオフセット補正に先立ってデジタル信号の値が位取りされてもよい。

高周波アナログ信号をデジタル信号に変換する方法も本願明細書で与えられる。この方法は、所望であれば、ＣＡＴ５ケーブルを通じて動作する１０ギガビットの通信システム内で起こり得る。１つの実施例において、この方法は、１つ以上のアナログ／デジタルコンバータにアナログ信号を与えることと、アナログ信号を２つ以上のデジタル信号に変換することと、１つ以上のアナログ／デジタルコンバータから２つ以上のデジタル信号を受取ることと、ほぼ類似するオフセットレベルで２つ以上のデジタル信号のオフセットを確立するためにデジタル信号の少なくとも１つを処理することと、結合したデジタル信号に２つ以上のデジタル信号を結合することとを含む。このような結合は、２つ以上のデジタル信号のほぼ類似するオフセットレベルにより正確に生じることができる。１つ以上のアナログ／デジタルコンバータから受取られた２つ以上のデジタル信号は、この方法によれば、２つ以上のサブチャネルに関連付けられ得る。さらに、デジタル信号の少なくとも１つを処理することは、２つ以上のアナログ／デジタルコンバータ間の不整合によって生成されるＤＣオフセット値をデジタル信号から減算することを含んでもよい。

この方法によれば、オフセットレベルがほぼ０のＤＣオフセットであって、マルチプレクサによって結合が実行され得、オフセットの除去のための処理に加えてサブチャネル間の利得ミスマッチを取除くために信号を処理するために、サブチャネル利得ミスマッチ補正が用いられてもよい。さまざまなサブチャネル構成が同様に許容される。１つの実施例
では、たとえば２つ以上のサブチャネルが４つのサブチャネルを含む。別の実施例では、２つ以上のサブチャネルが８つのサブチャネルを含む。

この発明によるシステムの別の実施例では、アナログ信号のアナログ信号デジタル信号変換を実行するよう構成されるアナログ／デジタルコンバータシステムが与えられる。１つの実施例において、このシステムは、アナログ信号を受取るよう構成される入力と、アナログ信号を処理し、かつそれによってアナログ信号の少なくとも一部を表わす１つ以上のデジタル信号を生成するよう構成される、２つ以上の並列アナログ／デジタルコンバータと、処理されたデジタル信号を生成するために１つ以上のデジタル信号から望まれない利得オフセットを取除くためにデジタル信号を処理するよう構成される２つ以上のサブチャネル利得ミスマッチ補正モジュールと、アナログ信号を表わすデジタル信号を生成するために処理されたデジタル信号を受取って結合するよう構成されるスイッチまたはマルチプレクサとを含む。

この実施例では、アナログ／デジタルコンバータはサブチャネルに関連付けられ、アナログ／デジタルコンバータは時間インターリーブされたアナログ／デジタル変換システムの一部であってもよい。さらに、サブチャネル利得ミスマッチ補正モジュールは、利得オフセット値を生成するよう構成されるアキュムレータと、１つ以上のデジタル信号の少なくとも１つから利得オフセット値を取除くよう構成される減算器とを含んでもよい。アキュムレータの変化速度を制御するために選択された制御値を受取るよう構成される乗算器が同様に与えられてもよい。

この発明の他のシステム、方法、機構および利点は、以下の図および詳細な説明の研究により当業者には明らかになるであろう。そのような付加的なシステム、方法、機構および利点はすべてこの説明に含まれ、この発明の範囲内であって、添付の請求項によって保護されることが意図される。

詳細な説明
先行技術における欠点の解決策として本願明細書に開示されるのは、ＤＣオフセット、利得オフセット、チャネル間スキューを最小限にする方法および機器である。先行技術の欠点を克服し、かつ有効な高速データ伝送を達成するために、受信信号の処理を分散するための並列処理構造に関連してインターリーブされたアナログ／デジタルコンバータが利用される。１つの実施例では、４方向のインターリーブされたアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）が、、単一のＡ／Ｄコンバータを利用するシステムに必要とされるであろうクロックレートよりも低いクロックレートで各Ａ／Ｄコンバータが動作するように利用される。さらに、サブチャネルの各々は、より低い有効データレートでの動作という利点を備える独立した処理経路を利用することができ、それが精度を向上させる。しかしながら、各処理経路が同一になるように意図され設計されているにもかかわらず処理経路には僅かな差異があり、したがって、処理が各信号に有する効果にも僅かな差異がある。各サブチャネルを個々に処理することにより得られる利益はあるが、処理におけるこれらの僅かな差異は結果として信号異常（anomalies）を生じ、各サブチャネルに見られる信号差異として証明される。たとえば、インターリーブされたアナログ／デジタル変換および信号が各サブチャネルで処理されるときに生じる他の分散処理の結果、サブチャネル上の信号に望まれない信号ミスマッチが生じ得る。この信号ミスマッチは、ＤＣオフセット、利得オフセット、スキューの１つ以上を含み得る。

サブチャネルにわたる分散処理の結果生じ得る利得オフセット、ＤＣオフセット、およびスキューの欠点を克服するために、サブチャネルは、ＤＣオフセット補正モジュール、利得オフセット補正モジュール、およびデスキューシステムの１つ以上を利用することが
できる。これらのシステムは下記にさらに詳細に説明される。

この方法および機器のさまざまな実施例の詳細を説明する前に、この発明を利用する通信システムの環境例を説明することがこの発明の理解を助けるかもしれない。本願明細書に記載された方法と機器はいかなる通信システムでも有益に利用され得ると考えられるが、無数の異なるシステムもこの発明の利点から利益を得るであろうと考えられる。限定ではなく例として、本願明細書に記載された方法と機器は、アナログ信号からデジタル信号への高速変換が所望されるようなすべての環境で利用され得る。したがって、利益を得る環境は、ビデオ処理もしくはディスプレイシステム、コンピュータ処理もしくはコンピュータアーキテクチャ、オーディオ処理システム、通信システム、または高速アナログ／デジタル変換処理を利用するあらゆる他のシステムもしくは環境を含むがこれらに限定されない。

ここで図１を参照すると、この方法および機器の環境例が、遠隔の場所間でデータを交換するよう構成される通信システムとして示される。送受信器の対のブロック図が示される。チャネル１１２は第１のトランシーバ１３０を第２のトランシーバ１３４に接続する。第１のトランシーバ１３０はインターフェース１４４を介してチャネル１１２に接続する。インターフェース１４４は入力信号を出力信号から絶縁するよう構成され、ＤＣ絶縁を与えてもよい。インターフェースは変圧器を含んでもよい。１つの実施例では、チャネル１１２は多数の導体を含んでもよく、したがってインターフェース１４４は、データフローの方向に基づいて、または受信機モジュール１３８もしくは送信機モジュール１４２のいずれかへの接続に基づいて、多数の導体に信号の絶縁または分離を実行することができる。受信機モジュール１３８および送信機モジュール１４２は、本願明細書に記載された原理または任意の通信システムもしくは規格に従って動作するよう構成される、ハードウェア、ソフトウェアまたはその両方のいかなるアセンブリを含んでもよい。

受信機モジュール１３８および送信機モジュール１４２はプロセッサ１４６と通信する。プロセッサ１４６はメモリ１５０を含んでいてもこれと通信してもよい。メモリ１５０は、ＲＡＭ、ＲＯＭ、ハードディスクドライブ、フラッシュメモリもしくはＥＰＲＯＭ（登録商標）または他の型のメモリもしくはレジスタのうち１つ以上を含んでもよい。プロセッサ１４６は１つ以上の計算または任意の型の信号解析を実行するよう構成されてもよい。１つの実施例では、プロセッサ１４６はメモリ１５０に格納された機械読取可能なコードを実行するよう構成される。プロセッサ１４６は下記に記載される付加的な信号処理作業を実行することができる。

第２のトランシーバ１３４は第１のトランシーバ１３０と同様に構成される。第２のトランシーバ１３４は、受信機モジュール１５６および送信機モジュール１６０に接続されたインターフェース１５２を含む。受信機モジュール１５６および送信機モジュール１６０はプロセッサ１６４と通信し、プロセッサ１６４は次にメモリ１６８に接続する。

本願明細書に示され記載された変圧器構成および関連付けられた回路は、インターフェース１４４、１５２内、またはチャネル１１２もしくはトランシーバ１３０、１３４内の別の場所にあってもよい。変圧器構成および関連付けられた回路は、１つ以上の伝送線路または導体およびトランシーバ１３０、１３４の他の局面の間に絶縁を与える。

付加的な通信システム１８０として示され、破線内に示された１つ以上の追加のトランシーバおよびチャネルが、図１の上側に示された通信システムと関連して動作し得ることがさらに考えられる。付加的な各通信システム１８０は上述されたものとほぼ同様に構成され得るので、詳細には記載されない。本願明細書に記載された方法および機器は、単一チャネルもしくはマルチチャネル環境またはサブチャネル環境内で利用され得ることに注
意されるべきである。サブチャネルという用語は、チャネル上のコンテンツの２つ以上のサブチャネルへの分離または分割を意味するよう規定される。サブチャネルは、物理的に分離したチャネル、または時間分割、周波数分割、もしくは符号分割を含んでもよい。１つの例としての実施例では、マルチチャネル通信システムの各チャネルは処理においてサブチャネルエイド（sub-channels aid）に分割される。

図２は、本願明細書に記載されたこの発明のさらに別の可能な環境例を示す。これらの環境例が、本願明細書に開示され、請求される原理から利益を得る唯一のシステムタイプであると見なされるべきでないことに注意される。無数の高周波数、低周波数、または中周波数のアプリケーションがこの特許の教示から利益を得るだろう。図２に示された通信システムは、例示的なマルチチャネルのポイントツーポイント通信システムとして構成される。例示的な１つのアプリケーションは、イーサネット（登録商標）プロトコルをサポートするカテゴリ５ＵＴＰケーブルを利用する１０ギガビットのトランシーバである。示されるように、これはチャネル２１２を通じて結合されるように示された、物理コード化サブレイヤ２０２および２０４を含んでいる。１つの実施例では、各チャネルはツイストペア導体を含む。チャネル２１２の各々は線インターフェース２０８および２０６を通してトランシーバブロック２２０間に結合される。各チャネルは送受信回路（トランシーバ）および物理コーディングサブレイヤ（ＰＣＳ）ブロック２０２、２０４の間で情報を通信するよう構成される。任意の数のチャネルおよび関連付けられた回路が与えられ得る。１つの実施例では、トランシーバ２２０は全二重双方向動作ができる。１つの実施例では、トランシーバ２２０は毎秒約２．５ギガビットの有効レートで動作し、それによって、１０ギガビットの転送効果速度を与える。チャネル２１２またはチャネル上のコンテンツは、所望の処理を達成するために、サブチャネルにさらに分割され、分離され、割付けられ得ることがさらに考えられる。

図３は、先行技術のアナログ／デジタルコンバータ（ＡＤＣ）３００の例としての実施例を示す。示されたように、アナログ入力信号Ｘ（ｔ）によって規定された入力３０４はＡＤＣ３００に達する。ＡＤＣ３００は、クロック入力３０８上のクロック信号ＣＬＫのタイミングに基づいて対応するデジタル信号を出力３１２上に生成する。出力信号はＸ₀、Ｘ₁、Ｘ₂、Ｘ₃、Ｘ₄、Ｘ₅…によって規定される。上述のように、物理的制限により、ＡＤＣ３００は所望の性能レベルかつ所望の処理レートで動作することができないかもしれない。その結果、図４の構造が、アナログ／デジタルコンバータの処理を分散するために利用され得る。

図４は、本願明細書に記載された方法および機器に従って分散されたアナログ／デジタルコンバータの例としての実施例を示す。示されるように、入力３０４は、広帯域フロントエンド（ＷＢＦＥ）４０４にアナログ信号Ｘ（ｔ）を与える。ＷＢＦＥ４０４は受信信号に処理を実行する。ＷＢＦＥ４０４の出力は２つ以上のＡＤＣの４０８Ａ、４０８Ｂ、４０８Ｃ、…４０８Ｎへと送られ、ここでＮはいかなる正の整数でもよい。各ＡＤＣ４０８は、Ｃ₀、Ｃ₁、Ｃ₂、Ｃ_Nによって規定されるクロック信号を受取ることができる。クロック信号は、ＷＢＦＥ４０４およびスプリッタ４４０に送られる主要クロックＣ（ｔ）４３０から生成される。スプリッタ４４０は、サブクロック信号を生成するためにクロック信号を分割し、または主要クロック４３０に関連するサブクロック信号を生成するよう、構成される。１つの実施例では、スプリッタ４４０は、分相器、周波数分割器を備えた１つ以上のＰＬＬ、または１つ以上のサブクロック信号を正確に生成することができる他の装置を含む。

サブクロック信号、以後クロック信号は、他のクロック信号の少なくとも１つに相対してＮ度ずれた位相を有することが考えられ、したがって、他のＡＤＣと比較して、ＡＤＣ４０８はそれぞれ信号Ｘ（ｔ）の異なる部分に動作することができる。４つのサブクロッ
ク信号を参照するために用いられている主要クロックの例については、主要クロック信号は次のように書かれ得る。

かつ、４つの独立したサブクロック信号は次のように書かれ得る。

ここで各クロックは位相から９０度ずれている。
その結果、ＡＤＣ４０８の出力はアナログ信号を表わすデジタル信号を含むが、サブクロック信号に基づいて示されるように、さらにそれらがＮ個のチャネルにわたって広げられる。こうして、第１のサブチャネル４２０はサンプルＸ₀、Ｘ₄、Ｘ₈…を出力する一方で、第２のサブチャネル４２４はデジタルサンプルＸ₁、Ｘ₅、Ｘ₉…を出力する。サブチャネル上の出力はこの態様で継続し、それによって信号Ｘ（ｔ）を、個々ではあるが関連するサブクロックに基づいて、Ｎ個の並列チャンネルに分割する。

１つの例としての実施例では、チャネル３０４につき４つのＡ／Ｄコンバータが存在し、各クロックＣ／Ｎは、４つのクロック信号が位相から９０度ずれるように、９０度シフトを有する。これもまた多相成分クロック信号と呼ばれ得る。これは、アナログ信号の異なる部分をサンプリングする各ＡＤＣを結果として生じ、各ＡＤＣが図３の実施例におけるよりも低速で動作することを可能にする。サンプリングは、立ち上がりクロックエッジまたは立ち下がりクロックエッジで生じ得る。これは先行技術の欠点を克服し、それによって受信信号が非常に正確にデジタル信号に変換されることを可能する。

所望の処理を達成するために、示されない付加的な処理機器が図４のシステムに存在してもよいことが考えられる。さらに、図４に示される信号経路の１つ以上は２つ以上の並列導体を表わすことができる。

したがって、先行技術の単一の高速ＡＤＣは、各ＡＤＣの必要な動作速度を減じる２つ以上の並列ＡＤＣと置換することができる。これにより、並列ＡＤＣ４０８によって示されるＡＤＣシステムが、規格を満たし得る処理速度および性能レベルを達成することを可能にする。本願明細書に説明された欠点にもかかわらず、このような構成は、高速信号を処理することができる低コストシステムという利点を備える。

インターリーブされたアナログ／デジタル変換に加えて、Ｎ個のサブチャネルにわたって付加的な処理が分散した態様で生じ得る。しかしながら、Ａ／Ｄ変換中、および後続処理中に、望まれないミスマッチ差がサブチャネルの各々の上に生じかねず、それは、サブチャネル間の相互作用またはインターフェースが必要な場合、または、サブチャネルを直列もしくは並列フォーマットのいずれかの統合された信号に再結合することが必要である場合などに、後続処理を妨害する。

１つの例としての実施例では、システムは４つのチャネルを利用するイーサネット（登録商標）環境で動作するよう構成され、その各々がツイストペア導体を含む。この実施例では、各チャネルは４つ以上のサブチャネルに分割され得る。したがって、１つのチャネル当たり４つのサブチャネルを用いる実施例では、所望の性能および処理速度を達成するために、１６個のＡＤＣが４つのツイストペア導体を通して受取られた信号を処理する。別の実施例では、各チャネルは８つのＡＤＣサブチャネルに分割され、それによって３２個のＡＤＣを利用する。

認識され得るように、１６個の並列サブチャネルがあり、各々は類似するが独立した処理経路を有し、各処理経路の僅かな差、装置の挙動、クロッキングの差、および／またはさまざまな他の要因に起因して、１６個のチャネルの各々において信号間に変動が存在することがあり得る。

図４の実施例が単一のＡ／Ｄコンバータを利用する先行技術システムに対する改善である一方で、分散処理の結果生成される信号ミスマッチを依然有するという欠点を有する。図４を参照して、ＡＤＣ４０８Ａ、４０８Ｂ、４０８Ｃ…４０８Ｎからの各出力は異なるＡＤＣによって処理され、装置４１０において別個の後続処理を受ける。その結果、後続処理または再結合が困難または実行不可能になるような、出力信号間の小さな差異があり得る。装置４１０はいかなる型の処理装置を含んでもよい。

制限ではなく例として、ＡＤＣ４０８は、製造工程における僅かな変動の結果として細かい差異を有することがあり、各ＡＤＣ４０８および後続処理装置４１０は、変化する温度に基づいて、または製造工程における変動に起因して存在し得る差異に起因して、僅かに異なる動作をしてもよい。その代わり、各ＡＤＣ４０８からの出力信号および後続処理装置は、たとえ同一の入力信号によって生成されたとしても、同一ではない。精度を必要とするシステムにおいては、差異は、再結合ユニットにおけるような後続処理または成功した再結合を妨害するのに十分であり得る。たとえば、並列ＡＤＣ４０８および後続処理装置４１０は、信号が、利得オフセットまたは利得誤差、バイアスオフセットまたはＤＣオフセット、およびスキューミスマッチの被害を受ける原因となり得る。

理解を助けるために、利得オフセットは、各出力信号の利得レベル、すなわち大きさの差異を含む。要するに、処理経路の各々、すなわちＡＤＣ４０８および後続処理装置４１０の結合した効果は、他の経路上の信号と比較して、僅かに異なる大きさを有する信号を生成し得る。したがって、並列処理システムでは、並列処理経路間の利得の差は、サブチャネル上の信号の後続処理および／または再結合を妨害しかねない信号ミスマッチを生成する。

図５Ａ−図５Ｃは、利得オフセット、ＤＣオフセット、またはスキューに起因し得る例示的な信号ミスマッチを示す。図５Ａは、例示的な所望のデジタル出力信号のプロットを示す。見られるように、信号部分５０４は、時間経過とともにほぼ一定である。

図５Ｂに示されるように、信号５０４は、サブチャネル上で並列にされると、並列ＡＤ
Ｃ構造または後続処理装置の２つ以上の出力５１２、５１６、５２０、５２４として表わされ得る。図５Ｂは、再結合されたならば４つのサブチャネルに存在するであろうような４つの部分に分割された信号の理想的な表現を示す。したがって、本来の信号５０４は、図５Ｂに示される信号出力によって信号部分５１２、５１６、５２０、５２４に分割されているような理想的または所望のフォーマットでここで示される。これらの信号部分５１２、５１６、５２０および５２４は、異なっているが並列の処理経路によって生成され得る。４つの部分５１２、５１６、５２０、５２４は理想的出力値、すなわち、それらはすべて実際の実行において完全に一致したとして示されるが、異なる処理経路およびこれらの経路上の処理は、結果としてこれらの信号における僅かなミスマッチを生じる。

したがって実際の実行では、ある処理経路上の信号はサブチャネルと呼ばれ得る他の処理経路上の信号と比較して、信号ミスマッチの被害を受けるかもしれない。これらの信号ミスマッチは、サブチャネル上で信号に後続処理を実行するか、または再結合するときに、誤差に至るかもしれない。

図５Ｃは、ミスマッチの被害を受ける信号を再結合した結果生成される信号の例を示す。見られるように、信号部分５３０、５３４は、サブチャネルの各々が異なる利得オフセット、バイアスオフセット、またはスキューを有するので、時間経過とともに概して一定しない（滑らかでない）。

さらに、信号部分５３０、５３２は時間経過とともに大きさが変動する。したがって、隣接した信号部分５３０、５３２の間に利得オフセットまたはＤＣオフセット５４０が見られる。論理値の間に非垂直遷移５４４によってスキューが示される。このように、サブチャンネル信号の結合後の最終出力は時間とともに変動する。この問題は、通信システムの精密性に対する要求が増加すると、誤差、望まれない動作および性能の劣化に至る。

言い換えると、４つのＡＤＣの各々の各出力が利得値ｇ_xによって規定され、ｘは特定のＡＤＣを表わし、各ＡＤＣがクロックサイクル当たりの値を生成すると出力信号は再結合されたならば同一の入力についてｇ₁、ｇ₂、ｇ₃、ｇ₄などの４つの異なる出力値から構成され得る。このように、再結合されると結果として生じる信号は望ましくないが４つの異なる値から構成され得る。この問題は、並列ＡＤＣの数が増加したり各ＡＤＣから寄与されるサンプルの数が増加したりする場合、さらに悪化する。

図４に示される実施例によって行われる処理の付加的なあり得る結果としてバイアスオフセットがある。サンプルの正および負の振れの大きさに影響する利得オフセットとは対照的に、バイアスオフセットは信号全体をシフトする。したがって、バイアスオフセットの被害を受ける信号は、バイアスオフセット方向に大きさがシフトされる。正および負のサンプル値はバイアスオフセットの方向にバイアスされ得ることが考慮される。各処理経路が異なるバイアスオフセットを導入し得ることも考慮される。バイアスオフセットは、処理経路の各々に同一の入力信号に応答して異なる値を出力させることにより、システム動作を妨害する。

分散型ＡＤＣ処理および各サブチャネル上に独立して生じる別の処理の結果、通信システム内の１つ以上の信号が位相から外れ得ることが考慮される。たとえば、マルチチャネル通信システムではスキューが望ましくないが導入されて、それがマルチチャネル上の信号の位相関係を次に妨害し得る。さらに、チャネルがサブチャネルにインターリーブされ、次いでスキューもサブチャネル上の信号にわたって導入され得る。スキューが導入されたり出て行ったりするのは、インターリーブされたアナログ／デジタル変換、および／または僅かなクロック誤差といった理由を含むがこれらに限定されない、多数の理由のためである。たとえば、正確に同相のサブクロック信号を生成したり、正確に同一の動作をす
るＡＤＣを生成したりすることは、不可能であるか、法外に費用がかかるか、または複雑であり得る。いくつかの場合において、集積回路の製造プロセスは僅かなミスマッチを生成し得る。本願明細書に開示された解決策は、スキューの源または原因にかかわらず、いかなる環境でも、スキューに対処するための使用を見つけることができる。

チャネル間に存在するかもしれないスキューを克服するために、図９の構造がサブチャネル上の信号の位相を調整するために採用され得ることが考慮される。図９は、チャネル間スキューをなくすか非常に減じるよう構成される、例示的な２チャネルのデスキューの実施例を示す。このスキュー補正のための概念が２つのチャネル環境で示されるが、いかなる数のチャネルに拡張されてもよいことが考慮される。一般に、望まれないスキューを取除くために信号を処理するのに１つ以上のフィルタが利用される。１つの実施例では、１つ以上のフィルタが各チャネルに関連付けられて、デスキュー処理を実行するよう構成される。利点として、スキュー以外の信号異常値を緩和する信号処理を実行するための一定のフィルタが通信システム内に既に与えられていてもよい。これらのフィルタの修正または付加的なフィルタの追加はデスキュー処理に備えることができる。これは、チャネルまたはサブチャネルに関連付けられた処理に対して１つ以上の付加的なフィルタの追加および／または遅延を加えることによって通信システムの複雑さの増加を一般に回避する、先行技術の動機づけから逸脱している。本願明細書に開示された他の新規な局面に加えて、デスキュー処理を実行するためのＦＩＲフィルタまたはＩＩＲ型フィルタとして構成された１つ以上のデジタルフィルタの使用が、先行技術の方法に対する向上であると考えられる。

図９に示されるように、時間インターリーブされたＡＤＣ９００は、示されるようにチャネル０およびチャネル１に関連付けられたデジタル信号Ｓ_D0およびＳ_D1を生成するためにアナログ信号Ｓ_Aを受取って処理するよう構成される。示されるようにクロック信号Ｃ（ｔ）９０４が時間インターリーブされたＡＤＣ９００に与えられるか、またはＡＤＣ内に生成され得る。時間インターリーブされたＡＤＣ９００の動作が上述されたので、アナログ信号が２つの出力信号Ｓ_D0およびＳ_D1に時間インターリーブされる以外には再び記載されない。図９に示されない他の処理装置は、各チャネルまたはサブチャネルに関連付けられ、これらの付加的な処理装置も信号間にスキューを導入し得ることが考慮される。

デジタル信号Ｓ_D0およびＳ_D1は、１つ以上のデスキューフィルタ９１０、９１４、９１８、９２２に与えられる。特にフィルタＨ₀₀（ｚ）９１０およびフィルタＨ₁₀（ｚ）９１４は信号Ｓ_D0を処理する一方で、フィルタＨ₀₁（ｚ）９１８およびフィルタＨ₁₁（ｚ）９２２は信号Ｓ_D1を処理する。フィルタ９１０、９１４、９１８、９２２は、時間インターリーブされたＡＤＣ９００からの出力の位相もしくは振幅またはその両方を修正するよう構成されるいかなる型のフィルタまたは他の信号処理装置を含んでもよい。１つの実施例では、フィルタ９１０、９１４、９１８、９２２は、ＦＩＲフィルタまたはＩＩＲフィルタとして構成されるデジタルフィルタまたはその組合せを含む。さらに、フィルタ９１０、９１４、９１８、９２２は、特定のアプリケーションおよび所望の解像度に依存して、任意の数のタップまたはフィルタ係数を有し得る。１つの実施例では、係数は信号の位相および大きさを修正することができるスカラを含む。１つの実施例では、フィルタ９１０、９１４、９１８、９２２はチャネル間スキューを緩和するよう構成される。１つの実施例では、図９に示されるシステムは通信システムの一部として構成され、チャネルを通るアナログ信号の送信中に生じるシンボル間干渉を明らかにするようにも構成される。このように、図９に示されるフィルタ構造はチャネルを通した信号の送信の効果を緩和するよう構成され、スキューを緩和するようにも構成され得る。

フィルタ９１８の出力は遅延９３０に送られ、それは次に、遅延９３０の出力およびフィルタ９１０の出力を結合するよう構成される接合９３２に送られる遅延出力を有する。
結果として生じる信号は出力９４０に与えられ、Ｓ_D0を表わすデジタル信号を含むが他のチャネルの処理後に他のチャネルに関連するスキューの被害を受けない。接合９３６は、フィルタ９１４およびフィルタ９２２の出力を結合して、信号Ｓ_D1を表わすが他の処理されたチャネルに関連するスキューの被害を受けない信号を出力９４４に形成する。接合９３２、９３８は加算接合として構成され得る。

動作において、時間インターリーブされたＡ／Ｄ変換および他の処理の後、デジタル信号Ｓ_D0およびＳ_D1は互いに関連してスキューの被害を受け得るので、所望の処理を達成し、もしくは最終的に信号を単一の高速デジタル信号に再結合させるため、またはその両方のために、このようなスキューを取除くことが望ましいであろう。信号Ｓ_D0およびＳ_D1は偶数か奇数のサンプルをそれぞれ含むと見なされ得る。１つの実施例では、動作に先立って、フィルタ９１４、９２２が同時にまたは対としてトレーニングされる一方で、フィルタ９１０、９１８も同時にまたは対としてトレーニングされる。その結果、フィルタの係数が受信信号を修正するために選択されてそれによって出力を生成し、結合されたときにチャネル間のスキューを減じるか、またはなくす。さらに、フィルタ９１０、９１４、９１８、９２２はシンボル間干渉の原因となり、かつ緩和するようにも構成され得ることが考慮される。限定されないが、最小平均平方アルゴリズムを利用する適合などのいかなる型のトレーニングまたは適合も利用することができる。フィルタの適合およびトレーニングは当業者によって理解されるので、本願明細書では詳細に説明されない。

動作中およびトレーニング後に、信号Ｓ_D0はデスキューフィルタ９１０およびデスキューフィルタ９１４に与えられる。そのような実施例では、フィルタ９１０は、チャネル０に生じるスキューを明らかにするため受信信号Ｓ_D0の位相を正確に調整するよう構成される。そのため、フィルタ９１０は、チャネル０（犠牲）に影響し、チャネル０（源）に由来する位相誤差を明らかにするか緩和する伝達関数として規定される、伝達関数Ｈ₀₀（ｚ）を有する。同様に、フィルタ９１８は、チャネル０に影響し、チャネル１に由来する位相誤差を明らかにするか緩和する伝達関数として規定される、伝達関数Ｈ₀₁（ｚ）から構成される。フィルタ９１８は、信号Ｓ_D1がフィルタ９１０の出力と結合された場合に信号Ｓ_D1を修正するよう構成され、結果として生じる信号は、出力９４４上の信号と比較して、スキューの被害を受けない。遅延９３０は接合９３２で結合のためにサンプルを位置合わせする役目を果たし、フィルタ９１０、９１４、９１８、９２２または他の要素に由来する遅延を明らかにする。

出力９４４上の信号を生成するために、フィルタ９１４は信号Ｓ_D0を処理する一方、フィルタ９２２は信号Ｓ_D1を処理する。上述のように、これらのフィルタは、フィルタ出力が結合されるとき、接合９３６から結果として生じる信号出力が出力９４０の信号と比較してスキューの被害を受けないように、ともに受信信号を修正する。１つの実施例では、フィルタは多相フォーマットで動作しており、そのために、他のチャネルからフィルタリングされた入力を受取って、それにより、すべての受信信号に基づいて、特定のチャネルに関連付けられた信号を再構築することが有益である。他のチャネルから入力を受取ることによって、所望の信号が所望のように修正されることができ、それによりサブサンプリングレートでの処理の効果を克服する。

さまざまな他の実施例では、１つ以上のフィルタが信号Ｓ_D0およびＳ_D1の振幅または他の局面を調整するよう構成され得ることが考慮される。さらに、これらの原理がいかなる数のチャネルにも適用され、したがって、２つのチャネルが示されるが、この原理が後続の請求項の範囲を逸脱することなく３つ以上のチャネルにも適用され得ることも考慮される。図９に関連して示され記載された処理の結果、高速アナログ信号は２つ以上の時間インターリーブされたデジタル信号に正確かつ精密に変換され得、結果として生じる時間インターリーブされたデジタル信号は続いて処理されて望まれないスキューおよび／または
他の異常を取除く。

図１０は４チャネルのデスキューシステムの例としての実施例のブロック図を示す。示されるように、アナログ信号Ｓ_Aが、時間インターリーブされたアナログ／デジタルコンバータ、および／または、高速アナログ信号をより多くの時間インターリーブされたデジタル信号に変換するよう構成される他の処理装置１００４に与えられる。この例としての実施例では、単一のアナログ入力が、ここで示されるように４つのサブチャネルにインターリーブされる。示されないが、付加的な処理が各サブチャネルに実行され、この処理がさらにチャネルおよび／またはサブチャネル上の信号にわたってスキューを導入し得ることが考慮される。他の信号異常も導入され得る。時間インターリーバ１００４の出力は４つのデジタル信号Ｓ_D0、Ｓ_D1、Ｓ_D2、Ｓ_D3を含む。このプロセスは上記でより極めて詳しく記載されたので、再び記載されない。

４つの信号Ｓ_D0、Ｓ_D1、Ｓ_D2、Ｓ_D3はアナログ信号を表わすが、信号の各々は別の信号に対して（４つのサブチャネルのインターリーブに対応して）９０度ずつ位相からずれるように意図されるが、スキューに起因して、各信号は他のチャネル上のいずれの信号からも適切な量だけ位相からずれていない。たとえば、９０度ではなく８８度または８９度の隣接したチャネル上の信号間の位相ミスマッチがあり得る。その結果、スキューをなくすかまたは非常に減じるために信号を再び位置合わせすることが望ましい。

示されるように、信号Ｓ_D0、Ｓ_D1、Ｓ_D2、Ｓ_D3の各々は、デスキューシステム１０１０、１０１４、１０１８、１０２２に送られる。特に、信号Ｓ_D0は各デスキューシステム１０１０、１０１４、１０１８、１０２２に送られる。Ｓ_D10として示された表示は、デジタル信号Ｓ_D0がチャネル０からチャネル１に関連付けられたデスキューシステムまで送られることを表わす。同様に、信号ルート経路Ｓ_D3は信号Ｓ_D1をチャネル１からチャネル３まで送ることを表わす。

デスキューシステム１０１０、１０１４、１０１８、１０２２は受取ったデジタル信号Ｓ_D0、Ｓ_D1、Ｓ_D2、Ｓ_D3を一意に処理するよう構成され、それによって他の信号と比較してスキューの被害を受けない信号を生成する。その結果、デスキューシステム出力は所望の量だけ位相からずれる。

１つの実施例では、デスキューシステム１０１０、１０１４、１０１８、１０２２は、１つ以上のフィルタ、加算または減算接合、および１つ以上の遅延の結合を含む。他の実施例では、デスキューシステム１０１０、１０１４、１０１８、１０２２は、プロセッサおよび関連付けられたソフトウェアまたは他の装置もしくはシステムを含み得ることが考慮される。示されないが、デスキューシステム間に通信が生じてもよい。デスキューシステム１０１０、１０１４、１０１８、１０２２は、振幅、利得またはバイアス設定値の差などであるがこれらに限定されない、デジタル信号Ｓ_D0、Ｓ_D1、Ｓ_D2、Ｓ_D3間の他の歪みまたは不整合を緩和するよう、またはシステム間の干渉もしくは他の信号歪みに対処するよう、さらに構成され得ることがさらに考慮される。

デスキューシステム１０１０、１０１４、１０１８、１０２２の出力はデジタル信号Ｓ´_D0、Ｓ´_D1、Ｓ´_D2、Ｓ´_D3を含み、それはデスキューシステム１０１０、１０１４、１０１８、１０２２の処理に起因してデジタル信号Ｓ_D0、Ｓ_D1、Ｓ_D2、Ｓ_D3を含むがチャネル間の望まれないスキューは含まない。

図１１は、４チャネルのデスキューシステムの例としての実施例の詳細なブロック図を示す。これは実施例の一例にすぎず、当業者は後続の請求項から逸脱することなくこの実施例とは異なる他の実施例に達し得ることが考慮される。理解を助けるために単一のチャ
ネルが詳細に記載される。他のチャネルは構造においてほぼ類似するが、チャネルに関連付けられたフィルタＨは異なる係数値を有してもよい。示された構造は他のチャネルに与えられてもよく、この概念はいかなる数のチャネルに拡張されてもよい。示されないが、時間インターリーブされたアナログ／デジタルコンバータまたは他のいかなる処理システムも図１１のデスキューシステムに信号Ｓ_D0、Ｓ_D1、Ｓ_D2、Ｓ_D3を与えてもよいことが考慮される。

チャネル０システム１１０４に関連して、入力Ｓ_D0がフィルタバンク１１０８に与えられる。図１１に示される実施例では、フィルタバンク１１０８は、チャネル０−３の各々について調整された信号を生成するために信号Ｓ_D0を処理するよう構成されるフィルタを含む。したがって、フィルタバンク１１０８のフィルタは信号Ｓ_D0の処理されたバージョンを含む出力を生成し、これらの出力はバンク１１０８においてフィルタによって調整されてチャネル上の信号間のスキューを緩和する。たとえば、フィルタＨ₀₀の出力は、任意の処理度を備えた信号Ｓ_D0の主成分を含む。フィルタＨ₁₀は、チャネル１上の信号を補充または修正するために調整される信号Ｓ_D0の処理されたバージョンを含む出力を生成する。フィルタＨ₂₀は、チャネル２上の信号を補充するために調整される信号Ｓ_D0の処理されたバージョンを含む出力を生成する。フィルタＨ₃₀は、チャネル３上の信号を補充するために調整される信号Ｓ_D0の処理されたバージョンを含む出力を生成する。

フィルタＨ₀₀の出力は加算接合を含み得る接合バンク１１２０に与えられる。バンク１１２０は、フィルタＨ₀₀の出力を他のチャネル、この実施例ではチャネル１、２および３からの補充信号と結合するよう構成される、１つ以上の接合を含む。

遅延１１２４は、信号Ｓ_D1のフィルタリングされたバージョンの遅延バージョンを接合バンク１１２０に与える。遅延１１２８は、信号Ｓ_D2のフィルタリングされたバージョンの遅延バージョンを接合バンク１１２０に与える。遅延１１３２は、信号Ｓ_D3のフィルタリングされたバージョンの遅延バージョンを接合バンク１１２０に与える。

接合バンク１１２０の出力は信号Ｓ_D0の修正バージョンを含む。フィルタ、加算接合、および他のチャネル１−３に関連付けられた遅延の構成は、チャネル０について記載された構成にほぼ類似し、したがって詳細には記載されない。

チャネルの各々について、かつフィルタＨ_XXの適切なトレーニングおよび適合を通じて、この態様で処理が生じた後、出力１１４０、１１４４、１１４８、１１５２の結果として生じる信号は、スキューの被害を受けないか、またはスキューが非常に減じられる。スキューの量は、フィルタＨの複雑さおよびシステムの特定のニーズによって制御され得る。

動作において、フィルタは信号を生成するようにトレーニングされ、信号は、接合バンクにおいて他のチャネルからのフィルタリングされた信号と結合され、時間インターリーブされたサンプル間の位置合わせを維持するために示されるように遅延された場合、スキューの被害を受けない。これは、結果としてサブチャネル間の知られ、かつ意図された量の位相差を生じる。１つの実施例では、フィルタＨ₀₀、Ｈ₀₁、Ｈ₀₂およびＨ₀₃は、出力１１４０に所望の信号を生成するようともにトレーニングされる。トレーニングは、その後の信号からフィードバックされ得るスライサ（図１１には示されない）などの決定装置の誤差項に基づいて生じ得る。たとえば、一定の実施例では、位相誤差フィードバック信号がトレーニングおよび適合のために生成されてフィードバックされ得る。さらに、フィルタは、時間インターリーブされたＡＤＣまたはシンボル間干渉に起因する利得ミスマッチなどであるがこれらに限定されない他の望まれない歪みを明らかにするかまたは緩和するようにトレーニングされ得る。

さらに、異なるチャネル上の信号間のスキューのミスマッチに加えて、他の要因が望ましくなく信号に影響し得る。たとえば、利得ミスマッチおよびＤＣオフセットが存在し得る。

図６は、利得オフセットおよびＤＣオフセット緩和を備えて構成される通信システムの例としての実施例を示す。図４との比較において、類似の要素は同一の参照番号で特定される。この例としての実施例では、チャネルは２つ以上のサブチャネルに分割されるかインターリーブされる。示されるように、入力信号Ｘ（ｔ）はＷＢＦＥ４０４によってまず処理され、次に、時間インターリーブされたＡＤＣおよび／または他の処理を実行するよう構成される装置６００に与えられる。示された実施例において、装置６００は４つのＡＤＣを含み得、各ＡＤＣは、入力信号Ｘ（ｔ）の速さより遅い速さで動作し得ることが考慮される。１つの実施例では、速さは、並列処理構成が採用されなければ必要だったであろう速さの１／ｎであって、Ｎはサブチャネルの数である。

処理装置６００の出力はＤＣループ（ＤＣＬ）６０４Ａ、６０４Ｂ、６０４Ｃ、…６０４Ｎ、に送られ、Ｎはサブチャネルの数を表わし、いかなる正の整数をも含み得る。ＤＣＬ６０４は、各サブチャネル上の信号からバイアスオフセットを取除くか緩和するよう構成される処理機器を含む。バイアスオフセットを取除くことによって、後続処理の間に精度が向上し、かつ、そのように所望であれば、信号の再結合が達成され得る。バイアスオフセットという用語は、サブチャネル間で比較されるようなバイアスレベルの差、基準値と比較したバイアスレベルの差、またはその両方を意味するよう規定される。本願明細書に記載された方法と機器とはすべてのフォームのバイアスオフセットを緩和または改善するよう構成され得る。

１つの実施例では、ＤＣＬ６０４は、信号の平均を評価し、平均に基づいて信号からの望まれないオフセットバイアスを取除くが、すなわちそれは平均とは異なる部分を取除くことである。１つの実施例では、ＤＣＬは高位フィルタとして実現される。ＤＣＬ６０４の例としての実施例は下記に示され、説明される。

この例としての実施例では、ＤＣＬ６０４の出力は、サブチャネル利得ミスマッチ補正モジュール（ＳＣＧＭＣ）６０８Ａ、６０８Ｂ、６０８Ｃ…６０８Ｎの２つ以上に与えられ、これらによって処理される。ＳＣＧＭＣ６０８は各チャネルからの利得オフセットを緩和するか取除くよう構成される。利得オフセットは、サブチャネル間の利得の差、基準値と比較しての差、またはその両方を含み得る。ＳＣＧＭＣ６０８に関する詳細は下記にさらに極めて詳しく説明される。

２つ以上のＳＣＧＭＣ６０８の出力はデジタル信号プロセッサ６２４に接続するか、または最終的に送られ得る。ＤＳＰ６２４内の処理の本質により、ＤＳＰ６２４または他の装置による処理に先立ってバイアスオフセットおよび利得オフセットを最小限にするかなくすことが望ましい。複数のチャネル上の信号が再結合されることになっている場合、またはチャネルにわたっての処理が生じる場合には、これは特にあてはまる。

２つ以上のＳＣＧＭＣ６０８の出力は、単一の信号に再結合するためにマルチプレクサに接続するか、最終的に送られ得る。１つの実施例では、マルチプレクサはＮ個のサブチャネルをＮ個よりも少ないチャネルに処理する。１つの実施例では、Ｎ個のサブチャネルはＤＳＰ６２４による後続処理のために単一のチャネルに混合される。ＭＵＸからの信号出力は、装置６００、ＤＣＬ６０４およびＳＣＧＭＣ６０８による処理により、信号Ｘ（ｔ）の正確なデジタルフォーマット表現となる。

これは、バイアスオフセットおよび利得オフセット緩和を備えたマルチサブチャネル構造の実施例の一例にすぎない。当業者が請求項から逸脱しない代替的実施例を生成し得ることが考慮される。図６の実施例は、時間インターリーブされたＡＤＣ６００の出力に含まれる歪みに基づいて、ＤＣＬ６０４のみまたはＳＣＧＭＣ６０８のみで実現され得ることが考慮される。

図６に示される構造の利点として、ＤＣＬ６０４および利得緩和装置６０８は、ＤＳＰ６２４とＡＤＣとの両方および関連付けられた処理の間で共有されてもよい。装置６０４、６０８を共有することによって、サブチャネル処理に関連付けられる利得オフセットおよびバイアスオフセットが緩和され得る。バイアスオフセットおよび利得オフセットをＡＤＣ局面およびＤＳＰの両方に関連付け得る代替的実施例と比較して、図６の実施例は、共有構造を利用して成分を減じつつほぼ同一または等価な処理利益および効力を達成している。

ここで図７Ａに移って、ＤＣＬの例としての実施例が示される。これは実施例の一例にすぎず、当業者は、この特定の実施例と異なるが請求項によって規定される、この発明の範囲から逸脱しないＤＣＬを行い得ることが考慮される。本願明細書に示されるすべての実施例およびシステムでは、ＤＣＬ内およびアキュムレータ７１２の経路は２つ以上の並列導体または接続を含み得る。ＤＣＬは、入力７０４上の信号Ｘ_nを受取る。入力７０４は接合７０８に送られる。接合７０８は、加算、減算または他の何らかの態様のいずれかによって、２つ以上の信号を結合するよう構成される装置を含む。接合７０８はさらに、点線の囲みで示されるアキュムレータ７１２から入力を受取り、これは下記にさらに詳細に説明される。

接合７０８の出力は出力７１６上の出力信号Ｙ_nとして、および乗算器７２４への入力として与えられる。乗算器７２４はさらに値αを入力として受取り、ここでαはアキュムレータ７１２の変化速度を決定する制御値を表わす。１つの実施例では、乗算器７２４および値αはアキュムレータのトレーニングの速さを制御する。αの値は時間経過とともに変わり得る。別の実施例では、制御値αはアキュムレータ７１２に与えられる。示されるように、乗算器の出力はアキュムレータ７１２に接続するか、またはこれと通信する。

アキュムレータ７１２がここで記載される。この例としての実施例では、アキュムレータ７１２は、加算接合として構成される接合７３０および遅延要素７３４を含む。乗算器７２４の出力は接合７３０に送られる。接合７３０はさらに、遅延７３４からフィードバック信号を入力として受取る。接合７３０の出力は遅延要素７３４に送られ、その出力は接合７０８への入力となる。接合７０８では、アキュムレータ出力は入力信号Ｘ_nから減算されるか取除かれる。

この例としての実施例の動作中に、入力信号は０の平均信号値および０のバイアスオフセットを有することが望ましい。したがって、図７に示されるようなＤＣＬはバイアスオフセットを取除く。入力信号Ｘ_nは接合７０８で入力７０４に達し、そこでアキュムレータ値が減算される。始動時にアキュムレータ値が０であると仮定すると、接合７０８の出力はＸ_nに等しい。Ｘ_n値は乗算器７２４に与えられ、そこでＸ_n値は減じられ、増加し、そうでなければαに関連して修正されてアキュムレータ７１２内の接合７３０に与えられる。遅延が事前ロードされていなければ、動作におけるこの時点での遅延からのフィードバックは０である。時間経過とともに、アキュムレータ７１２は、フィードバック遅延構造により、バイアスオフセットに近接する値を生成する。次いで、バイアスオフセットは、接合７０８において入力信号Ｘ_nから減算される。この態様で、バイアスオフセットは信号Ｘ_nから取除かれ、それによって所望のように時間経過とともにＸ_nについて０の平均を維持する。時間インターリーブされたＡＤＣの各出力に適用されると、バイアスは各サ
ブチャネルから取除かれ、それは次に本願明細書に記載された利点をもたらす。１つの実施例では、これは並列サブチャネルの正確な結合を与え、所与の入力値について均一かつ一定の出力値を有する結合出力信号を形成する。

図７Ｂは、二重乗算器を備えたＤＣＬの例としての実施例を示す。図７Ａの実施例は浮動小数点環境では理想的に適し得るが、図７Ｂに示される実施例は固定点環境に理想的に適し得る。浮動小数点という用語は、数値の小数点が浮動しているので極めて小さい数の表現が可能である環境を規定する。対照的に、固定点という用語は、数値の小数点が特定の点で固定されているので極めて小さい数の表現が困難である環境を規定する。その結果、図７Ｂのシステムは小さな数をより大きな値へと位取りし、所望の処理を達成し、かつその後に処理された数値を小さな値に位取りし直す。固定点および浮動小数点数値表現の概念は当該技術で公知であり、したがって本願明細書にはあまり詳しく記載されない。図７Ａと比較して、図７Ｂの同一の要素は同一の参照番号で特定される。さらに、図７Ａとは異なる図７Ｂの局面のみが説明される。

図７Ａとは対照的に、図７Ｂの実施例は、アキュムレータ７１２と接合７０８との間に位置する第２の乗算器７５０を含む。この実施例では、第１の乗算器７２４に与えられる制御値はα₁を含み、第２の乗算器７５０に与えられる制御値はα₂を含む。第２の乗算器７５０はアキュムレータ７１２の出力を位取りするために値α２を利用する。１つの実施例では、制御値α₁は、アキュムレータ７１２に与えられるフィードバックの値を増加させる１より大きい値を表わす。これはこの値を増加させ、そのため、結果として０値を生じる丸め誤差または乗算演算なしに処理が生じる。次いで、アキュムレータ７１２による処理の後、第２の制御値α₂は、加算接合７０８での結合のための適切なレベルにフィードバック値を減じて戻す。第２の乗算器７５０はさらに、乗算器と同様の機能を有するよう作られ得る分周器または本願明細書に述べられた目的を達成するよう構成される他の機器もしくは装置を含んでもよいことが考慮される。

図７Ｃは、ＤＣオフセット訂正のためのフィードフォワード構成の例としての実施例を示す。入力７５４は、平均値推定器７５８および接合７６２に接続する。平均値推定器７５８は、入力７５４を通じて受取った信号Ｘ_nの平均値を計算するよう構成される装置を含む。１つの実施例では、平均値推定器７５８は、単独または任意の組合わせで、プロセッサ、論理、ＡＳＩＣ、減算器、コンパレータ、加算接合、制御論理、ソフトウェアコード、または所望の機能を実行するために当該技術で理解されるようないかなる他の要素も含む。平均値推定器７５８の出力は接合７６２において受信信号Ｘ_nから減算され、それによって望まれないＤＣオフセットをＸ_nから取除いて出力７６６上の出力信号Ｙ_nを生じる。

平均値推定器７５８は、２つ以上のサブチャネルの１つ以上に存在するか、またはこれらに関連付けられることができ、それによって各サブチャネルからＤＣオフセットの望まれない、異なるレベルを取除くことが考慮される。この態様で、サブチャネルは並行処理後に結合され得る。

図８Ａは、サブチャネル利得ミスマッチ補正（ＳＣＧＭＣ）システムの例としての実施例を示す。ＳＣＧＭＣは、サブチャネル上の信号間の利得ミスマッチを取除くか均等にする。これは可能な構成の一例にすぎず、したがって、下記の請求項はこの特定の構成に限定されるべきではない。入力８０４は接合８０８に信号Ｘ_nを与える。接合８０８は２つ以上の信号を結合するよう構成される装置を含む。接合８０８はさらに、点線の囲み内に示されたアキュムレータ８１２から入力を受取る。加算接合８０８の出力は信号Ｙ_nとして出力８１６に、および入力として絶対値モジュール８２０に与えられる。絶対値モジュール８２０は受信信号の絶対値を計算するか生成する。絶対値モジュール８２０の出力は
接合８２２に送られ、それは入力値Ｔをも受取る。Ｔは、Ｔ値がアキュムレータが多数のサイクルまたは反復に集中する値であるように利得収束点として選択されたしきい値を表わす。

接合８２２の出力は乗算器８２４に達する。乗算器８２４はさらに入力として値αを受取り、そこでαはアキュムレータ８１２の変化速度を決定するための制御値を表わす。１つの実施例では、乗算器８２４および値αはアキュムレータ８１２のトレーニング速度または変化速度を制御するために用いられる。別の実施例では、制御値αは、アキュムレータ８１６に直接与えられる。乗算器出力はアキュムレータ８１２に接続するか、またはこれとまたは通信する。

アキュムレータ８１２がここで記載される。この例としての実施例では、アキュムレータ８１２は接合８３０および遅延要素８３４を含む。上述のように、ＳＣＧＭＣおよびアキュムレータ８１２内のすべての経路は２つ以上の並行導体または接続を含み得る。乗算器８２４の出力は接合８３０へと送られる。接合８３０はさらに、遅延８３４から入力としてフィードバック信号を受取る。加算接合８３０の出力は遅延要素８３４に送られ、その出力は接合８０８への入力となる。接合８０８では、アキュムレータ出力は入力信号Ｘ_nから減算されるか取除かれる。

ＳＣＧＭＣの動作は、上述のＤＣＬの動作にほぼ類似する。いかなるレベルの利得も、または全く利得がないのも望ましく、いずれにしても、図６に示されるように、ＳＣＧＭＣは、サブチャネル上の異なる信号にわたって、２つ以上の並列ＡＤＣまたは時間インターリーブされたＡＤＣシステムの出力に対応して各サブチャネルに関連付けられた利得のレベルを一致することができると考えられる。

したがって、動作中に、入力信号Ｘ_nが接合８０８で入力８０４に達し、そこでアキュムレータ出力値が減算される。始動時にアキュムレータ値を０であると仮定すると、接合８０８の出力はＸ_nに等しい。Ｘ_n値は絶対値モジュール８２０に与えられる。絶対値モジュール８２０は受信信号の表示（representation）を生成し、そこで受信信号の負の部分はほぼ類似または同一の正の大きさを有する正の値に変換される。絶対値モジュール８２０からの正の値は加算接合８２２においてしきい値Ｔと結合され、結果として生じる出力は乗算器８２４に与えられ、制御値αによって修正される。フィードバックに加えられたしきい値Ｔはサブチャネル出力８１６上で利得を設定する。この態様で、すべてのサブチャネルは、サブチャネルの単一のチャネルへの結合を容易にするため、後続処理のため、またはその両方のために、同じ利得レベルで確立され得る。利得レベルは、他のサブチャネルまたは他の基準値に相対して調整されてもよい。

その後、乗算器出力はアキュムレータ８１２に与えられる。値が事前ロードされていない限り、この段階の遅延８３４から接合８３０へのフィードバックは０である。時間経過とともに、アキュムレータ８１２は、サブチャネル上の利得オフセットに接近する値を生成する。この利得オフセットは接合８０８において入力信号Ｘ_nに加えられる。この態様で利得オフセットが確立され、２つ以上のサブチャネルにわたって一定にされてもよい。

図８Ｂは、第１および第２の乗算器８２４、８５０を備えたＳＣＧＭＣシステムの例としての実施例を示す。図８Ａの実施例は浮動小数点環境で理想的に適し得るが、図７Ｂに示される実施例は固定点環境で理想的に適し得る。固定点および浮動小数点の数値表現の概念は上記に記載され、当該技術で公知なので、あまり詳しく記載されない。図８Ａと比較して、図８Ｂの同一の要素は同一の参照番号で特定される。さらに、図８Ａと異なる図８Ｂの局面のみが説明される。

図８Ａとは対照的に、図８Ｂの実施例は、アキュムレータ８１２と加算接合８０８との間に位置する第２の乗算器８５０を含む。この実施例では、第１の乗算器８２４に与えられる制御値はα１を含み、第２の乗算器８５０に与えられる制御値はα２を含む。第２の乗算器８５０は、アキュムレータ８１２の出力を位取りするために値α２を利用する。１つの実施例では、制御値α１は１を越える値を表わし、それによってアキュムレータ８１２に与えられるフィードバックの値を増加させる。これは、アキュムレータ８１２内で処理するために用いられる固定小数点表示の利用可能な数値範囲を利用して処理が生じることを可能にする。例として、この位取りは、０の値を生じる丸め誤差または乗算演算を防ぐことができる。

アキュムレータ８１２による処理後に、第２の制御値α２はアキュムレータ出力を減じて接合８０８における結合のための適切なレベルにする。１つの実施例では、制御値α２はアキュムレータ出力を位取りし直すために１より小さい値を含む。第２の乗算器８５０はさらに、乗算器と同様の機能を有するよう作られ得る分周器または本願明細書に述べられた目的を達成するよう構成される他の機器もしくは装置をも含んでもよいことが考慮される。

１つの実施例では、図８Ａに示されるようなα１およびα２の値は、α１／α２の値と等しいものに設定されてもよい。他の実施例では、α１およびα２の値は、当業者によって計算できるものと同様の他の値に設定され得る。

アナログ／デジタル変換後のサブチャネル間の信号歪みまたは不整合に対処するための上述の解決策のうちのいずれか、または信号処理の他の局面も、組合せによりもしくは個別に可能になり得ることがさらに考慮される。したがって、デスキューシステム、ＤＣＬシステムおよびＳＣＧＭＣシステムは、通信システムまたは他の型のシステムの特定のニーズに適するようにシステムにおいて個別に、またはいかなる組合わせでも、具体化され得る。

この発明のさまざまな実施例が記載されたが、この発明の範囲内でさらに多くの実施例および実現例が可能であることは当業者には明らかであろう。
（項目１）
アナログ信号をデジタル信号に変換するためにアナログ信号を処理するためのシステムであって、
時間インターリーブするアナログ／デジタル変換システムを含み、時間インターリーブするアナログ／デジタル変換システムは、
アナログ信号を受取るよう構成される入力と、
２つ以上のアナログ／デジタルコンバータと、
を含み、
２つ以上のアナログ／デジタルコンバータは、アナログ信号の少なくとも一部を２つ以上のデジタル信号に変換するよう構成され、
時間インターリーブするアナログ／デジタル変換システムはさらに、
２つ以上のデジタル信号を運ぶよう構成される２つ以上のサブチャネル出力を含み、
上記アナログ信号を処理するためのシステムシステムはさらに、
少なくとも１つのサブチャネル出力に関連付けられ、デジタル信号を受取って、少なくとも１つの補正されたデジタル信号を生成するために受取ったデジタル信号からバイアスオフセットを取除くよう構成される、ＤＣオフセット補正システムと、
アナログ信号を表わすデジタル信号を生成するために、少なくとも１つの補正されたデジタル信号および少なくとも１つのデジタル信号または２つ以上の補正されたデジタル信号を受取って結合するよう構成される、マルチプレクサと、
を含む、
システム。
（項目２）
ＤＣオフセット補正システムはＤＣループを含む、
項目１に記載のシステム。
（項目３）
ＤＣオフセット補正システムはＤＣループを含み、
ＤＣループは各サブチャネルに関連付けられ、
各デジタル信号上で時間インターリーブするアナログ／デジタル変換システムからのＤＣオフセット除去を実行するよう構成される、
項目１に記載のシステム。
（項目４）
ＤＣオフセット補正システムは、デジタル信号からＤＣオフセットを減算するよう構成されるフィードバックフィルタを含む、
項目１に記載のシステム。
（項目５）
バイアスオフセットは、時間インターリーブするアナログ／デジタル変換システムから出力されるデジタル信号間の一定の入力に対する電圧値の差を含む、
項目１に記載のシステム。
（項目６）
アナログ信号のアナログ信号からデジタル信号への変換を実行するよう構成される並列アナログ／デジタルコンバータシステムであって、
アナログ信号を受取るよう構成される入力と、
２つ以上の並列アナログ／デジタルコンバータと、
２つ以上のデジタル信号の少なくとも１つから望まれないオフセットを取除くために２つ以上のデジタル信号の少なくとも１つを処理するよう構成される少なくとも１つのＤＣループと、
を含み、
２つ以上の並列アナログ／デジタルコンバータの各々はアナログ信号を処理し、それによって２つ以上のサブチャネル上に２つ以上のデジタル信号を生成して出力するよう構成され、
各デジタル信号はアナログ信号の少なくとも一部を表わす、
システム。
（項目７）
ＤＣループは各サブチャネルに関連付けられる、
項目６に記載のシステム。
（項目８）
アナログ信号を表わす複合デジタル信号を生成するために各ＤＣループからの出力を結合するよう構成されるマルチプレクサをさらに含み、
マルチプレクサは、２つ以上のＤＣループによる望まれないバイアスオフセットの除去によるデジタル信号を正確に結合することができる、
項目７に記載のシステム。
（項目９）
ＤＣループは、
ＤＣオフセット値を生成するよう構成されるアキュムレータと、
１つ以上のデジタル信号の少なくとも１つからＤＣオフセット値を取除くよう構成される減算器と、
を含む、
項目６に記載のシステム。
（項目１０）
制御値を受取るよう構成される乗算器をさらに含み、
制御値はアキュムレータの変化速度を制御するよう選択される、
項目９に記載のシステム。
（項目１１）
２つ以上のデジタル信号の正確な再アセンブリを可能にするためにアナログ／デジタルコンバータ構造から２つ以上のデジタル信号における不整合を取除く方法であって、
アナログ／デジタルコンバータ構造から受取られた２つ以上のサブチャネル上の２つ以上のデジタル信号を受取るステップを含み、各デジタル信号はサブチャネルに関連付けられ、オフセット補正システムに２つ以上のデジタル信号を与えるステップと、
各デジタル信号から望まれないＤＣオフセットを取除くために２つ以上のデジタル信号を処理し、それによってほぼ類似するＤＣオフセットレベルで各デジタル信号を確立するステップと、
を含む、方法。
（項目１２）
２つ以上のデジタル信号を処理するステップは、
位取りされたデジタル信号を得るためにデジタル信号に制御値を乗算するステップと、
サブチャネルに関連付けられたアナログ／デジタルコンバータによって生成されるＤＣオフセットを表わすオフセット値を生成するために位取りされたデジタル信号を処理するステップと、
ＤＣオフセットのないデジタル信号を形成するためにデジタル信号からオフセット値を減算するステップと、
を含む、
項目１１に記載の方法。
（項目１３）
固定点処理環境に対処するためにＤＣオフセット補正に先立ってデジタル信号の値の位取りするステップをさらに含む、
項目１２に記載の方法。
（項目１４）
オフセット補正システムは各チャネルに関連付けられたＤＣオフセット補正モジュールを含む、
項目１１に記載の方法。
（項目１５）
不整合は、アナログ／デジタルコンバータ構造内のアナログ／デジタルコンバータ間の差異に起因するＤＣオフセットを含む、
項目１１に記載の方法。
（項目１６）
２つ以上のサブチャネル上の２つ以上のデジタル信号を単一のデジタル信号に再結合するステップをさらに含む、
項目１１に記載の方法。
（項目１７）
高周波アナログ信号をデジタル信号に変換する方法であって、
１つ以上のアナログ／デジタルコンバータにアナログ信号を与えるステップと、
アナログ信号を２つ以上のデジタル信号に変換するステップと、
１つ以上のアナログ／デジタルコンバータから、２つ以上のサブチャネルに関連付けられる２つ以上のデジタル信号を受取るステップと、
ほぼ類似するオフセットレベルで２つ以上のデジタル信号のオフセットを確立するためにデジタル信号の少なくとも１つを処理するステップと、
結合したデジタル信号に２つ以上のデジタル信号を結合するステップと、
を含み、
２つ以上のデジタル信号のほぼ類似するオフセットレベルにより正確に結合が生じ得る、
方法。
（項目１８）
オフセットレベルはほぼ０のＤＣオフセットである、
項目１７に記載の方法。
（項目１９）
マルチプレクサは結合を実行する、
項目１７に記載の方法。
（項目２０）
サブチャネル利得ミスマッチ補正は、オフセットの除去の処理に加えてサブチャネル間の利得ミスマッチを取除くために信号を処理する、
項目１７に記載の方法。
（項目２１）
２つ以上のサブチャネルは４つのサブチャネルを含む、
項目１７に記載の方法。
（項目２２）
２つ以上のサブチャネルは８つのサブチャネルを含む、
項目１７に記載の方法。
（項目２３）
ＣＡＴ５ケーブルを通じて動作する１０ギガビットの通信システム内で方法が生じる、
項目１７に記載の方法。
（項目２４）
デジタル信号の少なくとも１つを処理するステップは、デジタル信号からＤＣオフセット値を減算するステップを含み、
ＤＣオフセット値は２つ以上のアナログ／デジタルコンバータ間の不整合によって生成される、
項目１７に記載の方法。
（項目２５）
アナログ信号のアナログ信号からデジタル信号への変換を実行するよう構成されるアナログ／デジタルコンバータシステムであって、
アナログ信号を受取るよう構成される入力と、
２つ以上の並列アナログ／デジタルコンバータと、
処理されたデジタル信号を生成するために１つ以上のデジタル信号から望まれない利得オフセットを取除くためにデジタル信号を処理するよう構成される２つ以上のサブチャネル利得ミスマッチ補正モジュールと、
アナログ信号を表わすデジタル信号を生成するために処理されたデジタル信号を受取って結合するよう構成されるスイッチまたはマルチプレクサと、
を含み、
２つ以上の並列アナログ／デジタルコンバータの各々はアナログ信号を処理し、それによってアナログ信号の少なくとも一部を表わす１つ以上のデジタル信号を生成するよう構成される、
システム。
（項目２６）
各アナログ／デジタルコンバータはサブチャネルに関連付けられる、
項目１に記載のシステム。
（項目２７）
アナログ／デジタルコンバータは時間インターリーブされたアナログ／デジタル変換シスの部分である、
項目１に記載のシステム。
（項目２８）
サブチャネル利得ミスマッチ補正モジュールは、
利得オフセット値を生成するよう構成されるアキュムレータと、
１つ以上のデジタル信号の少なくとも１つから利得オフセット値を取除くよう構成される減算器と、
を含む、
項目１に記載のシステム。
（項目２９）
制御値を受取るよう構成される乗算器をさらに含み、
制御値はアキュムレータの変化速度を制御するよう選択される、
項目４に記載のシステム。

この発明の環境例のブロック図を示す。 この発明の環境例のブロック図を示す。 先行技術のアナログ／デジタルコンバータの例としての実施例を示す。 分散処理システムの例としての実施例を示す。 さまざまな処理段階における信号のさまざまなプロット、および分散型システム間のミスマッチ効果を示す。 さまざまな処理段階における信号のさまざまなプロット、および分散型システム間のミスマッチ効果を示す。 さまざまな処理段階における信号のさまざまなプロット、および分散型システム間のミスマッチ効果を示す。 サブチャネル間の、または分散処理後のミスマッチを緩和するよう構成される並列ＡＤＣ構造の例としての実施例を示す。 ＤＣＬの例としての実施例のブロック図を示す。 二重乗算器を備えたＤＣＬの例としての実施例のブロック図を示す。 ＤＣオフセット補正のためのフィードフォワード構成の例としての実施例のブロック図を示す。 サブチャネル利得ミスマッチ補正（ＳＣＧＭＣ）システムの例としての実施例のブロック図を示す。 第１および第２の乗算器を備えたＳＣＧＭＣシステムの例としての実施例のブロック図を示す。 チャネル間スキューをなくすか著しく減じるよう構成される２チャネルのデスキューシステムの例示的な実施例のブロック図を示す。 ４チャネルのデスキューシステムの例としての実施例のブロック図を示す。 ４チャネルのデスキューシステムの例としての実施例の詳細なブロック図を示す。

符号の説明

１１２ チャネル、１３０，１３４ トランシーバ、１３８，１５６ 受信機、１４２，１６０ 送信機、１４６，１６４ プロセッサ、１５０，１６８ メモリ、１４４，１５２ インターフェース。

Claims (22)

1. アナログ信号をデジタル信号に変換するためにアナログ信号を処理するためのシステムであって、
   時間インターリーブするアナログ／デジタル変換システムと、
   ＤＣオフセット補正システムと、
   複数のサブチャネル利得ミスマッチ補正モジュールと、
   マルチプレクサと、
   を備え、
   前記時間インターリーブするアナログ／デジタル変換システムは、
   前記アナログ信号を受け取るよう構成される入力と、
   前記アナログ信号の少なくとも一部を２つ以上のデジタル信号に変換するよう構成される２つ以上のアナログ／デジタルコンバータと、
   前記２つ以上のデジタル信号を運ぶよう構成される２つ以上のサブチャネルの出力と、
   を有し、
   前記ＤＣオフセット補正システムは、
   少なくとも１つのサブチャネルの出力に関連付けられ、
   デジタル信号を受け取るよう構成され、
   前記ＤＣオフセット補正システムは、前記２つ以上のデジタル信号からバイアスオフセットを取り除く複数のＤＣループを有し、
   複数のサブチャネル利得ミスマッチ補正モジュールのそれぞれは、前記２つ以上のデジタル信号のうち、それぞれに対応するデジタル信号に利得オフセットを与え、
   複数のサブチャネル利得ミスマッチ補正モジュールのそれぞれは、
   前記２つ以上のデジタル信号のうち、それぞれに対応するデジタル信号に基づいて、前記利得オフセットを付与されたデジタル信号を生成するよう構成される第１の加算器と、
   前記利得オフセットを付与されたデジタル信号に基づいて、絶対値を計算するよう構成される絶対値モジュールと、
   前記絶対値と閾値とを結合して、出力値を生成するよう構成される第２の加算器と、
   前記出力値に基づいて、アキュムレータ出力を生成するよう構成されるアキュムレータと、
   を有し、
   前記第１の加算器は、前記２つ以上のデジタル信号のうち、それぞれに対応するデジタル信号と、前記アキュムレータ出力とを結合して、前記利得オフセットを付与されたデジタル信号を生成するよう構成され、
   前記マルチプレクサは、
   前記アナログ信号を表わす前記デジタル信号を生成するために、前記複数のサブチャネル利得ミスマッチ補正モジュールからの前記利得オフセットを付与されたデジタル信号を受け取って結合するよう構成される、
   システム。
2. 複数のサブチャネル利得ミスマッチ補正モジュールのそれぞれは、前記第２の加算器の前記出力値と、第１の制御値とを乗算する第１の乗算器を含み、
   前記アキュムレータは、前記第１の乗算器のそれぞれの出力に基づいて、前記アキュムレータ出力を生成する、
   請求項１に記載のシステム。
3. 前記複数のサブチャネル利得ミスマッチ補正モジュールの前記アキュムレータのそれぞれは、
   前記第１の乗算器のそれぞれの出力と、対応する前記アキュムレータ出力とを結合するよう構成される第３の加算器と、
   前記第３の加算器の出力を受け取って、前記アキュムレータ出力を生成するフィードバックフィルタと、
   を含む、
   請求項２に記載のシステム。
4. 前記複数のサブチャネル利得ミスマッチ補正モジュールのそれぞれは、
   対応する前記アキュムレータ出力と、第２の制御値とを乗算する第２の乗算器を有し、
   前記第１の加算器は、前記利得オフセットを付与されたデジタル信号を生成するために、前記２つ以上のデジタル信号のうち、それぞれに対応するデジタル信号と、前記第２の乗算器の出力とを結合するよう構成される、
   請求項１から請求項３までの何れか一項に記載のシステム。
5. 前記バイアスオフセットは、前記時間インターリーブするアナログ／デジタル変換システムから出力される前記２つ以上のデジタル信号間の一定の入力に対する電圧値の差を含む、
   請求項１から請求項４までの何れか一項に記載のシステム。
6. 前記２つ以上のアナログ／デジタルコンバータのそれぞれは、前記アナログ信号を処理して、前記２つ以上のサブチャネル上に前記２つ以上のデジタル信号を生成して出力するよう構成され、
   前記２つ以上のデジタル信号のそれぞれは、アナログ信号の少なくとも一部を表わす、
   請求項１から請求項５までの何れか一項に記載のシステム。
7. 前記複数のＤＣループのそれぞれは、前記２つ以上のサブチャネルの１つに関連付けられる、
   請求項６に記載のシステム。
8. 前記マルチプレクサは、
   前記アナログ信号を表わす複合デジタル信号を生成するために、前記複数のＤＣループのそれぞれからの出力を結合するよう構成され、
   前記複数のＤＣループによりバイアスオフセットが除去されており、前記利得オフセットを付与されたデジタル信号を結合することができる、
   請求項７に記載のシステム。
9. 前記複数のＤＣループのそれぞれは、
   ＤＣオフセット値を生成するよう構成されるアキュムレータと、
   前記２つ以上のデジタル信号の少なくとも１つから、前記ＤＣオフセット値を取り除くよう構成される減算器と、
   を含む、
   請求項６から請求項８までの何れか一項に記載のシステム。
10. 前記複数のＤＣループのそれぞれは、制御値を受取るよう構成される乗算器をさらに含み、
    前記制御値は、前記複数のＤＣループのそれぞれのアキュムレータの変化速度を制御するよう選択される、
    請求項９に記載のシステム。
11. ２つ以上のデジタル信号の正確な再結合を可能にするために、複数のアナログ／デジタルコンバータからの前記２つ以上のデジタル信号における不整合を取り除く方法であって、
    複数のアナログ／デジタルコンバータから、２つ以上のサブチャネル上の前記２つ以上のデジタル信号を受け取るステップと、
    オフセット補正システムに、前記２つ以上のデジタル信号を与えるステップと、
    前記２つ以上のデジタル信号のそれぞれから望まれないＤＣオフセットを取り除くために、前記２つ以上のデジタル信号が同一のＤＣオフセットレベルになるように、前記２つ以上のデジタル信号を処理するステップと、
    複数のサブチャネル利得ミスマッチ補正モジュールのそれぞれを用いて、前記２つ以上のデジタル信号のうち、それぞれに対応するデジタル信号に利得オフセットを与えるステップと、
    を有し、
    前記利得オフセットを与えるステップは、
    第１の加算器を用いて、前記２以上のデジタル信号のうち、それぞれに対応するデジタル信号に基づいて、前記利得オフセットを付与されたデジタル信号を生成するステップと、
    前記利得オフセットを付与されたデジタル信号に基づいて、絶対値を計算するステップと、
    第２の加算器を用いて、前記絶対値と閾値とを結合して、出力値を生成するステップと、
    前記出力値に基づいて、アキュムレータ出力を生成するステップと、
    前記第１の加算器を用いて、前記２つ以上のデジタル信号のうち、それぞれに対応するデジタル信号と、前記アキュムレータ出力とを結合して、前記利得オフセットを付与されたデジタル信号を生成するステップと、
    を含み、
    前記２つ以上のデジタル信号のそれぞれは、１つのサブチャネルに関連付けられている、
    方法。
12. 前記２つ以上のデジタル信号を処理するステップは、
    位取りされたデジタル信号を得るために、前記２つ以上のデジタル信号の１つに制御値を乗算するステップと、
    前記位取りされたデジタル信号のサブチャネルに関連付けられたアナログ／デジタルコンバータによって生成されるＤＣオフセットレベルを表わすオフセット値を生成するために、前記位取りされたデジタル信号を処理するステップと、
    ＤＣオフセットのないデジタル信号を形成するために、前記位取りされたデジタル信号から前記オフセット値を減算するステップと、
    を含む、
    請求項１１に記載の方法。
13. 前記利得オフセットを与えるステップは、
    位取りされたデジタル信号を得るために、第１の乗算器を用いて、前記第２の加算器の前記出力値に第１の制御値を乗算するステップと、
    第３の加算器を用いて、前記位取りされたデジタル信号と、前記アキュムレータ出力とを結合するステップと、
    前記第３の加算器の出力を受け取って、前記アキュムレータ出力を生成するステップと、
    第２の乗算器を用いて、前記アキュムレータ出力と、第２の制御値とを乗算するステップと、
    前記利得オフセットを付与されたデジタル信号を生成するために、前記２つ以上のデジタル信号のうち、それぞれに対応するデジタル信号と、前記第２の乗算器の出力とを結合するステップと、
    を含む、
    請求項１１に記載の方法。
14. 前記２つ以上のデジタル信号間の位相差を除去または緩和し、チャネル間スキューを除去または緩和するために、デスキューシステムを用いて、前記２つ以上のデジタル信号のそれぞれを処理するステップをさらに有する、
    請求項１１から請求項１３までの何れか一項に記載の方法。
15. 前記不整合は、前記複数のアナログ／デジタルコンバータ間の差異に起因するＤＣオフセットを含む、
    請求項１１から請求項１４までの何れか一項に記載の方法。
16. 前記２つ以上のサブチャネル上の前記２つ以上のデジタル信号を、単一のデジタル信号に再結合するステップをさらに含む、
    請求項１１から請求項１５までの何れか一項に記載の方法。
17. 前記ＤＣオフセットレベルは、０である、
    請求項１１から請求項１６までの何れか一項に記載の方法。
18. バイアスオフセットの除去の処理に加えて、前記２つ以上のサブチャネル間の利得ミスマッチを取り除くために、前記２つ以上のデジタル信号を処理するステップをさらに含む、
    請求項１１から請求項１７までの何れか一項に記載の方法。
19. ２つ以上のサブチャネルは４つのサブチャネルを含む、
    請求項１１から請求項１８までの何れか一項に記載の方法。
20. ２つ以上のサブチャネルは８つのサブチャネルを含む、
    請求項１１から請求項１９までの何れか一項に記載の方法。
21. ＣＡＴ５ケーブルを通じて動作する１０ギガビットの通信システム内で前記方法が生じる、
    請求項１１から請求項２０までの何れか一項に記載の方法。
22. 前記２つ以上のデジタル信号が同一のＤＣオフセットレベルになるように、前記２つ以上のデジタル信号を処理するステップは、前記２つ以上のデジタル信号から、ＤＣオフセット値を減算するステップを含み、
    前記ＤＣオフセット値は、前記複数のアナログ／デジタルコンバータ間の不整合によって生成される、
    請求項１１から請求項２１までの何れか一項に記載の方法。

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