JP6518836B2 - 電気信号伝送装置 - Google Patents

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Description

本発明は、高速有線伝送向け受信機およびそれに使用可能な半導体集積回路に関するもので、特に信号誤りを補正する技術に関する。
近年ビッグデータ活用に注目が集まっており、データセンタにおける通信量及びデータ処理量は増加傾向にある。それに対応して情報通信機器のデータ量の増加および処理能力の向上が進展している。その際に大規模データ処理のボトルネックとなる装置内外の通信速度も同様に向上しつつある。例えば装置外の通信ではチャネル当りの伝送速度は56Gbpsに向かって規格化されつつある。
通信の高速化により、通信路の伝送損失は増加し、データの1UI（Unit Interval）幅も狭くなるため、従来のNRZ（Non Return to Zero）変調信号では通信が困難になると考えられている。このように時間方向の高速化に限界が見えてきており、チャネル当り伝送速度56Gbpsとなる世代では多値変調の1種であるPAM-4（Pulse Amplitude Modulation）を用いることが提案されている（非特許文献１参照）。
Jri Lee and et. al., "56Gb/s PAM4 and NRZ SerDes Transceivers in 40nm CMOS", 2015 Symposium on VLSI Circuits, pp.118-119, June 2015
PAM変調信号を用いた信号伝送は、NRZ変調信号時に比べデータ遷移のパターンが増加する。そのため、NRZでは問題にならなかったデータ遷移のパターンでEYE幅が狭くなる現象がみられるようになる。例えば-1→+1の遷移に要する時間と-3→+3の遷移に要する時間は異なり、後者の方は電圧変化の多い分遷移時間が増加する。このため、データ遷移に時間のかかるデータパターンではEYE幅が狭くなる傾向にある。これらの効果は従来問題となってきたISI（Inter Symbol Interference）とは独立に影響するため、ISI対策として用いてきたFFE（Feed Forward Equalizer）、CTLE（Continuous-Time Linear Equalizer）、DFE（Decision Feedback Equalizer）などのフィルタでは打ち消すことができない。
そこで、本発明ではデータパターン起因の遷移時間変化によるEYE幅縮小を抑制することを目的とする。
上記の課題を解決するための手段として、本発明は以下のような特徴を有する。
本発明は、入力されたデータパターンにより遷移時間が異なったとしても、EYE幅縮小を抑制することのできるデータパターン補正手段を持つ受信機に関する発明である。
データの入力パターンにより遷移時間が異なりEYE幅を縮小させてしまうが、逆にいえばデータパターンによりどのようにデータの間違いやすいかのパターンがあるといえる。例えば、-3→+3にデータ遷移する際にデータを取り込むタイミングが遅れた場合、データは-1→+3というように間違う。つまり、データパターンとデータの取り込みタイミングによりどのように間違う可能性が高いかは一様に決まる。そのため、間違いの残る受信データを元にデータパターン抽出し、その時の位相に応じて受信信号に補正信号を加えることにより、正しいデータに補正することが可能である。
データパターン起因のEYE幅縮小を抑制し、ビットエラーレートを抑えることができる。
同一基板上での電気信号伝送装置を示す。 複数基板間で中継器を用いたときの電気信号伝送装置を示す。 コネクタ内に中継器が搭載された時の電気信号伝送装置を示す。 電気信号伝送装置内に用いられる多値伝送用送受信機を示す。 PAM-4信号にレイズドコサインフィルタを通した波形を示す。 データサンプリングクロックの位相が遅れた際のデータ誤りの様子を示す。 データサンプリングクロックの位相が進んだ際のデータ誤りの様子を示す。 本特許の第1の実施例に当たる受信機を示す。 第1の実施例における位相比較器を示す。 第1の実施例におけるデータパターンフィルタを示す。 第1の実施例における補正付DFEを示す。 本特許の効果を示す。 第２の実施例における受信機を示す。 第２の実施例におけるDFEを示す。 第２の実施例におけるデータパターンフィルタを示す。 実施例３の受信機の構成を示す図である。 実施例３の補正付DFEの構成を示す図である。
以下、図面を参考にして詳細を述べる。
図1は有線伝送の1形態を示しており、同一基板上での有線伝送の例を示している。基板１０１に波形等化機能を有する信号処理用ASIC１０２と波形等化機能を有する通信用ASIC１０３とコネクタ１０４が搭載されており、ASIC１０２とASIC１０３とが通信し合い、ASIC１０３はコネクタ１０４を通じて別の機器と通信を行う。
図２は図１での通信を同一基板上ではなく別々の基板間に伝送路を介して行い、なおかつそれぞれの基板上に中継器が搭載されている例を示す。装置内で信号処理用ASIC２０４と中継器２０５を搭載した基板２０１と伝送路２０２がコネクタ２０８を介して接続され、伝送路２０２と中継器２０６と通信用ASIC２０７とコネクタ２１０を搭載した基板２０３がコネクタ２０９を介して接続されている。伝送路２０２は基板でもケーブルでもよい。図１での信号の流れと同様に、信号処理用ASIC２０４は通信用ASIC２０７を通してコネクタ２１０の先に接続されている別の機器と通信を行う。ASIC２０４から出力された信号は中継器２０５によって中継され、コネクタ２０８と伝送路２０２とコネクタ２０９を通り、さらに中継器２０６によって中継されて通信用ASIC２０７に送られ、コネクタ２１０を通して外部の機器へと伝達される。逆に外部の機器からコネクタ２１０を通してASIC２０７が受信した信号は、中継器２０６に送られて中継され、コネクタ２０９と伝送路２０２とコネクタ２０８を通り、中継器２０５で中継されて、ASIC２０４に受信される。
図３は図２の中継器２０５、２０６がコネクタ３０４、３０５内に搭載された例を示している。基板３０１に搭載されたASIC２０４と基板３０３に搭載されたASIC２０７が中継器２０５と中継器２０６とを介して通信を行う。コネクタ３０４に搭載された中継器２０５は伝送路３０２を介してコネクタ３０５に搭載された中継器２０６と通信を行う。
図１〜３に示したASIC１０２、ASIC１０３、ASIC２０４、中継器２０５、中継器２０６、ASIC２０６の波形等化を行う送信機、受信機のみを抜粋した図が図４である。半導体４０１から信号が送信され、伝送路４０２を通して半導体４０３が信号を受信する概略図を示している。半導体４０１内の送信機４０４はFFE（Feed Forward Equalizer）４０９、マルチプレクサ４０７、PLL（Phase Locked Loop）４０８から構成される。半導体４０３内の受信機４０５は、CTLE（Continuous Time Linear Equalizer、線形等化器）４１０、ADC（Analog to Digital Converter、アナログデジタル変換器）４１１、DFE（Decision Feedback Equalizer、判定帰還型等化器）４１２、PLL４１３、CDR（Clock and Data Recovery）４１４で構成される。
次に送信機４０４での信号の流れを説明する。送信機４０４は信号処理部４０６からデータ信号４２１を受け取り、データ信号４２１はパラレル伝送されていたものがマルチプレクサ４０７においてPLL ４０８からのクロック４２２で同期を取ってシリアル伝送に変換されて送信される。マルチプレクサ４０７から出力されたデータ信号４２３はFFE ４０９において低周波側のゲインを落とすように波形等化され、出力信号４２４が伝送路４０２へ出力される。伝送路４０２を通った信号４２５は半導体４０３内の受信部４０５に伝達される。
次に受信機４０５での信号の流れを説明する。送信機４０４から出力したデータ信号４２４は伝送路４０２を通って減衰し、CTLE ４１０で高周波側を増幅して等化し、等化した信号４２６をADC ４１１に出力する。ADC ４１１において、CTLE ４１０で増幅された信号４２６はCDR ４１４でPLL ４１３の出力クロック４２９を位相調整したクロック４３０に同期してサンプリングされ、デジタル信号４２７に変換される。ADC ４１１の出力４２７はDFE ４１２に出力される。DFE ４１２において、ADC ４１１の出力４２７は低周波側を減衰させ高周波側を増幅されるようにフィルタされ、PAM-4の例であれば4値に判定される。4値に判定された受信機出力データ４２８は信号処理部４１５とCDR ４１４に入力される。CDR ４１４ではADC出力データ４２７とDFE出力データ４２８からPLL出力クロック４２９の位相を調整し、EYEが最も開くところでデータを取り込めるようにする。また、信号処理部４１５は受信機出力データ４２８を送信機に送り、送信機から伝送路へ伝達され、データ信号が中継される。
図４で説明したNRZ信号でも用いられる従来の送受信機においては、FFE、CTLE、DFEの３つの等化器を持っているが、これらはISIに対しては有効であるものの、データ遷移時間の違いによるEYE幅縮小に対しては補正できない。データ遷移時間によるEYE幅縮小について、図５を用いて説明する。
図５は56GbpsのPAM-4信号をroll off 0.5、帯域22GHzのレイズドコサインフィルタに通した後の信号のEYE波形である。図５において、信号が判定閾値５０１より高ければ信号は+3に判定され、信号が判定閾値５０１と判定閾値５０２の間であれば信号は+1に判定され、信号が判定閾値５０２と判定閾値５０３の間であれば信号は-1に判定され、信号が判定閾値５０３より低ければ信号は-3に判定される。判定閾値５０１、５０２、５０３上で信号が通らない範囲をEYE幅と言い、図５からわかるようにEYE幅は上側のEYE幅５０５と下側のEYE幅５０６で決まっており、EYE幅５０５、５０６は-3→+3と+3→-3のデータ遷移時間で決まっている。ナイキスト周波数以上の周波数で帯域制限してISIの影響がほぼない条件においても15ps程度EYE幅が狭くなっている。このように、NRZ信号に対してPAMの多値信号はデータパターン依存によりEYE幅が狭くなる。
ここで送信したデータがパターンによってどのように間違うかは予想できると考え、受信データから間違いやすいデータパターンを検出して補正を掛けてデータを修正する方式を提案する。
図６に位相が遅れた場合のPAM-4での例を示す。この例では閾値６０７より上だとデータは+3と判定され、閾値６０８と閾値６０７の間だと+1と判定され、閾値６０９と閾値６０８の間だと-1と判定され、閾値６０９より下だと-3と判定されるものとする。データサンプリングタイミングが理想な時は二つ前のデータサンプリングタイミング６０１でデータは+1、一つ前のデータサンプリングタイミング６０２で-3、現在のデータサンプリングタイミング６０３で+3と判定されている。しかし、データサンプリングの位相が遅れた場合、遅れた分だけ前の値をサンプリングすることとなる。そのため、二つ前のデータサンプリングタイミング６０４でデータは+1、一つ前のデータサンプリングタイミング６０５で-1、現在のデータサンプリングタイミング６０６で+1と判定され、データサンプリングタイミング６０３とデータサンプリングタイミング６０６でデータが+3→+1に間違えてしまう。しかし、値の変化方向６１０と同じ極性で補正６１１を加えてやれば元のデータに補正することが可能である。検出すべきデータパターンは位相が遅れた場合は、前のデータの影響で変化することから、基本的には補正したいデータとその前いくつかのデータ列を検出すればよい。
図７に位相が進んだ場合のPAM-4での例を示す。この例では閾値７０７より上だとデータは+3と判定され、閾値７０８と閾値７０７の間だと+1と判定され、閾値７０９と閾値７０８の間だと-1と判定され、閾値７０９より下だと-3と判定されるものとする。データサンプリングタイミングが理想な時は現在のデータサンプリングタイミング７０１でデータは+3、一つ後のデータサンプリングタイミング７０２で-3、二つ後のデータサンプリングタイミング７０３で+3と判定されている。しかし、データサンプリングの位相が進んだ場合、進んだ分だけ後の値をサンプリングすることとなる。そのため、現在のデータサンプリングタイミング７０４でデータは+1、一つ後のデータサンプリングタイミング７０５で-1、二つ後のデータサンプリングタイミング７０６で+1と判定され、データサンプリングタイミング７０１とデータサンプリングタイミング７０３でデータが+3→+1に間違えてしまう。しかし、値の変化方向７１０と逆の極性で補正７１１を加えてやれば元のデータに補正することが可能である。図7で図6の位相が遅れた場合と補正の極性が逆になるため、位相の進みと遅れの検出が必要である。また、検出すべきデータパターンは位相が進んだ場合は、後のデータの影響で変化することから、基本的には補正したいデータとその後いくつかのデータ列を検出すればよい。
上記を実現するための第1の実施例の構成を図８に示す。図４の受信機４０５に対して、位相検出器８０１、データパターンフィルタ８０２、補正付DFE ８０３が加わっている。位相検出器８０１はADC ４１０の出力データ４２７とDFE ４１１の出力データ８１１が入力され、位相が早いか遅いかを検出し、位相検出結果８１２を出力する。データパターンフィルタ８０２は位相検出器８０１の位相検出結果８１２とDFE ４１１の出力データ８１１が入力され、補正すべきデータパターン列と出力データ８１１とを比較し、一致した場合位相検出結果８１２に従って位相進み時補正データ８１３と位相遅れ時補正データ８１４のいずれかを出力する。位相検出結果８１２が位相進みと検出された場合は、位相遅れ時補正データ８１４が０となり、位相検出結果８１２が位相遅れと検出された場合は、位相進み時補正データ８１３が０となり、位相検出結果８１２で位相が進んでも遅れてもないと検出された場合は、位相進み時補正データ８１３と位相遅れ時補正データ８１４のいずれも０となる。補正付DFE (補正付判定帰還型等化器)８０３は、ADC ４１０出力データ４２７と位相検出器８０１の位相検出結果８１２と位相進み時補正データ８１３と位相遅れ時補正データ８１４とを入力され、補正データ８１３と補正データ８１４とはADC出力データ４２７に足し合わされて判定され、補正された受信機出力データ４２８を出力する。例えばPAM-4であれば-3、-1、+1、+3のいずれかに判定され、PAM-8であれば-7、-5、-3、-1、+1、+3、+5、+7のいずれかに判定される。
図９に位相検出器８０１の１例を示す。シフトレジスタ９０１はDFE出力データ８１１を入力され遅延したデータ列９２１を生成する。データ列９２１はデータパターン検出器９０２入力する。データパターン検出器９０２はISIの小さくなるデータパターン（例えば-1-1+1+1）を検出し、一致した場合はデータパターン検出結果９２２をHighとし、一致しない場合はデータパターン検出結果９２２をLowとして出力する。ADC出力データ４２７はNクロック遅延器９０３でシフトレジスタ９０１とデータパターン検出器９０２を通ったパスとの遅延差を調整され、絶対値変換器９０４で絶対値に変換され、振幅データ９２３となる。振幅データ９２３と振幅データ９２３を1クロック遅延器９０５で遅延させたデータはそれぞれ掛け算器９０６、掛け算器９０７でデータパターン検出結果９２２と掛け合わされる。データパターン検出結果９２２はイネーブル信号として動作し、Highの時以外は入力データを０とする。掛け算器９０６出力である位相進み側振幅データ９２４は移動平均器９０８で移動平均され、位相進み側平均振幅データ９２６となる。同様に掛け算器９０７出力である位相遅れ側振幅データ９２５は移動平均器９０９で移動平均され、位相遅れ側平均振幅データ９２７となる。移動平均器９０８と移動平均器９０９の移動平均を行うデータ数の範囲は一定量となっており、レジスタ設定などで平均化範囲を調整してもよい。位相進み側平均振幅データ９２６は引き算器９１０で位相遅れ側平均振幅データ９２７を引かれ、振幅差９２８を出力する。振幅差９２８は不感帯９１１に入力され、閾値以下の振幅は0と変換される。不感帯９１１の閾値はレジスタなどで設定可能とする。不感帯９１１の出力である位相進み度合い９２９は多値判定器９１２に入力され、位相進み度合い９２９を判定する。入力９２９は少なくとも正負または0かを判定される。位相検出結果８１２が正であれば位相が進んでおり、負であれば位相が遅れていると検出できる。
図１０にデータパターンフィルタ８０２の１例を示す。シフトレジスタ１００１はDFE ４１１の出力データ８１１を遅延し、データ列１０１１を出力する。データ列１０１１は少なくとも5個以上のデータを含むデータ列が必要である。データ列１０１１は位相遅れデータパターン検出器１００３と位相進みデータパターン検出器１００２に入力し、同じく入力する位相検出結果８１２が正であれば位相進みデータパターン検出器１００２のみ動作し、位相検出結果８１２が負であれば位相遅れデータパターン検出器１００３のみ動作する。位相進みデータパターン検出器１００２と位相遅れデータパターン検出器１００３は入力データパターンに対して出力する補正値は異なるが、動作原理は同じで、予め設定されていたデータパターンに入力が一致すれば対応する補正値を出力する構造となっている。中身はルックアップテーブルになっており、入力データ列に対応する補正値が格納されている。補正値はプログラムによりレジスタ値を変更して変更したり、自動収束させて変更したりすることも可能である。位相進みデータパターン検出器１００２からは位相進み時補正データ８１３が出力され、位相遅れデータパターン検出器１００３からは位相遅れ時補正データ８１４が出力される。
図１１に補正付DFE ８０３の１例を示す。ADC出力データ４２７はNクロック遅延器１１０１で遅延量を調整され、加算器１１０２においてTap2以降のフィルタTap １１２７を加えられ，加算器１１０２は高次Tap加算結果１１２１を出力する。高次Tap加算結果１１２１とTap1データ１１２８が加算器１１０３に入力されて加算され、1クロック遅延器１１０４で遅延され、1クロック遅延器１１０４からDFEフィルタ出力１１２２が出力される。DFEフィルタ出力１１２２は微分器１１０５で変化量を計算し，判定器１１０７はその変化量が入力され位相遅れ時データ遷移極性１１２３を判定する。掛け算器１１０９は位相遅れ時データ遷移極性１１２３と位相遅れ時補正データ８１４をMクロック遅延器１１１３で遅延調整した結果とを入力されて、両者を掛け合わせ、位相遅れ時補正値１１２５を出力する。また、高次Tap加算結果１１２１は微分器１１０６に入力されて変化量を計算し，判定器１１０８はその変化量を判定し、位相進み時データ遷移極性１１２４を出力する。掛け算器１１１０は位相進み時データ遷移極性１１２４と位相進み時補正データ８１３をMクロック遅延器１１１４で遅延調整した結果とを入力され、両者を掛け合わせ、位相進み時補正値１１２６を出力する。DFEフィルタ出力１１２２と位相遅れ時補正値１１２５と位相進み時補正値１１２６は加算器１１１１に入力されて加算され、補正された信号が計算され、多値判定器１１１２はその補正された信号を判定し、受信機出力データ４２８を出力する。多値判定器１１１２は例えばPAM-4だと-3、-1、+1、+3の4値に判定され、PAM-8だと8値に判定される。受信機出力データ４２８はフィードバックしてフィルタ係数を掛けられて入力に足し合わされる。高次タップフィルタ１１１７は受信機出力データ４２８を入力され、内部で遅延してTap係数を掛け、Tap2からTap-nまでの高次Tapフィルタ出力１１２７を出力する。また、Tap1に関しては、位相検出結果８１２が入力されたルックアップテーブル１１１５から位相検出結果８１２に応じたTap1係数データ１１２９が出力される。掛け算器１１１６は受信機出力データ４２８とTap1係数データ１１２９とが入力され、両者を掛け合わせ、Tap1データ１１２８を出力する。そして、Tap1データ１１２８は入力に足し合わされる。
図１２に本特許を用いた際の効果を示すBER（Bit Error Rate）のバスタブカーブを示す。本特許を用いた時（補正あり）と用いていない時（補正なし）のBERを比較している。図１２の例では0.15UI エラーフリーとなるEYE幅が改善しており、EYE幅改善に効果が大きい。
DFEにはビットエラーがあった場合にそのエラーの影響がDFEのタップ数分残ってしまうという問題がある。そのため、実施例1において補正を入れていないDFEはその影響が残ってしまい、データパターンフィルタで比較するデータが全てエラーのあるデータとなる可能性があり補正を誤る可能性がある。
そこで、第2の実施例ではDFEの高次Tap側は補正後のデータを入力してやり、できるだけエラーを引き継がないようにする。これにより不必要なデータパターンに対しても補正を掛けることで正しいデータを間違ったデータに化けさせることを防ぐ。
図１３に第２の実施例を示す。DFE １３０１に補正付DFE ８０３の出力４２８を入力し、DFE １３０１内でフィードバックしているデータと置き換える。また、データパターンフィルタ１３０２にも補正付DFE ８０３の出力４２８を入力し、一部データを補正後データに変更する。
図１４にDFE １３０１の１例を示す。図１４においてはN tapのDFEでかつデータパターンフィルタ１３０２が補正したいデータに対してL個前のデータまでのパターンを用いてフィルタするものとする。DFE １３０１はADC出力４２７が入力され、補正付DFE出力４２８を高次Tapブロック１４０５において遅延させてTap係数を掛け合わした高次Tap信号１４１４と加算器１４０１において足し合わされる。加算器１４０１の出力１４１１は、DFE出力８１１を低次Tapブロック１４０４において遅延させてTap係数を掛け合わした低次Tap信号と加算器１４０２において足し合わされる。加算器１４０２の出力１４１２は判定器１４０３において、判定される。PAM-4信号であれば４値に、PAM-8信号であれば8値に判定される。
図１５にデータパターンフィルタ１３０２の例を示す。遅延したデータ列を生成するシフトレジスタを二つ持ち、遅延の少ないデータはDFE出力８１１を遅延させたものを用い、遅延の多いデータは補正付DFE出力４２８を遅延させたものを用いる。シフトレジスタ１５０１はDFE出力８１１を入力され、L個遅延までのデータ列１５１１を出力する。ここでLの数は図１４でのLと同じ数とする。シフトレジスタ１５０２は補正付DFE出力４２８が入力され、遅延したデータ列１５１２を出力する。遅延データ列１５１１と遅延データ列１５１２は一つのバス線にまとめられ遅延データ列１５１３となり、位相進みデータパターン検出器１００２と位相遅れデータパターン検出器１００３に入力し、データパターンが一致するかを検出する。
第３の実施例として、図１６にDFE ４１１の出力８１１を補正付DFE １６０１に加えた受信機を示す。図１６ではDFE出力８１１から計算される値とADC出力４２７の値を比較し、差分が小さい時は補正を加えない例を示している。これまでの実施例では間違ったデータ列から補正が必要だろうと予想して補正を加えるため、データが間違っていなくても補正を加えて逆に間違いを引き起こす可能性がある。そこで、DFE出力８１１から計算した値とADC出力４２７との差が小さい時はデータ誤りが起きていないとして補正を加えないことにより、必要以上に補正を加えることを抑制可能となる。
図１７にその時の補正付DFE １６０１の例を示す。基本的には図１１の補正付DFE ８０３と同じで、補正の制御回路が付け加わっている。補正の制御回路は下記の様な構成である。DFE出力８１１を遅延器１７０１により遅延調整し、振幅変換器１７０２により判定されたデータに相当する振幅データを掛けられ、差分器１７０３においてDFEフィルタ結果１１２２との差を求めて、絶対値変換器１７０４により絶対値に変換されて、比較器１７０５によりレジスタ等で設定された閾値と比較されて、閾値より低ければ０、高ければ１の補正制御信号１７０８に変換される。補正制御信号１７０８は掛け算器１７０６において位相遅れ時補正値１１２５と掛けられ、また補正制御信号１７０８は掛け算器１７０７において位相進み時補正値１１２６と掛けられ、それぞれ加算器１１１１においてDFEフィルタ結果１１２２に加えられる。つまり、DFEフィルタ結果１１２２とDFE出力８１１に判定前のデータに戻したものとの差が小さいと、データ誤りは起きていないとして補正を加えないように補正値を０にする。
１０１ 装置内基板
１０２ 信号処理用半導体集積装置
１０３ 通信用半導体集積装置
１０４ コネクタ
２０１ 装置内基板
２０２ 装置内伝送路
２０３ 装置内基板
２０４ 信号処理用半導体集積装置
２０５ 中継器
２０６ 中継器
２０７ 通信用半導体集積装置
２０８ コネクタ
２０９ コネクタ
２１０ コネクタ
３０１ 装置内基板
３０２ 装置内伝送路
３０３ 装置内基板
３０４ コネクタ
３０５ コネクタ
４０１ 半導体集積装置
４０２ 伝送路
３０３ 半導体集積装置
４０４ 送信機
４０５ 受信機
４０６ 信号処理部
４０７ マルチプレクサ
４０８ PLL（Phase Locked Loop）
４０９ FFE（Feed Forward Equalizer）
４１０ CTLE（Continuous Linear Equalizer）
４１１ ADC（Analog to Digital Converter）
４１２ DFE（Decision Feedback Equalizer）
４１３ PLL（Phase Locked Loop）
４１４ CDR（Clock and Data Recovery）
４１５ 信号処理部
４２１ 送信信号パラレルデータ
４２２ 送信機クロック
４２３ 送信信号シリアルデータ
４２４ 送信機出力
４２５ 受信機入力
４２６ CTLE出力信号
４２７ ADC出力データ
４２８ 受信機出力データ
４２９ 受信機PLL出力クロック
４３０ 受信機クロック
５０１ 判定閾値
５０２ 判定閾値
５０３ 判定閾値
５０４ 上側EYE幅
５０５ 下側EYE幅
６０１ タイミングずれなし時の2クロック前データサンプリングタイミング
６０２ タイミングずれなし時の１クロック前データサンプリングタイミング
６０３ タイミングずれなし時のデータサンプリングタイミング
６０４ クロック位相遅れ時の2クロック前データサンプリングタイミング
６０５ クロック位相遅れ時の１クロック前データサンプリングタイミング
６０６ クロック位相遅れ時のデータサンプリングタイミング
６０７ +3/+1データ判定閾値
６０８ +1/-1データ判定閾値
６０９ -1/-3データ判定閾値
６１０ 受信データ遷移方向
６１１ 補正方向
７０１ タイミングずれなし時の2クロック前データサンプリングタイミング
７０２ タイミングずれなし時の１クロック前データサンプリングタイミング
７０３ タイミングずれなし時のデータサンプリングタイミング
７０４ クロック位相進み時の2クロック前データサンプリングタイミング
７０５ クロック位相進み時の１クロック前データサンプリングタイミング
７０６ クロック位相進み時のデータサンプリングタイミング
７０７ +3/+1データ判定閾値
７０８ +1/-1データ判定閾値
７０９ -1/-3データ判定閾値
７１０ 受信データ遷移方向
７１１ 補正方向
８０１ 位相検出器
８０２ データパターンフィルタ
８０３ 補正付DFE
８１１ DFE出力データ
８１２ 位相検出結果
８１３ 位相進み時補正データ
８１４ 位相遅れ時補正データ
９０１ シフトレジスタ
９０２ データパターンフィルタ
９０３ Nクロック遅延器
９０４ 絶対値変換器
９０５ 1クロック遅延器
９０６ 掛け算器
９０７ 掛け算器
９０８ 移動平均器
９０９ 移動平均器
９１０ 引き算器
９１１ 不感帯
９１２ 多値判定器
９２１ 遅延データ列
９２２ データパターン検出結果
９２３ 振幅データ
９２４ 位相進み側振幅データ
９２５ 位相遅れ側振幅データ
９２６ 位相進み側平均振幅データ
９２７ 位相遅れ側平均振幅データ
９２８ 振幅差
９２９ 位相進み度合い
１００１ シフトレジスタ
１００２ 位相進みデータパターン検出器
１００３ 位相遅れデータパターン検出器
１０１１ 遅延データ列
１１０１ Nクロックデータ遅延器
１１０２ 加算器
１１０３ 加算器
１１０４ 1クロック遅延器
１１０５ 微分器
１１０６ 微分器
１１０７ 0/1判定器
１１０８ 0/1判定器
１１０９ 掛け算器
１１１０ 掛け算器
１１１１ 加算器
１１１２ 多値判定器
１１１３ Mクロックデータ遅延器
１１１４ Mクロックデータ遅延器
１１１５ ルックアップテーブル
１１１６ 掛け算器
１１１７ 高次Tapフィルタ
１１２１ 高次Tap加算結果
１１２２ DFEフィルタ結果
１１２３ 位相遅れ時データ遷移極性
１１２４ 位相進み時データ遷移極性
１１２５ 位相遅れ時補正値
１１２６ 位相進み時補正値
１１２７ 高次Tapフィルタ出力
１１２８ Tap1データ
１１２９ Tap1係数データ
１３０１ 補正データ入力DFE
１３０２ 補正データ利用データパターンフィルタ
１４０１ 加算器
１４０２ 加算器
１４０３ 多値判定器
１４０４ 低次Tapフィルタ
１４０５ 高次Tapフィルタ
１４１１ 高次Tap加算結果
１４１２ DFEフィルタ結果
１４１３ 低次Tapフィルタ出力
１４１４ 高次Tapフィルタ出力
１５０１ シフトレジスタ
１５０２ シフトレジスタ
１５１１ 遅延データ列
１５１２ 補正後遅延データ列
１５１３ 補正後データを加えた遅延データ列
１６０１ 補正付DFE
１７０１ 遅延器
１７０２ 振幅変換器
１７０３ 差分器
１７０４ 絶対値変換器
１７０５ 比較器
１７０６ 掛け算器
１７０７ 掛け算器
１７０８ 補正制御信号

Claims (6)

  1. 受信信号を増幅する線形等化器を有し、前記線形等化器の出力をデジタル値に変換するアナログデジタル変換器を有し、前記アナログデジタル変換器の出力を基に受信信号に対してクロックの位相の進み具合を検出する位相検出器を有し、前記アナログデジタル変換器の出力をフィルタする判定帰還型等化器を有し、前記アナログデジタル変換器の出力をフィルタするとともに補正を加える補正付判定帰還型等化器を有し、前記位相検出器の出力と前記判定帰還型等化器の出力とから位相とデータパターンを判定し前記補正付判定帰還型等化器に補正量を与えるデータパターンフィルタを有し、前記補正付判定帰還型等化器において受信データを補正してエラーを減らすことを特徴とするパルス多値変調用受信機。
  2. 前記補正付判定帰還型等化器において、前記アナログデジタル変換器出力を受け取ったデータに遅延器を用いて調整分の遅延を加えた遅延データを生成し、前記遅延データを用いて上記位相検出器で位相の進みを検出した場合は補正したいデータから補正したいデータの1クロック後のデータへの遷移極性を検出し、上記位相検出器で検出した位相が遅れていた時は補正したいデータの1つ前のデータから補正したいデータへの遷移極性を検出し、上記データパターンフィルタから受け取った補正値に前記遷移極性を掛けて、前記遅延データに加えることを特徴とする請求項１記載のパルス多値変調用受信機。
  3. 前記判定帰還型等化器の出力を遅延させて遅延データ列を生成するシフトレジスタを有し、前記シフトレジスタの出力と、上記位相検出器の出力とが入力される、位相進みデータパターン検出器および位相遅れデータパターン検出器を有し、前記位相検出器出力が位相進みを検出した際に前記位相進みデータパターン検出器はルックアップテーブルを有し、前記シフトレジスタ出力データ列に割り当てられた補正値を出力し、前記位相検出器出力が位相遅れを検出した際に前記位相遅れデータパターン検出器はルックアップテーブルを有し、前記シフトレジスタ出力のデータ列に割り当てられた補正値を出力することを特徴とする請求項１記載のパルス多値変調用受信機。
  4. 前記補正付判定帰還型等化器の出力を上記判定帰還型等化器および前記データパターンフィルタに入力し、前記判定帰還型等化器内の帰還データの一部を前記補正付判定帰還型等化器出力に置き換えることにより、前記判定帰還型等化器内でデータ誤りの影響を受けなくし、前記データパターンフィルタの判定データ列の一部を前記補正付判定帰還型等化器出力に置き換えることで、前記補正付判定帰還型等化器出力のデータ以降は誤りが抑えられたデータにでき、前記補正付判定帰還型等化器において必要以上の補正を加えることを防ぐことにより補正の精度を向上することを特徴とする請求項１記載のパルス多値変調用受信機。
  5. 上記判定帰還型等化器の出力を遅延させて遅延データ列を生成するシフトレジスタを有し、上記補正付判定帰還型等化器の出力を遅延させて遅延データ列を生成するシフトレジスタを有し、前記判定帰還型等化器の出力を遅延させる前記シフトレジスタの出力と前記補正付判定帰還型等化器の出力を遅延させる前記シフトレジスタの出力とをつなげた補正込みデータ列と、上記位相検出器出力とを入力される、位相進みデータパターン検出器および位相遅れデータパターン検出器を有し、前記位相検出器出力が位相進みを検出した際に前記位相進みデータパターン検出器は前記補正込みデータ列に割り当てられた補正値を出力し、前記位相検出器出力が位相遅れを検出した際に前記位相遅れデータパターン検出器は前記補正込みデータ列に割り当てられた補正値を出力することを特徴とする請求項４記載のパルス多値変調用受信機。
  6. 上記判定帰還型等化器の出力を受け取り、前記判定帰還型等化器の出力の遅延を調整して判定前の値に変換する変換器を有し、前記変換器の出力と前記補正付判定帰還型等化器内の判定前の値と差分を計算し、前記差分が閾値より小さい場合は、上記補正付判定帰還型等化器内の補正値を０にするように補正値を制御する比較器を有することを特徴とする請求項１記載のパルス多値変調用受信機。
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