JPH05252153A - ディジタル・ループフィルタ - Google Patents

Abstract

(57)【要約】 【目的】 小型化が容易なＤＰＬＬ（ディジタルフェー
ズロックループ）のための位相制御情報を位相比較情報
に基づいて生成するディジタル・ループフィルタに関
し、周波数偏差とジッター規格の双方を満足させること
を目的とする。 【構成】 位相比較情報に基づいて周期がランダムな位
相制御情報をランダム周期ループフィルタ部１で発生
し、該位相比較情報による周波数偏差に反比例した周期
的な位相制御情報を定周期ループフィルタ部２で発生し
て加算することにより該ランダム周期ループフィルタ部
１からの該位相制御情報を補完するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル・ループフィ
ルタに関し、特に加入者側と局側との間でディジタルデ
ータを伝送する通信装置等において、例えば水晶発振器
などをマスタークロック源とする加入者側の通信装置
を、ネットワークのマスタークロックで動作する局側の
通信装置にディジタル的に位相同期させるＤＰＬＬ（デ
ィジタルフェーズロックループ）のための位相制御情報
を位相比較情報に基づいて生成するディジタル・ループ
フィルタに関するものである。

【０００２】

【従来の技術】ディジタルデータ伝送を行う通信装置間
では通常、相互に同期が取られている必要がある。例え
ば既存の電話回線を経由して加入者側と局側とを高速デ
ィジタルデータ伝送を行うディジタル加入者線伝送イン
タフェース装置等においては、局側の装置(LT)はネット
ワークからのマスタークロックに同期して信号を加入者
側の装置(NT)に送信する。

【０００３】加入者側装置(NT)は通常、図６に示すよう
に装置内に水晶発振器ＯＳＣを有するが、これから生成
されたクロックは一般にネットワークのクロックとは同
期していないので、ＰＬＬ回路を用いて水晶発振器ＯＳ
Ｃの周波数を制御することにより同期を取る。同期ずれ
の検出は局側装置(LT)からの受信信号の繰り返し周波数
と発振器ＯＳＣのマスタークロックを分周器ＦＤで分周
した基本クロック周波数とを位相比較器ＰＣで比較し、
その位相比較情報（位相差）を生成する。

【０００４】このように位相の比較を行うのは、データ
信号の繰り返し周波数をサイクル毎に測定できないから
である。また、周波数は完全に一致していても、位相が
異なる場合があるから、一般的には位相を比較し、その
位相比較情報を高周波成分の除去と応答特性の決定等を
行うループフィルタＬＦを介して分周器ＦＤに制御情報
として与えて位相を合わせるように制御することによ
り、結果的に周波数差も無くしている。

【０００５】通常、ディジタル加入者線伝送インタフェ
ース装置の場合、ネットワークの周波数は±35ppm(ppm=
1/10⁶)の偏差が許されており、加入者側に用いる水晶発
振器の発振周波数の偏差は±100ppm程度である。従って
ＰＬＬ回路は周波数差としては±135ppmに対応する必要
がある。

【０００６】上記のようなＰＬＬ回路にはアナログ方式
とディジタル方式とがあり、水晶発振器の一部の容量を
電圧可変容量などに置き換えてその電圧を制御すること
により、周波数を変化させて同期を取るアナログ方式の
ＰＬＬ回路では可変容量の最大変化量を十分大きくして
おけば、上記の±135ppmの周波数偏差に十分対応でき
る。しかもこのアナログ方式では１サイクル当りの容量
変化量を小さくできるので位相制御を行ったときに生じ
るサンプリング・タイミングのずれであるジッタも十分
小さくすることができる。

【０００７】しかしながら、アナログ式ＰＬＬ回路は前
述のように電圧可変容量を用いた所謂電圧可変水晶発振
器(VCXO)が必要となりコスト的に高くなる。またアナロ
グ系回路が増えて、装置の小形化や性能向上を目的とし
た近年のディジタル化の方向からは外れることになる。

【０００８】ＤＰＬＬ回路 一方、ディジタル式ＰＬＬ回路（ＤＰＬＬ) を用いる場
合は、周波数固定の水晶発振器を用いるか、加入者側装
置(NT)の機能を１チップ化したＬＳＩの中のインバータ
回路に水晶振動子を付加するのみの発振器を用いること
が可能であり、アナログ方式に比べてコスト的には明ら
かに安くなる。

【０００９】特にＬＳＩ内部に発振器の元回路となるイ
ンバータを内蔵して、ＬＳＩ外部に水晶振動子と１、２
個の容量を付加する後者の場合には全体としてのコスト
を最も安くすることができる。

【００１０】しかしこのようにした場合、水晶振動子の
発振周波数の製造偏差を発振器として吸収することは出
来ず、水晶発振器の発振周波数の偏差は前述のように±
100ppm程度は考えなければならなくなる。

【００１１】もし周波数固定の水晶発振器を組み込む場
合には、発振器を製造するときに水晶振動子の製造偏差
の大部分を吸収することができ、残りが温度変動やエー
ジングによる変動のみになるので周波数偏差は±50ppm
に減らせる。

【００１２】しかしながら、ＤＰＬＬを用いるときの制
御精度は最悪の場合を考慮して上記の±135ppmの周波数
偏差に対応できることが望ましいことになる。そして従
来のＤＰＬＬ回路では周波数偏差が大きい場合には次に
述べるようにジッターが大きくなってしまうという問題
がある。

【００１３】

【発明が解決しようとする課題】ＤＰＬＬのジッターの
問題 図６に示すＤＰＬＬによる位相の制御は次のように行
う。一般に水晶発振器ＯＳＣの発振周波数そのものか、
その１／２であるマスタークロックの周波数は信号受信
速度であるボーレート周波数に等しい基本クロック周波
数に比べて出来るだけ高い周波数に選ばれる。しかし、
発振器を構成するための半導体の動作速度にも限界があ
るから無限に大きくはできない。ディジタル加入者線伝
送インタフェース装置の場合、基本クロックの周波数は
80kHz で、マスタークロック周波数15.36MHzである。従
って、通常はマスタークロックを分周器ＦＤで1/192 に
分周して基本クロックを得る。即ちマスタークロック19
2 個に対して１個の基本クロックを出力している。

【００１４】これに対して位相を進める必要があるとき
はループフィルタＬＦが分周器ＦＤを制御してマスター
クロックを 191個カウントした時点で基本クロックを出
力させ、また逆に位相を遅らせるときはマスタークロッ
ク 193個をカウントした時点で基本クロックを出力させ
る。

【００１５】以上のようにＤＰＬＬで同期をとる場合、
ループフィルタＬＦからの位相制御情報は固定量だけ位
相を進ませるか、遅らせるか、又は動かさないかの３通
りになり、動かさない場合に比べて動かす場合は基本ク
ロック間の時間が1/15.36MHz=65nS だけ短くなったり長
くなったりする。この65nSは基本クロックの周期である
1/80kHz=12500nS に対しては 1/192に対応している。基
本クロック間の時間変動の大きさを一般にジッターと呼
んでいるが、マスタークロック15.36MHzで基本クロック
80kHz のときは最低でも±1/192 ＝±0.005 のジッター
が生じることになる。

【００１６】そして、次のような理由によりさらにジッ
ターは大きくなる。ディジタル加入者線伝送インタフェ
ース装置の加入者側装置(NT)の場合、例えば水晶振動子
とＬＳＩ内部のインバータとから成る発振器ＯＳＣから
得られるマスタークロックを分周器ＦＤで分周した基本
クロックを基準にして、局側装置(LT)からの信号を受信
し、加入者側装置(NT)側でそれを再生するときに位相情
報も算出し、その結果を位相比較器ＰＣに入力する。

【００１７】局側装置(LT)からの受信信号から孤立波応
答特性のプリカーソル値を求める場合のプリカーソル値
とタイミング位相との関係が図７に示されており、プリ
カーソル値が“０”を基準として或る範囲以下の場合は
位相は合っているとして位相制御は行わない（同図(a)
の場合）。これに対して、プリカーソル値が正の方向に
ずれている場合（同図(b) ）は加入者側装置(NT)のタイ
ミングが局側装置(LT)に比べて遅れていると判定して進
みの位相制御が行われ、負の方向にずれている場合（同
図(c) ）は進んでいると判定して遅れの位相制御が行わ
れる。

【００１８】ここでプリカーソル値 C_-1とは受信信号の
孤立波応答特性においてその振幅が最大となるサンプリ
ング・タイミング点（メインカーソル）の１サイクルＴ
だけ前のサンプリング・タイミングでの振幅であるが、
このプリカーソル値の算出は適応等化器の一種である判
定帰還等化器の出力である判定シンボル値a(n+1)と誤差
e(n)とから統計的に下の式(1) により算出される。

【００１９】 C_-1＝ C_-1−α・ sgn〔e(n)・a(n+1)〕 (1)

【００２０】ここでαはステップサイズと呼ばれる微小
な数である。このような適応等化器の出力から算出され
たものは一般に平均的には正解値に収束しているが、短
期的にはかなりずれた値を示す。従ってプリカーソル値
が閾値を越えたといっても本当は越えていない場合があ
る。このように統計的な処理による不確定なデータに基
づいて位相制御を行うためにジッターが増加してしまう
のである。

【００２１】従来、プリカーソル値など統計的な位相比
較情報（位相比較器出力）から位相制御情報を与えるル
ープフィルタとしては、できるだけ正確にする構成とし
て図８に示すようにアップダウンカウンタを用いたもの
が知られている。

【００２２】このループフィルタにおいては、位相比較
結果（２ビット）が進みに対しては「＋１」、遅れに対
しては「−１」、閾値内の時は「０」をアップダウンカ
ウンタＣＮＴに与える。そして、このアップダウンカウ
ンタＣＮＴのカウント値が±Ｎ (N:正整数で段数を示
す) に達したとき、アップダウンカウンタＣＮＴのカウ
ント値を入力しているオーバーフロー検出回路ＯＤＴが
位相制御情報を出力すると共に、アップダウンカウンタ
ＣＮＴはリセットされる。この系はランダムウオークフ
ィルタ（ＲＷＦと略称される）とも呼ばれており、明ら
かに一種の平均化処理を行う系である。

【００２３】このアップダウンカウンタＣＮＴの段数Ｎ
を大きくするとより長期に渡って平均化したデータとな
るので位相制御情報は正確なものとなり、従ってジッタ
ーを減少させることができる。

【００２４】問題点のまとめ ジッターの大きさについては、加入者側装置(NT)は自局
に繋がっている端末装置に対して192 kHz のクロックを
供給しなければならないが、192kHzのクロックのジッタ
ーの大きさがピーク−ピークで５％以下でなければなら
ないという規格があり、192kHzのクロックは上述の如く
15.36MHzのマスタークロックを80個置きに１個抜き出す
ことにより得られるが、位相制御が加わると79個になっ
たり、81個になったりする。80個に対して80±1 になっ
たときのジッターはピーク−ピークで 2.5％であり、こ
れに位相比較情報の不確定性が加わると規格の５％に対
して充分な余裕があるとは言えなくなる。不確定性を小
さくして規格を満足させるには、前述のアップダウンカ
ウンタＣＮＴの段数Ｎの値を128 程度にする必要があ
る。

【００２５】しかし、段数Ｎを大きくすると、次のよう
な理由により周波数偏差が大きいときに同期を取ること
ができなくなる。ＤＰＬＬの場合、クロックパルス間の
時間を変える方法を取らざるを得ないため、位相ずれに
対しては一度補正するだけでよいが、周波数のずれに対
しては連続的に行わなければならない。これは、周波数
偏差が大きいと補正を行う間隔を短くしなければならな
いが、この間隔を段数Ｎ以下には出来ないためである。

【００２６】即ち、局側装置(LT)と加入者側装置(NT)と
のクロック間の周波数の差をＸppmとするとき、Ｎ基本
クロックの間の両クロック間のずれの増加分はマスター
クロック15.36MHzで基本クロック80kHz の場合、 192・Ｘ／1000000 ・Ｎ であり、Ｎ基本クロック間隔でＤＰＬＬ制御をして周波
数偏差を補正しているとき、 192・Ｘ／1000000 ・Ｎ＝１ が成り立ち、次式が得られる。

【００２７】 Ｎ＝5208.33 ／Ｘ (2)

【００２８】上記の式(2) においてＸ=135ppm を代入す
るとＮ=38 となる。即ち、先に述べた135ppmの周波数偏
差がある場合は大体38個のマスタークロック置きに位相
制御が必要になることを意味しており、Ｎ=128では式
(2) より約40ppm 以下の周波数偏差にしか対応できな
い。

【００２９】このようにディジタル加入者線伝送インタ
フェース装置の加入者側装置(NT)に対して従来のＤＰＬ
Ｌ回路を適用するとき、ジッター規格を満足させると周
波数偏差に対する規格を満足せず、逆に周波数偏差に対
して規格を満足させるとジッター規格を満足できないと
いう問題があった。

【００３０】従って本発明は、小型化が容易なＤＰＬＬ
のための位相制御情報を位相比較情報に基づいて生成す
るディジタル・ループフィルタにおいて、周波数偏差と
ジッター規格の双方を満足させることを目的とする。

【００３１】

【課題を解決するための手段及び作用】（１）従来のＤ
ＰＬＬは図８に示したループフィルタ（ランダムウォー
クフィルタ）が±Ｎに達したときに位相制御を行うか
ら、位相制御を行う時間間隔は一定でなくランダムとな
っている。

【００３２】そこで、本発明では、このループフィルタ
がランダム制御になっていることに着目して、従来のル
ープフィルタに更に周期的にＤＰＬＬを制御するための
回路を付加したものである。

【００３３】即ち、図１に原理的に示すように、本発明
に係るディジタル・ループフィルタは、ＤＰＬＬの位相
比較情報に基づいて周期がランダムな（時間間隔が一定
でない）位相制御情報を発生する従来からのランダム周
期ループフィルタ部１と、該位相比較情報による周波数
偏差に反比例した周期的な（時間間隔が一定の）位相制
御パルスを発生して該ランダム周期ループフィルタ部１
からの該位相制御情報を補完する定周期ループフィルタ
部２と、両フィルタ部１，２の各出力信号を合わせた位
相制御情報とする加算器３とを備えたものである。

【００３４】図１において、上側のランダム周期ループ
フィルタ部１は従来と同様に入力される位相比較情報を
処理して位相制御情報としてのランダムＤＰＬＬ制御パ
ルスを加算器３より出力する。このランダムＤＰＬＬ制
御パルスは、従来通り、位相を変化させるかどうかとい
う情報 (有無データ) と遅らすか進ませるかという情報
(向きデータ) で構成されている。

【００３５】図１の下側の定周期ループフィルタ部２は
周期的位相制御回路であり、一定周期間隔置きに位相制
御情報としての周期的ＤＰＬＬ制御パルスを出力し、周
波数偏差が大きいときには周期的ＤＰＬＬ制御パルスの
繰り返し周期を小さくし、逆に周波数偏差が小さいとき
には周期的ＤＰＬＬ制御パルスの繰り返し周期を大きく
とるか又は出力しない。もし加入者側の装置の周波数が
ネットワーク側に比べて低い場合には進ませる方向の制
御を行い、逆の場合は遅らせる方向に制御を行う。

【００３６】この構成の動作について説明すると、最初
はランダム周期ループフィルタ部１のみが位相制御パル
ス（ランダムＤＰＬＬ制御パルス）を加算器３より発生
するが、或る程度時間が経って周波数偏差を検出すると
定周期ループフィルタ部２も位相制御パルス（周期的Ｄ
ＰＬＬ制御パルス）を出力するようになる。

【００３７】この場合の周期的ＤＰＬＬ制御パルスの周
期は周波数偏差に反比例しているため、更に時間が経っ
て行くと周期的ＤＰＬＬ制御パルスはそれに反比例して
より短い周期間隔になる。この間、ランダム周期ループ
フィルタ部１も制御パルスを出力している。

【００３８】このようにして次第に周期間隔が小さくな
って行くとＤＰＬＬ制御後の加入者側装置(NT)の基本ク
ロック周波数がネットワークのクロック周波数に近づい
て行き、定常状態に達する。

【００３９】このように周波数偏差が大きいときの定常
状態では定周期ループフィルタ部２が主役を演じること
を示している。

【００４０】一方、周波数偏差が小さいときは周期的Ｄ
ＰＬＬ制御パルスの周期間隔が大きい状態となるので位
相比較情報はそこで平衡する。この場合は定常状態にな
っても定周期ループフィルタ部２からの位相制御パルス
数がランダム周期ループフィルタ部１からの位相制御パ
ルス数に比べて特に多くなることはない。

【００４１】以上のように本発明では周波数偏差が大き
いときは定周期ループフィルタ部２が定期的にパルスを
出力するので、ランダム周期ループフィルタ部１のフィ
ルタ段数Ｎを十分大きくすることができ、位相比較情報
の不確定性を十分圧縮でき、以てジッタ規格を満足させ
ることができる。

【００４２】（２）尚、本発明では、図２に示されるよ
うに、上記のランダム周期ループフィルタ部１を、等価
的に±１、０の３種類のデータから成る位相比較情報を
入力して加算して行き、その累計値が±Ｎになったとき
それぞれ±１をランダムＤＰＬＬ制御パルスとして出力
すると共に該累計値をクリアするものとすることがで
き、定周期ループフィルタ部２を、該位相比較情報を入
力する最大累計値がＭ（Ｍ＞Ｎ）の別のランダム周期ル
ープフィルタ部２１と、この別のランダム周期ループフ
ィルタ部２１の出力をカウントするアップダウンカウン
タ２２と、該カウント値に反比例した周期間隔で方向が
該カウンタ２２の符号に対応した周期的ＤＰＬＬ制御パ
ルスに変換する周期間隔変換部２３とで構成し、加算器
３より該位相制御情報として該ランダムＤＰＬＬ制御パ
ルス又は周期的ＤＰＬＬ制御パルスを出力するように構
成することができる。

【００４３】（３）また本発明では、図３に示されるよ
うに、定周期ループフィルタ部２に、該位相比較情報で
なくランダム周期ループフィルタ部１からのランダムＤ
ＰＬＬ制御パルスを入力させてもよい。

【００４４】この場合には、先ずランダム周期ループフ
ィルタ部１を使って位相比較情報を測定し、ランダムＤ
ＰＬＬ制御パルスを出力するが、周波数偏差が有る場合
には長期的に見ると進みか遅れかのいずれかに偏って行
くので、この偏りを更に定周期ループフィルタ部２で測
定すれば、定周期ループフィルタ部２の周波数偏差を吸
収するためのフィルタ段数を削減することができると共
に逆にフィルタ段数を増やせばより大きな周波数偏差を
吸収することができる。

【００４５】一般に通信装置のマスタークロックは水晶
発振器から得るものであり、少なくとも秒単位の時間で
は十分安定した周波数であると考えることができる。従
って定周期ループフィルタ部２からの周期的ＤＰＬＬ制
御パルスの周期間隔を入力から直接求める場合もランダ
ム周期ループフィルタ部１の出力から求める場合も十分
長い時間 (基本クロック×2000) に渡るデータから算出
することにより入力データの不確定性を圧縮することが
できる。

【００４６】（４）更に本発明では、図４に示されるよ
うに、定周期ループフィルタ部２に、出力する周期的Ｄ
ＰＬＬ制御パルスを分周して該周期的ＤＰＬＬ制御パル
スとは逆方向のパルスを該別のランダム周期ループフィ
ルタ部２１に入力するための分周回路２４を含ませるこ
とができる。

【００４７】この場合には定常状態におけるパルスの向
きを片方向に揃えることができ、パルスの向きが正負２
方向有るために大きくなっている分のジッタを小さくす
ることができるため、一定の大きさのジッタが許される
場合には周期間隔変換部２３の規模を小さくすることが
できる。 （５）更に本発明では、上記の（４）の場合と同じく、
図４に示されるように、定周期ループフィルタ部２に、
加算器３から出力される位相制御パルスを分周して該位
相制御パルスとは逆方向のパルスを該別のランダム周期
ループフィルタ部２１に入力するための分周回路２４を
含ませることもできる。

【００４８】（６）更に本発明では、分周回路２４の出
力信号を直接アップダウンカウンタ２２に入力させるこ
ともでる。

【００４９】これは、分周回路２４からの制御パルスが
周期的でありランダム性が無いことに基づくものであ
り、必ずしもランダム周期ループフィルタ部２１を経由
する必要は無い。

【００５０】（７）更に本発明では、定周期ループフィ
ルタ部２に、該ランダムＤＰＬＬ制御パルスを一定周期
内でカウントさせるタイマー２５（図５参照）を含ませ
ることも可能である。この場合には、タイマー２５によ
り単位時間を設定し、この単位時間当たりのランダムＤ
ＰＬＬ制御パルスの数に応じて周期的ＤＰＬＬ制御パル
スの周期間隔を決定することとなり、タイマー２５と周
期間隔とを対応させて設定することができ、ジッターの
低減に好ましい値を用いることができる。 （８）更に本発明では、該ランダムＤＰＬＬ制御パルス
を一旦保持すると共に該定周期ループフィルタ部２から
制御されて該周期的ＤＰＬＬ制御パルスを出力するサイ
クルの中間点付近で該ランダムＤＰＬＬ制御パルスを出
力するホールド回路２４を設けることもできる。

【００５１】この場合には、ランダムＤＰＬＬ制御パル
スと周期的ＤＰＬＬ制御パルスとが近づき過ぎることに
よるジッターの増加を防ぐことができる。 （９）更に本発明では、ホールド回路２４を、該周期的
ＤＰＬＬ制御パルスのパルス間隔が長いときは中間点付
近に限るのではなく、周期間隔が大きいときには該ラン
ダムＤＰＬＬ制御パルスのパルス間間隔が一定時間以上
離れるようにしてジッター特性を改善することができ
る。

【００５２】

【実施例】実施例（図２） 図２は本発明に係るディジタル・ループフィルタの実施
例を示したもので、入力データである位相比較情報は
例えば(1) 式により装置内の判定帰還等化器（図示せ
ず）の出力データから算出されるプリカーソル値 C_-1と
閾値THi （＞０）とを図６のＤＰＬＬ回路内の位相比較
器ＰＣに相当する処理ブロックで比較して、 プリカーソル値＞＋THi のとき：＋１ THi≧プリカーソル値≧−THi のとき： ０ プリカーソル値＜−THi のとき：−１ を２ビット出力で示している。尚、位相比較情報はプリ
カーソル値以外にもメインカーソルのタイミング、即ち
孤立波応答特性の振幅が最大となるタイミングに注目す
るなどの方法もあるが、いずれにしても基本的には基本
周期毎にタイミングが進んでいるか、合っているか、遅
れているかを示したものである。

【００５３】ランダム周期ループフィルタ部１は図８に
示した従来のループフィルタと同一のものであり、やは
りＮ段のランダムウォークフィルタとなっている。即
ち、図８に示したように入力データをアップダウンカウ
ンタＣＮＴで累積してカウント値が±Ｎになったときに
オーバーフロー検出回路ＯＤＴでアップダウンカウンタ
ＣＮＴをリセットする。

【００５４】これにより、位相制御を行うか否かを示す
情報と、進みに対して「０」、遅れに対して「１」を対
応させた方向を示す情報の２ビットを出力する。例え
ば、２ビット中の上位ビットを極性ビットとして「１
１」のときは位相を進ませることを示し、「０１」のと
きは位相を遅らせることを示し、更に「００」のときは
位相制御を行わないことを示すことができる。

【００５５】一方、同じく位相比較情報を入力する定周
期ループフィルタ部２は、（ランダム周期ループフィル
タ部１と同じ構成を有する）ランダム周期ループフィル
タ部２１とアップダウンカウンタ２２と周期間隔変換部
２３とを直列接続したものである。

【００５６】このような定周期ループフィルタ部２にお
いて、ランダム周期ループフィルタ部２１は図８に示す
アップダウンカウンタＣＮＴがＭ段で構成されており、
Ｍ＞Ｎの関係に設定された充分長い期間に渡って同期ず
れを起こしているかを調べ、±Ｍで±１を出力する。

【００５７】このフィルタ部２１の出力はアップダウン
カウンタ２２でカウントされ、そのカウント値は±Ｌま
での累積値を取り得るように設定しておく。そして、カ
ウント値−Ｌ〜＋Ｌの各カウント値を周期間隔変換部２
３が入力して対応する周期間隔値に変換する。この場
合、周期間隔変換部２３は、アップダウンカウンタ２２
から出力されるカウント値の絶対値が等しければ同じ値
に変換し、更に絶対値の大きさに周期間隔が反比例する
ように変換すると共に、この周期間隔置きに位相制御パ
ルスを出力する。その場合、進ませるか遅らせるかを示
す方向ビットはアップダウンカウンタ２２の値が正か負
かによって決められる。

【００５８】次にこの実施例の動作について説明する
と、初期状態ではアップダウンカウンタ２２のカウント
値は０にリセットされており、それに対応する周期間隔
は∞であり定周期ループフィルタ部２からの出力は無
い。もしこのディジタル・ループフィルタを設置してい
る加入者側の装置(NT)のクロック周波数がネットワーク
クロックの周波数に比べて低い場合、入力される位相比
較情報は全体としては遅れを示す＋１のデータの方が、
進みを示す−１のデータを大幅に上回る筈である。

【００５９】このためフィルタ部１及び２１はそれぞれ
のアップダウンカウンタＣＮＴが＋Ｎ、＋Ｍに達する場
合が多くなる。フィルタ部２１の段数Ｍをフィルタ部１
の段数Ｎの４〜８倍の値に設定したときには、初期状態
ではアップダウンカウンタ２２が０にリセットされてい
ることから、最初はフィルタ部１のみが進みの制御パル
スを加算器３より発生する。そして、或る程度時間が経
つとランダム周期ループフィルタ部２１も進みの制御パ
ルスを出力するようになるので、アップダウンカウンタ
２２も正の方向にカウントされ、周期間隔変換部２３が
アップダウンカウンタ２２のカウント値に対応する周期
間隔で進みのＤＰＬＬ制御パルスが加算器３から出力さ
れるようになる。

【００６０】更に時間が経つとアップダウンカウンタ２
２は一層大きいカウント値になり、このカウント値に反
比例してより短い周期間隔で進みのＤＰＬＬ制御パルス
を出力することになる。この間、フィルタ部１も進みの
パルスを多く出力している。

【００６１】このようにして次第に周期間隔が小さくな
って行くとＤＰＬＬ制御後の加入者側装置(NT)の基本ク
ロック周波数がネットワークのクロック周波数に近づい
て行く。

【００６２】そうなると２ビットの位相比較情報は遅
れ、進みの数がほぼ等しい数になってきて、フィルタ部
１及び２１は共に出力を発生しなくなり、従ってアップ
ダウンカウンタ２２は一定値を示すようになり定常状態
に達する。

【００６３】このように周波数偏差が大きいときの定常
状態では定周期ループフィルタ部２が主役を演じること
を示している。

【００６４】一方、周波数偏差が小さいときはアップダ
ウンカウンタ２２のカウント値の絶対値が小さいときで
あり、これに反比例して周期間隔変換部２３からの周期
間隔が大きい状態となるので位相比較情報は±１の数が
ほぼ等しくなりそこで平衡する。この場合は定常状態に
なっても定周期ループフィルタ部２からの位相制御パル
ス数がランダム周期ループフィルタ部１からの位相制御
パルス数に比べて特に多くなることはない。

【００６５】もし周波数偏差が０になった場合は位相を
合わせるだけであるから、基本的にはフィルタ部１のみ
が動作することになる。

【００６６】以上のように本発明では周波数偏差が大き
いときは定周期ループフィルタ部２が定期的にパルスを
出力するので、ランダム周期ループフィルタ部１のフィ
ルタ段数Ｎを十分大きくすることができ、位相比較情報
の不確定性を十分圧縮でき、以てジッター規格を満足さ
せることができる。

【００６７】実施例（図３） 図３に本発明に係るディジタル・ループフィルタの別の
実施例が示されており、図２に示した実施例でのラ
ンダム周期ループフィルタ部２１の段数Ｍの規模が大き
いという欠点があるため、この実施例ではフィルタ部
２１の入力をランダム周期ループフィルタ部１の出力か
ら得ることにより、フィルタ部２１の段数をＭからＭ’
（４〜８）に減らしたものである。その他は実施例と
同じ構成である。

【００６８】即ち、この実施例の動作では先ずフィル
タ部１を使って位相比較情報を測定する。その出力は周
波数偏差があると長期的に見ると＋１又は−１の何方か
に偏る。この偏りを更にフィルタ部２１で測定する。も
し周波数偏差が定常的に存在するとフィルタ部２１は±
Ｍ’に達してアップダウンカウンタ２２のカウントを押
し上げる。これ以降の動作は実施例の場合と同じであ
る。

【００６９】実施例ではフィルタ部２１が直接入力デ
ータを取り込んで周波数偏差を検出するため長期的な判
定が必要ということで、フィルタ部２１の段数Ｍをフィ
ルタ部１の段数Ｎの４〜８倍に設定する必要があった。
このため実施例のフィルタ部２１の段数Ｍは512 〜10
24段になってしまう。このフィルタ部の実際の回路はア
ップダウンカウンタになるが、符号ビットも残るように
する必要があるため1024段のときには12ビットのアップ
ダウンカウンタになる。これに対して実施例では段数
８のフィルタ部２１は符号ビットも含めて５ビットのア
ップダウンカウンタで済むから、７ビット分の回路が削
減できる。

【００７０】今、周波数偏差が例えば＋７２ppm の場合
について、実施例の動作を再度定性的に説明する。

【００７１】もし初期条件としてアップダウンカウンタ
２２のカウント値が０であって、定周期ループフィルタ
部２からのパルスの出力がない状態からスタートしたと
すると、周波数偏差＋７２ppm に対応する位相比較情報
である例えば正方向のパルスがランダム周期ループフィ
ルタ部１に高い頻度で入力し、その累積結果としてラン
ダム周期ループフィルタ部１の出力としてＤＰＬＬ制御
パルスが加算器３から出力される。

【００７２】このときランダム周期ループフィルタ部１
の出力はランダム周期ループフィルタ部２１の入力でも
あるから、周波数偏差があるとランダム周期ループフィ
ルタ部２１も出力を発生し、アップダウンカウンタ２２
のカウント値は変化する。アップダウンカウンタ２２の
カウント値が変化すると定周期ループフィルタ部２から
の出力パルスの間隔が変化して、やがて定周期ループフ
ィルタ部２からのパルスの間隔が周波数偏差である７２
ppm に対応する「７２」に達したとき、実施例の回路
の出力であるＤＰＬＬ制御パルスにより周波数偏差は完
全に補正される。カウント値と周波数偏差と周期間隔の
関係を次の表１に示す。

【００７３】

【表１】

【００７４】周波数偏差が無くなると、実施例の回路
への入力である位相比較情報は無くなり、実施例の回
路は定常状態に達する。周波数偏差が７２ppm で実施例
の場合、定常状態に達すると表１よりアップダウンカ
ウンタ２２のカウント値は１６になり、この時の定周期
ループフィルタ部からのＤＰＬＬ制御パルスの周期間隔
は７２になっている筈である。

【００７５】ここで注意すべきはカウント値の１６にあ
まり意味がなく、定周期ループフィルタ部２からのパル
スの周期間隔が７２になるところが安定点ということで
ある。周期間隔変換部２３で、例えば、カウント値が１
０の時に定周期ループフィルタ部２からのパルスの周期
間隔が７２になるように設定されている場合には、カウ
ント値１０になると、７２ppm の周波数偏差は補正され
るから、入力の位相比較情報は正負ほぼ同数となり、そ
の累積値はほぼ０になるから、実施例の回路は定常状
態に入る。

【００７６】より具体的に説明するためにランダム周期
ループフィルタ部１は７段のアップダウンカウンタで構
成されるランダムウォークフィルタであり、ランダム周
期ループフィルタ部２１は３段のアップダウンカウンタ
で構成されるランダムウォークフィルタであると仮定す
る。

【００７７】この様にすると位相比較情報として正また
は負の片方向に累計で１２８個の入力があった時、ラン
ダム周期ループフィルタ部１は１つ出力を出す事にな
り、更にこのランダム周期ループフィルタ部１の出力が
片方向に８個になると、ランダム周期ループフィルタ部
２１が出力を発生し、アップダウンカウンタ２２のカウ
ント値が１だけ大きくなることになる。

【００７８】結局、ランダム周期ループフィルタ部２１
からの出力パルスの累積値が片方向に８個に達したとき
アップダウンカウンタ２２のカウント値が１だけ変化す
ることになる。

【００７９】ランダム周期ループフィルタ部２１を挿入
する目的は入力データの細かい変化を取り除くことであ
り、その段数を増やすことにより長期間に渡る変化を取
り出すことができる。ランダム周期ループフィルタ部１
の出力をＤＰＬＬ制御パルスとして用い、更にランダム
周期ループフィルタ部２１として３段のアップダウンカ
ウンタを用いるのは、定周期ループフィルタ部２は入力
の変化に対してランダム周期ループフィルタ部１に比べ
てより長期的な変化に対応しなければならないためであ
る。

【００８０】定常状態に達した後にもランダム周期ルー
プフィルタ部１からは短期的な周波数偏差などに対応す
るために位相を正または負にシフトするパルスがときど
き出力されるが、長期的に周波数偏差が変化しない限り
ランダム周期ループフィルタ部１からのパルスの数をラ
ンダム周期ループフィルタ部２１との縦続回路を使って
長期的に累積すると０となり、ランダム周期ループフィ
ルタ部２１の出力が現れることは無い。

【００８１】尚、ここでランダム周期ループフィルタ部
２１もアップダウンカウンタで構成されていることを考
慮すると、実際の回路ではランダム周期ループフィルタ
部２１をアップダウンカウンタ２２に含ませることも可
能である。もし３段のアップダウンカウンタで構成した
ランダム周期ループフィルタ部２１をアップダウンカウ
ンタ２２に含ませるとすると、表１のカウント値の欄の
値が０の代わりに０〜７となり、１の代わりに８〜１５
のように変化する。

【００８２】実施例（図４） 図４は本発明に係るディジタル・ループフィルタの更に
別の実施例を示したもので、この実施例は実施例
における周期間隔変換部２３の出力信号を入力してフィ
ルタ部２１にフィードバックさせる分周回路２４を付加
することにより、周期間隔変換部２３の回路規模を小さ
くするものである。尚、フィルタ部１の出力信号と分周
回路２４の出力信号とはループフィルタ部２１において
オア入力される形になっている。

【００８３】この実施例の動作を、やはり周波数偏差
が例えば＋７２ppm の場合について実施例との比較に
おいて以下に説明する。

【００８４】この実施例の場合も定常状態に達したと
きは先ず最初は上述の状態になったとしても、例えばラ
ンダム周期ループフィルタ部２１の段数が８で、分周回
路２４の分周比が１／８とすると定周期ループフィルタ
部２からのパルスの周期間隔が７２周期（表１参照）に
なっている場合、４６０８周期（＝８×８×７２）に１
回の割合で、定周期ループフィルタ部２からの出力に基
づいたパルスがアップダウンカウンタ２２に逆入力する
ことになる。

【００８５】ここで分周回路からランダム周期ループフ
ィルタ部２１への入力はアップダウンカウンタ２２のカ
ウント値が＋１６と正になっている時は負の入力となる
ように制御され、アップダウンカウンタ２２のカウント
が−１６と負になっているときは正のパルスを分周回路
からランダム周期ループフィルタ部２１に出力するよう
に制御される。

【００８６】この制御によりアップダウンカウンタ２２
のカウント値はその絶対値が小さい方向に変化する。例
えばアップダウンカウンタ２２のカウント値が１６から
１５に減少したとすると表１より定周期ループフィルタ
部２からのパルスの周期間隔が７７周期になる。７２周
期に１回出力されていたのが、７７周期に１回に変わる
と、単位時間当たりのＤＰＬＬ制御パルスの数が減少す
るから、＋７２ppm の周波数ｆ_m 偏差に対応出来なくな
る。

【００８７】単位時間当たりのＤＰＬＬ制御パルス数が
不足すると周波数偏差が再び生じて、実施例の回路入
力は平均的に零（累積値として）でなくなり、ランダム
周期ループフィルタ部１の出力が発生する。そしてラン
ダム周期ループフィルタ部１の出力としてＤＰＬＬ制御
パルスが出力され、加算器３により定周期ループフィル
タ部２からのパルスと合わせて７２ppm の周波数偏差に
対応することになる。

【００８８】ランダム周期ループフィルタ部１からのパ
ルスの間隔ｘは周期当たりのパルス数を考慮した次の
(3) 式 １／７２＝１／７７＋１／ｘ (3) から求められ、ｘ＝１１０９である。即ち、１１０９周
期に１回の割合でランダム周期ループフィルタ部１から
正のパルスが出力されると、定周期ループフィルタ部２
からのパルスと合わせて、トータルでは７２周期に１回
の割合で最終的なＤＰＬＬ制御パルスが出力されること
になる。

【００８９】ランダム周期ループフィルタ部１の出力は
ランダム周期ループフィルタ部２１の入力であるから、
ランダム周期ループフィルタ部２１が８段のアップダウ
ンカウンタで構成されている場合、ランダム周期ループ
フィルタ部１からの出力パルスの累積値が８に達すると
アップダウンカウンタ２２のカウント値が１だけ変化す
るように働くから、ランダム周期ループフィルタ部２１
からのパルスが１１０９周期に１個出力されるとする
と、アップダウンカウンタ２２の入力端におけるパルス
間隔に換算すると８８７２（＝１１０９×８）周期にな
る。

【００９０】言い換えればランダム周期ループフィルタ
部１からの入力によりアップダウンカウンタ２２は８８
７２周期毎にカウント値を１だけ大きくするように動こ
うとする。

【００９１】しかし、前述のように分周回路経由の出力
によってアップダウンカウンタ２２は４６０８周期毎に
カウント値を１だけ小さくするように動こうとするか
ら、この状態ではアップダウンカウンタ２２のカウント
値は更にその絶対値が小さくなる方向に動き、アップダ
ウンカウンタ２２のカウント値は１５から１４に変化す
る。

【００９２】アップダウンカウンタ２２のカウント値が
１４になると、定周期ループフィルタ部２からのパルス
の周期は８３になり、ランダム周期ループフィルタ部１
からのＤＰＬＬ制御パルスの間隔は５４２周期（１／７
２＝１／８３＋１／ｘ）になり、ランダム周期ループフ
ィルタ部１経由のＤＰＬＬ制御パルスに基づくアップダ
ウンカウンタ２２への入力パルスのパルス間隔は４３３
６（５４２×８）となり、これは分周回路２４経由でア
ップダウンカウンタ２２に入力するパルスのパルス間隔
である４６０８周期とほぼバランスする。

【００９３】上記の説明では分かりやすくするため、ラ
ンダム周期ループフィルタ部１からのパルス周期を計算
するとき定周期ループフィルタ部２からのパルスの周期
としてバランスが崩れる前の値をそのまま使っている
が、実際には新しい平衡状態に達したあとの周期間隔を
使う必要がある。

【００９４】次に式を使ってやや定量的に説明すると、
今、周波数偏差を(2) 式に代入することによって求まる
ＤＰＬＬ制御パルスの周期間隔をｎとして、実施例で
定常状態に達した後の、定周期ループフィルタ部２から
のパルスの周期間隔をnp、ランダム周期ループフィルタ
部１からの平均的なパルスの周期をnrとすると定常状態
では次式が成り立つ。

【００９５】先ず、実施例の回路の出力端（加算器３
の出力端）ではランダム周期ループフィルタ部１からの
パルスと定周期ループフィルタ部２からのパルスとで必
要なパルスを賄うことになるから、 1/n ＝1/np＋1/nr (4) が成り立たなければならない。更にアップダウンカウン
タ２２の入力端では平均的には零にならなければならな
いから、ランダム周期ループフィルタ部２１の入力端で
このことを考慮すると、 1/np/8−1/nr＝0 (5) が成り立つ必要がある。

【００９６】これらの２つの式(4) 及び(5) を解くと次
式が得られる。 np＝n ・9/8 (6) nr＝ｎ・9 (7) これらの式(6) 及び(7) から周波数偏差に対応する為に
必要なＤＰＬＬ制御パルスの供給に関して、分周回路２
４の分周比が８のときは１周期当たりのパルス数で考え
ると全体の8/9 を定周期ループフィルタ部２から供給
し、残りの1/9 をランダム周期ループフィルタ部１から
供給することになる。

【００９７】尚、上の２つの式(6) 及び(7) では分周比
を８としているが、特殊な場合としてこれを無限大とす
るとnr＝0 、np＝ｎとなり、実施例に対応する。

【００９８】上記の式(6) 及び(7) からある程度大きな
周波数偏差の場合にランダム周期ループフィルタ部１か
ら1/9 を供給するということは、平均的にランダム周期
ループフィルタ部１からある程度小さい周期（この場合
は６４８）で、定周期ループフィルタ部２からのパルス
と同一方向のパルスを出力することを意味しており、こ
れにより不確定性に基づく逆方向のパルスを抑圧するこ
とが出来る。

【００９９】なぜならば実施例、のように周波数誤
差に対する位相制御のほとんどを定周期ループフィルタ
でまかなう場合には、バランス状態では、ランダム周期
ループフィルタはほとんど位相制御パルスを出力しない
ため、そこへ短期的な不確定性が加わるとランダム周期
ループフィルタは、その偏りに反応し、偏りによっては
両方向のパルスを出力するが本実施例のように周波数誤
差に対する位相制御の一部をランダム周期ループフィル
タでまかなう場合には、バランス状態で片方向の位相制
御パルスを出力しているため、或る大きさまでの不確定
性ならばパルス間隔のバラツキは生じるが逆方向のパル
スは生じないからである。

【０１００】これによりＤＰＬＬ制御パルスは全て正ま
たは負の片方向になり、制御パルスが両方向に生じる実
施例，の場合に比べてジッターは小さくなる。

【０１０１】周波数偏差が小さいときは上記の式(7) か
ら求められるnrは大きな値になり、不確定性を抑圧でき
る程まで１周期当たりのパルス数は大きくならなくなる
が、その場合にはnpも大きな値になっているのでパルス
間の距離は充分大きくなり両方向のパルスがあってもジ
ッターを充分小さく保ことが可能である。

【０１０２】尚、以上のことから明らかなように分周回
路２４を経由したパルスは周期的でありランダム性はな
いから、その出力は必ずしもランダム周期ループフィル
タ部２１を経由する必要はない。上記の例の場合、分周
回路２４の段数を３段でなく６段（即ち1/64分周）にし
て直接アップダウンカウンタ２２の入力とすることもで
きる。

【０１０３】また、前に述べたようにＤＰＬＬパルスが
出力されたときジッターが発生するが、マスタークロッ
ク周波数が基本クロック周波数の192 倍のときはジッタ
ーの大きさは約０．５％(=1/192)である。もし遅れ、進
みの両方のパルスを用いるとＤＰＬＬパルス間の距離
（周期間隔) が充分離れていてもピーク−ピークで約１
％のジッターが発生するが、実施例の場合は片方向の
ＤＰＬＬパルスのみを用いることになるので、ジッター
の大きさは実施例の場合に比べて小さくなる。前に述
べたように実際にはプリカーソル値など位相比較情報の
不確定性があるため、ジッターはもっと大きくなるが、
片方向のみのＤＰＬＬパルスを用いることにより約０．
５％だけはジッター特性を改善できるのである。

【０１０４】もし同程度のジッターを許すのであれば、
この改善する分を表１のカウント値／周期間隔変換表の
簡略化に振り向けることができる。

【０１０５】即ち、表１の代わりに下記の表２のように
１６レベルで、最大周期間隔を 579でなくそれに近い 5
12にすることができるから、そのハードウェアは４ビッ
ト−９ビット変換になり回路規模は約５０ゲートと約１
／３に圧縮できる。

【０１０６】

【表２】

【０１０７】またジッター特性を小さくするためには隣
合うＤＰＬＬパルス間の間隔が充分離れていることも重
要である。前述のＤＰＬＬパルスによるジッターの大き
さが０．５％というのはＤＰＬＬパルス間の間隔が基本
クロックで２０以上離れている場合である。

【０１０８】ホールド回路 本発明ではこの点を考慮して、図４に点線で示すように
ホールド回路４をランダム周期ループフィルタ部１と加
算器３との間に設けることができる。

【０１０９】即ち、このホールド回路４では、ランダム
ＤＰＬＬ制御パルスはランダム周期ループフィルタ部１
が±Ｎに達したときすぐに出力されるのではなく、±Ｎ
に達した後、定周期ループフィルタ部２からの周期的Ｄ
ＰＬＬ制御パルスが出力されるサイクルの丁度中間のサ
イクルに来たとき、アップダウンカウンタ２２の制御を
受けて出力させるものである。

【０１１０】このため、ホールド回路４はランダム周期
ループフィルタ部１が±Ｎに達したとき、ランダムＤＰ
ＬＬ制御パルス出力可という情報とその方向の情報の２
ビットを記憶し、定周期ループフィルタ部２が周期的Ｄ
ＰＬＬ制御パルスを出力するサイクルのほぼ中央に当た
るサイクルであることを示す制御信号を受けて、記憶し
ているランダムＤＰＬＬ制御情報を出力すると共にその
記憶情報をクリアする。このようなホールド回路４は制
御パルスの有無と方向を記憶するためのフィリップフロ
ップ回路２個とパルス間の距離をカウントするためのカ
ウンタを用いて容易に構成することができる。

【０１１１】ホールド回路４を設けた場合には、次の表
３の変換表を用いる実施例の回路出力であるＤＰＬＬ
制御パルス間の距離は最短でも２６基本クロックとな
り、隣合うＤＰＬＬ制御パルス間の距離が近過ぎること
によるジッターの増加を防ぐことができる。

【０１１２】

【表３】

【０１１３】しかしホールド回路４を用いて、ランダム
ＤＰＬＬ制御パルスを周期的ＤＰＬＬ制御パルスが出力
されるタイミングの中間点のみに限ると、周期間隔が大
きいとき多少問題が発生する。例えば周期間隔が 781の
ときは、最大780 サイクルもランダムＤＰＬＬ制御パル
スの出力が遅れる場合があることになり、ジッターは小
さくなるけれども位相の補正はできないことになる。

【０１１４】このため周期間隔が長い場合には中間点で
はなく、ＤＰＬＬ制御パルス間の距離が十分離れれば、
ランダムＤＰＬＬ制御パルスを出力可とするようなホー
ルド回路を用いることによりさらにジッター特性を改善
することができる。

【０１１５】例えば周期間隔が600 以上のときは中間点
でなく、３等分点での出力を可とする方法もある。更
に、周期的ＤＰＬＬ制御パルスの出力タイミングの前後
(例えば)100サイクルは出力できないがそれ以外のタイ
ミングではランダムＤＰＬＬ制御パルスを何時でも出力
させることもできる。

【０１１６】尚、図４に示した実施例では、分周回路４
の入力信号を周期間隔変換部２３からの周期的ＤＰＬＬ
制御パルスとしたが、これに限らず、やはり図４に点線
で示す如く加算器３から出力されるＤＰＬＬ制御パルス
（位相制御情報）を入力信号としてもよい。

【０１１７】この場合には、上記の式(5) は、 1/n8−1/nr=0 となり、これと上記の式(4) から、上記の式(6) 及び
(7) は、それぞれ、 np=n・8/7 nr=n・8 となる。

【０１１８】これらの式から周波数偏差に対応する為に
必要なＤＰＬＬ制御パルスの供給に関して、分周回路２
４の分周比が８のときは１周期当たりのパルス数で考え
ると全体の7/8 を定周期ループフィルタ部２から供給
し、残りの1/8 をランダム周期ループフィルタ部１から
供給することになる。

【０１１９】実施例（図５） 図５は本発明に係るディジタル・ループフィルタの実施
例を示したもので、この実施例では、実施例の構成
において定周期ループフィルタ部２中のランダム周期ル
ープフィルタ部２１を取り除き、ランダム周期ループフ
ィルタ部１の出力信号をアップダウンカウンタ２２に直
接入力させたもので、更にこのアップダウンカウンタ２
２にはタイマー２５が接続されている。

【０１２０】即ち、実施例までは、始めはランダム周
期ループフィルタ部１を用いてＤＰＬＬ制御を行うが、
そのパルスの数をカウントし、その多さに応じて順次周
期的制御回路からのパルスに置き換えて行き、ランダム
周期ループフィルタ部１からのパルスが出なくなる所で
バランスがとれるという手法を用いている。

【０１２１】これに対してこの実施例では、タイマー
２５により単位時間を設定し、この単位時間当たりのラ
ンダムＤＰＬＬ制御パルスの数をアップダウンカウンタ
２２でカウントして、その多さに応じて周期間隔変換部
２３が周期間隔変換表を使って周期的ＤＰＬＬ制御パル
スの周期間隔を決める。

【０１２２】例えばタイマー２５による単位時間を基本
クロックで2048サイクルとしたとき、この2048サイクル
の間にランダム周期ループフィルタ部１から出力された
ランダムＤＰＬＬ制御パルスの数をアップダウンカウン
タ２２でカウントする。この場合、初期状態ではランダ
ム周期ループフィルタ部１の段数Ｎは128 のように大き
な値ではなく８とか16程度の段数にしておき、ランダム
周期ループフィルタ部１からのランダムＤＰＬＬ制御パ
ルスのみでも周波数偏差に追従できるようにしておく。

【０１２３】例えば2640基本クロック間でのランダムＤ
ＰＬＬ制御パルス数と周波数偏差の関係は次の表４のよ
うになり、2000〜3000サイクルという十分長い時間を取
っているので不確定性に影響されることなく、パルス数
をカウントできる。

【０１２４】

【表４】

【０１２５】この周波数偏差に対応する定周期ループフ
ィルタ部２からの周期的ＤＰＬＬ制御パルスの周期間隔
は上記の表４の周期間隔Ａである。周期間隔Ａに示す間
隔で周期的ＤＰＬＬ制御パルスを出力することにより、
ランダム周期ループフィルタ部１からの出力をほぼ０に
することができる。

【０１２６】ランダム周期ループフィルタ部１からの出
力がほぼ０というのは、実施例でも述べたようにラン
ダム周期ループフィルタ部１から正負のパルスが出力さ
れることになり、ジッター特性を小さく保つという場合
必ずしも望ましいことではない。

【０１２７】その場合には表４の周期間隔Ａの代わりに
例えば実施例の回路に用いる表３の変換表に等しい周
期間隔Ｂを用いればよい。周期間隔Ｂは周期間隔Ａに比
べて約1.2 倍大きな値になっている。この周期間隔Ｂは
逆算するとほぼ3168基本クロック (=1.2×2640) でのパ
ルス数が表４の左端のパルス数になることと等しい。

【０１２８】従って3160基本クロック時間におけるラン
ダムＤＰＬＬ制御パルスの出力数を方向を加味してカウ
ントし、その値から表４の周期間隔Ｂによる周期間隔を
得るカウント値／周期間隔変換表を周期間隔変換部２３
で用いれば、対応する周波数偏差に対して周期的ＤＰＬ
Ｌ制御パルス数が不足し、ランダム周期ループフィルタ
部１から不足分のパルスが出力される。このパルスの向
きは周期的ＤＰＬＬ制御パルスの向きと同方向であり、
実施例の場合と同様にジッターの低減に効果がある。

【０１２９】更に、実施例の場合にも実施例で述べ
たホールド回路を挿入し、ランダムＤＰＬＬ制御パルス
の出力サイクルを周期的ＤＰＬＬ制御パルスが出力され
るサイクルの中間点にもってくることは可能であり、ジ
ッターを低減できることは明らかである。

【０１３０】尚、以上の説明での表の周期間隔の値など
は全てマスタークロック15.36MHzで基本クロックが80kH
z で、周波数偏差が±135ppmの場合であり、それ以外の
場合は本説明と同様に適当な値がえられることはいうま
でもない。さらに上記条件の場合にも表１〜４の値は一
例であり、ハードウェアの規模圧縮などのためさらに異
なる値を用いることができることも言うまでもない。

【０１３１】

【発明の効果】以上説明したように、本発明に係るディ
ジタル・ループフィルタからの位相制御情報を用いるこ
とにより、ジッターが小さく対応できる周波数偏差の範
囲が広いＤＰＬＬ回路を提供することができる。即ち、
従来のＤＰＬＬ回路では±50ppm 程度の周波数偏差に対
応できたが、それ以上の周波数偏差に対応する場合はジ
ッター特性を犠牲にせざるを得なかったが、本発明を用
いれば周波数偏差±150ppmへの対応も可能になり、これ
によりディジタル加入者線伝送システムの加入者側の装
置のマスター発振器として水晶振動子とＬＳＩ内蔵のイ
ンバータとによる廉価な回路が適用可能となり、経済的
なメリットも大きい。

【図面の簡単な説明】

【図１】本発明に係るディジタル・ループフィルタの原
理的な構成を示したブロック図である。

【図２】本発明に係るディジタル・ループフィルタの実
施例を示したブロック図である。

【図３】本発明に係るディジタル・ループフィルタの実
施例を示したブロック図である。

【図４】本発明に係るディジタル・ループフィルタの実
施例を示したブロック図である。

【図５】本発明に係るディジタル・ループフィルタの実
施例を示したブロック図である。

【図６】一般的なＰＬＬ回路の構成を示したブロック図
である。

【図７】受信信号波形とプリカーソル値と位相との関係
を示した波形図である。

【図８】従来例の構成を示したブロック図である。 １，２１ ランダム周期ループフィルタ部 ２ 定周期ループフィルタ部 ２２ アップダウンカウンタ ２３ 周期間隔変換部 ２４ 分周回路 ３ 加算器 ４ ホールド回路 ５ タイマー 図中、同一符号は同一又は相当部分を示す。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 位相比較情報に基づいてＤＰＬＬのため
   の位相制御情報を生成するディジタル・ループフィルタ
   において、 該位相比較情報に基づいて周期がランダムな位相制御情
   報を発生するランダム周期ループフィルタ部(1) と、 該位相比較情報による周波数偏差に反比例した周期的な
   位相制御情報を発生して該ランダム周期ループフィルタ
   部(1) からの該位相制御情報を補完する定周期ループフ
   ィルタ部(2) と、 両フィルタ部(1,2) の各出力信号を合わせた位相制御情
   報とする加算器(3) と、 を備えたことを特徴とするディジタル・ループフィル
   タ。
2. 【請求項２】 該ランダム周期ループフィルタ部(1)
   が、等価的に±１、０の３種類のデータから成る位相比
   較情報を入力して加算して行き、その累計値が±Ｎにな
   ったときそれぞれ±１をランダムＤＰＬＬ制御パルスと
   して出力すると共に該累計値をクリアするものであり、 該定周期ループフィルタ部(2) が、該位相比較情報を入
   力する最大累計値がＭ（Ｍ＞Ｎ）の別のランダム周期ル
   ープフィルタ部(21)と、この別のランダム周期ループフ
   ィルタ部(21)の出力をカウントするアップダウンカウン
   タ(22)と、該カウント値に反比例した周期間隔で方向が
   該カウンタ(22)の符号に対応した周期的ＤＰＬＬ制御パ
   ルスに変換する周期間隔変換部(23)とで構成され、 該加算器(3) より該位相制御情報として該ランダムＤＰ
   ＬＬ制御パルス又は周期的ＤＰＬＬ制御パルスが出力さ
   れることを特徴とした請求項１に記載のディジタル・ル
   ープフィルタ。
3. 【請求項３】 該定周期ループフィルタ部(2) が、該位
   相比較情報でなく該ランダムＤＰＬＬ制御パルスを入力
   することを特徴とした請求項２に記載のディジタル・ル
   ープフィルタ。
4. 【請求項４】 該定周期ループフィルタ部(2) が、出力
   する周期的ＤＰＬＬ制御パルスを分周して該周期的ＤＰ
   ＬＬ制御パルスとは逆方向のパルスを該別のランダム周
   期ループフィルタ部(21)に入力するための分周回路(24)
   を含んでいることを特徴とした請求項２又は３に記載の
   ディジタル・ループフィルタ。
5. 【請求項５】 該定周期ループフィルタ部(2) が、該加
   算器(3) から出力される位相制御パルスを分周して該位
   相制御パルスとは逆方向のパルスを該別のランダム周期
   ループフィルタ部(21)に入力するための分周回路(24)を
   含んでいることを特徴とした請求項２又は３に記載のデ
   ィジタル・ループフィルタ。
6. 【請求項６】 該定周期ループフィルタ部(2) が、該別
   のランダム周期ループフィルタ部(21)を含まず、該分周
   回路(24)の出力信号を直接アップダウンカウンタ(22)に
   入力させることを特徴とした請求項４又は５に記載のデ
   ィジタル・ループフィルタ。
7. 【請求項７】 該定周期ループフィルタ部(2) が、該ラ
   ンダムＤＰＬＬ制御パルスを一定周期内でカウントさせ
   るタイマー(25)を含んでいることを特徴とした請求項１
   乃至６のいずれかに記載のディジタル・ループフィル
   タ。
8. 【請求項８】 該ランダムＤＰＬＬ制御パルスを一旦保
   持すると共に該定周期ループフィルタ部(2) から制御さ
   れて該周期的ＤＰＬＬ制御パルスを出力するサイクルの
   中間点付近で該ランダムＤＰＬＬ制御パルスを出力する
   ホールド回路(24)を設けたことを特徴とする請求項１乃
   至７のいずれかに記載のディジタル・ループフィルタ。
9. 【請求項９】 該ホールド回路(24)が、該周期的ＤＰＬ
   Ｌ制御パルスのパルス間隔が長いときは中間点付近に限
   るのではなく、該ランダムＤＰＬＬ制御パルスのパルス
   間間隔が一定時間以上離れるようにしたことを特徴とす
   る請求項８に記載のディジタル・ループフィルタ。