JP2014158252A

JP2014158252A - パターン・ベースの信号の損失の検出器

Info

Publication number: JP2014158252A
Application number: JP2013193604A
Authority: JP
Inventors: Sindalovsky Vladimir; シンダロヴスキーブラッドミール; S Mobin Mohammad; エス．モビンモハマッド; A Smith Rene; エー．スミスレーン
Original assignee: LSI Corp
Current assignee: LSI Corp
Priority date: 2013-02-15
Filing date: 2013-09-19
Publication date: 2014-08-28
Also published as: CN103997378B; EP2768175A1; CN103997378A; US8953665B2; US20140233619A1; KR20140103012A; TW201433098A

Abstract

【課題】パターン・ベースの信号の損失の検出器を提供すること。
【解決手段】説明された実施形態においては、信号の損失（ＬＯＳ）のデータ・パターン・ベースの検出が、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）デバイスの受信経路について使用される。パターン・ベースのＬＯＳ検出は、様々なタイプの接続媒体の上でのデータ損失の検出を可能にし、また一般に、信号減衰の影響を受けにくい。より詳細には、いくつかの説明された実施形態は、離散的時間決定フィードバック等化（ＤＦＥ）が、使用されるときに、着信する受信データについての異なる接続媒体を通してのＬＯＳの信頼できるパターン・ベースの検出を開示している。
【選択図】図１

Description

本発明は、シリアライザ−デシリアライザ（ＳｅｒＤｅｓ）レシーバのパターン・ベース信号の損失のＬＯＳ検出器に関する。

デジタル通信を含む多数のアプリケーションにおいては、クロックおよびデータの回復（ＣＤＲ：ｃｌｏｃｋａｎｄｄａｔａｒｅｃｏｖｅｒｙ）システムを使用して、入力データ・ストリームの正しいタイミング（例えば、周波数および位相）を回復し、次いでこのタイミングを使用して、入力データ・ストリームをサンプリングして、復号化のためのユーザ・データを回復する。シリアライザ／デシリアライザ（ＳｅｒＤｅｓ：ｓｅｒｉａｌｉｚｅｒ／ｄｅｓｅｒｉａｌｉｚｅｒ）デバイスを高速通信において一般に使用して、各送信／受信方向におけるシリアル・インターフェースとパラレル・インターフェースとの間でデータを変換する。

ＳｅｒＤｅｓデバイスは、多くの場合に、ＤＣ−バランスをサポートし、フレーミングを提供し、また信号遷移を保証する符号化スキームを使用する。保証された遷移は、レシーバが、ＣＤＲの中の埋め込まれたクロック信号を抽出することを可能にするが、制御コードは、一般的にデータ・パケットの開始についてのフレーミング（ｆｒａｍｉｎｇ）を可能にする。この符号化スキームはまた、ランニング・ディスパリティを用いてエラー検出を改善し、制御ビットからデータ・ビットの分離を提供し、またバイトおよびワードの同期化の誘導を可能にする。

着信信号の損失を検出する能力は、多くの場合にシステム要件である。信号の損失（ＬＯＳ：ｌｏｓｓｏｆｓｉｇｎａｌ）の検出が必要とされないシステムにおいてさえも、使用可能な着信信号が受信されているかどうかを決定することができることは、多くの場合に有益である。既存のＬＯＳ検出メカニズムは、アナログ・ピーク検出器を使用して、着信する受信シリアル・データの振幅を監視し、それをプログラマブルなしきい値と比較し、またピーク振幅がしきい値を下回るときにＬＯＳフラグを設定する。しかしながら、接続媒体の中の減衰の様々な原因と、着信受信データの周波数内容に対する依存性とが、適切なしきい値を決定することを困難にしている。したがって、そのような変動によって、信号減衰のあらゆる可能性のある原因に普遍的に使用されるしきい値設定を生成することは、一般的に否定される。

この概要は、さらに、詳細な説明において以下で説明されている簡略化された形態で概念の選択を導入するために提供される。この概要は、特許請求の範囲の主題の重要な特徴または絶対不可欠な特徴を識別することを意図してはおらず、また特許請求の範囲の主題の範囲を限定するために使用されることも意図してはいない。

１つの実施形態においては、本発明は、レシーバにおけるパターン・ベースの信号の損失（ＬＯＳ）の検出を可能にする。ＬＯＳ検出は、加算器と、決定フィードバック等化（ＤＦＥ：ｄｅｃｉｓｉｏｎｆｅｅｄｂａｃｋｅｑｕａｌｉｚａｔｉｏｎ）回路およびスライサ回路を有するフィードバック・ループとを有することによる等化を含んでおり、そこでは加算器は、チャネルからの受信シリアル信号をＤＦＥフィードバックと結合して、スライサ回路についての結合された信号を供給する。ＬＯＳ検出は、ｉ）ＤＦＥ適応値と、ｉｉ）スライサ回路からのスライサ出力と、ｉｉｉ）プログラマブルなノイズしきい値とを有するルックアップ・テーブルの使用を含んでおり、そこでは、ルックアップ・テーブルの中のルックアップ値が、プログラマブルなノイズしきい値を下回るときに、ルックアップ・テーブルは、受信シリアル信号なしにスライサ回路において期待信号を生成し、またＤＦＥレベルが、期待ノイズ・レベルを下回る場合に、期待ビットと一緒にマスク・ビットを生成する。ＬＯＳ検出はまた、スライサ出力を期待信号と比較し、またＬＯＳアキュムレータおよびカウンタの回路は、所定の数のレシーバ特性についてコンパレータからの比較結果を累積し、そこではＬＯＳアキュムレータおよびカウンタの回路からのパターン・ベースのＬＯＳインジケータは、スライサ出力の信号パターンが、等化器からのＤＦＥフィードバックによって規定される場合に、設定される。

本発明の他の態様、特徴、および利点は、以下の詳細な説明と、添付の特許請求の範囲と、添付図面とから、より完全に明らかになり、添付図面においては、同様な参照番号は、類似した、または同一の要素を識別している。

例示の実施形態に従って動作するレシーバを有するＬＯＳ検出器のブロック図である。例示の実施形態による、ＬＯＳ検出を有するＳｅｒＤｅｓレシーバの中の図１に示される等化器のブロック図である。図２に示されるＳｅｒＤｅｓレシーバのシリアル・データ・サンプリングについてのパルス応答関数を示す図である。例示の実施形態に従って動作するＳｅｒＤｅｓレシーバの中のパターン・ベースのＬＯＳ検出器のブロック図である。図２および４に示されるＳｅｒＤｅｓレシーバのスライサにおけるシリアル・データのアイ・ダイアグラムを示す図である。図５に示されるＳｅｒＤｅｓレシーバにおいてＬＯＳを検出するための方法のフローチャートを示す図である。

以下では、本発明の実施形態が、図面を参照して説明される。

説明される実施形態は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）デバイスの受信経路についての信号の損失（ＬＯＳ）のデータ・パターン・ベースの検出に関する。パターン・ベースのＬＯＳ検出は、様々なタイプの接続媒体の上でのデータ損失の検出を可能にし、また一般に、信号減衰の影響を受けにくい。より具体的には、いくつかの説明された実施形態は、離散的時間決定フィードバック等化（ＤＦＥ）が使用されるときに、着信する受信データについての異なる接続媒体を通してのＬＯＳの信頼できるパターン・ベースの検出を開示する。説明された実施形態は、スライサに対する入力について生成される決定と、結果として生じる適応された等化器の値とに基づいて比較を実行し、適応された等化器の値が、ノイズ（例えば、信号の損失）の存在下においてスライサの決定に対応するときに、信号の損失を宣言する。

以下の詳細な説明は、いくつかの頭字語を利用しており、これらの頭字語は、一般に当技術分野においてよく知られている。定義は、一般的に、各頭字語の第１の例を用いて提供されるが、便宜上、表１は、それらのそれぞれの定義と一緒に使用される頭字語および省略形のリストを提供するものである。

本明細書においては、用語「データ」と、用語「信号」と、用語「データ・ビット」とは、互いに交換可能なように使用されることに注意されたい。データは、信号またはデータ・ビットに対応し、あるいは信号またはデータ・ビットを含むことができ、また信号およびデータ・ビットは、データのことを意味することができることが、理解される。

図１は、本発明の例示の実施形態に従って動作するレシーバを有するＬＯＳ検出システム１００のブロック図を示すものである。システム１００は、着信シリアル信号をレシーバ１３０の中の受信等化器（ＥＱ：ｅｑｕａｌｉｚｅｒ）１０４へと供給する通信チャネル１０２を含んでいる。有線の、ワイヤレスの、光学的な、または何らかの他のタイプの接続媒体とすることができるチャネル１０２は、関連する転送機能、損失特性、および／またはそれを通過する着信シリアル信号に障害を加えるための他のソースを有する。システム１００は、チャネル１０２によって信号に加えられる周波数損失／変動、シンボル間干渉（ＩＳＩ：ｉｎｔｅｒｓｙｍｂｏｌｉｎｔｅｒｆｅｒｅｎｃｅ）、または他の障害を補正するために受信信号に対して等化を適用するＥＱ１０４をさらに含んでいる。ＥＱ１０４は、ＤＦＥ等化器が、後に続いているアナログ・フロント・エンド（ＡＦＥ：ａｎａｌｏｇｆｒｏｎｔｅｎｄ）等化器を含んでいるが、他のタイプの等化が使用されてもよい。ＥＱ１０４はまた、フィルタリング要素と、利得要素とを含む。ＥＱ１０４は、スライサ回路やデシリアライザなど、サンプリング要素とデシリアライズ（ｄｅｓｅｒｉａｌｉｚｉｎｇ）要素とをさらに含む。ＥＱ１０４からの出力は、デシリアライズ化信号とＤＦＥ適応値（ＤＦＥａｄａｐｔａｔｉｏｎｖａｌｕｅｓ）とを含む。

レシーバ１３０は、ルックアップ・テーブル（ＬＵＴ：ｌｏｏｋｕｐｔａｂｌｅ）１０６と、コンパレータ１０８と、ＬＯＳアキュムレータおよびカウンタ１１０とをさらに含む。ＬＵＴ１０６は、ＥＱ１０４からの出力と、プログラマブルなノイズしきい値１１２とを受信して、着信シリアル信号のない場合に等化器から期待データを計算する。ＬＵＴ１０６におけるルックアップが、プログラマブルなノイズしきい値１１２を下回るときはいつでも、ＬＵＴ１０６は、期待データ・ビットと一緒に、データ・マスク１２０として示されるマスク・ビットを生成する。

ＥＱ１０４からの出力は、コンパレータ１０８において、ＬＵＴ１０６からの期待データ・ビットと比較され、またＥＱレベルが期待ノイズ・レベルを下回る場合に、オプションとしてマスクされる。比較結果は、プログラマブルな数の受信特性についてＬＯＳアキュムレータおよびカウンタ１１０において累積される。そのようなプログラマブルな数は、例えば、レートに関係づけられたクロック１１４とパケット・サイズ１１６との値について導き出される可能性がある。レシーバによってデシリアライズ化されたパターンが、ＤＦＥフィードバック・パターン（すなわち、本明細書における実施形態の場合に、マスクされたビットが、オプションとして除外される可能性がある場合のＤＦＥ出力）によって規定される場合、そのときにはパターン・ベースのＬＯＳインジケータ１１８の値は、信号の損失を示す高レベル（ｈｉｇｈ）に設定されることもある。

チャネル１０２からの着信シリアル・データが、実質的に期待されたＤＦＥフィードバック・パターンと類似しているときに、これは、チャネル１０２を通して送信されるナイキスト・パターンと同等になるであろう。したがって、パターン・ベースのＬＯＳインジケータ１１８の値は、着信シリアル・データが、一般的にレシーバ１３０をフリーズさせ、またはリセットさせるにもかかわらず、高レベルに設定される可能性がある。この特定のシナリオが起こり得る状態についての詳細な説明は、後で図５に関して説明される。

データは、送信されるときに、通常、パケットに分割され、特別なデータが、詰め込まれた各パケットの始めに、かつ／または終わりに挿入される。パケット・サイズ１１６が、知られており、またパケット・サイズ入力においてプログラムされ得る場合、そのときにはＬＯＳアキュムレータおよびカウンタ１１０は、デシリアライズ化データに対する期待ＤＦＥフィードバック・パターンの反復された不均衡をチェックすることができる。不均衡が、これらの特別なデータの周囲のパケット・サイズ間隔の上で反復する場合、そのときには受信データが存在し、またパターン・ベースのＬＯＳインジケータ１１８は、リセットされる（または高レベルに設定されない）。

図２は、ＬＯＳ検出を有するＳｅｒＤｅｓレシーバの中の図１に示される等化器の例示の一実施形態のブロック図を示すものである。示されるように、システム２００は、チャネル２０２と、可変利得増幅器（ＶＧＡ：ｖａｒｉａｂｌｅｇａｉｎａｍｐｌｉｆｉｅｒ）２０４と、レシーバ・フロント・エンド（ＲＸＦＥ：ｒｅｃｅｉｖｅｒｆｒｏｎｔｅｎｄ）２０６と、加算ノード２０８と、スライサ２１０と、デシリアライザ２１２と、決定フィードバック等化器（ＤＦＥ：ｄｅｃｉｓｉｏｎｆｅｅｄｂａｃｋｅｑｕａｌｉｚｅｒ）２１４と、レシーバ等化器（ＲＸＥＱ：ｒｅｃｅｉｖｅｒｅｑｕａｌｉｚｅｒ）適応２１６と、ＣＤＲ２２４と、レシーバＬＯＳモジュール（ＲＸＬＯＳ：ｒｅｃｅｉｖｅｒＬＯＳｍｏｄｕｌｅ）２２９とを含む。

有線の、ワイヤレスの、光学的な、または何らかの他の接続媒体とすることができるチャネル２０２は、関連する転送機能、損失特性、および／またはそれを通過する信号に障害を加える他の原因がある。

システム２００は、チャネル２０２から着信シリアル信号を受信し、またスライサ２１０の中で着信シリアル信号をサンプリングして、ＣＤＲ２２４においてクロックおよびデータの回復を実行する前に信号強調を実行する。そのような強調は、ＶＧＡ２０４においてチャネル２０２からの着信シリアル・データを増幅すること、およびＲＸＦＥ２０６において周波数帯域にフィルタをかけて、チャネル媒体におけるチャネル２０２からのシリアル・データの周波数依存の悪化を補正することを含んでいる。ＶＧＡ２０４と、ＲＸＦＥ２０６とは、一般に、アナログ手段によって実装される。

チャネル２０２は、シンボル間干渉（ＩＳＩ）として説明され得るようなやり方で着信シリアル・データに影響を及ぼす。ＩＳＩは、１つのシンボルのエネルギーが、後続のシンボルと干渉する信号の歪みの形態である。ＩＳＩは、信号のノイズおよび歪みを加え、このようにして通信をより信頼できないものにする。ＩＳＩは、通常、チャネルのマルチパスの伝搬または固有の非線形周波数応答によって引き起こされ、連続したシンボルが、一緒に「ぼやける」ようにする。システムにおけるＩＳＩの存在は、レシーバ出力における決定デバイスにおいてエラーを導入する。それゆえに、送信フィルタと受信フィルタとの設計において、目的は、ＩＳＩの影響を最小限にすることであり、またそれによって可能性のある最小のエラー・レートでその宛先に対してデジタル・データを配信することである。チャネルのＩＳＩは、図３に示されるパルス応答関数などのパルス応答関数を使用することにより、特徴づけられ得る。図３において、時刻１００ｎｓにおいて、１単位振幅の１単位間隔のＵＩ（データ・レートに対応する）方形パルス３０１が、特徴づけられるべきチャネルに印加され、またチャネルの出力は、歪んだパルス３０２を含む。歪んだパルス３０２は、１００．３ｎｓから１００．６ｎｓまでの主要な１個のＵＩパルスを有するが、エネルギー３０３は、また１００．６ｎｓから１０５ｎｓまでに分散される。

いつ信号がサンプリングされるかに応じて、レシーバは、間違った決定を行う可能性があり、ビット・エラーをもたらす。それゆえに、マルチ−Ｇｂ／ｓのデータ・レートがそのようなチャネルにおいて実行可能であるためには、何らかの形態のチャネル等化が、一般に使用される。チャネル等化は、高域通過フィルタリング、トランスミッタおよび／またはレシーバにおけるデータのフィルタリング（フィード・フォワード等化またはＦＦＥとしても知られている）、調整可能なインピーダンス整合ネットワークを使用したインピーダンス整合、通信の技術分野においてよく知られている他の技法など、いくつかの技法を通して達成される可能性がある。

例示の１つの実施形態においては、決定フィードバック等化（決定フィードバック等化器を使用した）として知られている特定の形態の等化が、レシーバにおいて適用されて、着信信号を回復し、また障害を補償する。チャネル２０２が線形時不変（ＬＴＩ：ｌｉｎｅａｒｔｉｍｅ−ｉｎｖａｒｉａｎｔ）チャネルであることを仮定して、ＩＳＩは、時間シフトされた不鮮明にされたパルスの決定論的な重ね合わせとして説明されることもある。次いでＤＦＥは、以前に受信されたデータ・ビットについての情報を使用して、現在の決定からそれらのＩＳＩの寄与を打ち消す。

決定フィードバック等化器は、現在受信されている（また、ＴＸ等化の場合、ときには将来の）シンボルの従来の等化、ならびに検出されたシンボルのフィードバックを使用するフィルタである。いくつかのシステムは、所定のトレーニング・シーケンスを使用して、ＤＦＥ技法の適応プロセスについての基準ポイントを提供して、検出されたシンボルに適用されるタップ値を生成して、現在の受信されたシンボルに対する時間シフトされたパルス・エネルギー歪みの寄与を推定する。

ＤＦＥ技法によれば、フィードバック補償が、以前に受信されたシリアル・データに基づいて着信シリアル・データに適用されて、ＩＳＩについて補償する。ＤＦＥ２１４は、連続的なタイム・ドメインにおいて実装されることもあるが、より多くの場合に、ＤＦＥ２１４は、離散的タイム・ドメインにおいて実装される。

図２について説明されるように、離散的時間ＤＦＥ２１４は、以前に受信されたシリアル・データを記憶し、対応するＤＦＥタップ重みをシリアル・データに適用し、また加算ノード２０８（ＲＸＦＥ２０６とスライサ２１０との間の）に対して処理されたシリアル・データを適用する。以前に受信されたシリアル・データｙ_ｋは、関係式（１）に従って対応する係数によって乗算される。

式中で、ｎは、ＤＦＥ補正の深さであり、ｃ_ｋは、適応されたＤＦＥ係数値であり、ｗ_ｋは、ｍＶ／ビットの単位の２進ビットの重みであり、ｘ_ｉは、着信ＲＸシリアル・データであり、ｙ_ｉは、スライサ入力におけるシリアル・データの現在のビットであり、またｙ_ｉ−ｋは、ＤＦＥが補正した以前に受信された受信されたデータである。

ＤＦＥ補正の深さｎは、変化する可能性があり、また一般的に、ＩＳＩの複雑さ（例えば、ＤＦＥフィルタ・タップおよびオペレーションの数）と、エネルギーの広がりとの間のトレードオフとして特定の実装中に設定される。例示の１つの実施形態においては、ＤＦＥ２１４は、６タップのＤＦＥとして実装される。記憶された最新の６ビットの受信データの値に応じて、ＤＦＥフィードバックは、対応する記憶されたデータ・ビットが、「１」である場合に、ＲＸＦＥ２０６の出力から減算され、また対応する記憶されたデータ・ビットが、「０」である場合に、ＲＸＦＥ２０６の出力に加算される。加算され、または減算された値の大きさは、対応するＤＦＥタップｃ_ｉおよびその重みｗ_ｉのデジタル値によって規定される。

各ＤＦＥ係数値ｃ_ｋは、一般的に、ＲＸＥＱ適応２１６を使用して適応される。ＤＦＥ係数ｃ_ｋを適応させる既存のやり方のうちの１つは、図３のパルス表現に基づいて最小二乗平均（ＬＭＳ：ｌｅａｓｔｍｅａｎｓｑｕａｒｅ）アルゴリズムを使用する。

図４は、例示の実施形態に従って動作するＳｅｒＤｅｓレシーバの中のパターン・ベースのＬＯＳ検出器のブロック図を示すものであり、この実施形態は、図２の等化器と一緒に動作する可能性がある。図２の等化器と、図４のＬＯＳ検出器とのオペレーションを理解する助けとして、決定フィードバック等化の簡単な考察が続いている。

図５は、図２に示されるＳｅｒＤｅｓレシーバのスライサ回路（例えば、スライサ２１０）において適用されるような受信されたシリアル・データのアイ・ダイアグラムを示すものである。図５に示されるように、Ｄ_ｉは、データ・スライサの位置であり、Ｅ_ｉは、エラー・スライサの位置であり、またＴ_ｉは、位相検出のためのＣＤＲ２２４において使用される遷移スライサの位置である。この例示の実施形態においては、データ・アイ当たりに１つのエラー・ラッチしきい値（Ｈ０として示される）が、示されているが、正のオフセットと負のオフセットとを有する、データ当たりに２つのエラー・ラッチが、存在していてもよい。

ＤＦＥ係数ｃ_ｋの適応は、最初に内側のアイ・スプレッドと、外側のアイ・スプレッドとの統計的中央値にそれを置くエラー・ラッチＨ０の垂直的オフセットを調整する。Ｈ０の適応は、同じインデックスを有するデータ・ラッチおよびエラー・ラッチを使用したＬＭＳアルゴリズムを表す関係式（２）によって記述される。

Ｈ０が適応された後に、ＤＦＥ係数ｃ_ｋの適応が、開始される。ＤＦＥ係数ｃ_ｋの適応は、関係式（３）によるＬＭＳアルゴリズムによって記述されることもあり、式中で、エラー・ラッチと、データ・ラッチとのインデックスの間のオフセットは、ＤＦＥ係数インデックスに対応する。

適応されたＤＦＥ係数ｃ_ｎは、ＩＳＩに対して補償するレシーバ・アイの最適化された垂直の開口部を提供する。

図２に戻ると、ＲＸＬＯＳ２２９は、アナログ等化とＤＦＥフィードバックとの前に着信シリアル・データを受信するように結合される。着信シリアル・データに対してロックすることと、有効な受信シリアル・データのない場合のＲＸＥＱ適応２１６とは、レシーバ処理においてエラーを引き起こす可能性があるので、ＬＯＳは、ＣＤＲ２２４のオペレーションにおいて重要な役割を果たす。チャネル２０２の出力において提示されるノイズは、スライサ２１０において完全なデジタル・レベルまでスライスされることもあり、また次いでＣＤＲ２２４と、ＲＸＥＱ適応２１６とは、このスライスされたノイズに対してロックし、また適応させるように試みることもある。この場合には、ＬＯＳは、有効な受信シリアル・データ信号のない場合にＣＤＲ２２４と、ＲＸＥＱ適応２１６との初期状態をフリーズさせ、またはリセットする。

図５に示されるように、ＤＦＥフィードバック信号は、一般に着信ノイズよりも大きな振幅のものであり（有効な受信データのない場合に）、そのようにして加算ノード２０８の出力信号が、主としてＤＦＥ２１４からのＤＦＥフィードバック信号によって規定されるので、ＤＦＥ２１４によって適用される決定フィードバック等化は、データ・アイ・ダイアグラムを変形させ、またそのようにしてスライサ２１０に加えられた信号を変形させる。これは、後で説明されるように防止されない場合には、ＣＤＲ２２４とＲＸＥＱ適応１１６とのループについての暴走状態を引き起こす可能性がある。例示の１つの実施形態においては、Ｃ１が、他のＤＦＥ係数の合計よりも、すなわちＣ２ないしＣ６の絶対値の合計よりも大きな大きさを有するときに、加算ノード２０８は、その出力においてナイキスト・パターン（すなわち、「１０１０...」）を有する。

次いで、受信データのない場合のスライサ２１０における期待データは、関係式（１）から導き出され、また関係式（４）によって表されることもある。

式中で、ノイズは、チャネルからの期待ノイズ値であり、また他のパラメータは、関係式（１）のこれらのパラメータに等しい。

異なる接続媒体についての減衰の周波数依存性は、非常に変化する（例えば、ＶＧＡ２０４とＲＸＦＥ２０６とは、一般にアナログ回路によって実装されるが、ＲＸＬＯＳ２２９などのＬＯＳ検出器のデジタル実装形態が好ましい可能性がある）ので、レシーバに知られていない、異なる信号減衰特性を有する様々な接続媒体は、一般に、アナログ実装形態よりもデジタル実装形態を好ましいものにする。例えば、ナイキスト・パターンが受信されるときに、ナイキスト・パターンは、通常、チャネル２０２において最高の減衰を経験する。受信されたナイキスト・パターンは、ＲＸＬＯＳ２２９のしきい値レベルを下回る可能性があり、ＣＤＲ２２４とＲＸＥＱ適応２１６とがフリーズし、またはリセットするようにさせ、また受信経路をかき乱し、エラーのバーストをもたらす。

図４に戻ると、システム４００は、等化器４３０と、ルックアップ・テーブル（ＬＵＴ）４１８と、コンパレータ４２０と、ＬＯＳアキュムレータおよびカウンタ４２２と、遅延要素Ｚ^−１４２３と、ＣＤＲ４２４とを含んでいて、パターン・ベースのＬＯＳ４２９についての値を供給する。チャネル４０２に結合された等化器４３０は、ＶＧＡ４０４と、ＲＸＦＥ４０６と、加算ノード４０８と、スライサ４１０と、デシリアライザ４１２と、ＤＦＥ４１４と、ＲＸＥＱ適応４１６とを含む。図２の実施形態と、図４の実施形態との間の違いは、図４においては、ルックアップ・テーブル（ＬＵＴ）４１８と、コンパレータ４２０と、ＬＯＳアキュムレータおよびカウンタ４２２とが、等化器４３０の後に加えられ、またパターン・ベースのＬＯＳ４２９は、ルックアップ・テーブル（ＬＵＴ）４１８と、コンパレータ４２０と、ＬＯＳアキュムレータおよびカウンタ４２２との後に配置されることである。

図４に示されるように、適応されたＤＦＥ係数ｃ_ｋは、係数重みｗ_ｋと、デシリアライザ４１２および遅延要素Ｚ^−１４２３からのデシリアライズされたデータと一緒に、ＬＵＴ４１８に対して供給される。ＬＵＴ４１８は、適応された係数および重みに基づいてＤＦＥ補正の実際の振幅を記憶するので、ＬＵＴ値は、デシリアライズされたデータと比較する前にデジタル論理レベルに変換される。変換は、例えば、論理「１」として設定されている正のルックアップ値と、論理「０」として設定されている負のルックアップ値とすることができる。ＬＵＴ４１８は、関係式（４）（ここで、ノイズ＝０を仮定している）に従って着信シリアル・データのない場合にスライサ回路４１０と、デシリアライザ４１２とからの期待出力データを算出する。例示の１つの実施形態においては、ＤＦＥ４１４は、６タップのＤＦＥである。この場合には、以前にスライスされ、またデシリアライズされたデータの６４個の可能な組合せが存在し、それゆえに、ＬＵＴ４１８は、６４個のルックアップ位置を有することができる。以前にデシリアライズされたデータの組合せのいくつかは、チャネル４０２からの期待ノイズと匹敵する低いＤＦＥフィードバックを与えることができる。このようにして、プログラマブルなノイズしきい値４２５が、ＬＵＴ４１８に対する入力として提供される。ＬＵＴ４１８の中のルックアップ値が、プログラマブルなノイズしきい値４２５を下回るときはいつでも、ＬＵＴ４１８は、期待データ・ビットと一緒にデータ・マスク４２６として示されるマスク・ビットを生成する。

遅延要素Ｚ^−１４２３の前の新たにスライスされたビット（例えば、デシリアライザ４１２からの出力データ）は、コンパレータ４２０においてＬＵＴ４１８からの期待データ・ビットと比較され、またＤＦＥレベルが、期待ノイズ・レベルを下回る場合に、オプションとしてマスクされる。比較結果は、レートに関係づけられたクロック４２７やパケット・サイズ４２８など、所定の数のレシーバ特性についてＬＯＳアキュムレータおよびカウンタ４２２において累積される。レシーバ特性の所定の数は、プログラマブルな数である。レシーバのデシリアライズされたパターンが、常にＤＦＥフィードバックによって規定される（ここでは、マスクされたビットは、オプションとして除外される）場合、そのときにはパターン・ベースのＬＯＳインジケータ４２９は、高レベルに設定されることもある。

チャネル４０２からの受信シリアル・データが、期待されたＤＦＥにより規定されたパターン、すなわち、例えば、Ｃ１がＣ２〜Ｃ６の合計絶対値を超過している、上記で説明される例示の実施形態からのチャネル４０２を通して送信されるナイキスト・パターンと全く同じである場合、未解決のシナリオが、存在する可能性がある。この場合には、パターン・ベースのＬＯＳインジケータ４２９は、チャネル４０２から受信されている着信データが、ＣＤＲ４２４とＲＸＥＱ適応４１６とをフリーズさせ、またはリセットさせるにもかかわらず、高レベルに設定される可能性がある。

受信データは、送信されるときに、通常、パケットに分割され、特別のデータが、詰め込まれた各パケットの始めに、かつ／または終わりに挿入される。パケット・サイズ４２８が、知られており、またパケット・サイズ入力においてプログラムされ得る場合、そのときにはＬＯＳアキュムレータおよびカウンタ４２２は、デシリアライズ化データに対する期待ＤＦＥパターンの反復された不均衡をチェックすることができる。不均衡が、パケット・サイズ間隔の上で反復する場合、そのときには受信データが存在し、またパターン・ベースのＬＯＳ４２９の値は、高レベルに設定されない。図４などの例示の実施形態において示されるようなパターン・ベースのＬＯＳ検出器４２９は、様々な接続媒体の上でのデータの損失の検出を可能にし、また信号減衰の影響を受けない。

図６は、図４において示されるＳｅｒＤｅｓレシーバにおいてＬＯＳを検出するための方法６００のフローチャートを示すものである。示されるように、ステップ６０２において、着信シリアル・データが、チャネル４０２から受信される。いくつかの信号強調が、ステップ６０４において、着信シリアル・データをスライサ回路４１０において（ステップ６０６において）サンプリングして、ＣＤＲ４２４においてＣＤＲ機能を実行する前に実行される。そのような強調は、ＶＧＡ４０４においてチャネル４０２からの着信シリアル・データを増幅すること、およびＲＸＦＥ４０６において周波数にフィルタをかけて、チャネル媒体におけるチャネル４０２からのシリアル・データの周波数依存の悪化を補正することを含む。ステップ６０６において、強調された着信シリアル・データは、スライサ４１０の中でサンプリングされ、またデシリアライザ４１２によってデシリアライズされたデータへと変換される。ステップ６０８において、チャネル等化が、ＤＦＥ４１４（これは、離散的タイム・ドメインにおいて実装され得る）によって実行される。ＤＦＥ４１４は、以前に受信されたシリアル・データを記憶し、また関係式（１）に従って対応する係数によって乗算されるＲＸＦＥ４０６と、スライサ４１０との間の加算ノード４０８に対してそのシリアル・データを適用する。ステップ６１０において、ＤＦＥ係数と対応する重みとを含むＤＦＥ値は、ＲＸＥＱ適応回路４１６において適応される。ステップ６１２において、強調された着信シリアル・データは、ＤＦＥフィードバック（すなわち、ＤＦＥ出力信号）と結合されて、スライサ回路４１０についての結合された信号を供給する。

ステップ６１４において、適応されたＤＦＥ値と、デシリアライザ４１２および遅延要素Ｚ^−１４２３からのデシリアライズされたデータとは、ルックアップ・テーブルにおけるルックアップが、プログラマブルなノイズしきい値を下回るときに、ＤＦＥレベルが、期待ノイズ・レベルを下回る場合に、受信シリアル信号のない場合にスライサ回路４１０またはデシリアライザ４１２において期待信号を算出し、また期待データ・ビットと一緒にマスク・ビットを生成するＬＵＴ４１８へと供給される。ステップ６１８において、デシリアライズされたデータは、コンパレータ４２０においてＬＵＴ４１８からの期待信号と比較され、またＤＦＥレベルが、期待ノイズ・レベルを下回る場合に、オプションとしてマスクされる。ステップ６２０において、比較結果は、レートに関係づけられたクロック４２７やパケット・サイズ４２８など、プログラマブルな数のレシーバ特性についてＬＯＳアキュムレータおよびカウンタ４２２において累積される。ステップ６２２において、パターン・ベースのＬＯＳインジケータ４２９は、ＬＯＳアキュムレータおよびカウンタ４２２の累積された結果によって設定される。デシリアライズされたデータ・パターンが、ＤＦＥフィードバックによって規定される（ここでは、マスクされたビットはオプションとして除外される）場合、そのときにはパターン・ベースのＬＯＳインジケータ４２９の値は高レベルに設定される。

本明細書において「１つの実施形態（ｏｎｅｅｍｂｏｄｉｍｅｎｔ）」または「一実施形態（ａｎｅｍｂｏｄｉｍｅｎｔ）」に言及することは、実施形態に関連して説明される特定の機能、構造、または特徴が、本発明の少なくとも１つの実施形態に含まれ得ることを意味している。本明細書の中の様々な場所における慣用句「１つの実施形態においては」の出現は、必ずしもすべてが同じ実施形態に言及しているものとは限らず、また必ずしも他の実施形態を相互に排除する別個のまたは代替的な実施形態であるものとも限らない。同じことが、用語「実装形態（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）」にも当てはまる。

本出願において使用される場合、単語「例示の（ｅｘｅｍｐｌａｒｙ）」は、例、インスタンス、または例証としての役割を果たすことを意味するように本明細書において使用される。「例示の」として本明細書において説明される任意の態様または設計は、必ずしも他の態様または設計よりも好ましい、または有利であるように解釈されるべきものとは限らない。もっと正確に言えば、例示のという単語の使用は、具体的な方法で概念を提示することを意図している。

さらに、用語「または（ｏｒ）」は、排他的「論理和（ｏｒ）」ではなくて包含的「論理和」を意味することが意図される。すなわち、他の方法で指定されない限り、または文脈から明確でない限り、「Ｘは、ＡまたはＢを使用する（ＸｅｍｐｌｏｙｓＡｏｒＢ）」は、自然の包含的な置換のどれをも意味することが意図される。すなわち、Ｘは、Ａを使用する；Ｘは、Ｂを使用する；またはＸは、ＡとＢとの両方を使用する場合、そのときには「Ｘは、ＡまたはＢを使用する」は、上記インスタンスのどれの下でも満たされる。さらに本出願と、添付の特許請求の範囲とにおいて使用されるような冠詞「１つの（ａ）」および「１つの（ａｎ）」は、一般に、その他の方法で指定されない限り、または単数形を対象とするように文脈から明らかでない限り、「１つまたは複数の（ｏｎｅｏｒｍｏｒｅ）」を意味するように解釈されるべきである。

本明細書において説明される主題は、ユーザ対話式コンポーネントを有するコンピューティング・アプリケーションについての１つまたは複数のコンピューティング・アプリケーション機能／オペレーションを処理する例示の実装形態との関連で説明されることもあるが、本主題は、これらの特定の実施形態だけには限定されない。もっと正確に言えば、本明細書において説明される技法は、適切な任意のタイプのユーザ対話式コンポーネント実行管理の方法、システム、プラットフォーム、および／または装置に対して適用され得る。

本発明の例示の実施形態は、単一の集積回路、マルチ・チップ・モジュール、単一のカード、またはマルチ・カード回路パックのような可能性のある実装形態を含めて、回路のプロセスに関して説明されてきているが、本発明は、そのようには限定されない。当業者には明らかになるように、回路要素の様々な機能は、ソフトウェア・プログラムにおける処理ブロックとして実装される可能性もある。そのようなソフトウェアは、例えば、デジタル信号プロセッサ、マイクロコントローラ、または汎用コンピュータにおいて使用される可能性がある。

特許請求の範囲における図面の番号および／または図面参照ラベルの使用は、特許請求される主題の１つまたは複数の可能性のある実施形態を識別して、特許請求の範囲の解釈を容易にすることを意図している。そのような使用は、これらの特許請求の範囲についての範囲を対応する図面において示される実施形態だけに必ずしも限定するように解釈されるべきではない。

本明細書において説明される例示の方法のステップは、必ずしも説明される順序で実行される必要があるものとは限らないことを理解すべきであり、そのような方法のステップの順序は、単に例示的なものにすぎないように理解されるべきである。同様に、追加のステップが、そのような方法の中に含められる可能性があり、またある種のステップが、本発明の様々な実施形態と整合した方法において、省略され、または組み合わされる可能性がある。

添付の方法請求項の中の要素は、もしあれば、対応するラベル付けを有する特定のシーケンスの中で列挙されるが、請求項の列挙が、それ以外の方法で、これらの要素の一部または全部を実装するための特定のシーケンスのことを意味していない限り、これらの要素は、必ずしも、その特定のシーケンスにおいて実装されることだけに限定されることを意図してはいない。

またこの説明の目的のためには、用語「結合する（ｃｏｕｐｌｅ）」、「結合すること（ｃｏｕｐｌｉｎｇ）」、「結合される（ｃｏｕｐｌｅｄ）」、「接続する（ｃｏｎｎｅｃｔ）」、「接続すること（ｃｏｎｎｅｃｔｉｎｇ）」、または「接続される（ｃｏｎｎｅｃｔｅｄ）」は、エネルギーが、２つ以上の要素の間で転送されることが許可され、また１つまたは複数の追加の要素の介在が企図されるが、必要とはされない、当技術分野において知られており、または後で開発される任意の方法を意味している。逆に、用語「直接に結合される」、「直接に接続される」などは、そのような追加の要素がないことを意味している。

要素が、慣用句「ための手段」または「ためのステップ」を使用して明示的に列挙されていない限り、本明細書におけるどのような請求項の要素も、米国特許法第１１２条、第６節の規定の下に解釈されるべきではない。

本発明の本質を説明するために説明され、また例証されている部分についての、詳細、材料、および構成における様々な変更は、添付の特許請求の範囲において表されるような本発明の範囲を逸脱することなく、当業者によって行われ得ることが、さらに理解されるであろう。

Claims

シリアライザ−デシリアライザ（ＳｅｒＤｅｓ）レシーバのパターン・ベースの信号の損失の（ＬＯＳ）検出器であって、
結合器、ならびに決定フィードバック等化（ＤＦＥ）回路およびスライサ回路を有するフィードバック・ループを含む等化器であって、加算器は、チャネルからの受信シリアル信号をＤＦＥフィードバックと結合して前記スライサ回路についての結合信号を供給する、等化器と、
ｉ）ＤＦＥ適応値、ｉｉ）前記スライサ回路からのスライサ出力、およびｉｉｉ）プログラマブルなノイズしきい値を有するルックアップ・テーブルであって、前記ルックアップ・テーブルの中のルックアップ値が、前記プログラマブルなノイズしきい値を下回るときに、前記ルックアップ・テーブルは、前記受信シリアル信号のない場合に前記スライサ回路において期待信号を生成し、またＤＦＥレベルが、期待ノイズ・レベルを下回る場合に、期待ビットと一緒にマスク・ビットを生成する、ルックアップ・テーブルと、
前記スライサ出力を前記期待信号と比較するコンパレータと、
所定の数のレシーバ特性について前記コンパレータからの比較結果を累積するＬＯＳアキュムレータおよびカウンタの回路と
を備え、前記ＬＯＳアキュムレータおよびカウンタの回路からのパターン・ベースのＬＯＳインジケータは、前記スライサ出力の信号パターンが、前記等化器からの前記ＤＦＥフィードバックによって規定される場合に、設定される、ＬＯＳ検出器。
前記等化器は、前記受信シリアル信号を強調し、また前記ＤＦＥフィードバックを受信して、強化された受信信号を供給するように適合された信号強調回路を含む、請求項１に記載のＬＯＳ検出器。
前記信号強調回路は、周波数フィルタリングを適用して、前記チャネルからの前記受信シリアル・データの周波数に依存した悪化を補償するように適合されたレシーバ・フロント・エンド回路を含む、請求項２に記載のＬＯＳ検出器。
前記等化器は、前記受信シリアル信号をデシリアライズするように適合されたデシリアライザを含む、請求項１に記載のＬＯＳ検出器。
前記等化器は、おのおののＤＦＥ係数と係数重みとの値を含むＤＦＥ適応値を適応させるように構成された等化適応回路を含む、請求項１に記載のＬＯＳ検出器。
前記ＤＦＥ値は、最小二乗平均（ＬＭＳ）アルゴリズムを使用して適応される、請求項５に記載のＬＯＳ検出器。
前記ＤＦＥは、前記以前に受信された信号を記憶し、また前記対応するＤＦＥ適応値によって乗算される前記加算器に対して前記以前に受信された信号を適用して、関係式

に従って前記スライサ回路の入力においてシリアル・データの現在のビットを生成し、式中で、ｎは、ＤＦＥ補正の深さであり、Ｃ_ｋは、ＤＦＥ適応値であり、ｗ_ｋは、前記ＤＦＥ適応値の重みであり、ｘ_ｉは、前記受信シリアル信号であり、ｙ_ｉは、前記スライサ回路の前記入力におけるシリアル・データの前記現在のビットであり、またｙ_ｉ−ｋは、前記以前に受信された信号である、請求項６に記載のＬＯＳ検出器。
前記結合器は、受信データの前記対応する記憶されたデータ・ビットが、「１」である場合に、前記強調回路の出力から前記ＤＦＥフィードバックを減算し、また受信データの前記対応する記憶されたデータ・ビットが、「０」である場合に、前記強調回路の前記出力に加算されるように構成されている、請求項１に記載のＬＯＳ検出器。
前記ルックアップ・テーブルは、

の関係式に従って、前記受信データのない場合に、前記スライサ回路において前記期待信号を算出し、式中で、ｎは、ＤＦＥ補正の深さであり、ｃ_ｋは、適応されたＤＦＥ係数値であり、ｗ_ｋは、ｍＶ／ビットの単位の２進ビットの重みであり、ｘ_ｉは、着信シリアル・データであり、ｙ_ｉは、前記スライサ入力におけるシリアル・データの現在のビットであり、ｙ_ｉ−ｋは、ＤＦＥ補正される以前に受信されたデータであり、またノイズは、前記チャネルからの加えられたノイズ値である、請求項１に記載のＬＯＳ検出器。
前記レシーバ特性は、パケット・サイズと、レートに関係づけられたクロックとを含む、請求項１に記載のＬＯＳ検出器。