KR20140103012A - 패턴-기반의 신호 손실 검출기 - Google Patents

패턴-기반의 신호 손실 검출기 Download PDF

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KR20140103012A
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블라디미르 신다로브스키
모하마드 에스. 모빈
레인 에이. 스미스
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엘에스아이 코포레이션
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Abstract

설명된 실시예들에서, 데이터 패턴-기반의 신호 손실(LOS)의 검출은 시리얼라이저/디시리얼라이저(SerDes) 디바이스들의 수신 경로를 위해 사용된다. 패턴-기반의 LOS 검출은 다양한 유형들의 연결 매체에 걸쳐 데이터 손실의 검출을 허용하고, 일반적으로 신호 감쇠(attenuation)에 영향을 받지 않는다. 더 구체적으로, 몇몇의 설명된 실시예들은 디스크리트 시간(discreet time) DFE(decision feedback equalization)가 사용될 때 인입하는 수신 데이터에 대한 다른 연결 매체에 걸쳐 신뢰할 수 있는 패턴-기반의 LOS의 검출을 개시한다.

Description

패턴-기반의 신호 손실 검출기{PATTERN-BASED LOSS OF SIGNAL DETECTOR}
본 발명은 패턴-기반의 신호 손실 검출기 및 그 방법에 관한 것이다.
디지털 통신들을 포함하는, 많은 적용들에서, CDR(clock and data recovery) 시스템들은 타이밍(timing)이 디코딩(decoding)에 대한 사용자 데이터를 되찾도록(recover) 입력 데이터 스트림을 샘플링하기 위해 사용되는, 입력 데이터 스트림의 정확한 타이밍(예를 들어, 주파수 및 위상)을 되찾도록 사용된다. 시리얼라이저/디시리얼라이저(SerDes) 디바이스는 보통 각각 전송/수신 방향으로 시리얼(serial) 인터페이스 및 평행한 인터페이스 사이에서 데이터를 전환하도록 고속의 통신들에서 사용된다.
SerDes 디바이스들은 종종 DC-밸런스를 유지하는 인코딩 계획(encoding scheme)을 사용하고, 프레이밍(framing)을 제공하고, 신호 전환(transition)들을 보장한다. 보장된 전환들은 제어 코드들이 일반적으로 데이터 패킷(packet)의 시작 시에 프레이밍을 허용하면서, 리시버(receiver)가 CDR의 임베디드(embedded) 클록 신호를 추출하도록 허용한다. 이 인코딩 계획은 또한 제어 비트들로부터 데이터 비트들의 분리를 제공하는, 러닝 디스패리티(running disparity)로 에러 검출을 개선시키고, 바이트와 워드 동기화(word synchronization)의 도출을 허용한다.
인입하는 신호의 손실을 검출하는 능력은 종종 시스템의 필요 조건이다. 심지어 시스템들에서 신호 손실(LOS) 검출이 요구되지 않을 경우, 사용 가능한 인입하는 신호가 수신되는 지의 여부를 결정할 수 있는 것이 종종 유익하다. 기존의 LOS 검출 메커니즘들은 인입하는 수신된 시리얼 데이터의 진폭을 모니터링하도록 아날로그 피크(peak) 검출기들을 사용하고, 그것을 프로그램 가능한 임계값과 비교하고, 피크 진폭이 임계값 아래로 떨어질(fall below) 때 LOS 플래그(flag)를 설정한다.
그러나, 인입하는 수신 데이터 주파수 콘텐츠 상의 의존도와 연결 매체 내의 감쇠의 소스들의 다양성은 적합한 임계값들을 결정하는 것을 어렵게 만든다. 따라서, 이러한 변화들은 일반적으로 신호 감쇠의 매 가능한 소스에 대해 일반적으로 사용되는 임계값 세팅(setting)의 생성을 부인한다.
이 요약은 상세한 설명에서 이하에 또한 설명되는 간단한 형태의 컨셉트(concept)들의 선택을 도입하도록 제공된다. 이 요약은 청구되는 주제의 필수적인 특징들 또는 중요한 특징들을 찾도록 의도되지 않거나 또는 청구되는 주제의 범위를 제한하기 위해 사용되도록 의도되지 않는다.
하나의 실시예에서, 본 발명은 리시버(receiver) 내의 패턴-기반의 신호 손실(LOS) 검출을 허용한다. LOS 검출은 DFE(decision feedback equalization) 회로와 슬라이서(slicers) 회로를 가진 피드백 루프(feedback loop)와 합산기(summer)를 가짐으로써 균등화를 포함하고, 합산기는 슬라이서 회로에 결합된 신호를 제공하도록 채널로부터의 수신 시리얼 신호와 DFE 피드백을 결합한다. LOS 검출은 ⅰ) DFE 적응값들(adaptation value), ⅱ) 슬라이서 회로로부터의 슬라이서 출력 및 ⅲ) 프로그램 가능한 잡음 임계값을 가진 룩업 테이블(lookup table)의 사용을 포함하고, 룩업 테이블의 룩업값이 프로그램 가능한 잡음 임계값 아래로 떨어질 때, 룩업 테이블은 수신 시리얼 신호가 없을 경우 슬라이서 회로에서 예상되는 신호를 생성하고 DFE 레벨이 예상되는 잡음 레벨 아래에 있을 경우 예상되는 비트와 함께 마스크 비트(mask bit)를 생성한다. LOS 검출은 또한 슬라이서 출력과 예상되는 신호를 비교하고; LOS 어큐뮬레이터(accumulator)와 카운터 회로(counter circuit)는 사전-결정된 수의 리시버 캐릭터(character)들에 걸쳐 비교기(comparator)로부터의 비교 결과들을 축적하고, 슬라이서 출력의 신호 패턴이 이퀄라이저(equalizer)로부터의 DFE 피드백에 의해 규정되는 경우 LOS 어큐뮬레이터와 카운터 회로로부터의 패턴 기반의 LOS 지시기(indicator)가 설정된다.
본 발명의 다른 양태들, 특징들 및 장점들은 다음의 상세한 설명, 첨부된 청구항들, 수반된 도면들로부터 보다 완전히 명백해질 것이고, 도면 내의 유사한 참조 부호들은 유사한 또는 동일한 요소들과 동일하다.
도 1은 예시적인 실시예들에 따라 작동하는 리시버와 LOS 검출기의 블록도.
도 2는 예시적인 실시예들에 따라 LOS 검출을 하는 SerDes 리시버의 도 1에 도시된 이퀄라이저의 블록도.
도 3은 도 2에 도시된 SerDes 리시버의 시리얼 데이터 샘플링(sampling)에 대한 펄스 응답 함수(pulse response function)를 도시한 도면.
도 4는 예시적인 실시예들에 따라 작동하는 SerDes 리시버 내의 패턴 기반의 LOS 검출기의 블록도.
도 5는 도 2 및 도 4에 도시된 SerDes 리시버의 슬라이서에서의 시리얼 데이터의 아이다이아그램(eye diagram).
도 6은 도 5에 도시된 SerDes 리시버 내의 LOS를 검출하기 위한 방법의 흐름도.
이하에, 본 발명의 실시예들은 도면들을 참조로 하여 설명되어 있다.
설명된 실시예들은 시리얼라이저/디시리얼라이저(SerDes) 디바이스들의 수신 경로에 대한 신호 손실(LOS)의 데이터 패턴 기반의 검출에 관한 것이다. 패턴-기반의 LOS 검출은 다양한 유형들의 연결 매체에 걸쳐 데이터 손실의 검출을 허용하고, 일반적으로 신호 감쇠(attenuation)에 영향을 받지 않는다. 더 구체적으로, 몇몇의 설명된 실시예들은 디스크리트 시간(discreet time) DFE(decision feedback equalization)가 사용될 때 인입하는 수신 데이터에 대한 다른 연결 매체에 걸쳐 신뢰할 수 있는 패턴-기반의 LOS의 검출을 개시한다. 설명된 실시예들은 적합한 이퀄라이저 값들이 잡음이 있을 때(예를 들어, 신호의 손실) 슬라이서 디시전(decision)들에 대응할 때 신호의 손실을 나타내는, 슬라이서 값 및 결과로 초래된 적합한 이퀄라이저 값에 대한 비교를 입력들에 대해 생성되는 결정들에 기초하여 실행한다.
다음의 상세한 설명은 기술 분야에 일반적으로 잘 공지된, 복수의 두문자어(acronym)들을 활용한다. 정의들에 일반적으로 편의를 위해, 각각의 두문자어의 제 1 예가 제공되면서, 테이블 1은 그 각각의 정의들과 함께 사용되는 두문자어들 및 약어들의 리스트를 제공한다.
테이블 1
Figure pat00001
여기서, 용어들 "데이터", "신호", "데이터 비트"는 교체 사용된다는 것이 공지되어 있다. 데이터가 신호 또는 데이터 비트에 대응할 수 있거나 또는 신호 또는 데이터 비트를 포함할 수 있고 신호와 데이터 비트가 데이터를 지칭할 수 있다는 것이 이해된다.
도 1은 본 발명의 예시적인 실시예들에 따라 작동하는 리시버와 LOS 검출 시스템(100)의 블록도를 도시한다. 시스템(100)은 리시버(130) 내의 수신 이퀄라이저(EQ; 104)로 인입하는 시리얼 신호들을 제공하는 통신 채널(102)을 포함한다. 유선의, 무선의, 광학 또는 몇몇의 다른 유형의 연결 매체일 수 있는, 채널(102)은 관련 이동 함수, 손실 특성들 및/또는 그것을 지나가는 인입하는 시리얼 신호에 대한 추가의 손상들에 대한 다른 소스들(source)을 가진다. 시스템(100)은 또한 균등화를 주파수 손실들/변화들, ISI(inter symbol interference) 또는 채널(102)에 의한 신호에 적용되는 다른 손상들에 대해 보정하도록 수신된 신호에 적용하는 EQ(104)를 포함한다. EQ(104)는 DFE 이퀄라이저에 의해 후속되는 AFE(analog front end) 이퀄라이저를 포함하지만, 다른 유형들의 균등화가 이용될 수 있다. EQ(104)는 또한 필터링(filtering)과 이득 요소들(gain element)을 포함한다. EQ(104)는 또한 슬라이서 회로와 디시리얼라이저와 같은, 요소들을 샘플링하고 디시리얼라이징하는 것을 포함한다. EQ(104)로부터의 출력들은 디시리얼라이즈된 신호들과 DFE 적응값들을 포함한다.
리시버(130)는 또한 LUT(lookup table; 106), 비교기(108), LOS 어큐뮬레이터 및 카운터(110)를 포함한다. LUT(106)는 인입하는 시리얼 신호가 없을 경우 이퀄라이저로부터의 예상되는 데이터를 계산하도록 EQ(104)로부터의 출력들과 프로그램 가능한 잡음 임계값(112)을 수신한다. LUT(106)의 룩업(lookup)이 프로그램 가능한 잡음 임계값(112) 아래로 떨어질 때마다, LUT(106)는 예상되는 데이터 비트와 함께 데이터 마스크(120)로서 도시된 마스크 비트를 생성한다.
EQ(104)로부터의 출력은 비교기(108)에서 LUT(106)로부터의 예상되는 데이터 비트에 대해 비교되고 선택적으로 EQ 레벨이 예상되는 잡음 레벨 아래에 있을 경우 마스킹된다(mask). 비교 결과는 수신된 캐릭터들의 프로그램 가능한 수에 걸쳐 LOS 어큐뮬레이터와 카운터(110)에 축적된다. 이러한 프로그램 가능한 수는 예를 들어, 속도 관련 클록(rate related clock; 114) 값과 패킷 사이즈(116) 값에 대해 얻어질 수 있다. 리시버 디시리얼라이즈된 패턴이 DFE 피드백 패턴에 의해 규정된다면(즉, 여기서 실시예들에 대한 DFE 출력, 마스킹된(masked) 비트들은 선택적으로 배제됨), 패턴-기반의 LOS 지시기(indicator; 118)의 값은 신호의 손실을 나타내는 하이(high)로 설정될 수 있다.
채널(102)로부터 인입하는 시리얼 데이터가 실질적으로 예상되는 DFE 피드백 패턴과 유사할 때, 이는 채널(102)을 통해 전송된 나이퀴스트(nyquist) 패턴과 동일할 것이다. 따라서, 패턴 기반의 LOS 지시기(118)의 값은 일반적으로 리시버(130)가 프리즈되거나(freeze) 또는 재설정되도록 하는 인입하는 시리얼 데이터에도 불구하고 하이로 설정될 수 있다. 이 특정한 시나리오가 발생할 수 있는 상황들의 상세한 설명은 도 5에서 나중에 설명된다.
전송될 때의 데이터는 항상 각각의 패킷의 처음 및/또는 끝에서 삽입되는 특별한 데이터와 함께 패킷들로 분할된다. 패킷 크기(116)가 공지되고 패킷 크기 입력부에서 프로그램될 수 있다면, LOS 어큐뮬레이터와 카운터(110)는 디시리얼라이즈된 데이터 대 예상되는 DFE 피드백 패턴의 반복되는 불균등에 대해 점검할 수 있다. 불균등이 이 특별한 데이터 주위의 패킷 크기 간격들에 걸쳐 반복된다면, 수신된 데이터가 제공되고, 패턴 기반의 LOS 지시기(118)가 재설정된다(또는 하이로 설정되지 않는다).
도 2는 LOS 검출을 하는 SerDes 리시버의 도 1에 도시된 이퀄라이저의 예시적인 실시예의 블록도를 도시한다. 도시된 바와 같이, 시스템(200)은 채널(202), VGA(variable gain amplifier; 204), RXFE(receiver front end; 206), 서밍 노드(summing node; 208), 슬라이서들(210), 디시리얼라이저(212), DFE(decision feedback equalizer; 214), RXEQ(receiver equalizer) 적응부(216), CDR(224), RXLOS(receiver LOS module; 229)를 포함한다. 유선의, 무선의, 광학 또는 몇몇의 다른 연결 매체일 수 있는, 채널(202)은 관련 이동 함수, 손실 특성들 및/또는 그것을 지나가는 신호들에 대한 손상들을 추가하는 다른 소스들(source)을 가진다.
시스템(200)은 채널(202)로부터 인입하는 시리얼 신호를 수신하고, CDR(224)의 클록 및 데이터 복원을 실행하도록 슬라이서(210)의 인입하는 시리얼 신호를 샘플링하기 전에 신호 개선을 실행한다. 이러한 개선은 VGA(204)의 채널(202)로부터 인입하는 시리얼 데이터를 증폭시키는 것과 채널 매체의 채널(202)로부터 시리얼 데이터의 주파수 의존적인 저하를 보상하도록 RXFE(206)의 주파수 대역의 필터링을 포함한다. VGA(204)와 RXFE(206)는 일반적으로 아날로그 수단에 의해 구현된다.
채널(202)은 ISI(inter-symbol interference)로서 설명될 수 있는 방식으로 인입하는 시리얼 데이터에 영향을 미친다. ISI는 하나의 심벌(symbol)의 에너지가 다음의 심벌들을 방해하는 신호의 디스토션(distortion)의 형태이다. ISI는 신호 잡음과 디스토션을 추가하고, 따라서 통신이 덜 신뢰성이 있게 만든다. ISI는 연속하는 심벌들이 함께 "흐릿해지게(blur)" 하는, 채널의 고유의 비선형 주파수 응답 또는 다중 통로(multipath) 전파에 의해 보통 야기된다. 시스템 내의 ISI의 존재는 리시버 출력부에서 디시전 디바이스의 에러들을 도입한다. 그러므로, 필터들을 전송하고 수신하는 디자인에서, 목적은 ISI의 노력들을 최소화하는 것이고, 그렇게 함으로써 가능한 한 가장 적은 에러 비율로 그 목적지에 디지털 데이터를 전달하는 것이다. 채널의 ISI는 도 3에 도시된 펄스 응답 함수와 같은, 펄스 응답 함수를 사용함으로써 특징될 수 있다. 도 3에서, 시간 100 ns, 유닛-진폭, 하나의 UI(unit interval)(데이터 속도에 대응하는) 직사각형 펄스(301)는 특징될 채널에 적용되고, 채널의 출력은 비틀린 펄스(302)를 포함한다. 비틀린 펄스(302)는 100.3 ns 내지 100.6 ns의 주요한, 1개의 UI 펄스를 갖지만, 에너지(303)는 또한 100.6 ns 내지 105 ns로 퍼져 있다.
신호가 샘플링될 때에 따라, 리시버는 비트-에러들을 초래하는, 부정확한 결정들을 할 수 있다. 그러므로, 이러한 채널들 내에서 실행가능한 복수의-Gb/s의 데이터 속도들에 대해, 채널 균등화의 몇몇의 형태가 일반적으로 이용된다. 채널 균등화는 하이 패스 필터링(high pass filtering), 전송기들 및/또는 수신기들에서의 데이터의 필터링(또한 피드-포워드(feed-forward) 균등화 또는 FFE로서 공지됨), 조정할 수 있는 임피던스 매칭 네트워크(impedance matching network)들을 사용한 임피던스 매칭 및 통신들의 기술분야에 잘 공지된 다른 기술들과 같은, 복수의 기술들을 통해 성취될 수 있다.
하나의 예시적인 실시예에서, 디시전 피드백 균등화(디시전 피드백 이퀄라이저를 사용하여)로서 공지된 균등화의 특정한 형태는 인입하는 신호를 복원(restore)하도록 그리고 손상들을 보상하도록 수신기에 적용된다. 채널(202)이 LTI(linear time-invariant) 채널이라고 가정하면, ISI는 시간-시프트 스미어 펄스들(time-shifted smeared pulse)의 결정론적 중첩으로서 설명될 수 있다. 따라서 DFE는 현재의 디시전으로부터 그 ISI 기여들(contribution)을 상쇄하도록 사전 수신된 데이터 비트들에 대한 정보를 사용한다.
디시전 피드백 이퀄라이저는 현재 수신된(및 때때로 미래의- TX 균등화에 대한) 심벌들의 종래의 균등화 이외에 검출된 심벌들의 피드백을 사용하는 필터(filter)이다. 몇몇의 시스템들은 현재 수신된 심벌에 대한 시간-시프트 펄스 에너지 디스토션 기여를 추정하기 위해 검출된 심벌들에 적용된 탭 값들(tap value)을 생성하는 DFE 기술의 적응 처리에 대한 기준점들을 제공하도록 사전규정된 트레이닝 시퀀스(training sequence)들을 사용한다.
DFE 기술에 따르면, 피드백 보상은 ISI를 보상하도록 사전 수신된 시리얼 데이터에 기초하여 인입하는 시리얼 데이터에 적용된다. DFE(214)는 연속적인 시간 영역(time domain)에서 구현될 수 있지만, 보다 자주 DFE(214)는 디스크리트 시간 영역(discreet time domain)에서 구현된다.
도 2에 대해 설명한 바와 같이, 디스크리트 시간 DFE(214)는 사전 수신된 시리얼 데이터를 저장하고, 시리얼 데이터에 대응하는 DFE 탭 가중치(tap weight)들을 적용하고, 서밍 노드(108)(RXFE(206)와 슬라이서(210) 사이의)에 프로세싱된 시리얼 데이터를 적용한다. 사전 수신된 시리얼 데이터(yk)는 다음의 관계식(1)에 따른 대응하는 계수들과 곱해진다.
Figure pat00002
여기서, n은 DFE 보정의 깊이이고, c k 는 적응된 DFE 계수값이고, w k 는 mV/bit의 바이너리 비트(binary bit)의 가중치이고, x i 는 인입하는 RX 시리얼 데이터이고, y i 는 슬라이서 입력부에서의 시리얼 데이터의 현재 비트이고, y i -k 는 DFE가 보정된 사전 수신된 데이터이다.
DFE 보정의 깊이(n)는 변할 수 있고, 일반적으로 복잡성(예를 들어, DFE 필터 탭들의 수와 작동들)과 ISI의 에너지 전파(spread) 사이의 트레이드-오프(trade-off)로서 특정한 구현 동안 설정된다. 하나의 예시적인 실시예에서, DFE(214)는 6개의 탭 DFE로서 구현된다. 수신된 데이터의 저장된 가장 최근의 6 비트들의 값에 따라, DFE 피드백은 대응하는 저장된 데이터 비트가 "1"이라면 RXFE(206)의 출력으로부터 감산되고, 대응하는 저장된 데이터 비트가 "0"이라면 RXFE(206)의 출력으로부터 가산진다. 가산된 또는 감산된 값의 크기는 대응하는 DFE 탭(c i ) 및 그 가중치(w r )의 디지털 값에 의해 규정된다.
각각의 DFE 계수값(c k )은 일반적으로 RXEQ 적응부(216)를 사용하여 조정된다. DFE 계수(c k )를 조정하는 기존의 방법들 중 하나는 도 3의 펄스 표현(pulse representation)에 기초하여 LMS(least mean square) 알고리즘을 사용한다.
도 4는 도 2의 이퀄라이저와 함께 작동할 수 있는, 예시적인 실시예들에 따라 작동하는 SerDes 리시버 내의 패턴 기반의 LOS 검출기의 블록도를 도시한다. 도 2의 이퀄라이저와 도 4의 LOS 검출기의 작동에 관한 이해를 돕기 위해서, 디시전 피드백 균등화의 간략한 논의가 다음에 주어진다.
도 5는 도 2에 도시된 SerDes 리시버의 슬라이서 회로들(예를 들어, 슬라이서(210))에서 적용되는 바와 같은 수신된 시리얼 데이터의 아이다이아그램을 도시한다. 도 5에 도시된 바와 같이, Di는 데이터 슬라이서의 위치이고, Ei는 에러 슬라이서의 위치이고, Ti는 위상 검출을 위한 CDR(224)에 사용되는 이동 슬라이서의 위치이다. 이 예시적인 실시예에서, 데이터 아이(data eye) 당 하나의 에러 래치(latch) 임계값(H0로서 도시된)이 도시되지만, 양의 오프셋과 음의 오프셋에 의해 데이터 당 2개의 에러 래치들이 있을 수 있다.
DFE 계수(c k )의 적응은 먼저 내부 아이 스프레드(eye spread) 및 외부 아이 스프레드의 통계적인 중앙에 그것을 놓는 에러 래치(H0)의 수직 오프셋을 조정한다. H0의 적응은 동일한 인덱스(index)에 의해 데이터 및 에러 래치들을 사용하여 LMS 알고리즘을 나타내는 관계식(2)에 의해 설명된다.
Figure pat00003
H0가 적응된 후에, DFE 계수(c k )의 적응이 시작된다. DFE 계수(c k )의 적응은 관계식(3)에 의한 LMS 알고리즘에 의해 설명될 수 있고 에러와 데이터 래치들의 인덱스들 사이의 오프셋은 DFE 계수 인덱스에 대응한다.
Figure pat00004
적응된 DFE 계수(c n )는 ISI에 대해 보상하는 리시버 아이(receiver eye)의 최적의 수직 개구를 제공한다.
다시 도 2로 돌아가면, RXLOS(229)는 아날로그 균등화 및 DFE 피드백 전에 인입하는 시리얼 데이터를 수신하도록 연결된다. LOS는 유효한 수신 시리얼 데이터가 없을 때 RXEQ 적응부(216)와 인입하는 시리얼 데이터에 대해 락킹(locking)하는 것이 리시버 프로세싱에서 에러들을 유발할 수 있기 때문에 CDR(224)의 작동에서 중요한 역할을 한다. 채널(202)의 출력부에서 나타나는 잡음은 슬라이서(210)의 모든 디지털 레벨들로 슬라이스될(slice) 수 있고, CDR(224) 및 RXEQ 적응부(216)는 슬라이스된 잡음을 락킹하도록 그리고 슬라이스된 잡음을 적응시키도록 시도될 수 있다. 이 경우에, LOS는 유효한 수신 시리얼 데이터 신호가 없을 경우 CDR(224) 및 RXEQ 적응부(216)의 초기 상태를 프리즈하거나 또는 초기 상태를 재설정한다.
도 5에 도시된 바와 같이, DFE(214)에 의해 적용된 디시전 피드백 균등화는 DFE 피드백 신호가 일반적으로 인입하는 잡음(유효한 수신 데이터가 없을 때)보다 더 큰 진폭이고, 그래서, 서밍 노드(208)의 출력 신호가 DFE(214)로부터의 DFE 피드백 신호에 의해 대부분 규정되기 때문에, 데이터 아이 다이아그램을 비틀고, 그래서 슬라이서(210)에 적용된 신호를 비튼다. 이는 나중에 설명되는 바와 같이 예방되지 않는다면, CDR(224) 및 RXEQ 적응부(116)의 루프들(loop)에 대해 런어웨이 상태(runaway condition)를 야기할 수 있다. 하나의 예시적인 실시예에서, C1이 다른 DFE 계수들의 합, 즉, C2 내지 C6의 절대값들의 합보다 큰 크기를 가질 때, 서밍 노드(208)는 그 출력부에서 나이퀴스트 패턴(즉, "1010...")을 가진다.
따라서, 수신 데이터가 없을 때 슬라이서(210)에서의 예상되는 데이터는 관계식(1)으로부터 도출될 수 있고 관계식(4)에 의해 표현될 수 있다.
Figure pat00005
noise는 채널로부터의 예상되는 잡음값이고, 다른 매개변수들은 관계식(1)의 매개변수들과 동등하다.
리시버에 대해 잘 알려져 있지 않은 다른 신호 감쇠 특성들을 가진 다양한 연결 매체는 일반적으로 다양한 연결 매체에 대한 감쇠의 주파수 의존도가 크게 다르기 때문에(예를 들어, VGA(204)와 RXFE(206)는 일반적으로 아날로그 회로에 의해 구현되지만, RXLOS(229)와 같은 LOS 검출기의 디지털 구현이 선호될 수 있다), 아날로그 구현에 비해 선호되는 디지털 구현을 한다. 예를 들어, 나이퀴스트 패턴이 수신될 때, 나이퀴스트 패턴은 보통 채널(202) 내의 가장 높은 감쇠를 경험한다. 수신된 나이퀴스트 패턴은 CDR(224) 및 RXEQ 적응부(216)가 에러들의 버스트를 이끄는 수신 경로를 프리즈하거나 재설정하고, 분배하도록 하는, RXLOS(229)의 임계 레벨 아래로 떨어질 수 있다.
다시 도 4를 보면, 시스템(400)은 패턴 기반의 LOS(429)에 대한 값을 제공하도록, 이퀄라이저(430), 룩업 테이블(LUT; 418), 비교기(420), LOS 어큐뮬레이터 및 카운터(422), 지연 요소(Z-1; 423), CDR(424)을 포함한다. 채널(402)에 연결된 이퀄라이저(430)는 VGA(404), RXFE(406), 서밍 노드(408), 슬라이서(410), 디시리얼라이저(412), DFE(414) 및 RXEQ 적응부(416)를 포함한다. 도 2의 실시예와 도 5의 실시예 사이의 차이점들은 도 5에서, 룩업 테이블(LUT; 418), 비교기(420) 및 LOS 어큐뮬레이터 및 카운터(422)가 룩업 테이블(LUT; 418), 비교기(420) 및 LOS 어큐뮬레이터 및 카운터(422)뒤에 이퀄라이저(430) 및 패턴 기반의 LOS(429)가 위치된 후에 추가된다는 것이다.
도 4에 도시된 바와 같이, 적응된 DFE 계수들(ck)은 디시리얼라이저(412)와 지연 요소(Z-1; 423)로부터의 디시리얼라이즈된 데이터 및 계수 가중치들(wk)과 함께 LUT(418)에 제공된다. LUT(418)가 적응된 계수들 및 가중치들에 기초하여 DFE 보정의 실제 진폭을 저장하기 때문에, LUT 값들은 디시리얼라이즈된 데이터와의 비교 전에 디지털 로직 레벨(digital logic level)들로 전환된다. 전환은 예를 들어, 로직 "1"로서 설정되는 양의 룩업값 및 로직 "0"으로서 설정되는 음의 룩업값일 수 있다. LUT(418)는 관계식(4)에 따른 인입하는 시리얼 데이터가 없을 때 슬라이서 회로(410)와 디시리얼라이저(412)로부터 예상되는 출력 데이터를 계산한다(여기서, noise=0으로 가정함). 하나의 예시적인 실시예에서, DFE(414)는 6개의 탭 DFE이다. 이 경우에, 사전 슬라이스된 그리고 디시리얼라이즈된 데이터의 64개의 가능한 조합들이 있고, 따라서, LUT(418)는 64개의 룩업 위치들을 가질 수 있다. 사전 디시리얼라이즈된 데이터의 몇몇의 조합들은 채널(402)로부터의 예상되는 잡음과 필적할만한 낮은 DFE 피드백을 만들 수 있다. 따라서, 프로그램 가능한 잡음 임계값(425)은 LUT(418)에 대해 입력으로서 제공된다. LUT(418)의 룩업값이 프로그램 가능한 잡음 임계값(425) 아래로 떨어질때마다, LUT(418)는 예상되는 데이터 비트와 함께 데이터 마스크(426)로서 도시된 마스크 비트를 생성한다.
지연 요소(Z-1; 423) 전의 새롭게 슬라이스된(sliced) 비트(예를 들어, 디시리얼라이저(412)로부터의 출력 데이터)는 비교기(420)에서 LUT(418)로부터의 예상되는 데이터 비트와 비교되고 선택적으로 DFE 레벨이 예상되는 잡음 레벨 아래에 있을 경우 마스킹된다. 비교 결과는 속도 관련 클록(427)과 패킷 크기(428)와 같은, 리시버 캐릭터들의 사전-결정된 수에 걸쳐 LOS 어큐뮬레이터와 카운터(422)에 축적된다. 리시버 캐릭터들의 사전-결정된 수는 프로그램 가능한 수이다. 리시버 디시리얼라이즈된 패턴이 DFE 피드백(여기서, 선택적으로 배제된 마스킹된 비트들)에 의해 항상 규정된다면, 패턴 기반의 LOS 지시기(429)는 하이로 설정될 수 있다.
채널(402)로부터의 수신 시리얼 데이터가 예상되는 DFE 규정된 패턴, 즉, 예를 들어, C2 내지 C6의 절대값들의 합을 초과하는 C1에 의해 상술된 예시적인 실시예로부터 채널(402)을 통해 전송되는 나이퀴스트 패턴과 정확히 동일하다면, 미해결의 시나리오가 존재할 수 있다. 이 경우에, 패턴 기반의 LOS 지시기(429)는 CDR(424) 및 RXEQ 적응부(416)가 프리즈하거나 재설정하도록 하는 채널(402)로부터 수신되는 인입하는 데이터에도 불구하고 하이로 설정될 수 있다.
전송될 때의 수신된 데이터는 항상 각각의 패킷의 처음 및/또는 끝에서 삽입되는 특별한 데이터와 함께 패킷들로 분할된다. 패킷 크기(428)가 공지되고 패킷 크기 입력부에서 프로그램될 수 있다면, LOS 어큐뮬레이터와 카운터(422)는 디시리얼라이즈된 데이터 대 예상되는 DFE 패턴의 반복되는 불균등에 대해 점검할 수 있다. 불균등이 패킷 크기 간격들에 걸쳐 반복된다면, 수신된 데이터가 제공되고, 패턴 기반의 LOS(429)의 값이 하이로 설정되지 않는다. 도 4와 같이, 예시적인 실시예에 도시된 바와 같은 패턴-기반의 LOS 검출기(429)는 연결 매체의 다양성에 걸쳐 데이터의 손실의 검출을 허용하고, 신호 감쇠에 영향을 받지 않는다.
도 6은 도 4에 도시된 SerDes 리시버 내의 LOS를 검출하기 위한 방법(600)의 흐름도를 도시한다. 도시된 바와 같이, 인입하는 시리얼 데이터는 단계(602)에서 채널(402)로부터 수신된다. 몇몇의 신호 개선들은 CDR(424) 내의 CDR 함수를 실행하도록 슬라이서 회로(410) 내의 인입하는 시리얼 데이터를 샘플링하기(단계 606에서) 전에 단계(604)에서 실행된다. 이러한 개선은 VGA(404) 내의 채널(402)로부터 인입하는 시리얼 데이터를 증폭시키는 것과 채널 매체 내의 채널(402)로부터 시리얼 데이터의 주파수 의존적인 저하를 보상하도록 RXFE(406)의 주파수를 필터링하는 것을 포함한다. 단계(606)에서, 개선된 인입하는 시리얼 데이터는 슬라이서(410)에서 샘플링되고 디시리얼라이저(412)에 의해 디시리얼라이즈된 데이터로 전환된다. 단계(608)에서, 채널 균등화는 DFE(414)(디스크리트 시간 영역에서 구현될 수 있는)에 의해 실행된다. DFE(414)는 사전 수신된 시리얼 데이터를 기억하고 그것을 관계식(1)에 따라 대응하는 계수들이 곱해진 RXFE(406)와 슬라이서(410) 사이의 서밍 노드(408)에 적용한다. 단계(610)에서, DFE 계수들과 대응하는 가중치들을 포함하는 DFE 값들은 RXEQ 적응 회로(416)에서 조정된다. 단계(612)에서, 개선된 인입하는 시리얼 데이터는 슬라이서 회로(410)에 결합된 신호를 제공하도록 DFE 피드백(즉, DFE 출력 신호)과 결합된다.
단계(614)에서, 적응된 DFE 값들 및 디시리얼라이저(412)와 지연 요소(Z-1; 423)로부터의 디시리얼라이즈된 데이터는 수신 시리얼 신호가 없을 경우 슬라이서 회로(410) 또는 디시리얼라이저(412)에서 예상되는 신호를 계산하는 그리고 룩업 테이블의 룩업이 프로그램 가능한 잡음 임계값 아래로 떨어질 때, DFE 레벨이 예상되는 잡음 레벨 아래에 있다면 예상되는 데이터 비트와 함께 마스크 비트를 생성하는 LUT(418)로 공급된다. 단계(618)에서, 디시리얼라이즈된 데이터는 비교기(420)에서 LUT(418)로부터의 예상되는 신호에 대해 비교되고 DFE 레벨이 예상되는 잡음 레벨 아래에 있다면 선택적으로 마스킹된다. 단계(620)에서, 비교 결과는 속도 관련 클록(427)과 패킷 크기(428)와 같은, 리시버 캐릭터들의 프로그램 가능한 수에 걸쳐 LOS 어큐뮬레이터와 카운터(422)에 축적된다. 단계(622)에서, 패턴 기반의 LOS 지시기(429)는 LOS 어큐뮬레이터와 카운터(422)의 축적된 결과들에 의해 설정된다. 디시리얼라이즈된 데이터 패턴이 DFE 피드백(여기서, 선택적으로 배제된 마스킹된 비트들)에 의해 규정된다면, 패턴 기반의 LOS 지시기(429)의 값은 하이로 설정된다.
여기서 실시예와 관련하여 설명된 특정한 특징, 구조 또는 특성을 의미하는 "하나의 실시예(one embodiment)" 또는 "실시예(a embodiment)"를 지칭하는 것은 발명의 적어도 하나의 실시예에 포함될 수 있다. 이 설명의 다양한 위치들에 있는 구 "하나의 실시예"의 모습은 동일한 실시예를 지칭하는 모든 것이 필수적으로 아니거나 또는 분리되거나 다른 실시예들의 필수적으로 상호 배제적인 대안적인 실시예들이다. 용어 "구현(implementation)"은 동일하게 적용된다.
이 출원에서 사용되는 바와 같이, 단어 "예시적인(exemplary)"은 여기서 예, 사례 또는 실례의 의미로 사용된다. 여기서 "예시적인"으로서 설명되는 어떤 양태 또는 디자인도 반드시 다른 양태들 또는 디자인들에 걸쳐 바람직하거나 유리한 것으로서 해석되진 않는다. 오히려, 단어 "예시적인"의 사용은 구체적인 방식으로 컨셉트들을 나타내도록 의도된다.
게다가, 용어 "or"은 배제적인 "or"라기 보다는 포괄적인 "or"을 의미하도록 의도된다. 즉, 달리 언급되지 않는다면, 또는 문맥으로부터 명백하게, "X가 A 또는 B를 이용한다(X employs A or B)"는 임의의 자연스러운 포괄적인 순열(permutation)들을 의미하도록 의도된다. 즉, X가 A를 이용한다; X가 B를 이용한다; 또는 X가 A 및 B 둘 다를 이용한다;의 경우, "X가 A 또는 B를 이용한다"는 임의의 상술한 예들 하에서 충족된다. 게다가, 이 출원 및 첨부된 청구항들에서 사용되는 바와 같은 부정 관사 "a" 및 "an"은 달리 언급하지 않는다면 또는 단일 형태로 지향될 문맥으로부터 명백하게 "하나 이상"을 의미하도록 일반적으로 해석되어야한다.
여기서 설명된 주제가 사용자-상호적인 구성 요소들을 가진 컴퓨팅 적용에 대한 하나 이상의 컴퓨팅 적용 특징들/작동들을 프로세스하도록 예시적인 구현들의 맥락에서 설명될 수 있을지라도, 주제는 이러한 특정한 실시예들로 제한되지 않는다. 오히려, 여기서 설명된 기술들은 임의의 적합한 유형의 사용자-상호적인 구성 요소 실행 관리 방법들, 시스템들, 플랫폼들(platform) 및/또는 장치들에 적용될 수 있다.
본 발명의 예시적인 실시예들이 단일 집적 회로, 멀티-칩 모듈(multi-chip module), 단일의 카드 또는 멀티-카드 회로 팩(multi-card circuit pack)으로서 가능한 구현을 포함하는 회로들의 프로세스들에 대해 설명되면서, 본 발명은 너무 제한되지 않는다. 기술의 한 명의 숙련자에게 명백한 바와 같이, 회로 요소들의 다양한 기능들은 소프트웨어 프로그램 내의 프로세싱 블록(block)들로서 또한 구현될 수 있다. 이러한 소프트웨어는 예를 들어, 디지털 신호 프로세서, 마이크로-컨트롤러 또는 일반적인 목적의 컴퓨터에서 이용될 수 있다.
청구항들 내의 도면 부호들 및/또는 도면 참조 라벨(label)들의 사용은 청구항들의 이해를 용이하게 하도록 청구된 주제의 하나 이상의 가능한 실시예들을 동일시하게 하기 위해 의도된다. 이러한 사용은 대응하는 도면들에 도시된 실시예들에 대한 이러한 청구항들의 범주를 반드시 제한하는 것으로서 해석되지 않는다.
여기서 제시된 예시적인 방법들의 단계들이 설명된 순서로 반드시 실행될 필요가 없고, 이러한 방법들의 단계들의 순서가 단지 예시적인 것으로서 해석되어야 한다는 것이 이해되어야한다. 유사하게, 추가된 단계들은 이러한 방법들에 포함될 수 있고, 특정한 단계들은 본 발명의 다양한 실시예들과 일치하는 방법들에서 생략되거나 결합될 수 있다.
다음 방법의 청구항들 내의 요소들이, 만약에 있다면, 대응하는 라벨링(labeling)으로 특정한 시퀀스로 나열될지라도, 청구항 나열들이 달리 이러한 요소들의 몇몇 또는 모두를 구현하기 위한 특정한 시퀀스를 의미하지 않는다면, 이 요소들은 그 특정한 시퀀스로 구현되게 제한되도록 반드시 의도되지 않는다.
또한 이 설명의 목적들을 위해, 용어들 "연결하다(couple)", "연결하는(coupling)", "연결되는(coupled)", "연결하다(connect)", "연결하는(connecting)" 또는 "연결되는(connected)"은 기술 분야에 공지된 또는 에너지가 2개 이상의 요소들 사이에 이동되도록 허용되게 추후에 개발되는 임의의 방식을 지칭하고, 요구되지 않는다면, 하나 이상의 추가의 요소들의 삽입이 고려된다. 반대로, 용어들 "직접 연결된(directly coupled)", "직접 연결된(directly connected)" 등은 이러한 추가의 요소들의 부재를 의미한다.
여기서 어떠한 청구 요소도 요소가 구 "~에 대한 수단(means for)" 또는 "~에 대한 단계(step for)"를 사용하여 명확히 상술되지 않는다면, 가출원 35 U.S.C. § 112의 6번째 단락 하에서 해석되지 않아야 한다.
본 발명의 본질을 설명하도록 설명되고 이용되는 부분들의 배열들, 상세 사항들, 재료들의 다양한 변화들이 다음의 청구항들에서 나타낸 바와 같이 발명의 범주로부터 벗어남이 없이 기술 분야의 숙련자에 의해 이루어질 수 있다는 것이 또한 이해될 것이다.

Claims (20)

  1. 시리얼라이저-디시리얼라이저(serializer-deserializer; SerDes) 리시버(receiver)의 패턴-기반의 신호 손실(LOS) 검출기에 있어서,
    DFE(decision feedback equalization) 회로와 슬라이서 회로를 가진 피드백 루프(feedback loop)와 결합기(combiner)를 포함하는 이퀄라이저(equalizer)로서, 합산기(summer)가 상기 슬라이서 회로에 결합된 신호를 제공하도록 채널로부터의 수신 시리얼 신호와 DFE 피드백을 결합하는, 상기 이퀄라이저와;
    ⅰ) DFE 적응값들(adaptation value), ⅱ) 상기 슬라이서 회로로부터의 슬라이서 출력 및 ⅲ) 프로그램 가능한 잡음 임계값을 가진 룩업 테이블(lookup table)로서, 상기 룩업 테이블의 룩업값이 상기 프로그램 가능한 잡음 임계값 아래로 떨어질 때, 상기 룩업 테이블은 상기 수신 시리얼 신호가 없을 경우 상기 슬라이서 회로에서 예상되는 신호를 생성하고 DFE 레벨이 예상되는 잡음 레벨 아래에 있을 경우 예상되는 비트와 함께 마스크 비트(mask bit)를 생성하는, 상기 룩업 테이블과;
    상기 슬라이서 출력과 상기 예상되는 신호를 비교하는 비교기(comparator)와;
    사전-결정된 수의 리시버 캐릭터(character)들에 걸쳐 상기 비교기로부터의 비교 결과들을 축적하는 카운터 회로(counter circuit)와 LOS 어큐뮬레이터(accumulator)를 포함하고,
    상기 슬라이서 출력의 신호 패턴이 상기 이퀄라이저로부터의 DFE 피드백에 의해 규정되는 경우 상기 LOS 어큐뮬레이터와 상기 카운터 회로로부터의 패턴 기반의 LOS 지시기(indicator)가 설정되는, LOS 검출기.
  2. 제 1 항에 있어서,
    상기 사전-결정된 수의 리시버 캐릭터들은 프로그램 가능한, LOS 검출기.
  3. 제 1 항에 있어서,
    상기 이퀄라이저는 개선된 수신 신호를 제공하기 위해 상기 수신 시리얼 신호를 개선시키고 상기 DFE 피드백을 수신하도록 구성된 신호 개선 회로(signal enhancement circuit)를 포함하는, LOS 검출기.
  4. 제 3 항에 있어서,
    상기 신호 개선 회로는 상기 채널로부터 상기 수신 시리얼 데이터를 증폭시키도록 구성된 가변 이득 증폭기(variable gain amplifier)를 포함하는, LOS 검출기.
  5. 제 3 항에 있어서,
    상기 신호 개선 회로는 상기 채널로부터의 상기 수신 시리얼 데이터의 주파수 의존적인 저하를 보상하기 위해 주파수 필터링(filtering)을 적용하도록 구성된 리시버 프론트 엔드 회로(receiver front end circuit)를 포함하는, LOS 검출기.
  6. 제 1 항에 있어서,
    상기 이퀄라이저는 상기 수신 시리얼 신호를 디시리얼라이즈하도록(deserialize) 구성된 디시리얼라이저를 포함하는, LOS 검출기.
  7. 제 1 항에 있어서,
    상기 이퀄라이저는 각각의 DFE 계수값과 계수 가중치(weight value)를 포함하는 상기 DFE 적응값들을 조정하도록 구성된 균등화 적응 회로(equalization adaptation circuit)를 포함하는, LOS 검출기.
  8. 제 7 항에 있어서,
    상기 DFE 값들은 LMS(least mean square) 알고리즘을 사용하여 조정되는, LOS 검출기.
  9. 제 8 항에 있어서,
    상기 DFE는 사전 수신된 신호를 기억하고 다음의 관계식에 따라 상기 슬라이서 회로의 입력부에서 시리얼 데이터의 현재 비트를 생성하도록 대응하는 상기 DFE 적응값들을 곱하는 상기 합산기에 상기 사전 수신된 신호를 적용하고,
    Figure pat00006

    여기서, n은 DFE 보정의 깊이이고, C k 는 DFE 적응값이고, w k 는 상기 DFE 적응값의 가중치이고, x i 는 상기 수신 시리얼 신호이고, y i 는 상기 슬라이서 회로의 입력부에서의 상기 시리얼 데이터의 현재 비트이고, y i -k 는 상기 사전 수신된 신호인, LOS 검출기.
  10. 제 1 항에 있어서,
    상기 수신 시리얼 신호는 상기 채널로부터의 ISI(inter-symbol interference)를 포함하고 상기 채널은 상기 이퀄라이저에 의해 추정되는 전달 함수(transfer function)를 갖는, LOS 검출기.
  11. 제 10 항에 있어서,
    상기 채널이 선형 시불변일 때, 상기 ISI는 시간-시프트 스미어 펄스들(time-shifted smeared pulse)의 결정론적 중첩으로서 추정되는, LOS 검출기.
  12. 제 1 항에 있어서,
    상기 DFE 회로는 디스크리트 시간 영역(discreet time domain)에서 구현되는, LOS 검출기.
  13. 제 1 항에 있어서,
    상기 DFE 회로는 6개의 탭(tap) DFE 회로인, LOS 검출기.
  14. 제 1 항에 있어서,
    상기 결합기는 수신된 데이터의 대응하는 저장된 데이터 비트가 "1"일 경우 상기 개선 회로의 출력으로부터 상기 DFE 피드백을 감산하도록 구성되고, 상기 수신된 데이터의 상기 대응하는 저장된 데이터 비트가 "0"일 경우 상기 개선 회로의 출력으로부터 가산하는, LOS 검출기.
  15. 제 14 항에 있어서,
    가산된 또는 감산된 값의 크기는 상기 대응하는 DFE 탭 계수 및 그 가중치의 디지털 값에 의해 규정되는, LOS 검출기.
  16. 제 1 항에 있어서,
    상기 합산기의 출력은 나이퀴스트(nyquist) 패턴을 갖는, LOS 검출기.
  17. 제 1 항에 있어서,
    상기 룩업 테이블은 다음의 관계식에 따라 수신 데이터가 없을 때 상기 슬라이서 회로에서의 상기 예상되는 신호를 계산하고,
    Figure pat00007

    여기서, n은 DFE 보정의 깊이이고, c k 는 적응된 DFE 계수값이고, w k 는 mV/bit의 바이너리 비트(binary bit)의 가중치이고, x i 는 인입하는 시리얼 데이터이고, y i 는 슬라이서 입력부에서의 시리얼 데이터의 현재 비트이고, y i -k 는 보정된 사전 수신된 데이터 DFE이고, noise는 채널로부터 가산된 잡음값인, LOS 검출기.
  18. 제 1 항에 있어서,
    상기 리시버 캐릭터(character)들은 패킷(packet) 크기와 속도 관련 클록(rate related clock)을 포함하는, LOS 검출기.
  19. 회로 내의 신호 손실(LOS)을 검출하는 방법에 있어서,
    이퀄라이저에 의해 채널로부터의 수신 시리얼 신호에 대해 신호 균등화를 실행하는 단계로서, 상기 수신 시리얼 신호는 결합된 신호를 상기 이퀄라이저 내의 슬라이서 회로에 제공하기 위해 상기 이퀄라이저 내의 DFE(decision feedback equalization) 회로로부터의 DFE 피드백 신호와 결합되는, 상기 실행 단계와;
    프로그램 가능한 잡음 임계값, DFE 적응값들, 상기 슬라이서 회로로부터 룩업 테이블 회로로의 슬라이서 출력을 공급하는 단계로서, 상기 룩업 테이블의 룩업이 상기 프로그램 가능한 잡음 임계값 아래로 떨어질 때, 상기 룩업 테이블은 상기 수신 시리얼 신호가 없을 경우 상기 슬라이서 회로에서 예상되는 신호를 계산하고 DFE 레벨이 예상되는 잡음 레벨 아래에 있을 경우 예상되는 비트와 함께 마스크 비트를 생성하는, 상기 공급 단계와;
    상기 슬라이서 출력과 상기 예상되는 신호를 비교하는 단계와;
    LOS 어큐뮬레이터와 카운터 회로의 사전-결정된 수의 리시버 캐릭터들에 걸쳐 비교기로부터의 비교 결과들을 축적하는 단계와;
    상기 슬라이서 출력의 신호 패턴이 상기 이퀄라이저로부터의 DFE 피드백에 의해 규정되는 경우 상기 LOS 어큐뮬레이터와 상기 카운터 회로로부터의 패턴 기반의 LOS 지시기(indicator)를 하이(high)로 설정함으로써 상기 LOS를 나타내는 단계를 포함하는, 방법.
  20. 인코딩된 프로그램 코드를 갖는 비일시적 머신 판독 가능한 저장 매체로서, 상기 프로그램 코드가 머신에 의해 실행될 때, 상기 머신은 회로의 신호 손실(LOS)을 검출하기 위한 방법을 구현하고,
    상기 방법은:
    이퀄라이저에 의해 채널로부터의 수신 시리얼 신호에 대해 신호 균등화를 실행하는 단계로서, 상기 수신 시리얼 신호는 결합된 신호를 상기 이퀄라이저 내의 슬라이서 회로에 제공하기 위해 상기 이퀄라이저 내의 DFE(decision feedback equalization) 회로로부터의 DFE 피드백 신호와 결합되는, 상기 실행 단계와;
    프로그램 가능한 잡음 임계값, DFE 적응값들, 상기 슬라이서 회로로부터 룩업 테이블 회로로의 슬라이서 출력을 공급하는 단계로서, 상기 룩업 테이블의 룩업이 상기 프로그램 가능한 잡음 임계값 아래로 떨어질 때, 상기 룩업 테이블은 상기 수신 시리얼 신호가 없을 경우 상기 슬라이서 회로에서 예상되는 신호를 계산하고 DFE 레벨이 예상되는 잡음 레벨 아래에 있을 경우 예상되는 비트와 함께 마스크 비트를 생성하는, 상기 공급 단계와;
    상기 슬라이서 출력과 상기 예상되는 신호를 비교하는 단계와;
    LOS 어큐뮬레이터와 카운터 회로의 사전-결정된 수의 리시버 캐릭터들에 걸쳐 비교기로부터의 비교 결과들을 축적하는 단계와;
    상기 슬라이서 출력의 신호 패턴이 상기 이퀄라이저로부터의 DFE 피드백에 의해 규정되는 경우 상기 LOS 어큐뮬레이터와 상기 카운터 회로로부터의 패턴 기반의 LOS 지시기(indicator)를 하이로 설정함으로써 상기 LOS를 나타내는 단계를 포함하는, 비일시적 머신 판독 가능한 저장 매체.
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