KR101357360B1 - 래치의 임계 위치 결정 방법 및 시스템과, 집적 회로 - Google Patents

Abstract

결정 피드백 등화에 이용되는 하나 이상의 래치의 임계 위치를 결정하는 방법 및 장치가 제공된다. 결정 피드백 등화기에 의해 이용되는 래치의 임계 위치는 입력 데이터가 제 1 이진값으로부터의 전이만을 포함하도록 입력 데이터를 제한하는 단계와, 제한된 입력 데이터와 연관된 단측 데이터 아이의 복수의 샘플을 획득하는 단계와, 샘플에 기초하여 래치의 임계 위치를 결정하는 단계에 의해 결정된다. 제한된 입력 데이터는 (i) 1의 이진값으로부터 0 또는 1의 이진값으로의 전이, 또는 (ii) 0의 이진값으로부터 0 또는 1의 이진값으로의 전이를 포함할 수 있다. 단측 데이터 아이의 크기는 단측 데이터 아이와 연관된 히스토그램을 분석하여 일정한 히트 카운트를 갖는 영역을 식별함으로써 얻어질 수 있다.

Description

래치의 임계 위치 결정 방법 및 시스템과, 집적 회로{METHOD AND APPARATUS FOR DETERMINING LATCH POSITION FOR DECISION-FEEDBACK EQUALIZATION USING SINGLE-SIDED EYE}

본 출원은 "Method and Apparatus for Determining a Position of a Latch Employed for Decision-Feedback Equalization"라는 제목으로 2006년 4월 28일에 출원된 미국 특허 출원 번호 11/414,522와, "Method and Apparatus for Non-Linear Decision-Feedback Equalization in the Presence of Asymmetric Channel"라는 제목으로 본 출원과 동시에 출원된 미국 특허 출원 번호 7,711,043에 관한 것으로, 이들 각각은 본 명세서에서 참조로서 인용된다.

본 발명은 일반적으로 결정 피드백 등화 기법(decision-feedback equalization techniques)에 관한 것으로, 특히 결정 피드백 등화에 채용되는 하나 이상의 래치의 위치를 결정하는 기법에 관한 것이다.

디지털 통신 수신기는 아날로그 파형을 샘플링해야 하고 그럼 다음 이 샘플링된 데이터를 신뢰성있게 검출해야 한다. 수신기측에 도달하는 신호는 전형적으 로 심볼간 간섭(ISI), 혼선, 에코 및 그 밖의 다른 잡음에 의해 손상된다. 이러한 채널 왜곡을 보상하기 위해, 통신 수신기는 흔히 잘 알려져 있는 등화 기법을 이용한다. 예를 들어, 제로 등화 또는 결정-피드백 등화(DFE) 기법(또는 둘 모두)이 흔히 사용된다. 이러한 등화 기법은 심볼간 간섭을 제거하고 잡음 마진을 개선하는데 폭넓게 사용된다. 예를 들어, R. Gitlin 등의 Digital Communication Principles (Plenum Press, 1992) 및 E.A. Lee와 D.G Messerschmitt의 Digital Communication (Kluwer Academic Press, 1988)을 참조하며, 이들 각각은 본 명세서에서 참조로서 인용된다. 일반적으로, 제로 등화 기법은 채널 임펄스 응답의 프리-커서(pre-cursors)를 등화하고, 결정 피드백 등화는 채널 임펄스 응답의 포스트-커서(post cursor)를 등화한다.

하나의 전형적인 DFE 구현에서, 수신된 신호는 샘플링되고 하나 이상의 임계값에 비교되어 검출되는 데이터를 생성한다. DFE 교정이 피드백 방식으로 적용되어 DFE 교정된 신호를 생성한다. 그러나, 가산/감산은 계산적으로 고비용의 연산인 것으로 간주된다. 따라서, 흔히 공간 DFE로 지칭되는 전형적인 DFE 기법의 변형은 공통 모드 전압으로부터 오프셋된 두 개의 (또는 그 이상의) 수직 슬라이서(vertical slicers)를 사용하여 수신된 신호를 샘플링함으로써 아날로그 가산기 연산을 제거한다. 두 개의 슬라이서는 잘 알려져 있는 최소 평균 제곱(LMS) 알고리즘의 결과에 기초하여 배치된다. 하나의 슬라이서는 0의 이진값으로부터의 전이(transitions)용으로 사용되고 제 2 슬라이서는 1의 이진값으로부터의 전이용으로 사용된다. 앞서 검출된 비트의 값은 현재 비트의 검출을 위해 어떤 슬라이서를 사용할 지를 결정하는데 사용된다. 공간 DFE 기법에 대한 보다 자세한 설명에 대해서는, 예를 들어 Yang 및 Wu의 "High-Performance Adaptive Decision Feedback Equalizer Based on Predictive Parallel Branch Slicer Scheme", IEEE Signal Processing System 2002, 121-26 (2002)를 참조하며, 이는 본 명세서에서 참조로서 인용된다. 수직 슬라이서의 오프셋 위치는 알려진 수신 데이터 스트림에 대한 오류 항을 평가하고 잘 알려진 최소 평균 제곱 알고리즘을 사용하여 오프셋 위치를 조정함으로써 결정되었다. 그러나, 이러한 기법은 고정된 지점의 고도로 양자화된 신호 환경에서는 불안정하고 안정을 위해서는 과도한 시간을 필요로 하는 것으로 밝혀졌다.

통신 채널은 전형적으로 전송되는 신호에 대해 낮은 통과 영향을 나타낸다. 종래의 채널 보상 기법은 낮은 통과 채널 응답에 의해 대역이 제한되었던 수신 데이터 아이(received data eye)를 개방하려 한다. 따라서, 신호의 다양한 주파수 콘텐츠는 채널의 출력에서 상이한 감쇠를 겪을 것이다. 일반적으로, 전송되는 신호의 보다 높은 주파수 성분은 보다 낮은 주파수 성분에 비해 더 손상된다. 기존의 채널 보상 기법은 채널 왜곡에 대해 효과적으로 보상하지만, 복수의 한계를 겪게 되는데, 이 한계를 극복한다면, 채널 왜곡의 존재시 데이터 검출의 신뢰성을 더 개선할 수 있다.

"Method And Apparatus For Determining A Position of A latch Employed For Decision-Feedback Equalization"라는 제목으로 2006년 4월 28일에 출원된 미국 특허 출원 번호 11/414,522 호는 결정 피드백 등화기에 이용되는 래치의 위치를 결정하는 기법을 개시한다. 오프셋 위치는 신호와 연관된 데이터 아이의 복수의 샘플을 획득함으로써 결정되고, 데이터 아이는 주어진 이진 상태로부터의 전이에 대한 복수의 궤도(trajectories)로 구성된다. 궤도들 중 적어도 두 개의 진폭은 샘플에 기초하여 결정되고, 래치의 위치는 결정된 진폭에 기초하여 결정된다. 래치의 초기 위치는 예를 들어 적어도 두 개의 궤도에 대해 결정된 진폭의 대략 중간에 위치할 수 있다. 래치의 초기 위치는 사전결정된 양만큼 선택에 따라 조정되어 잡음 마진을 개선할 수 있다.

결정 피드백 등화에 사용되는 하나 이상의 래치의 위치를 결정하는 개선된 방법 및 장치가 필요하다. 입력 데이터 아이의 평가에 기초하여 하나 이상의 DFE 래치에 대한 위치를 결정하는 방법 및 장치가 또한 필요하다.

일반적으로, 결정 피드백 등화에 이용되는 하나 이상의 래치의 임계 위치를 결정하는 방법 및 장치가 제공된다. 본 발명의 일 측면에 따르면, 결정 피드백 등화기에 의해 이용되는 래치의 임계 위치는 입력 데이터가 제 1 이진값으로부터의 전이만을 포함하도록 입력 데이터를 제한하는(constraining) 단계와, 제한된 입력 데이터와 연관된 단측(single-sided) 데이터 아이의 복수의 샘플을 획득하는 단계와, 샘플에 기초하여 래치의 임계 위치를 결정하는 단계에 의해 결정된다. 제한된 입력 데이터는 (i) 1의 이진값으로부터 0 또는 1의 이진값으로의 전이, 또는 (ii) 0의 이진값으로부터 0 또는 1의 이진값으로의 전이를 포함할 수 있다.

단측 데이터 아이의 크기는 단측 데이터 아이와 연관된 히스토그램을 분석하여 일정한 히트 카운트(constant hit count)를 갖는 영역을 식별함으로써 얻어질 수 있다. 래치는 단측 데이터 아이의 대략 가운데에 위치한다. 데이터 패턴 민감도에 개선된 면역성을 제공하는 하나의 변형예에서, 래치 위치는 N개의 연속하는 상위 및 하위 단측 아이와 같은 복수의 단측 아이에 대해 결정되고, 래치 위치는 최소 단측 아이에 기초하여 선택된다.

본 발명의 보다 완전한 이해, 및 본 발명의 또 다른 특징 및 장점은 후속하는 상세한 설명 및 도면을 참조하여 얻어질 것이다.

도 1은 신호와 연관된 복수의 이상적인 데이터 아이를 그래픽으로 나타내는 도면,

도 2a 내지 도 2d는 채널로부터 발생할 수 있는 왜곡을 나타내는 도면,

도 3은 등화 기법을 이용하는 송신기, 채널 및 수신기 시스템의 블록도,

도 4는 공간 DFE를 이용하는 송신기, 채널 및 수신기 시스템의 블록도,

도 5는 0의 예시적인 이진 값에서 0 또는 1의 이진 값으로의 예시적인 전이 궤도를 나타내는 도면,

도 6은 수신 신호에 대한 잡음 및 타이밍 마진을 나타내는 도면,

도 7은 1의 이진값으로부터 0 또는 1의 이진값으로의 전이에 대해 데이터 아이 모니터를 사용하는 신호의 샘플링을 나타내는 도면,

도 8은 0의 이진값으로부터 0 또는 1의 이진값으로의 전이에 대해 데이터 아이 모니터를 사용하는 신호의 샘플링을 나타내는 도면,

도 9는 본 발명에 따른 단측 아이에 대한 아이 개방을 나타내는 히스토그램,

도 10은 본 발명의 특징을 포함하는 예시적인 수직 아이 탐색 알고리즘을 위한 예시적인 의사 코드를 제공하는 도면,

도 11은 도 10의 수직 아이 탐색 알고리즘에 의해 결정된 래치 위치가 도 4의 공간 DFE에 의해 사용되는 방식을 나타내는 도면,

도 12는 상위 및 하위 EFE 아이에 대한 DFE 래치의 대칭적 배치를 나타내는 도면,

도 13은 광학 채널과 같은 몇몇 채널에서 나타낼 수 있는 비선형 ISI 왜곡의 결과로서 데이터 아이를 나타내는 도면,

도 14는 도 10의 수직 아이 탐색 알고리즘에 의해 결정된 래치 위치가 비선형 채널이 존재하는 경우 도 4의 공간 DFE에 의해 사용되는 방식을 나타내는 도면,

도 15는 도 14의 예시적인 비선형 매핑 테이블을 나타내는 도면.

본 발명은 결정 피드백 등화에 채용되는 하나 이상의 래치의 위치를 결정하는 방법 및 장치를 제공한다. 본 발명의 일 측면에 따르면, DFE 래치의 위치는 입력 데이터 아이의 평가에 기초하여 결정된다. 예시적인 데이터 아이 모니터는 예를 들어 "Method and Apparatus for Monitoring a Data Eye in a Clock and Data Recovery System"라는 제목으로 2005년 3월 31일에 출원되었으며, 명세서에서 참조로서 인용되는 미국 특허 출원 번호 제 11/095,178 호에 개시되어 있는 기법을 사용하여 구현될 수 있다. 일반적으로, 예시적인 데이터 아이 모니터와 연관된 하나 이상의 래치는 포락선 검출 기법을 사용하여 신호의 진폭을 평가한다. 적절한 포락선 검출 기법에 대해서는, 예를 들어 "Method and Apparatus for Adjusting Receiver Gain Based on Received Signal Envelope Detection"(Attorney Docket No. Mobin 53-12-56)라는 제목으로 2005년 12월 23일에 출원되었으며, 본 명세서에서 참조로서 인용되는 미국 특허 출원 번호 제 11/318,953 호를 참조한다.

앞에서 언급한 바와 같이, 통신 채널은 전형적으로 전송되는 신호에 대해 저역 통과 효과를 나타내는데, 이는 수신되는 데이터 아이의 개방 크기를 상당히 손상시키며, 수신된 데이터 아이는 흔히 본질적으로 폐쇄된다. 종래의 채널 보상 기법은 저역 통과 채널 응답에 의해 대역 제한된 수신된 데이터 아이를 개방하려 시도한다. 전형적인 DFE 구현은 흔히 저조한 잡음 및 타이밍 마진을 갖는 작은 개방을 갖는 수신된 데이터 아이의 가운데에 래치를 배치한다.

본 발명은 단측 아이를 사용하여 수직 슬라이서를 배치한다. 본 명세서에서 사용되는 바와 같이, 단측 아이(DFE 아이로도 지칭됨)는 하나의 이진 값으로부터의 전이(즉, 1→x 또는 0→x 전이)만을 포함한다. 작은 데이터 아이는 데이터 아이를 폐쇄하려는 경향이 있는 채널 왜곡의 결과이다. 본 발명은 데이터가 예를 들어 이진 값 1에서 0 또는 1의 이진값으로의 신호 전이(1→x로 지칭됨)만을 포함하도록 제한함으로써 보다 큰 DFE 아이가 추출될 수 있음을 인지한다.

도 6과 관련하여 이하에서 더 설명되는 바와 같이, 데이터가 1→x 전이만을 갖도록 제한되는 경우, 대개 0→x 전이와 연관될 수 있는 많은 양의 왜곡이 제거되고 결과적인 상위 DFE 아이는 전형적인 방식과 연관된 작은 데이터 아이보다 크다. 마찬가지로, 데이터가 0→x 전이만을 갖도록 제한되는 경우, 대개 1→x 전이와 연관될 수 있는 많은 양의 왜곡이 제거되고 결과적인 하위 DFE 아이는 전형적인 방식과 연관된 작은 데이터 아이보다 크다. 이러한 방식으로, 이진 전이의 일 세트를 억제함으로써, 데이터 아이의 크기는 두드러지게 증가되고, 잡음 마진은 개선된다.

도 1은 신호(100)와 연관된 복수의 이상적인 데이터 아이(110-1 내지 110-3)를 나타낸다. 용이한 예시를 위해 도 1에 도시되어 있는 이상적인 데이터 아이(110)는 임의의 심볼간 간섭을 나타내고 있지 않지만, 각각의 데이터 아이(110)는 전형적으로 복수의 개별 신호가 알려져 방식으로 가변 주파수 성분이 중첩된 것이다.

"Method And Apparatus For Determining A Position Of A latch Employed For Decision-Feedback Equalization"라는 제목으로 2006년 4월 28일에 출원된 미국 특허 출원 번호 제 11/414,522 호는 고정된 래치 및 로밍 래치의 상대적 측정에 근거하여 수신된 신호(110)의 진폭을 결정하는 기법을 개시한다. 두 개의 래치가 사용되어 이진수 1로부터의 전이 및 이진수 0으로부터의 전이에 대한, 데이터 아이의 상위 및 하위 경계부를 결정한다. 래치는 정상 상태 동작을 위해 데이터 아이의 검출된 상위 및 하위 경계부 사이에 배치된다. 예를 들어, 래치는 데이터 아이의 각각의 상위 및 하위 경계부의 가운데에 배치될 수 있다. 데이터 아이 모니 터는 수직축을 따라 수신된 신호(110)를 별개로 측정하여, 1 및 0의 이진값으로부터의 전이 경우 모두에 대해 데이터 아이의 상위 및 하위 경계부의 위치를 결정할 수 있다. 이후, 양 경우에 대해 데이터 아이의 상위 및 하위 경계부 사이의 중간 지점이 설정될 수 있다. 양 경우에서의 래치는 결정된 중간 지점 위치에 기초한 정상 상태 동작을 위해 배치될 수 있다.

도 2a 내지 도 2d는 채널로부터 야기될 수 있는 왜곡을 더 나타내고 있다. 도 2a에 도시되어 있는 바와 같이, 이상적인 채널은 그의 임펄스 응답으로서 델타 함수(200)를 나타낸다. 도 2b는 가상 채널에 대한 예시적인 임펄스 응답(210)을 나타낸다. 도 2b에 도시되어 있는 바와 같이, 시간 영역에서, 가상 채널은 1차 탭(220)에서 1.0의 크기를 갖는 응답을 나타낼 수 있다. 또한, 첫 번째 포스트 커서 탭(230)에서, 가상 채널은 0.5의 크기를 갖는 응답을 나타낼 수 있다. 따라서, 이 예에서, 시간 영역에서, 신호의 50%는 범람할 것이며 다음 번의 간격에 영향을 미칠 것이다.

도 2c는 채널을 통해 전송될 수 있는 이상적인 클록 신호(230)를 나타낸다. 도 2d는 (샘플/홀드가 적용된 이후) 채널 왜곡의 결과로서 동일한 채널을 통해 수신되는 클록 신호(250)를 나타낸다. 도 2c에 도시되어 있는 바와 같이, 각각의 후속 타임 슬롯에서, +1,+1,-1,-1+1,+1,-1,-1의 값이 전송되어 클록 신호(230)를 생성한다. 도 2b의 예시적인 임펄스 응답(210)을 가지고 채널 보상은 없는 채널을 가정하면, 수신기는 도 2d에 도시되어 있는 신호(250)를 샘플링할 것이다. 제 2 타임 슬롯에서 전송되는 +1은 제 1 타임 슬롯에서 전송된 +1의 50%와 중첩될 것이 다. 따라서, 수신기측에서 +1.5의 값이 제 2 타임 슬롯에서 측정될 것이다. 일반적으로, 송신기에서의 사전 강조 기법 또는 수신기에서의 등화 기법(또는 이들 모두) 중 하나 이상이 잘 알려진 방식으로 이용되어 수신기에서 처리되는 신호는 전송된 클록 신호(230)와 같이 보인다.

도 3은 등화 기법을 채용하는 송신기, 채널 및 수신기 시스템(300)의 블록도이다. 도 3에 도시되어 있는 바와 같이, 데이터는 채널(320)을 통해 송신기(310)에 의해 전송되며, 이러한 전송은 선택에 따라서 송신 FIR 필터(IXFIR)(미도시)를 통해 등화 또는 필터링된 이후에 이루어진다. 가산기(330)로 표시되는 바와 같이 잡음이 야기되는 채널(320) 통과 이후, 신호는 선택에 따라 연속 시간 순방향 공급 필터(340)에 의해 필터링 또는 등화될 수 있다. 일반적으로, 순방향 공급 필터(340)는 프리-커서 등화를 수행하여 앞으로 전송될 심볼로부터의 과잉분을 알려진 방식으로 보상한다. 순방향 공급 필터(340)로부터의 아날로그 신호는 데이터 결정을 생성하는 데이터 검출기(360)에 의해 샘플링된다. DFE 필터(370)에 의해 생성되는 DFE 교정은 순방향 공급 필터(340)의 출력(U_k)으로부터 아날로그 합산기(350)에 적용되어 DEF 교정된 신호(B_k)를 생성한다.

도 4는 공간 DFE를 이용하는 송신기, 채널 및 수신기 시스템(400)의 블록도이다. 전술한 바와 같이, 공간 DFE는 도 3에 도시되어 있는 전형적인 DFE 기법의 변형예로서 공통 모드 전압으로부터 오프셋된 두 개의 수직 슬라이서를 사용하여 수신된 신호를 샘플링함으로써 아날로그 가산기를 불필요하게 한다.

도 4에 도시되어 있는 바와 같이, 사전 강조 기법(410)은 신호가 채널(420)을 통해 전송되기 전에 송신기에 적용된다. 또한, 제로 등화와 같은 등화 기법(430), 및 DFE(440)가 수신기에 적용된다. 본 발명의 일 측면에 따르면, 예를 들어 도 7 내지 도 10을 참조하여 이하에서 기술되는 래치 위치지정 시스템(445)은 수직 아이 탐색 알고리즘(1000)(도 10)을 구현하여 공간 DFE(440)에 의해 이용되는 래치의 위치(즉, 임계값)를 결정한다. 사전 강조 기법(410)이 송신기에서 적용되는 경우, 래치 위치지정 시스템(900)의 출력은 대역내 또는 대역밖 프로토콜(450)을 사용하여 송신기에 피드백된다.

앞서 기술한 바와 같이, 각 데이터 아이(110)는 복수의 개별 아이 트레이스(eye traces)의 중첩이다. 상이한 데이터 전이와 연관된 신호는 상이한 주파수를 가질 것이다. 도 5는 0의 이진값으로부터 0 또는 1의 이진값으로의 예시적인 전이(0→x)에 대한 예시적인 전이 궤도를 나타낸다. 궤도(510)는 예를 들어 0의 이진값으로부터 1로의 전이(이어서 또 다른 1이 이어짐)와 연관된다. 궤도(530)는 예를 들어 이전 상태 000을 갖는 0의 이진값으로부터 1의 이진값으로의 전이(이어서 0이 뒤따라옴)와 연관된다. 궤도(540)는 이전 상태 000을 갖는 0의 이진값으로부터 0의 이진값으로의 전이와 연관된다.

도 5에 도시되어 있는 바와 같이, 서로 다른 궤도들은 모두 0의 이전 상태와 연관된다. 그러나, 각각의 궤도는 상이한 경로를 따른다. 공간 DFE 기법(400)에 따르면, 단일 래치(550)는 변동하는 경로에도 불구하고 현재의 데이터 비트가 0인지 또는 1인지를 검출할 수 있어야 한다. 일반적으로, 래치(550)는 네거티브 레일 마진(negative rail margin)(560)과 가장 낮은 예상 궤도(530)의 진폭 사이에 배치된다. 데이터 아이 모니터는 공간 DFE(440)에 대해 사용되는 래치(550)의 위치를 결정한다.

위에서 살펴본 바와 같이, 통신 채널은 전형적으로 전송되는 신호에 대해 저역 통과 효과를 나타내는데, 이에 따라 수신 데이터 아이의 개방 크기는 상당히 손상되어, 수신 데이터 아이는 흔히 본질적으로 폐쇄된다. 도 6은 수신된 신호(600)에 대한 잡음 및 타이밍 마진을 나타낸다. 도 6에 도시되어 있는 바와 같이, 수신된 신호는 전형적으로 이진 값 1에서 0 또는 1의 이진값으로의 전이(1→x)(610) 및 이진 값 0에서 0 또는 1로의 전이(0→x)(620)를 포함할 것이다.

본 발명은 데이터가 예를 들어 이진 값 1에서 0 또는 1로의 신호 전이(1→x로 지칭죔)만을 포함하도록 제한하고 0의 이진값으로부터의 임의의 신호 전이(또는 그 반대)를 억제함으로써 보다 큰 DFE 아이가 추출될 수 있음을 인식한다.

도 6에 도시되어 있는 바와 같이, 신호 전이의 완전한 세트가 고려되는 경우, 전형적인 데이터 아이의 크기는 대략 연관된 타이밍 마진(630) 및 잡음 마진(660)을 갖는 내부 원형(670)과 연관된다. 저조한 대응 마진(630,660)을 갖는 데이터 아이(770)의 작은 크기는 전송된 데이터를 적절히 복원하는 것을 매우 어렵게 만든다. 데이터가 1→x 전이를 갖도록 제한되는 경우, 대개 0→x 전이와 연관될 수 있는 왜곡은 제거되고, 바깥 원형(680)과 대략 연관되는 결과적인 상위 DFE 아이는 전형적인 접근방식(및 전이 세트 모두)과 연관된 작은 데이터 아이(670)보다 크다. 상위 DFE 아이(680)는 연관된 타이밍 마진(640) 및 잡음 마진(650)을 갖는다. 따라서, 이진 전이(610, 620)의 한 세트를 억제함으로써, 데이터 아이(680)의 크기는 현저히 증가되고, 타이밍 및 잡음 마진(640,650)은 개선된다.

마찬가지로, 데이터가 0→x 전이만을 갖도록 제한되는 경우, 대개 1→x 전이와 연관될 수 있는 많은 양의 왜곡은 제거되고 결과적인 하위 DFE 아이는 전형적인 접근방식과 연관된 작은 데이터 아이보다 크다. 이러한 방식으로, 이진 전이의 한 세트를 억제함으로써, 데이터 아이의 크기는 현저히 증가되고, 잡음 및 타이밍 마진은 개선된다.

도 7은 이진 값 1의 초기 상태(710)로부터 0의 이진값으로의 전이(730) 또는 1의 이진값으로부터 1의 이진값으로의 전이(720)에 대해 데이터 아이 모니터를 사용한 신호의 샘플링을 나타낸다. 용이한 예시를 위해, 나이퀴스트 주파수와 연관된 궤도(730) 및 나머지 주파수의 최대 주파수와 연관된 궤도(720)만이 도시되어 있다. 도 7에 도시되어 있는 바와 같이, 예시적인 실시예에서 두 개의 상위 래치(L1_U, L2_U)가 이용되어 상위 DFE 데이터 아이에 대한 궤도(720,730)의 진폭을 결정하고 그에 따라 공간 DFE(440)에 사용되는 래치(들)의 위치를 결정한다.

이하에서 도 10과 관련하여 더 기술되는 바와 같이, 제 1 상위 래치(L1_U)는 양의 방향에서 제로 크로싱(V_th=N)하는 지점에서부터 최대 값(V_th=2N)까지 수신된 신호를 샘플링한다. 마찬가지로, 제 2 상위 래치(L2_U)는 음의 방향에서 제로 크로싱(V_th=N)하는 지점에서부터 최소 값(V_th=0)까지 수신된 신호를 샘플링한다. 샘플링 된 값(래치 1 상위 DFE 아이 및 래치 2 상위 DFE 아이)은 래치 선택 제어 신호에 따라 샘플링되는 데이터 아이의 일부분에 기초하여 래치들 중 하나를 선택하는 멀티플렉서(750)에 인가된다. 멀티플렉서(750)의 출력 도 9와 관련하여 이하에서 더 기술되는 히트 카운터(760)에 인가된다.

도 8은 본 발명에 따라 이진 값 0의 초기 상태(810)에서 0의 이진값으로의 전이(830) 또는 0의 이진 값으로부터 1의 이진값으로 그런 다음 0의 이진 값으로의 전이(820)에 대해 데이터 아이 모니터를 사용하는 신호의 샘플링을 나타낸다. 용이한 예시를 위해, 나이퀴스트 주파수와 연관된 궤도(820) 및 나머지 주파수의 최소 주파수와 연관된 궤도(830)만이 도시되어 있다. 도 7에 도시되어 있는 바와 같이, 예시적인 실시예에서 두 개의 하위 래치(L1_L, L2_L)가 이용되어 하위 DFE 데이터 아이에 대한 궤도(820,830)의 진폭을 결정하고 그에 따라 공간 DFE(440)에 사용되는 래치(들)의 위치를 결정한다.

도 10과 관련하여 이하에서 더 기술되는 바와 같이, 제 1 하위 래치(L1_L)는 양의 방향에서 제로 크로싱(V_th=N)하는 지점에서부터 최대 값(V_th=2N)까지 수신된 신호를 샘플링한다. 마찬가지로, 제 2 하위 래치(L2_L)는 음의 방향에서 제로 크로싱(V_th=N)하는 지점에서부터 최소 값(V_th=0)까지 수신된 신호를 샘플링한다. 샘플링된 값(래치 1 하위 DFE 아이 및 래치 2 하위 DFE 아이)은 래치 선택 제어 신호에 따라 샘플링되는 데이터 아이의 일부분에 기초하여 래치들 중 하나를 선택하는 멀 티플렉서(850)에 인가된다. 멀티플렉서(850)의 출력 도 9와 관련하여 이하에서 더 기술되는 히트 카운터(860)에 인가된다.

도 9는 본 발명에 따라 단측 아이에 대한 아이 개방을 나타내는 도 7 및 도 8의 히트 카운터(760,860)에 의해 생성되는 히스토그램(920)을 나타낸다. 도 9에 도시되어 있는 바와 같이, 스코프 출력(scope output)(910)은 네 개의 연속 데이터 아이에 대한 단위 간격의 함수로서 전치증폭기 출력을 나타낸다. 첫 번째 두 개의 데이터 아이(914)에 대해, 출력은 모든 전이에 대해 도시되어 있다. 두 번째 두 개의 아이(918)에 대해, 본 발명에 따라 1의 이진값에서 0 또는 1의 이진값으로의 전이(1→x)만이 도시되어 있다.

히스토그램(920)은 히트 카운터(760, 860)에 의해 생성되는 아이 모니터 카운트의 함수로서 로밍 래치(L1_U, L2_U, L1_L, L2_L)의 임계값을 나타낸다. 도 9에 도시되어 있는 바와 같이, 최소 카운트는 임계값이 최대값인 경우 발생하고(그 이유는 전체 신호가 래치 아래에 있기 때문), 최대 카운트는 임계값이 최소값인 경우 발생한다(그 이유는 전체 신호가 래치 위에 있기 때문). 히스토그램(920)은 또한 DFE 아이 개방에 대응하는 일정한 카운트를 갖는 영역(930)을 포함한다. 수직 아이 탐색 알고리즘(1000)(도 10)은 히스토그램(920)이 일정한 때를 결정하여 아이가 개방되어 있을 때의 임계 값의 범위를 획득한다.

도 10은 본 발명의 특징들을 포함하는 예시적인 수직 아이 탐색 알고리즘(1000)에 대한 예시적인 의사 코드를 제공한다. 예시적인 수직 아이 탐색 알고 리즘(1000)은 트레이닝 모드(training mode) 동안 이용되어 정상 동작(안정된 상태) 모드에서 공간 DFE(440)에 의해 사용된 래치의 위치를 결정한다. 도 10에 도시되어 있는 바와 같이, 예시적인 수직 아이 탐색 알고리즘(1000)은 상위 DFE 데이터 아이를 측정하는 제 1 측정 섹션(1010)과, 상위 DFE 데이터 아이를 측정하는 제 2 측정 섹션(1020)과, 카운트 데이터를 분석하여 상위 및 하위 데이터 아이의 위치를 설정하는 분석 섹션(1030)을 포함한다. 특히, 래치는 상위 및 하위 DFE 데이터 아이 각각에 대해 일정한 카운트 영역(930)의 가운데에 위치한다.

도 11은 도 10의 수직 아이 탐색 알고리즘(100)에 의해 결정된 래치 위치가 도 4의 공간 DFE(440)에 의해 사용되는 방식을 나타낸다. 도 11에 도시되어 있는 바와 같이, 수신된 신호는 전치증폭기(1110)에 의해 증폭되고 그런 다음 스코프(1120) 상에서 분석된다. 도 4의 래치 위치지정 시스템(445)은 수직 아이 탐색 알고리즘(1000)에 따라, 본 명세서에 개시된 단측 아이 기법을 사용하여 트레이닝 모드 동안 수신된 데이터 아이를 분석함으로써 래치 위치(즉, 임계값)를 결정한다. 임계값은 정상 상태 동작 동안 래치 어레이(1130)에 적용된다.

도 12는 상위 및 하위 DFE 아이 각각에 대한 DFE 래치(1210,1220)의 대칭적 배치를 나타낸다. 도 12에 도시되어 있는 바와 같이, 상위 및 하위 DFE 래치(1210,1220)는 제로 크로싱에 대해 대칭적으로 배치된다. 다시 말해, 상위 및 하위 DFE 래치(1210,1220)는 0의 임계값으로부터 동일하게 이격된다. 사실, 대칭적인 시스템에서, 래치 위치지정 시스템(445)은 상위 및 하위 DFE 데이터 아이 중 하나에 대해 래치 위치를 결정할 수 있고, 제로 크로싱에 대한 대칭성을 보장하도 록 제 2 래치의 위치를 결정할 수 있다.

데이터 아이의 형상은 채널 손상 및 데이터 패턴의 함수이다. 따라서, 소정의 데이터 패턴은 비대칭 데이터 아이의 잘못된 표시를 제공할 수 있다. 본 발명의 또 다른 변형예는 각각이 상위 및 하위 DFE 데이터 아이를 갖는 데이터 아이에 대응하는 하나 이상의 단위 간격을 고려하고 최악의 경우(즉, 가장 작은 아이)에 기초하여 래치의 위치를 결정함으로써 데이터 패턴 민감도에 대한 개선된 면역성을 제공한다. 따라서, 시스템은 대칭성을 갖는 것으로 가정되고, 가장 작은 아이는 상위 및 하위 DFE 아이 모두에 대해 래치를 설정하는데 사용된다.

도 13은 광학 채널과 같은 몇몇 채널에서 존재할 수 있는 비선형 ISO 왜곡의 결과로서 데이터 아이를 나타낸다. 앞서 언급한 바와 같이, 광학 채널과 같은 복수의 채널은 비선형 응답을 나타낸다. 예를 들어, 광학 통신에서, 데이터 전송은 하나 이상의 LED 소스를 턴 온 및 오프함으로써 달성된다. 광원이 온인 경우(예를 들어, 1의 이진값을 전송하는 경우), 에너지 전송이 이루어지고 광자는 광섬유를 통해 전송된다. 광 신호가 광섬유를 통해 진행함에 따라, 신호는 예를 들어 색분산, 편광 모드 분산(PMD) 및 다중 모드 섬유에서의 모드 분산으로 인한 비선형 왜곡을 경험한다. 또한, 재생 잡음 소스는 전송되는 광자 에너지를 왜곡시킨다. 이들 왜곡 소스는 전송 매체의 전체 길이를 따라 능동적이다. 따라서, 도 13에 도시되어 있는 바와 같이, 신호 저하는 전송 거리 증가에 따라 증가한다. 거리가 증가함에 따라 데이터 아이는 점점 분별하기가 어려진다(예를 들어 78Km를 참조). 그 결과, 1의 이진값에 대한 결정 임계값은 거리가 증가함에 따라 지속적으로 아래쪽으로 내려오고, 그에 따라 임계값은 전송 거리가 증가함에 따라 0 아래로 내려간다.

다른 한편으로, 광원이 오프인 경우(예를 들어, 0의 이진값을 전송하는 경우), 광자는 전송되지 않고 전술한 왜곡은 전혀 발생하지 않는다. 따라서, 광학 아이는 비대칭적으로 저하된다. 광학 채널에서의 비선형 왜곡에 대한 보다 자세한 설명에 대해서는, 예를 들어 Hyu다 Jae Lee 및 S J.B Yoo의 "Novel All-Optical 10 Gbp/s RZ-to-NRZ Coversion Using SOA-Loop-Mirror", Optical Switching and Communications systems Lab, Department of Electrical and Computer Engineering, UC Davis, 3114 Engineering II, Davis, CA 95616-5294를 참조한다.

도 14는 도 10의 수직 아이 탐색 알고리즘(1000)에 의해 결정된 래치 위치가 비선형 채널이 존재하는 경우 도 4의 공간 DFE(440)에 의해 사용되는 방식을 나타낸다. 본 발명에 의해 비선형 매핑된 DFE 계수는 도 14에 도시되어 있는 바와 같이 전형적인 임계값 기반 DFE 구조와 함께 사용될 수 있다.

도 14에 도시되어 있는 바와 같이, 수신된 신호는 전치증폭기(1410)에 의해 증폭되고 그런 다음 스코프(1420) 상에서 분석된다. 도 4의 래치 위치지정 시스템(445)은 수직 아이 탐색 알고리즘(1000)에 따라, 본 명세서에 개시된 단측 아이 기법을 사용하여 트레이닝 모드 동안 수신된 데이터 아이를 분석함으로써 래치 위치(즉, 임계값)를 결정한다. 본 발명의 일 측면에 따르면, 측정된 래치 위치는 변환되어 비선형성을 해결한다. 이 변환은 예를 들어 실험치에 근거하여 또는 광섬유의 길이를 사용한 계산에 근거하여 이루어질 수 있다. 에시적인 실시예에서, 비 선형 매핑 테이블(1500)(도 15)이 사용되어 측정된 래치 위치를 비선형성을 해결하는 변환된 임계값에 매핑한다. 변형된 임계값은 정상 상태 동작 동안 래치 어레이(1130)에 적용된다.

도 15는 예시적인 비선형 매핑 테이블(1500)을 나타낸다. 도 15에 도시되어 있는 바와 같이, 테이블(1500)은 각각이 상이한 임계값과 연관된 복수의 기록값을 포함한다. 각각의 측정된 임계값에 대해, 테이블(1500)은 도 13에 도시되어 있는 거리와 같은 다양한 광학 길이에 대해 변환된 임계값을 나타낸다.

전형적으로 웨이퍼의 표면 상에 복수의 동일한 다이가 반복되는 패턴으로 형성된다. 각각의 다이는 본 명세서에서 기술하는 장치를 포함하고, 다른 구조체 또는 회로를 포함할 수 있다. 개개의 다이가 웨이퍼로부터 절단 또는 다이싱되고, 그런 다음 집적 회로로서 패키지화된다. 당업자라면 웨이퍼를 다이싱하고 다이를 패키지화하여 집적 회로를 생성하는 방식을 알 것이다. 그와 같이 제조된 집적 회로는 본 발명의 일부로서 고려된다.

본 발명이 예시적인 실시예가 디지털 로직 블록에 대해 기술되었지만, 당업자라면, 디지털 영역에서 소프트웨어 프로그램, 회로 소자 또는 상태 머신에 의한 하드웨어 또는 소프트웨어와 하드웨어의 조합에서 다양한 기능이 처리 단계로서 구현될 수 있음을 알 것이다. 이러한 소프트웨어는 예를 들어 디지털 신호 처리기, 마이크로 제어기 또는 범용 컴퓨터에서 이용될 수 있다. 이러한 하드웨어 및 소프트웨어는 집적 회로 내에서 구현되는 회로 내에서 구현될 수 있다.

따라서, 본 발명의 기능은 본 발명의 방법 및 이 방법을 실시하는 장치의 형 태로 구현될 수 있다. 본 발명의 하나 이상의 측면은 예를 들어 저장 매체에 저장된, 머신에 의해 로딩 및/또는 실행되는, 또는 소정의 전송 매체를 통해 전송되는 프로그램 코드의 형태로 구현될 수 있는데, 프로그램 코드가 컴퓨터와 같은 머신에 의해 로딩 및 실행되는 경우, 머신은 본 발명을 실시하는 장치가 된다. 범용 프로세서에 상에서 구현되는 경우, 프로그램 코드 세그먼트는 프로세서와 결합되어 특정 로직 회로와 유사하게 동작하는 장치를 제공한다.

본 명세서에서 도시되고 기술된 실시예 및 변형예는 단지 본 발명의 원리를 나타낼 뿐이며, 본 발명의 범주 및 사상 내에서 당업자에 의해 다양한 변형예가 구현될 수 있음을 이해해야 한다.

Claims (20)

1. 결정-피드백 등화기(decision-feedback equalizer)에 의해 이용되는 래치의 임계 위치를 결정하는 방법에 있어서,

   입력 데이터가 제 1 이진값으로부터의 전이(transitions)만을 포함하도록 상기 입력 데이터를 제한하는 단계와,

   상기 제한된 입력 데이터와 연관된 단측 데이터 아이(single-sided data eye)의 복수의 샘플을 획득하는 단계와,

   상기 샘플에 기초하여 상기 래치의 임계 위치를 결정하는 단계를 포함하는

   래치의 임계 위치 결정 방법.
2. 제 1 항에 있어서,

   상기 제한된 입력 데이터는 제 1 이진값으로부터의 전이만을 포함하는

   래치의 임계 위치 결정 방법.
3. 제 1 항에 있어서,

   상기 획득하는 단계는 하나 이상의 래치를 사용하여 신호를 샘플링하는 단계와, 상기 래치의 하나 이상의 값을 평가함으로써 상기 신호의 값을 평가하는 단계를 더 포함하는

   래치의 임계 위치 결정 방법.
4. 제 1 항에 있어서,

   상기 임계 위치를 결정하는 단계는 상기 단측 데이터 아이와 연관된 히스토그램을 분석하여 일정한 히트 카운트(constant hit count)를 갖는 영역을 식별하는 단계를 더 포함하는

   래치의 임계 위치 결정 방법.
5. 제 1 항에 있어서,

   복수의 단측 데이터 아이에 대해 상기 래치 임계 위치를 결정하고 최소 단측 데이터 아이에 기초하여 래치 임계 위치를 선택하는 단계를 더 포함하는

   래치의 임계 위치 결정 방법.
6. 결정-피드백 등화기에 의해 이용되는 래치의 임계 위치를 결정하는 시스템에 있어서,

   입력 데이터가 제 1 이진값으로부터의 전이만을 포함하도록 상기 입력 데이터를 제한하는 마스크 회로와,

   상기 제한된 입력 데이터와 연관된 단측 데이터 아이(single-sided data eye)의 복수의 샘플을 획득하는 복수의 래치와,

   상기 샘플에 기초하여 상기 래치의 임계 위치를 결정하는 래치 임계 위치지정 시스템을 포함하는

   래치의 임계 위치 결정 시스템.
7. 제 6 항에 있어서,

   상기 제한된 입력 데이터는 제 1 이진값으로부터의 전이만을 포함하는

   래치의 임계 위치 결정 시스템.
8. 제 6 항에 있어서,

   상기 복수의 샘플은 하나 이상의 래치를 사용하여 신호를 샘플링하고 상기 래치의 하나 이상의 값을 평가하여 상기 신호의 값을 평가함으로써 획득되는

   래치의 임계 위치 결정 시스템.
9. 제 6 항에 있어서,

   상기 임계 위치는 상기 단측 데이터 아이와 연관된 히스토그램을 분석하여 일정한 히트 카운트를 갖는 영역을 식별함으로써 결정되는

   래치의 임계 위치 결정 시스템.
10. 결정-피드백 등화기에 의해 이용되는 래치의 임계 위치를 결정하는 회로와,

    입력 데이터가 제 1 이진값으로부터의 전이만을 포함하도록 상기 입력 데이터를 제한하는 마스크 회로와,

    상기 제한된 입력 데이터와 연관된 단측 데이터 아이의 복수의 샘플을 획득하는 복수의 래치와,

    상기 샘플에 기초하여 상기 래치의 임계 위치를 결정하는 래치 임계 위치지정 시스템을 포함하는

    집적 회로.
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