KR101417162B1 - 비선형 채널용 판정 피드백 등화기에 의해 사용되는 래치의임계 위치를 결정하는 방법 및 시스템과 집적 회로 - Google Patents

비선형 채널용 판정 피드백 등화기에 의해 사용되는 래치의임계 위치를 결정하는 방법 및 시스템과 집적 회로 Download PDF

Info

Publication number
KR101417162B1
KR101417162B1 KR1020097006468A KR20097006468A KR101417162B1 KR 101417162 B1 KR101417162 B1 KR 101417162B1 KR 1020097006468 A KR1020097006468 A KR 1020097006468A KR 20097006468 A KR20097006468 A KR 20097006468A KR 101417162 B1 KR101417162 B1 KR 101417162B1
Authority
KR
South Korea
Prior art keywords
latch
determining
critical position
channel
eye
Prior art date
Application number
KR1020097006468A
Other languages
English (en)
Other versions
KR20090057077A (ko
Inventor
모하매드 에스 모빈
그레고리 더블유 쉬츠
레인 에이 스미스
폴 에이치 트레이시
Original Assignee
에이저 시스템즈 엘엘시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 엘엘시 filed Critical 에이저 시스템즈 엘엘시
Publication of KR20090057077A publication Critical patent/KR20090057077A/ko
Application granted granted Critical
Publication of KR101417162B1 publication Critical patent/KR101417162B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/005—Control of transmission; Equalising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H04B10/69—Electrical arrangements in the receiver
    • H04B10/695—Arrangements for optimizing the decision element in the receiver, e.g. by using automatic threshold control

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

비선형 채널의 존재시에 판정 피드백 등화용으로 사용되는 하나 이상의 래치들의 임계 위치를 결정하는 방법 및 장치가 제공된다. 판정 피드백 등화기에 의해 사용되는 래치는, 입력 데이터가 제 1 이진값으로부터의 전이만을 포함하도록 입력 데이터를 제약하고, 상기 제약된 입력 데이터와 관련된 싱글 사이디드 데이터 아이(single-sided data eye)의 복수의 샘플을 획득하고, 상기 샘플에 기반하여 상기 래치의 임계 위치를 결정하고, 상기 채널의 비선형성에 대처하기 위해 상기 결정된 임계 위치를 변환함으로써 배치된다. 가령, 비선형 매핑 테이블은 거리에 기반하여 측정된 임계값들을 변환된 임계값들로 매핑할 수 있다.

Description

비선형 채널용 판정 피드백 등화기에 의해 사용되는 래치의 임계 위치를 결정하는 방법 및 시스템과 집적 회로{METHOD AND APPARATUS FOR NON-LINEAR DECISION-FEEDBACK EQUALIZATION IN THE PRESENCE OF ASYMMETRIC CHANNEL}
관련 출원의 상호 참조
본 발명은 "판정 피드백 등화용으로 사용되는 래치의 위치를 결정하기 위한 방법 및 장치"의 제목으로 2006년 4월 28일에 미국에 출원된 미국 특허출원 제 11/414,522호 및 이와 동시 출원된 "싱글 사이디드 아이를 사용하여 판정 피드백 등화를 위한 래치 위치를 결정하기 위한 방법 및 장치"의 제목의 미국 특허출원과 관련되며, 이들 출원은 본 명세서에 참조로 인용된다.
본 발명은 일반적으로 판정 피드백 등화 기법에 관한 것으로, 특히 비대칭 채널의 존재시에 판정 피드백 등화용으로 사용되는 하나 이상의 래치의 위치를 결정하는 기법에 관한 것이다.
디지털 통신 수신기는 아날로그 파형을 샘플링하여 그 샘플링된 데이터를 신뢰성있게 검출해야만 한다. 수신기에 도달하는 신호는 전형적으로 심볼간 간 섭(ISI), 혼신, 에코 및 기타 노이즈에 의해 손상된다. 그러한 채널 왜곡을 보상하기 위해, 통신 수신기는 널리 알려진 등화 기법을 사용하곤 한다. 가령, 제로 등화(zero equalization) 기법 또는 판정 피드백 등화(DFE) 기법(또는 이들 모두)이 종종 사용된다. 그러한 등화 기법은 심볼간 간섭을 제거하고 노이즈 마진을 개선하기 위해 널리 사용되는 기법이다. 가령, R Gitlin 등의 디지털 통신 원리(Plenum Press, 1992) 및 E.A. Lee 및 D.G. Messerschmitt의 디지털 통신(Kluwer Academic Press, 1988)을 참조하기 바라며, 이들은 본 명세서에 참조로 인용된다. 일반적으로, 제로 등화 기법은 채널 임펄스 응답의 프리 커서(pre-cursors)를 등화하며, 판정 피드백 등화 기법은 채널 임펄스 응답의 포스트 커서(post cursors)를 등화한다.
한 전형적인 DFE 구현에서, 수신된 신호는 샘플링되어 하나 이상의 임계값과 비교되어 검출된 데이터를 생성한다. DFE 보정은 피드백 방식으로 적용되어 DFE 보정 신호를 생성한다. 그러나, 가산/감산은 계산상 고가의 연산인 것으로 간주된다. 따라서, 종래의 DFE 기법의 변형예는 종종 공간 DFE로 지칭되며, 공통 모드 전압으로부터 오프셋되는 두 개(또는 그 이상)의 수직 슬라이서(vertical slicer)를 사용하여 수신된 신호를 샘플링함으로써 아날로그 가산기 연산을 제거한다. 두 개의 슬라이서는 널리 알려진 최소 평균 제곱(LMS) 알고리즘의 결과에 기반하여 위치 지정된다. 제 1 슬라이서는 0의 이진값으로부터의 전이를 위해 사용되며 제 2 슬라이서는 1의 이진값으로부터의 전이를 위해 사용된다. 이전 검출된 비트의 값은 현재 비트의 검출을 위해 사용되는 슬라이서가 어떤 것인지를 결정 하기 위해 사용된다. 공간 DFE 기법의 보다 상세한 논의를 위해, 가령 Yang 및 Wu에 의한 "IEEE Signal Processing Systems 2002, 121-26 (2002)의 "예측 병렬 브랜치 슬라이서 체계에 기반한 고성능 적응성 판정 피드백 등화기"를 참조하며, 이는 본 명세서에 참조로 인용된다. 수직 슬라이서의 오프셋 위치는 공지된 수신 데이터 스트림에 대한 에러 항을 평가하고 널리 알려진 최소 평균 제곱 알고리즘을 사용하여 오프셋 위치를 조정함으로써 결정된다. 그러나, 이러한 기법은 고정 포인트로 높게 양자화된 신호 환경에서는 불안정한 것으로 알려지며 수렴을 위해 과도한 시간을 필요로 한다.
통신 채널은 전형적으로 송신된 신호에 대해 로우 패스 효과(low pass effect)를 나타낸다. 종래의 채널 보상 기법은 로우 패스 채널 응답에 의해 대역 제한되는 수신 데이터 아이(received data eye)의 개방을 시도한다. 따라서, 신호의 다양한 주파수 컨텐츠는 채널의 출력에서 상이한 감쇄를 경험할 것이다. 일반적으로, 송신된 신호의 고주파수 성분은 저주파수 성분보다 더 많이 손상된다.
또한, 다수의 채널, 가령 다수의 광 채널은 비선형 응답을 나타낸다. 광 통신에서, 가령 데이터 송신은 하나 이상의 LED 소스를 턴온 및 턴오프함으로써 달성된다. 광 소스가 턴온될 때(가령, 1의 이진값을 송신할 때), 에너지 송신이 발생하며 양자(photons)가 광 파이버를 통해 송신된다. 광 신호가 광 파이버를 통해 전송됨에 따라, 이 광 신호는 가령 색채 분산, 편광 모드 분산(PMD), 및 다중 모드 파이버에서의 모드 분산으로 인한 비선형 왜곡을 경험한다. 또한, 재생 노이즈 소스는 송신된 양자 에너지를 왜곡시킨다. 이러한 왜곡 소스는 송신 매체의 전체 길이를 따라 활성적이다. 따라서, 신호 감쇄는 송신 거리가 증가함에 따라 증가하게 된다. 한편, 광 소스가 턴오프 될 때(가령, 0의 이진값을 송신할 때), 양자가 송신되지 않으며 전술한 왜곡은 전혀 발생하지 않는다. 따라서 광 아이(optical eye)는 비대칭적으로 감소한다.
비선형 채널의 존재시에 판정 피드백 등화용으로 사용되는 하나 이상의 래치의 위치를 결정하기 위한 개선된 방법 및 장치에 대한 필요성이 존재한다. 인입 데이터 아이의 평가에 기반한 비선형 채널의 존재시에 하나 이상의 DFE 래치를 위치지정하기 위한 방법 및 장치에 대한 추가의 필요성이 존재한다.
일반적으로, 비선형 채널의 존재시에 판정 피드백 등화용으로 사용되는 하나 이상의 래치의 임계 위치를 결정하기 위한 방법 및 장치가 제공된다. 본 발명의 일 측면에 의하면, 판정 피드백 등화기에 의해 사용되는 래치의 임계 위치는, 입력 데이터만이 제 1 이진값으로부터의 전이를 포함하도록 입력 데이터를 제약하고, 제약된 입력 데이터와 관련된 싱글 사이디드 데이터 아이(single-sided data eye)의 다수의 샘플을 획득하고, 상기 샘플에 기반하여 래치의 임계 위치를 결정하고, 채널의 비선형성에 대처하도록 결정된 임계 위치를 변환함으로써 결정된다. 제약된 입력 데이터는 (1) 1의 이진값으로부터 0 또는 1의 이진값으로의 전이, 또는 (2) 0의 이진값으로부터의 0 또는 1의 이진값으로의 전이를 포함할 수 있다. 비선형성은 가령 거리에 기반하여 측정된 임계값을 변환된 임계값으로 매핑하는 테이블(table) 또는 식(equation)을 사용하여 대처할 수 있다. 이러한 방식에서, 상부 및 하부 싱글 사이디드 아이에 대한 래치들은 싱글 사이디드 데이터 아이 내에 위치 지정되며 모두 제로 축 아래에 위치할 수도 있다.
싱글 사이디드 데이터 아이의 사이즈는 일정한 히트 카운트를 갖는 영역을 확인하기 위해 싱글 사이디드 데이터 아이와 관련된 히스토그램을 분석함으로써 획득될 수 있다. 래치는 대략 싱글 사이디드 아이의 중간에 배치된다. 데이터 패턴 민감도에 대한 개선된 면역성을 제공하는 일 변형예에서, 래치 임계 위치는 다수의 싱글 사이디드 아이, 가령 N개의 연속하는 상부 및 하부 싱글 사이디드 아이에 대해 결정되며, 래치 임계 위치는 최소 아이 크기를 갖는 싱글 사이디드 아이에 기반하여 선택된다.
본 발명의 보다 완전한 이해뿐만 아니라 본 발명의 특징 및 이점들은 아래의 상세한 설명 및 첨부 도면을 참조하여 획득될 것이다.
도 1은 신호와 관련된 다수의 이상적인 데이터 아이를 도시한 도면이다.
도 2(a) 내지 도 2(d)는 채널로부터 발생할 수 있는 왜곡을 도시한 도면이다.
도 3은 등화 기법을 사용하는 송신기, 채널 및 수신기 시스템의 블럭도이다.
도 4는 공간 DFE를 사용하는 송신기, 채널 및 수신기 시스템의 블럭도이다.
도 5는 일 예의 0의 이진값으로부터 0 또는 1의 이진값으로의 전이 궤도를 도시한 도면이다.
도 6은 수신된 신호의 노이즈 및 타이밍 마진을 도시한 도면이다.
도 7은 1의 이진값으로부터 0 또는 1의 이진값으로의 전이를 위한 데이터 아이 모니터를 사용한 신호의 샘플링을 도시한 도면이다.
도 8은 0의 이진값으로부터 0 도는 1의 이진값으로의 전이를 위한 데이터 아이 모니터를 사용한 신호의 샘플링을 도시한 도면이다.
도 9는 본 발명에 따른 싱글 사이디드 아이에 대한 아이 오프닝(eye opening)을 나타내는 히스토그램을 도시한 도면이다.
도 10은 본 발명의 특징들을 포함하는 예시적인 수직 아이 검색 알고리즘에 대한 예의 의사 코드를 제공하는 도면이다.
도 11은 도 10의 수직 아이 검색 알고리즘에 의해 결정되는 래치 위치가 도 4의 공간 DFE에 의해 사용되는 방식을 도시한 도면이다.
도 12는 상부 및 하부 DFE 아이에 대한 DFE 래치의 대칭 배치를 도시한 도면이다.
도 13은 몇몇 채널, 가령 광 채널에 존재할 수 있는 비선형 ISI 왜곡의 결과로서 데이터 아이를 도시한 도면이다.
도 14는 비선형 채널의 존재시에 도 10의 수직 아이 검색 알고리즘에 의해 결정되는 래치 위치들이 도 4의 공간 DFE에 의해 사용되는 방식을 도시한 도면이다.
도 15는 도 14의 예의 비선형 매핑 테이블을 도시한 도면이다.
본 발명은 비선형 채널의 존재시에 DFE 래치의 위치를 결정하기 위한 방법 및 장치를 제공한다. 본 발명에 의해 생성되는 비선형 매핑 DFE 계수들은 후술되는 바와 같은 종래의 임계 기반 DFE 구조와 함께 사용될 수 있다.
본 발명의 일 측면에 의하면, DFE의 수직 래치들에 대한 위치들은 인입 데이터 아이의 평가에 기반하여 결정된다. 일 예의 데이터 아이 모니터는 가령 본 명세서에 참조로 인용되는, "클럭 및 데이터 복구 시스템에서 데이터 아이를 모니터링하기 위한 방법 및 장치"라는 제목으로 2005년 3월 31에 미국에 출원된 미국 특허 출원 제 11/095,178호에 기술되는 기법을 사용하여 구현될 수 있다. 일반적으로, 일 예의 데이터 아이 모니터와 관련된 하나 이상의 래치는 신호의 크기를 평가하기 위해 엔벨로프 검출 기법(envelope detection technique)을 사용한다. 적당한 엔벨로프 검출 기법의 논의를 위해, 가령 본 명세서에 참조로 인용되는, "수신 신호 엔벨로프 검출에 기반하여 수신기 이득을 조정하기 위한 방법 및 장치"라는 제목으로 2005년 12월 23일에 미국에 출원된 미국 특허 출원 제 11/318,953호를 참조하라.
이전에 도시된 바와 같이, 통신 채널은 전형적으로 송신 신호에 대해 로우 패스 효과를 나타내어, 수신 데이터 아이의 개구 사이즈를 크게 손상시키며 수신된 데이터 아이는 종종 필수적으로 닫혀진다. 종래의 채널 보상 기법은 로우 패스 채널 응답에 의해 대역 제한되는 수신 데이터 아이의 개방을 시도한다. 종래의 DFE 구현은 수신된 데이터 아이의 중간에 래치를 배치하며, 이는 부족한 노이즈 및 타이밍 마진과 함께 소형의 개방을 갖는다.
본 발명은 싱글 사이디드 아이를 사용하여 수직 슬라이서를 배치한다. 본 명세서에 사용되는 바와 같이, 싱글 사이디드 아이(DFE 아이로 지칭되기도 함)는 하나의 이진값으로부터의 전이(즉, 단지 1→X 또는 0→X 전이)만을 포함한다. 소형의 데이터 아이는 데이터 아이를 닫는 경향을 갖는 채널 왜곡의 결과가 된다. 본 발명은 가령 이진값 1로부터 0 또는 1의 이진값으로의 신호 전이(1→X로 지칭됨)만을 포함하도록 데이터를 제약하고 0의 이진값으로부터의 임의의 신호 전이를 금지함으로써 대형의 DFE 아이를 도출할 수 있다는 것을 인식하고 있다.
도 6과 연계하여 후술되는 바와 같이, 데이터가 1→X 전이만을 갖도록 제약될 때, 통상적으로 0→X 전이와 관련될 수 있는 상당한 양의 왜곡이 제거되며 최종의 상부 DFE 아이는 종래의 접근법과 관련된 소형의 데이터 아이보다는 더 크다. 마찬가지로, 데이터가 0→X 전이만을 갖도록 제약될 때, 통상적으로 1→X 전이와 관련될 수 있는 상당한 양의 왜곡이 제거되며 최종의 하부 DFE 아이는 종래의 접근법과 관련된 소형의 데이터 아이보다는 더 크다. 이러한 방식으로, 하나의 세트의 이진 전이를 금지함으로써, 데이터 아이의 사이즈는 크게 감소되며, 노이즈 마진은 개선된다.
도 1은 신호(100)와 관련된 다수의 이상적인 데이터 아이(110-1 내지 110-3)를 그래프로 도시한 도면이다. 도 1에 도시된 이상적인 데이터 아이(110)가 설명을 용이하게 하기 위해 임의의 심볼간 간섭을 보이지 않더라도, 각각의 데이터 아이(110)는 전형적으로 가변 주파수 성분과 다수의 신호의 공지된 방식의 중첩이 된다.
"판정 피드백 등화용으로 사용되는 래치의 위치를 결정하기 위한 방법 및 장치"라는 제목으로 2006년 4월 28일에 미국에 출원된 미국 특허 출원 제 11/414,522호는 고정 및 로밍 래치들의 상대적인 측정값에 기반하여 수신 신호(110)의 크기를 결정하기 위한 기법을 개시하고 있다. 이진값 1로부터의 전이 및 이진값 0으로부터의 전이를 위한, 데이터 아이의 상부 및 하부 경계를 결정하는 데 두 개의 래치가 사용된다. 래치들은 다음에 정상 상태 동작을 위해 데이터 아이의 검출된 상부 및 하부 경계들 간에 배치된다. 가령, 래치들은 데이터 아이의 제각기의 상부 및 하부 경계의 중간에 배치될 수 있다. 데이터 아이 모니터는 1과 0의 이진값으로부터의 전이의 모든 경우에 대해 데이터 아이의 상부 및 하부 경계의 위치를 결정하기 위해 수직 축을 따라 수신 신호(110)를 개별적으로 측정할 수 있다. 이후, 데이터 아이의 상부 및 하부 경계 간의 중간 점이 모든 경우에 대해 설정될 수 있다. 모든 경우에 대한 래치들은 결정된 중간 점 위치에 기반하여 정상 상태 동작을 위해 위치 지정될 수 있다.
도 2(a) 내지 도 2(d)는 채널로부터 발생할 수 있는 왜곡을 도시한 도면이다. 도 2(a)에 도시된 바와 같이, 이상적인 채널은 그 임펄스 응답으로서의 델타 함수(200)를 나타낸다. 도 2(b)는 가상의 채널에 대한 일 예의 임펄스 응답(210)을 도시한 도면이다. 도 2(b)에 도시된 바와 같이, 시간 도메인에서, 가상의 채널은 기본 탭(220)에서 1.0의 크기를 갖는 응답을 나타낼 수 있다. 또한, 제 1 포스트 커서 탭(230)에서, 가상의 채널은 0.5의 크기를 갖는 응답을 나타낼 수 있다. 따라서, 이러한 예를 위해, 시간 도메인에서 신호의 50%가 과잉 공 급되어 다음 시간 간격에 영향을 끼칠 것이다.
도 2(c)는 채널을 통해 송신될 수 있는 이상적인 클럭 신호(230)를 도시한 도면이다. 도 2(d)는 (샘플/홀드가 적용된 이후) 채널 왜곡의 결과와 동일한 채널을 통해 수신되는 클럭 신호(250)를 도시한 도면이다. 도 2(c)에 도시된 바와 같이, 후속하는 각각의 타임 슬롯에서, +1, +1, -1, -1, +1, +1, -1, -1의 값이 송신되어 클럭 신호(230)를 생성하게 된다. 도 2(b)의 임펄스 응답(210)을 가지며 채널 보상이 없는 채널을 가정하면, 수신기는 도 2(d)에 도시된 신호(250)를 샘플링할 것이다. 제 2 타임 슬롯에서 송신되는 +1은 제 1 타임 슬롯에서 송신된 +1의 50%와 함께 중첩될 것이다. 따라서, +1.5의 값은 수신기에서 제 2 타임 슬롯에서 측정될 것이다. 일반적으로, 송신기에서의 하나 이상의 프리 앰프시스 기법 또는 수신기에서의 하나 이상의 등화 기법(또는 이들 모두)은 널리 알려진 방식으로 사용되며 그에 따라 수신기에 의해 처리되는 신호는 송신된 클럭 신호(230) 처럼 보인다.
도 3은 등화 기법을 사용하는 송신기, 채널 및 수신기 시스템(300)의 블럭도이다. 도 3에 도시된 바와 같이, 데이터는 선택사양적으로 등화되거나 송신 FIR 필터(TXFIR)(도시안됨)을 통해 필터링된 후 채널(320)을 통해 송신기(310)에 의해 송신된다. 가산기(330)에 의해 표현되는 바와 같이 노이즈가 도입된 채널(320)을 통해 통과된 후, 신호는 연속하는 시간의 피드 포워드 필터(340)에 의해 선택사양적으로 필터링되거나 등화될 수 있다. 일반적으로, 피드 포워드 필터(340)는 장래 송신되는 심볼들로부터의 과잉을 공지 방식으로 보상하기 위해 프리 커서 등화 를 수행한다. 피드 포워드 필터(340)로부터 출력되는 아날로그 신호는 데이터 판정을 발생시키는 데이터 검출기(360)에 의해 샘플링된다. DFE 필터(370)에 의해 생성되는 DFE 보정은 피드 포워드 필터(340)의 출력 Uk로부터 아날로그 합산기(350)에 제공되어 DFE 보정 신호 Bk를 생성한다.
도 4는 공간 DFE를 사용하는 송신기, 채널 및 수신기 시스템(400)의 블럭도이다. 위에서 표시된 바와 같이, 공간 DFE는 공통 모드 전압으로부터 오프셋되는 두 개의 수직 슬라이서를 사용하여 수신된 신호를 샘플링함으로써 아날로그 가산기를 제거하는 도 3에 도시한 종래의 DFE 기법의 변형 예이다.
도 4에 도시된 바와 같이, 채널(420)을 통해 신호가 송신되기 전에 송신기에 프리 앰프시스 기법(410)이 제공된다. 또한, 등화 기법(430), 가령 제로 등화 및 공간 DFE(440)는 수신기에 제공된다. 본 발명의 일 측면에 의하면, 가령 도 7 내지 도 10과 연계하여 후술되는 래치 위치지정 시스템(445)은 수직 아이 검색 알고리즘(1000)(도 10)을 구현하여 공간 DFE(440)에 의해 사용되는 래치의 위치(즉, 임계값)를 결정한다. 프리 앰프시스 기법(410)이 송신기에 제공될 때, 래치 위치 지정 시스템(900)의 출력은 대역내 또는 대역외 프로토콜(450)을 사용하여 송신기로 피드백된다.
위에서 표시된 바와 같이, 각각의 데이터 아이(110)는 복수의 개개의 아이 트레이스들의 중첩이 된다. 상이한 데이터 전이들과 관련된 신호는 상이한 주파수를 가질 것이다. 도 5는 0의 이진값으로부터 0 또는 1의 이진값으로의 전이(0→X)에 대한 일 예의 전이 궤도를 도시한다. 가령, 궤도(510)는 0의 이진값으로부터 1의 이진값으로의 전이(및 후속하는 다른 1의 이진값으로의 전이)와 관련된다. 가령, 궤도(530)는 이전 상태 000을 갖는 0의 이진값으로부터 1의 이진값 (이에 후속하여 0이 후속됨)으로의 전이와 관련된다. 궤도(540)는 이전 상태 000의 0의 이진값으로부터 0의 이진값으로의 전이와 관련된다.
도 5에 도시된 바와 같이, 상이한 궤도는 모두 0의 이전 상태와 관련된다. 그러나, 각각의 궤도는 상이한 경로를 따른다. 공간 DFE 기법(440)에 따라, 단일의 래치(550)는 상이한 경로에도 불구하고, 현재 데이터 비트가 0인지 1인지를 검출할 수 있다. 일반적으로, 래치(550)는 네가티브 레일 마진(560)과 최소 예상 궤도(530)의 크기 사이에 위치된다. 데이터 아이 모니터는 공간 DFE(440)용으로 사용되는 래치(550)에 대한 위치를 결정하는 데 사용될 수 있다.
위에 표시된 바와 같이, 통신 채널은 전형적으로 송신된 신호에 대해 로우 패스 효과를 나타내어, 수신된 데이터 아이의 개방 크기를 크게 손상시키며, 수신된 데이터 아이는 종종 필수적으로 폐쇄된다. 도 6은 수신된 신호(600)에 대한 노이즈 및 타이밍 마진을 도시한다. 도 6에 도시된 바와 같이, 수신된 신호는 전형적으로 1의 이진값으로부터 0 또는 1의 이진값으로의 전이(610)(1→X)뿐만 아니라 0의 이진값으로부터 0 또는 1의 이진값(0→X)으로의 전이(620)를 포함할 것이다.
본 발명은 데이터가 가령 1의 이진값으로부터 0 또는 1의 이진값으로의 신호 전이(1→X로 지칭됨)만을 포함하도록 제약하고 0의 이진값으로부터의 신호 전이를 금지함으로써 대형의 DFE 아이가 도출될 수 있다는 것을 인지하고 있다.
도 6에 도시된 바와 같이, 풀 세트의 신호 전이가 고려될 때, 종래의 데이터 아이의 사이즈는 대략 내부 원(670)과 관련되며 관련된 타이밍 마진(630)과 노이즈 마진(660)을 갖는다. 데이터 아이(770)의 소형 사이즈는 대응하는 부실한 마진(630, 660)과 함께, 송신된 데이터를 적절히 복구하는 것을 어렵게 한다. 데이터가 1→X 전이만을 갖도록 제약될 때, 0→X 전이와 관련될 왜곡이 제거되며 외부 원(680)과 대략 관련되는 최종의 상부 DFE 아이는 종래의 접근법과 관련된 소형의 데이터 아이(670)보다 더 크다. 상부 DFE 아이(680)는 관련된 타이밍 마진(640) 및 노이즈 마진(650)을 갖는다. 따라서, 한 세트의 이진 전이(610, 620)를 금지함으로써, 데이터 아이(680)의 사이즈는 크게 감소되며, 타이밍 및 노이즈 마진(640, 650)이 개선된다.
마찬가지로, 데이터가 0→X 전이만을 갖도록 제약될 때, 통상적으로 1→X 전이와 관련될 대부분의 왜곡이 제거되며, 최종의 하부 DFE 아이는 종래의 접근법과 관련되는 소형의 데이터 아이보다 더 크다. 이러한 방식으로, 한 세트의 이진 전이를 금지함으로써 데이터 아이의 사이즈는 크게 증가되며 노이즈 및 타이밍 마진이 개선된다.
도 7은 1의 이진값의 최초 상태(710)로부터 0의 이진값으로의 전이(730) 또는 1의 이진값으로부터 1의 이진값으로의 전이(720)에 대한 데이터 아이 모니터를 사용하여 신호를 샘플링하는 것을 나타낸다. 예시를 용이하게 하기 위해, 나이퀴스트 주파수와 관련된 궤도(730) 및 잔존 주파수들의 최대 크기와 관련된 궤도(720)만이 도시된다. 도 7에 도시된 바와 같이, 본 실시예에서 두 개의 상부 래치 L1U 및 L2U가 사용되어 상부 DFE 데이터 아이에 대한 궤도(720, 730)의 크기를 결정하며 이에 따라 공간 DFE(440)용으로 사용되는 래치의 위치를 결정한다.
도 10과 연계하여 후술되는 바와 같이, 제 1 상부 래치 L1U는 포지티브 방향의 제로 크로싱의 포인트(Vth=N)로부터의 수신된 신호를 최대값(Vth=2N)으로 샘플링한다. 마찬가지로, 제 2 상부 래치 L2U는 네가티브 방향의 제로 크로싱의 포인트(Vth=N)로부터의 수신된 신호를 최소값(Vth=0)으로 샘플링한다. 샘플링된 값들(래치 1 상부 DFE 아이 및 래치 2 상부 DFE 아이)은 래치 선택 제어 신호에 따라 샘플링되는 데이터 아이의 부분에 기반하여, 래치들 중의 하나의 래치를 선택하는 멀티플렉서(750)로 제공된다. 멀티플렉서(750)의 출력은 도 9와 연계하여 후술되는 히트 카운터(760)에 제공된다.
도 8은 이진값 0의 최초 상태(810)로부터 0의 이진값으로의 전이(830) 또는 0의 이진값으로부터 1의 이진값 그리고 0의 이진값으로의 전이(820)에 대해 본 발명에 따른 데이터 아이 모니터를 사용하여 신호를 샘플링하는 것을 도시한 도면이다. 예시를 용이하게 하기 위해, 나이퀴스트 주파수와 관련된 궤도(820) 및 잔존 주파수들의 최소 크기와 관련된 궤도(830)만이 도시된다. 도 7에 도시된 바와 같이, 본 실시예에서 두 개의 하부 래치 L1L 및 L2L가 사용되어 하부 DFE 데이터 아이에 대한 궤도(820, 830)의 크기와 공간 DFE(440)용으로 사용되는 래치들에 대한 위치를 결정한다.
도 10과 연계하여 후술되는 바와 같이, 제 1 하부 래치 L1L는 포지티브 방향의 제로 크로싱의 포인트(Vth=N)로부터의 수신된 신호를 최대값(Vth=2N)으로 샘플링한다. 마찬가지로, 제 2 하부 래치 L2L는 네가티브 방향의 제로 크로싱의 포인트(Vth=N)로부터의 수신된 신호를 최소값(Vth=0)으로 샘플링한다. 샘플링된 값들(래치 1 상부 DFE 아이 및 래치 2 상부 DFE 아이)은 래치 선택 제어 신호에 따라 샘플링되는 데이터 아이의 부분에 기반하여, 래치들 중의 하나의 래치를 선택하는 멀티플렉서(850)로 제공된다. 멀티플렉서(850)의 출력은 도 9와 연계하여 후술되는 히트 카운터(860)에 제공된다.
도 9는 도 7 및 도 8의 히트 카운터(760, 860)에 의해 생성되는 히스토그램(920)를 도시하며, 본 발명에 따라 싱글 사이디드 아이에 대한 아이 오프닝(eye opening)을 나타낸다. 도 9에 도시된 바와 같이, 스코프 출력(910)은 네 개의 연속하는 데이터 아이에 대한 단위 간격의 함수로서 전치 증폭기 출력을 도시한다. 두 개의 제 1 데이터 아이(914)에 대해, 모든 전이에 대한 출력이 도시된다. 두 개의 제 2 데이터 아이(918)에 대해, 본 발명에 따른 1의 이진값으로부터 0 또는 1의 이진값으로의 전이(1→X)들만이 도시된다.
히스토그램(920)은 히트 카운터(760, 860)에 의해 생성되는 아이 모니터 카운트의 함수로서 로밍 래치 L1U, L2U, L1L, 및 L2L의 임계값을 나타낸다. 도 9에 도시된 바와 같이, (전체 신호가 래치 미만이므로) 임계값이 최대값일 때 최소 카운트가 발생하며, (전체 신호가 래치 초과하므로) 임계값이 최소값일 때 최대 카운트가 발생한다. 히스토그램(920)은 DFE 아이 오프닝에 대응하는, 일정 카운트를 갖는 영역(930)을 포함한다. 수직 아이 검색 알고리즘(1000)(도 10)은 히스토그램(920)이 일정할 때를 결정하여 아이가 개방될 때의 임계값의 범위를 획득한다.
도 10은 본 발명의 특징들을 포함하는 예시적인 수직 아이 검색 알고리즘(1000)에 대한 일 예의 의사 코드를 제공한다. 일 예의 수직 아이 검색 알고리즘(1000)은 트레이닝 모드 동안 사용되어, 통상의 동작(정상 상태) 모드에서 공간 DFE(440)에 의해 사용되는 래치들의 위치를 결정한다. 도 10에 도시된 바와 같이, 일 예의 수직 아이 검색 알고리즘(1000)은 상부 DFE 데이터 아이를 측정하는 제 1 측정부(1010)와, 상부 DFE 데이터 아이를 측정하는 제 2 측정부(1020)와, 카운트 데이터를 분석하여 상부 및 하부 DFE 데이터 아이에 대한 래치 위치들을 설정하는 분석부(1030)를 포함한다. 특히, 래치들은 상부 및 하부 DFE 데이터 아이의 각각에 대한 일정 카운트 영역(930)의 중간에 위치된다.
도 11은 도 10의 수직 아이 검색 알고리즘(1000)에 의해 결정된 래치 위치가 도 4의 공간 DFE(440)에 의해 사용되는 방식을 도시한 도면이다. 도 11에 도시된 바와 같이, 수신된 신호는 전치 증폭기(1110)에 의해 증폭되어 스코프(1120) 상에서 분석된다. 도 4의 래치 위치지정 시스템(445)은 수직 아이 검색 알고리즘(1000)에 따라 본 명세서에 개시되는 싱글 사이디드 아이 기법을 사용하여 트레이닝 모드 동안 수신된 데이터 아이를 분석하여 래치 위치(즉, 임계값)를 결정한다. 임계값은 정상 상태 동작을 위해 래치 어레이(1130)에 제공된다.
도 12는 상부 및 하부 DFE 아이 각각에 대한 DFE 래치(1210, 1220)의 대칭 배치를 도시한 도면이다. 도 12에 도시된 바와 같이, 상부 및 하부 DFE 래치(1210, 1220)는 제로 크로싱에 대해 대칭적으로 배치된다. 다시 말해서, 상부 및 하부 DFE 래치(1210, 1220)는 0의 임계값으로부터 동일하게 이격된다. 사실, 대칭 시스템에서, 래치 위치 지정 시스템(445)은 상부 및 하부 DFE 데이터 아이 중의 하나에 대한 래치 위치를 결정하며 제 2 래치를 배치하여 제로 크로싱에 대한 대칭성을 보장한다.
데이터 아이의 형상은 채널 손상뿐만 아니라 데이터 패턴의 함수이다. 따라서, 소정의 데이터 패턴은 비대칭성 데이터 아이의 오류 표시를 제공할 수 있다. 본 발명의 다른 변형예는 상부 및 하부 DFE 데이터 아이를 갖는 데이터 아이에 제각기 대응하는 하나 이상의 단위 간격을 고려하고 최악의 경우(즉, 최소의 아이)에 기반하여 래치들을 위치 지정함으로써 데이터 패턴 감도에 대한 개선된 면역성을 제공한다. 따라서, 본 시스템은 대칭적인 것으로 가정되며 최소의 아이가 사용되어 상부 및 하부 DFE 아이에 대한 래치를 설정한다.
도 13은 광 채널과 같은 일부의 채널에서 존재할 수 있는 비선형 ISI 왜곡의 결과로서 데이터 아이를 도시한다. 위에 도시한 바와 같이, 광 채널과 같은 여러 채널들은 비선형 응답을 나타낸다. 광 통신에서, 가령, 데이터 송신은 하나 이상의 LED 소스를 턴온 및 턴오프함으로써 달성된다. 광 소스가 온 될 때(가령, 1의 이진값을 송신할 때), 에너지 송신이 발생하며 광 파이버를 통해 양자가 송신된다. 광 신호가 광 파이버를 통해 전송됨에 따라, 광 신호는 가령 색도 분산, 편광 모드 분산(PMD), 및 다중 모드 파이버의 모드 분산으로 인한 비선형 왜곡을 경험한다. 또한, 재생성 노이즈 소스는 송신된 양자 에너지를 왜곡시킨다. 이러한 왜곡 소스는 송신 매체의 전체 길이에 따라 활성적이다. 따라서, 도 13에 도시된 바와 같이, 신호 감쇄는 송신 거리가 증가함에 따라 증가한다. 이러한 데이터 아이는 거리가 증가함에 따라 구별하기가 점점 더 어려워진다. 그 결과, 1의 이진값에 대한 판정 임계값은 거리가 증가함에 따라 지속적으로 하방으로 푸시되고, 그에 따라 송신 거리가 증가함에 따라 임계값을 제로 아래로 가게 한다.
한편, 광 소스가 오프 될 때(가령, 0의 이진값을 송신할 때), 양자는 송신되지 않으며, 전술한 왜곡은 전혀 발생하지 않는다. 따라서, 광 아이는 비대칭적으로 저하된다. 광 채널에서의 비선형 왜곡에 대한 보다 상세한 논의를 위해, 가령 Hyuek Jae Lee and S. J. B. Yoo에 의한 "Novel All-Optical 10 Gbp/s RZ-to-NRZ Conversion Using SOA-Loop-Mirror" (Optical Switching and Communications Systems Lab., Department of Electrical and Computer Engineering, UC Davis, 3114 Engineering Ⅱ, Davis, CA 95616-5294)를 참조하기 바란다.
도 14는 도 10의 수직 아이 검색 알고리즘(1000)에 의해 결정되는 래치 위치들이 비선형 채널이 존재하는 경우에 도 4의 공간 DFE(440)에 의해 사용되는 방식을 도시하고 있다. 본 발명에 의해 생성된 비선형 매핑 DFE 계수는 도 14에 도시된 바와 같이, 종래의 임계값 기반의 DFE 구조와 함께 사용될 수 있다.
도 14에 도시된 바와 같이, 수신된 신호는 전치 증폭기(1410)에 의해 증폭되어 스코프(1420) 상에서 분석된다. 도 4의 래치 위치 지정 시스템(445)은 수직 아이 검색 알고리즘(1000)에 따라 본 명세서에서 개시되는 싱글 사이디드 아이 기법을 사용하여 트레이닝 모드 동안 수신된 데이터 아이를 분석하여 래치 위치들(즉, 임계값들)을 결정한다. 본 발명의 제 1 측면에 의하면, 측정된 래치 위치들은 비선형성에 대처하기 위해 변환된다. 이러한 변환은 가령 실험이나 광 파이버의 길이를 사용한 계산에 기반을 둘 수 있다. 일 실시예에서, 비선형 매핑 테이블(1500)(도 15)은 측정된 래치 위치들을 비선형성에 대처하기 위해 변환된 임계값으로 매핑하는 데 사용된다. 변환된 임계값들은 정상 상태 동작을 위해 래치 어레이(1130)로 제공된다.
도 15는 일 예의 비선형 매핑 테이블(1500)을 나타낸다. 도 15에 도시된 바와 같이, 테이블(1500)은 상이한 임계값과 각각 관련되는 다수의 레코드를 포함한다. 각각의 측정된 임계값에 대해, 테이블(1500)은 도 13에 도시된 거리와 같은 다양한 광 길이에 대한 변환된 임계값을 나타낸다.
다른 변형예에서, 측정된 임계값들을 변환된 임계값들로 매핑시키는 데 비선형 채널을 특징짓는 식이 구현될 수 있다. 또한 주목할 것은 실제의 측정 대신에 채널 모델이 사용될 수도 있다는 것이다. 다른 변형예에서, 싱글 사이디드 아이가 가령 오실로스코프 상에서 관측될 수 있으며 싱글 사이디드 아이가 비선형성에 대처하기 위해 스큐(skew)될 수 있다.
다수의 동일한 다이가 전형적으로 웨이퍼의 표면 상의 반복된 패턴으로 형성된다. 각각의 다이는 본 발명의 장치를 포함하며 다른 구조 또는 회로를 포함할 수도 있다. 개개의 다이는 웨이퍼로부터 절단되어 집적 회로로서 패키징된다. 당업자라면 웨이퍼를 절단하고 다이를 패키징하여 집적 회로를 생성하는 방법을 알 것이다. 이렇게 제조된 집적 회로는 본 발명의 일부로서 간주된다.
본 발명의 실시예가 디지털 로직 블럭과 관련하여 기술되었지만, 당업자에게는 다양한 기능들이 소프트웨어 프로그램에서, 회로 요소 또는 상태 머신에 의한 하드웨어에서, 또는 소프트웨어 및 하드웨어의 조합에서의 처리 단계로서 디지털 도메인으로 구현될 수 있다는 것이 명백할 것이다. 그러한 소프트웨어는 가령, 디지털 신호 프로세서, 마이크로 컨트롤러 또는 범용 컴퓨터 내에서 사용될 수 있다. 그러한 하드웨어 및 소프트웨어는 집적 회로 내에서 구현되는 회로들 내에서 구현될 수 있다.
따라서, 본 발명의 기능들은 방법들 및 이들 방법을 실시하는 장치의 형태로 구현될 수 있다. 본 발명의 하나 이상의 측면들은 가령 저장 매체에 저장되거나, 머신에 의해 로딩되고 실행되거나, 일부 송신 매체를 통해 송신되든지, 프로그램 코드의 형태로 구현될 수 있으며, 프로그램 코드가 컴퓨터와 같은 머신에 의해 로딩되고 실행될 때, 머신은 본 발명을 실시하는 장치가 된다. 범용 프로세서 상에서 구현될 때, 프로그램 코드 세그먼트는 프로세서와 조합하여 특정 로직 회로에 대해 유사하게 동작하는 장치를 제공한다.
본 명세서에 도시되고 기술되는 실시예 및 변형예는 본 발명의 원리를 예시하는 것뿐이며, 다양한 변형이 본 발명의 영역과 범주 내에서 당업자에 의해 구현될 수 있다는 것을 이해해야 한다.

Claims (20)

  1. 비선형 채널용 판정 피드백 등화(desicion-feadback equalizer)기에 의해 사용되는 래치의 임계 위치를 결정하는 방법으로서,
    입력 데이터가 제 1 이진값으로부터의 전이만을 포함하도록 상기 입력 데이터를 제약하는 단계와,
    상기 제약된 입력 데이터와 관련된 싱글 사이디드 데이터 아이(single-sided data eye)의 복수의 샘플을 획득하는 단계와,
    상기 샘플에 기초하여 상기 래치의 임계 위치를 결정하는 단계와,
    상기 채널의 비선형성에 대처하도록 상기 결정된 임계 위치를 변환하는 단계를 포함하는
    래치의 임계 위치를 결정하는 방법.
  2. 제 1 항에 있어서,
    상기 변환 단계는
    (ⅰ) 거리에 기초하여, 측정된 임계값들을 변환된 임계값들로 매핑하는 것
    (ⅱ) 채널 모델을 사용한 거리에 기초하여, 측정된 임계값들을 변환된 임계값들로 매핑하는 것
    (ⅲ) 거리에 기초하여, 측정된 임계값들을 변환된 임계값들로 매핑하기 위해 상기 비선형 채널을 특징짓는 것
    중 하나 이상을 수행하는 비선형 매핑 테이블을 사용하는
    래치의 임계 위치를 결정하는 방법.
  3. 제 1 항에 있어서,
    상기 변환 단계는 상기 비선형성에 대처하기 위해 상기 싱글 사이디드 데이터 아이를 스큐하는
    래치의 임계 위치를 결정하는 방법.
  4. 제 1 항에 있어서,
    상기 변환 단계는
    (ⅰ) 상기 싱글 사이디드 데이터 아이 내부
    (ⅱ) 상기 싱글 사이디드 데이터 아이의 중간
    (ⅲ) 상부 싱글 사이디드 아이 및 하부 싱글 사이디드 아이에 대한 제로축 아래
    중 하나 이상에 상기 래치를 배치하는
    래치의 임계 위치를 결정하는 방법.
  5. 제 1 항에 있어서,
    상기 제약된 입력 데이터는 1의 이진값으로부터 0 또는 1의 이진값으로의 전이만을 포함하는
    래치의 임계 위치를 결정하는 방법.
  6. 제 1 항에 있어서,
    상기 제약된 입력 데이터는 0의 이진값으로부터 0 또는 1의 이진값으로의 전이만을 포함하는
    래치의 임계 위치를 결정하는 방법.
  7. 비선형 채널용 판정 피드백 등화기에 의해 사용되는 래치의 임계 위치를 결정하는 시스템으로서,
    입력 데이터가 제 1 이진값으로부터의 전이만을 포함하도록 상기 입력 데이터를 제약하는 마스크 회로와,
    상기 제약된 입력 데이터와 관련된 싱글 사이디드 데이터 아이의 복수의 샘플을 획득하는 복수의 래치와,
    상기 샘플에 기초하여 상기 래치의 임계 위치를 결정하는 래치 임계 위치 지정 시스템과,
    상기 채널의 비선형성에 대처하기 위해 상기 결정된 임계 위치를 변환하는 비선형 매핑 회로를 포함하는
    래치의 임계 위치를 결정하는 시스템.
  8. 제 7 항에 있어서,
    상기 비선형 매핑 회로는
    (ⅰ) 거리에 기초하여, 측정된 임계값들을 변환된 임계값들로 매핑하는 것
    (ⅱ) 채널 모델을 사용하는 거리에 기초하여, 측정된 임계값들을 변환된 임계값들로 매핑하는 것
    (ⅲ) 거리에 기초하여, 측정된 임계값들을 변환된 임계값들로 매핑하기 위해 상기 비선형 채널을 특징짓는 것
    중 하나 이상을 수행하는 비선형 매핑 테이블을 포함하는
    래치의 임계 위치를 결정하는 시스템.
  9. 제 7 항에 있어서,
    상기 제약된 입력 데이터는 제 1 이진값으로부터의 전이만을 포함하는
    래치의 임계 위치를 결정하는 시스템.
  10. 비선형 채널용 판정 피드백 등화기에 의해 사용되는 래치의 임계 위치를 결정하는 회로를 포함하고,
    상기 래치의 임계 위치를 결정하는 회로는,
    입력 데이터가 제 1 이진값으로부터의 전이만을 포함하도록 상기 입력 데이터를 제약하는 마스크 회로와,
    상기 제약된 입력 데이터와 관련된 싱글 사이디드 데이터 아이의 복수의 샘플을 획득하는 복수의 래치와,
    상기 샘플에 기초하여 상기 래치의 임계 위치를 결정하는 래치 임계 위치 지정 시스템과,
    상기 채널의 비선형성에 대처하기 위해 상기 결정된 임계 위치를 변환하는 비선형 매핑 회로를 포함하는
    집적 회로.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020097006468A 2006-09-29 2007-06-01 비선형 채널용 판정 피드백 등화기에 의해 사용되는 래치의임계 위치를 결정하는 방법 및 시스템과 집적 회로 KR101417162B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/541,379 US7606302B2 (en) 2006-09-29 2006-09-29 Method and apparatus for non-linear decision-feedback equalization in the presence of asymmetric channel
US11/541,379 2006-09-29
PCT/US2007/070169 WO2008039575A1 (en) 2006-09-29 2007-06-01 Method and apparatus for non-linear decision-feedback equalization in the presence of asymmetric channel

Publications (2)

Publication Number Publication Date
KR20090057077A KR20090057077A (ko) 2009-06-03
KR101417162B1 true KR101417162B1 (ko) 2014-07-08

Family

ID=38694907

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097006468A KR101417162B1 (ko) 2006-09-29 2007-06-01 비선형 채널용 판정 피드백 등화기에 의해 사용되는 래치의임계 위치를 결정하는 방법 및 시스템과 집적 회로

Country Status (5)

Country Link
US (1) US7606302B2 (ko)
EP (1) EP2067325A1 (ko)
JP (1) JP4904400B2 (ko)
KR (1) KR101417162B1 (ko)
WO (1) WO2008039575A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7711043B2 (en) * 2006-09-29 2010-05-04 Agere Systems Inc. Method and apparatus for determining latch position for decision-feedback equalization using single-sided eye
US8494038B2 (en) 2010-12-19 2013-07-23 International Business Machines Corporation Common mode noise reduction within differential signal
US8737549B2 (en) 2012-04-30 2014-05-27 Lsi Corporation Receiver having limiter-enhanced data eye openings
KR101985977B1 (ko) 2012-11-16 2019-06-04 에스케이하이닉스 주식회사 등화장치 및 그 동작 방법
JP6032247B2 (ja) 2013-10-09 2016-11-24 株式会社デンソー 歪み補償システム及び通信装置
US9853768B2 (en) * 2015-04-29 2017-12-26 Carrier Corporation System and method of data communication that compensates for wire characteristics
US10069654B2 (en) * 2015-11-10 2018-09-04 Huawei Technologies Co., Ltd. Methods to minimize the recovered clock jitter
CN114553261B (zh) * 2017-12-07 2023-10-10 康杜实验室公司 用于生成判定反馈均衡补偿误码计数的方法
US10666469B2 (en) * 2018-05-02 2020-05-26 Maxlinear, Inc. Predictive decision feedback equalizer
US10735039B1 (en) * 2019-10-04 2020-08-04 Cisco Technology, Inc. Removal of channel impairments due to skew and channel asymmetry with a composite filter
US11153129B1 (en) * 2020-06-01 2021-10-19 International Business Machines Corporation Feedforward equalizer with programmable roaming taps

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020060820A1 (en) 2000-10-20 2002-05-23 Alcatel Receiver with feedback filter, and eye monitor for the feedback filter
US20040258145A1 (en) 2003-06-19 2004-12-23 Petre Popescu Differential receiver circuit with electronic dispersion compensation for optical communications systems
US20050019042A1 (en) 2003-07-25 2005-01-27 Noriaki Kaneda Method and apparatus for electronic equalization in optical communication systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62220019A (ja) * 1986-03-20 1987-09-28 Fujitsu Ltd デイジタル光通信用受信器
JPH0740697B2 (ja) * 1986-05-20 1995-05-01 日本電気株式会社 識別回路
US20020085656A1 (en) 2000-08-30 2002-07-04 Lee Sang-Hyun Data recovery using data eye tracking
US7397848B2 (en) * 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US7447278B2 (en) * 2003-05-21 2008-11-04 International Business Machines Corporation Apparatus for transmitting and receiving data
US7263122B2 (en) * 2003-07-29 2007-08-28 Synopsys, Inc. Receiver based decision feedback equalization circuitry and techniques
EP1750380B1 (en) 2005-08-02 2009-11-18 Alcatel Lucent Receiver for an optical signal
US7649933B2 (en) 2006-04-28 2010-01-19 Agere Systems Inc. Method and apparatus for determining a position of an offset latch employed for decision-feedback equalization

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020060820A1 (en) 2000-10-20 2002-05-23 Alcatel Receiver with feedback filter, and eye monitor for the feedback filter
US20040258145A1 (en) 2003-06-19 2004-12-23 Petre Popescu Differential receiver circuit with electronic dispersion compensation for optical communications systems
US20050019042A1 (en) 2003-07-25 2005-01-27 Noriaki Kaneda Method and apparatus for electronic equalization in optical communication systems

Also Published As

Publication number Publication date
EP2067325A1 (en) 2009-06-10
JP4904400B2 (ja) 2012-03-28
WO2008039575A1 (en) 2008-04-03
JP2010505363A (ja) 2010-02-18
US7606302B2 (en) 2009-10-20
US20080080609A1 (en) 2008-04-03
KR20090057077A (ko) 2009-06-03

Similar Documents

Publication Publication Date Title
KR101417162B1 (ko) 비선형 채널용 판정 피드백 등화기에 의해 사용되는 래치의임계 위치를 결정하는 방법 및 시스템과 집적 회로
EP2067326B1 (en) Method and apparatus for determining latch position for decision-feedback equalization using single-sided eye
US9425997B2 (en) Methods and circuits for asymmetric distribution of channel equalization between devices
US8027409B2 (en) Noise prediction-based signal detection and cross-talk mitigation
US8831142B2 (en) Adaptive cancellation of voltage offset in a communication system
US8401063B2 (en) Decision feedback equalization scheme with minimum correction delay
US20150381393A1 (en) Adaptive Cancellation of Voltage Offset in a Communication System
US8902963B2 (en) Methods and apparatus for determining threshold of one or more DFE transition latches based on incoming data eye
US8467440B2 (en) Compensated phase detector for generating one or more clock signals using DFE detected data in a receiver
US20090097541A1 (en) Methods And Apparatus For Determining Receiver Filter Coefficients For A Plurality Of Phases
US7649933B2 (en) Method and apparatus for determining a position of an offset latch employed for decision-feedback equalization
KR101208079B1 (ko) 왜곡된 수신 신호를 보상하기 위한 등화 장치 및 방법, 데이터 수신 장치
US7177352B1 (en) Pre-cursor inter-symbol interference cancellation
US8483266B2 (en) Methods and apparatus for adaptation of continuous time-decision feedback equalizers with programmable adaptation patterns
US8432960B2 (en) Digital adaptive channel equalizer
US8644369B1 (en) Equalizer adaptation for heavily compressed or clipped communications signals
US7869540B2 (en) Method and apparatus for increased communication channel pre-emphasis for clock-like data patterns
US20060023817A1 (en) Enhanced viterbi equalizer and algorithm
EP1622277A1 (en) Enhanced Viterbi equalizer and algorithm

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20090327

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20120531

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20130808

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140624

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140702

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140702

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20170630

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee