TW201433098A - 基於型樣之信號損逸偵測器 - Google Patents

基於型樣之信號損逸偵測器 Download PDF

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TW201433098A
TW201433098A TW102118693A TW102118693A TW201433098A TW 201433098 A TW201433098 A TW 201433098A TW 102118693 A TW102118693 A TW 102118693A TW 102118693 A TW102118693 A TW 102118693A TW 201433098 A TW201433098 A TW 201433098A
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equalizer
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TW102118693A
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Vladimir Sindalovsky
Mohammad S Mobin
Lane A Smith
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Lsi Corp
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Abstract

在所闡述實施例中，針對串列化器/解串列化器(SerDes)裝置之一接收路徑採用基於資料型樣之信號損逸(LOS)偵測。基於型樣之LOS偵測允許對多種類型之連接媒體之資料損逸的偵測，且通常對信號衰減不敏感。更具體而言，某些所闡述實施例揭示在採用離散時間決策回饋等化(DFE)時傳入接收資料之跨越不同連接媒體之可靠的基於型樣的LOS偵測。

Description

基於型樣之信號損逸偵測器
在包含數位通信之諸多應用中，採用時脈與資料回復(CDR)系統來回復一輸入資料串流之正確時序(例如，頻率及相位)，接著採用該時序來對該輸入資料串流取樣以回復使用者資料以供解碼。一串列化器/解串列化器(SerDes)裝置通常用於高速通信中以沿每一傳輸/接收方向在串列介面與並列介面之間轉換資料。
該等SerDes裝置通常採用支援DC平衡，提供定框且保證信號轉變之一編碼方案。所保證轉變允許一接收器擷取CDR中之嵌入式時脈信號，而控制碼通常在一資料封包之開始時允許定框。此編碼方案亦藉助提供資料位元與控制位元之分離之運行不均等改良錯誤偵測，且准許位元組之導出及字組同步。
偵測一傳入信號之損逸之能力通常係一系統需求。甚至在其中不需要信號損逸(LOS)偵測之系統中，能夠判定是否正接收一可用傳入信號亦通常係有益的。現有LOS偵測機制使用類比峰值偵測器以便監視傳入所接收串列資料之振幅，比較該振幅與一可程式化臨限值且在該峰值振幅下降至低於臨限值時設定一LOS旗標。然而，連接媒體中之多種衰減源及對傳入接收資料頻率內容之依賴使得難以判定適合臨限值。因此，此等變化通常拒絕產生普遍用於每一可能信號衰減源之一臨限值設定。
提供本發明內容以按一簡化形式來介紹下文在實施方式中進一步闡述之概念之一選擇。本發明內容並不意欲識別所主張標的物之關鍵特徵或基本特徵，亦不意欲將其用以限制所主張標的物之範疇。
在一項實施例中，本發明允許一接收器中之一基於型樣之信號損逸(LOS)偵測。該LOS偵測包含藉由具有一求和器以及具有一決策回饋等化(DFE)電路及一截減器電路之一回饋環路之等化，其中該求和器組合來自一通道之一接收串列信號與DFE回饋以給該截減器電路提供一經組合信號。該LOS偵測包含使用一查找表，該查找表具有i)DFE調適值，ii)來自該截減器電路之一截減器輸出，及iii)一可程式化雜訊臨限值，其中在該查找表中之一查找值下降至低於該可程式化雜訊臨限值時，該查找表在不存在該接收串列信號之情況下在該截減器電路處產生一所預期信號，且若一DFE位準低於一所預期雜訊位準，則連同一所預期位元一起產生一遮罩位元。該LOS偵測亦比較該截減器輸出與該所預期信號；且一LOS累積器與計數器電路累積針對預定數目個接收器字元之來自比較器之比較結果，其中若由來自等化器之該DFE回饋定義該截減器輸出之一信號型樣，則設定來自該LOS累積器與計數器電路之一基於型樣之LOS指示符。
100‧‧‧信號損逸偵測系統/系統
102‧‧‧通信通道/通道
104‧‧‧等化器
106‧‧‧查找表
108‧‧‧比較器
110‧‧‧信號損逸累積器與計數器
112‧‧‧可程式化雜訊臨限值
114‧‧‧速率相關時脈
116‧‧‧封包大小/接收器等化調適
118‧‧‧信號損逸指示符
120‧‧‧資料遮罩
130‧‧‧接收器
200‧‧‧系統
202‧‧‧通道
204‧‧‧可變增益放大器
206‧‧‧接收器前端
208‧‧‧求和節點
210‧‧‧截減器
212‧‧‧解串列化器
214‧‧‧決策回饋等化器
216‧‧‧接收器等化器調適
224‧‧‧時脈與資料回復
229‧‧‧接收器信號損逸模組/接收器信號損逸
301‧‧‧矩形脈衝
302‧‧‧失真脈衝
303‧‧‧能量
400‧‧‧系統
402‧‧‧通道
404‧‧‧可變增益放大器
406‧‧‧接收器前端
408‧‧‧求和節點
410‧‧‧截減器/截減器電路
412‧‧‧解串列化器
414‧‧‧決策回饋等化器
416‧‧‧接收器等化調適/接收器等化調適電路
418‧‧‧查找表
420‧‧‧比較器
422‧‧‧信號損逸累積器與計數器
423‧‧‧延遲元件
424‧‧‧時脈與資料回復
425‧‧‧可程式化雜訊臨限值
426‧‧‧資料遮罩
427‧‧‧速率相關時脈
428‧‧‧封包大小
429‧‧‧基於型樣之信號損逸/基於型樣之信號損逸指示符/基於型樣之信號損逸偵測器
430‧‧‧等化器
ck‧‧‧經調適決策回饋等化係數值/決策回饋等化係數值/決策回饋等化係數/經調適決策回饋等化係數
Di‧‧‧資料截減器位置
Ei‧‧‧錯誤截減器位置
H0‧‧‧錯誤鎖存器臨限值/錯誤鎖存器
wk‧‧‧權數/係數權數
Z-1‧‧‧延遲元件
依據以下詳細說明、隨附申請專利範圍及隨附圖式，本發明之其他態樣、特徵及優點將變得更完全顯而易見，其中相似元件符號識別類似或相同元件。
圖1展示具有根據例示性實施例操作之一接收器之一LOS偵測器之一方塊圖。
圖2展示根據例示性實施例之具有LOS偵測之一SerDes接收器中的圖1中所展示之等化器之一方塊圖；圖3展示圖2中所展示之SerDes接收器之串列資料取樣之一脈衝回 應功能；圖4展示根據例示性實施例操作之一SerDes接收器中之一基於型樣之LOS偵測器之一方塊圖；圖5展示圖2及圖4中所展示之SerDes接收器之截減器處之串列資料之一眼圖；及圖6展示用於偵測圖5中所展示之SerDes接收器中之LOS之一方法之一流程圖。
在下文中，參考圖式闡述本發明之實施例。
所闡述實施例係關於串列化器/解串列化器(SerDes)裝置之一接收路徑之基於資料型樣之信號損逸(LOS)偵測。基於型樣之LOS偵測允許對多種類型之連接媒體之資料損逸之偵測，且通常對信號衰減不敏感。更具體而言，某些所闡述實施例揭示在採用離散時間決策回饋等化(DFE)時傳入接收資料之跨越不同連接媒體之可靠基於型樣之LOS偵測。所闡述實施例基於針對至一截減器之輸入產生之決策及所得經調適等化器值執行一比較，從而在經調適等化器值在存在雜訊(例如，一信號損逸)之情況下對應於截減器決策時，宣佈一信號損逸。
以下詳細說明利用通常在此項技術中眾所周知之若干個首字母縮略詞。儘管通常隨每一首字母縮略詞之第一例項提供定義，但為了方便，表1提供連同其各別定義一起使用之首字母縮略詞及縮寫詞之一清單。
應注意，在本文中，可交換地使用術語「資料」、「信號」及「資料位元」。應理解，資料可對應於或含有一信號或一資料位元，且該信號及該資料位元可係指該資料。
圖1展示具有根據本發明之例示性實施例操作之一接收器之LOS偵測系統100之一方塊圖。系統100包含將傳入串列信號提供至接收器130中之接收等化器(EQ)104中的通信通道102。通道102(其可係有線、無線、光學或某一其他類型之連接媒體)具有一相關聯傳送功能、損逸特性及/或給通過其之傳入串列信號添加損害之其他源。系統100進一步包含EQ 104，其將等化應用於所接收信號以校正由通道102施加至該信號之頻率損逸/變化、符號間干擾(ISI)或其他損害。EQ 104包含一類比前端(AFE)等化器，緊接著一DFE等化器，但可採用其他類型之等化。EQ 104亦包含濾波及增益元件。EQ 104進一步包含取樣及解串列化元件，諸如一截減器電路及一解串列化器。來自EQ 104之輸出包含經解串列化信號及DFE調適值。
接收器130進一步包含查找表(LUT)106、比較器108及LOS累積器與計數器110。在不存在傳入串列信號之情況下，LUT 106接收來自EQ 104之輸出及可程式化雜訊臨限值112，以計算來自該等化器之所預期資料。每當LUT 106中之一查找下降至低於可程式化雜訊臨限值112時，LUT 106連同所預期資料位元一起產生展示為資料遮罩120之 一遮罩位元。
在比較器108處，比較來自EQ 104之輸出與來自LUT 106之所預期資料位元，且若一EQ位準低於一所預期雜訊位準，則視情況遮蔽來自EQ 104之輸出。在LOS累積器與計數器110處，針對可程式化數目個所接收之字元來累積比較結果。此可程式化數目可由(舉例而言)速率相關時脈114及封包大小116之值導出。若由DFE回饋型樣(亦即，其中針對本文中之實施例可視情況排除經遮蔽位元之DFE輸出)定義一接收器經解串列化型樣，則可將基於型樣之LOS指示符118之值設定為高，從而指示一信號損逸。
當來自通道102之傳入串列資料實質上類似於所預期DFE回饋型樣時，此將等效於透過通道102發送之一尼奎斯特型樣。因此，儘管傳入串列資料通常致使接收器130凍結或重設，但可將基於型樣之LOS指示符118之值設定為高。隨後參考圖5闡述在其下可發生此特定情形之條件之一詳細說明。
在傳輸資料時，通常將資料分割成若干封包，其中特殊資料插入於每一封包之開始處及/或結束處。若封包大小116係已知的且可在封包大小輸入處程式化，則LOS累積器與計數器110可檢查經解串列化資料對所預期DFE回饋型樣之重複不等性。若不等性在圍繞此等特殊資料之若干封包大小間隔上重複，則呈現所接收資料且重設基於型樣之LOS指示符118(或不設定為高)。
圖2展示具有LOS偵測之一SerDes接收器中的圖1中所展示之等化器之一例示性實施例之一方塊圖。如所展示，系統200包含通道202、可變增益放大器(VGA)204、接收器前端(RXFE)206、求和節點208、截減器210、解串列化器212、決策回饋等化器(DFE)214、接收器等化器(RXEQ)調適216、CDR 224及接收器LOS模組(RXLOS)229。
通道202(其可係有線、無線、光學或某一其他連接媒體)具有一 相關聯傳送功能、損逸特性及/或給通過其之信號添加損害之其他源。
系統200自通道202接收一傳入串列信號，且在於截減器210中對傳入串列信號取樣之前執行信號增強以便在CDR 224中執行時脈與資料回復。此增強包含在VGA 204中放大來自通道202之傳入串列資料及在RXFE 206中將頻帶濾波以便補償來自通道202之串列資料在通道媒體中之頻率相依降級。通常以類比方式實施VGA 204及RXFE 206。
通道202以可闡述為一符號間干擾(ISI)之一方式影響傳入串列資料。ISI係其中一個符號之能量干擾後續符號的一信號之一失真形式。ISI添加信號雜訊及失真，因此使通信較不可靠。ISI通常係由多路徑傳播或致使連續符號「模糊」在一起的通道之固有非線性頻率回應導致。系統中之ISI之存在在接收器輸出處之決策裝置中引入錯誤。因此，在傳輸及接收濾波器之設計中，目標係最小化ISI之效應，且藉此在可能之最小錯誤率之情況下將數位資料遞送至其目的地。一通道之ISI可藉由使用一脈衝回應功能(諸如圖3中所展示之脈衝回應功能)而表徵。在圖3中，在時間100ns處，將一單位振幅、一個單位間隔UI(對應於資料速率)矩形脈衝301施加至將被表徵之通道，且該通道之輸出包括一失真脈衝302。失真脈衝302自100.3ns至100.6ns具有主要1UI脈衝，但能量303亦自100.6ns擴展至105ns。
取決於何時將信號取樣，接收器可能做出不正確決策，此導致位元錯誤。因此，為了使多Gb/s資料速率在此等通道中可行，通常採用某一形式之通道等化。可透過若干種技術實現通道等化，諸如高通濾波、在傳輸器及/或接收器處之資料濾波(亦稱為前饋等化或FFE)、使用可調諧阻抗匹配網路之阻抗匹配及通信技術中眾所周知之其他技術。
在一項例示性實施例中，在接收器處應用稱為決策回饋等化(使 用一決策回饋等化器)之一特定形式之等化以還原傳入信號並補償損害。假定通道202係一線性非時變(LTI)通道，則可將ISI闡述為時間移位之塗抹脈衝(smeared pulse)之一確定性疊加。接著，DFE依據一當前決策使用關於先前接收之資料位元之資訊來抵消其ISI貢獻。
一決策回饋等化器係除當前接收之符號之習用等化(且有時候未來-用於TX等化)之外亦使用所偵測符號之回饋之一濾波器。某些系統使用預定義訓練序列來提供用於一DFE技術之調適程序之參考點以產生施加至所偵測符號之分接頭值，以評估對一當前接收之符號之時間移位脈衝能量失真貢獻。
根據DFE技術，基於先前接收之串列資料將回饋補償應用於傳入串列資料以便補償ISI。可在一連續時域中實施DFE 214，但更通常在一離散時域中實施DFE 214。
如關於圖2所闡述，離散時間DFE 214儲存先前接收之串列資料，將對應DFE分接頭權數施加至該串列資料，且將經處理串列資料施加至求和節點108(在RXFE 206與截減器210之間)。根據關係式(1)將先前接收之串列資料y k 乘以對應係數。
其中n係DFE校正之一深度，c k 係一經調適DFE係數值，w k 係mV/位元中之一個二進制位元之權數，x i 係傳入RX串列資料，y i 係截減器輸入處之串列資料之一當前位元，且y i-k 係DFE校正之先前接收之資料。
DFE校正之深度n可變化，且通常在一特定實施方案期間設定為複雜性(例如，DFE濾波器分接頭及操作之數目)與ISI之能量擴展之間的一折衷。在一項例示性實施例中，DFE 214實施為一6分接頭DFE。取決於所接收資料之所儲存最近6個位元之值，若對應所儲存資料位 元係「1」，則自RXFE 206之輸出減去DFE回饋，且若對應所儲存資料位元係「0」，則自RXFE 206之輸出添加DFE回饋。所添加或所減去值之量值由對應DFE分接頭c i 及其權數w i 之數位值定義。
每一DFE係數值c k 通常使用RXEQ調適216來調適。調適DFE係數c k 之現有方式中之一者係使用基於圖3之脈衝表示之一最小均方(LMS)演算法。
圖4展示根據例示性實施例操作之一SerDes接收器中之一基於型樣之LOS偵測器之一方塊圖，該基於型樣之LOS偵測器可與圖2之等化器一起操作。作為理解圖2之等化器及圖4之LOS偵測器之操作之一幫助，以下係決策回饋等化之一簡要論述。
圖5展示施加於圖2中所展示之SerDes接收器之截減器電路(例如，截減器210)處之所接收串列資料之一眼圖。如圖5中所展示，Di係資料截減器之一位置，Ei係錯誤截減器之一位置，且Ti係在CDR 224中用於相位偵測之轉變截減器之一位置。在此項例示性實施例中，展示每資料眼一個錯誤鎖存器臨限值(展示為H0)，但每一資料可存在具有正偏移及負偏移之兩個錯誤鎖存器。
DFE係數c k 之調適首先調整錯誤鎖存器H0之垂直偏移，從而將其放在內眼擴展部與外眼擴展部之統計中間處。H0之調適由表示LMS演算法之關係式(2)使用具有相同指數之資料與錯誤鎖存器闡述。
在調適H0之後，DFE係數c k 之調適開始。DFE係數c k 之調適可由關係式(3)藉由LMS演算法闡述，其中錯誤與資料鎖存器之指數之間的偏移對應於DFE係數指數。
經調適DFE係數c n 提供接收器眼之最佳化垂直開口，從而對ISI進行補償。
返回至圖2，RXLOS 229經耦合以在類比等化及DFE回饋之前接收傳入串列資料。LOS在CDR 224之操作中發揮重要作用，此乃因在不存在有效接收串列資料之情況下對傳入串列資料及RXEQ調適216之鎖定可能致使接收器處理中之錯誤。在通道202之輸出處呈現之雜訊可在截減器210中限幅至完全數位位準，且接著CDR 224及RXEQ調適216可嘗試鎖定並適應此經限幅雜訊。在此情形中，在不存在有效接收串列資料信號之情況下，LOS凍結或重設CDR 224及RXEQ調適216之初始狀態。
如圖5中所展示，由DFE 214應用之決策回饋等化使資料眼圖失真，且亦使施加至截減器210之信號失真，此乃因DFE回饋信號通常具有比傳入雜訊(在不存在有效接收資料之情況下)大之振幅，因此求和節點208之一輸入信號主要由來自DFE 214之DFE回饋信號定義。若不按照隨後所闡述進行阻止，則此可致使CDR 224及RXEQ調適116之環路之一失控條件。在一項例示性實施例中，在C1具有比其他DFE係數之一總和(亦即，C2至C6之絕對值之總和)大之量值時，求和節點208在其輸出處具有一尼奎斯特型樣(亦即，「1010...」)。
接著，在不存在接收資料之情況下，截減器210處之所預期資料可由關係式(1)導出，且可由關係式(4)表達。
其中雜訊係來自通道之一所預期雜訊值，且其他參數等效於關係式(1)之彼等參數。
具有接收器不知曉之不同信號衰減特性之多種連接媒體通常使一數位實施方案比一類比實施方案更佳，此乃因不同連接媒體之衰減的頻率相依性極大地變化(例如，VGA 204及RXFE 206通常由類比電路實施，但LOS偵測器之一數位實施方案(諸如RXLOS 229)可係較佳 的)。舉例而言，在接收到尼奎斯特型樣時，尼奎斯特型樣通常經歷通道202中之最高衰減。所接收尼奎斯特型樣可下降至低於RXLOS 229之臨限值位準，此致使CDR 224及RXEQ調適216凍結或重設；且打擾接收路徑，此導致錯誤之叢發。
返回至圖4，系統400包含等化器430、查找表(LUT)418、比較器420、LOS累積器與計數器422、延遲元件Z-1 423及CDR 424以提供基於型樣之LOS 429之一值。耦合至通道402之等化器430包含VGA 404、RXFE 406、求和節點408、截減器410、解串列化器412、DFE 414及RXEQ調適416。圖2之實施例與圖5之實施例之間的差異係在圖5中，在等化器430之後添加查找表(LUT)418、比較器420及LOS累積器與計數器422，且將基於型樣之LOS 429放置在查找表(LUT)418、比較器420及LOS累積器與計數器422之後。
如圖4中所展示，經調適DFE係數c k 連同係數權數w k 以及來自解串列化器412及延遲元件Z-1 423之經解串列化資料一起提供至LUT 418。由於LUT 418基於經調適係數及權數來儲存DFE校正之真實振幅，因此在與經解串列化資料比較之前，將LUT值轉換為數位邏輯位準。舉例而言，該轉換可係設定為邏輯「1」之一正查找值及設定為邏輯「0」之一負查找值。LUT 418在不存在傳入串列資料之情況下，根據關係式(4)(此處，假定雜訊=0)計算來自截減器電路410及解串列化器412之所預期輸出資料。在一項例示性實施例中，DFE 414係一6分接頭DFE。在此情形中，存在先前限幅及解串列化之資料之64個可能組合，因此，LUT 418可具有64個查找位置。先前解串列化之資料的某些組合可產生與來自通道402之所預期雜訊相當的低DFE回饋。因此，可程式化雜訊臨限值425作為一輸入提供至LUT 418。每當LUT 418中之一查找值下降至低於可程式化雜訊臨限值425時，LUT 418連同所預期資料位元一起產生展示為資料遮罩426之一遮罩 位元。
在比較器420處比較在延遲元件Z-1 423之前的新限幅之位元(例如，來自解串列化器412之輸出資料)與來自LUT 418之所預期資料位元，且若一DFE位準低於一所預期雜訊位準，則視情況遮蔽該新限幅之位元。在LOS累積器與計數器422中針對預定數目個接收器字元(諸如速率相關時脈427及封包大小428)累積比較結果。該預定數目個接收器字元係一可程式化數目。若接收器經解串列化型樣總是由DFE回饋定義(此處，視情況排除經遮蔽位元)，則可將基於型樣之LOS指示符429設定為高。
若來自通道402之接收串列資料與所預期DFE定義之型樣(亦即(舉例而言)，來自其中C1超過C2至C6之總和絕對值之上文所闡述之例示性實施例之透過通道402發送之尼奎斯特型樣)完全相同，則可存在一未解決情形。在此情形中，儘管自通道402接收之傳入資料致使CDR 424及RXEQ調適416凍結或重設，但可將基於型樣之LOS指示符429設定為高。
在傳輸所接收資料時，通常將所接收資料分割成若干封包，其中特殊資料插入於每一封包之開始處及/或結束處。若封包大小428係已知的且可在封包大小輸入處程式化，則LOS累積器與計數器422可檢查經解串列化資料對所預期DFE型樣之重複不等性。若不等性在封包大小間隔上重複，則呈現所接收資料且不將基於型樣之LOS 429之值設定為高。如例示性實施例(諸如圖4)中所展示之基於型樣之LOS偵測器429允許對多種連接媒體之資料損逸之偵測，且對信號衰減不敏感。
圖6展示用於偵測圖4中所展示之SerDes接收器中之LOS之一方法600之一流程圖。如所展示，在步驟602處，自通道402接收傳入串列資料。在於截減器電路410中對傳入串列資料取樣(在步驟606處)之前 在步驟604處執行某些信號增強以便執行CDR 424中之CDR功能。此等增強包含在VGA 404中放大來自通道402之傳入串列資料及在RXFE 406中將頻率濾波以便補償來自通道402之串列資料在通道媒體中之頻率相依降級。在步驟606處，在截減器410中將經增強傳入串列資料取樣且由解串列化器412將其轉換為經解串列化資料。在步驟608處，由DFE 414執行通道等化(其可在一離散時域中實施)。DFE 414記憶先前接收之串列資料且根據關係式(1)將其施加至RXFE 406與截減器410之間的求和節點408、與對應係數相乘。在步驟610處，在RXEQ調適電路416中調適包含DFE係數及對應權數之DFE值。在步驟612處，將經增強傳入串列資料與DFE回饋(亦即，DFE輸出信號)組合以給截減器電路410提供一經組合信號。
在步驟614處，將經調適DFE值以及來自解串列化器412及延遲元件Z-1 423之經解串列化資料饋送至LUT 418中，LUT 418在不存在接收串列信號之情況下計算截減器電路410或解串列化器412處之一所預期信號，且在查找表中之一查找下降至低於可程式化雜訊臨限值時，若一DFE位準低於一所預期雜訊位準，則連同一所預期資料位元一起產生一遮罩位元。在步驟618處，在比較器420處比較經解串列化資料與來自LUT 418之所預期信號，且若一DFE位準低於一所預期雜訊位準，則視情況遮蔽該經解串列化資料。在步驟620處，在LOS累積器與計數器422中針對可程式化數目個接收器字元(諸如速率相關時脈427及封包大小428)累積比較結果。在步驟622處，由LOS累積器與計數器422之經累積結果設定基於型樣之LOS指示符429。若由DFE回饋(此處，視情況排除經遮蔽位元)定義一經解串列化資料型樣，則將基於型樣之LOS指示符429之值設定為高。
在本文中提及「一項實施例」或「一實施例」意指與該實施例一起闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例 中。在說明書中之各個地方中出現之片語「在一項實施例中」未必全部指代同一實施例，單獨或替代實施例亦不必與其他實施例相互排斥。相同情況適用於術語「實施方案」。
如本申請案中所使用，本文中使用措辭「例示性」來意指充當一實例、例項或圖解說明。本文中闡述為「例示性」之任何態樣或設計未必應視為比其他態樣或設計更佳或有利。而是，使用措辭例示性意欲以一具體方式來呈現概念。
另外，術語「或」意欲意指一包含性「或」而非一排他性「或」。亦即，除非另有規定，或依據上下文清楚，否則「X採用A或B」意欲意指自然包含性排列中之任一者。亦即，若X採用A、X採用B或X採用A及B兩者，則在前述例項中之任一者下皆滿足「X採用A或B」。另外，本申請案及隨附申請專利範圍中所使用之冠詞「一(a)」及「一(an)」通常應視為意指「一或多個」，除非另有規定或依據上下文清楚指一單數形式。
雖然可在說明性實施方案之上下文中闡述本文中所闡述之標的物以處理具有使用者互動組件之一計算應用程式之一或多個計算應用程式特徵/操作，但標的物不限於此等特定實施例。而是，本文中所闡述之技術可適用於任何適合類型之使用者互動組件執行管理方法、系統、平台及/或設備。
儘管已關於包含作為一單個積體電路、一多晶片模組、一單卡或一多卡電路包之可能實施方案之電路之處理闡述本發明之例示性實施例，但本發明並不限於此。如熟習此項技術者將瞭解，亦可將電路元件之各種功能實施為一軟體程式中之處理區塊。可在(舉例而言)一數位信號處理器、微控制器或一般用途電腦中採用此軟體。
申請專利範圍中之圖編號及/或圖參考標籤之使用意欲識別所主張標的物之一或多項可能實施例以便促進申請專利範圍之解釋。此使 用不應視為必要地將彼等申請專利範圍之範疇限於對應圖中所展示之實施例。
應理解，本文中所陳述之例示性方法之步驟未必需要以所闡述之次序執行，且此等方法之步驟之次序應理解為僅係例示性的。同樣，此等方法中可包含額外步驟且可在與本發明之各種實施例一致之方法中省略或組合特定步驟。
雖然以具有對應標記之一特定序列陳述以下方法技術方案中之元件(若存在)，但除非技術方案陳述以其他方式暗示用於實施彼等元件中之某些或所有元件之一特定序列，否則彼等元件未必意欲限於以彼特定序列實施。
亦出於本說明之目的，術語「耦合(couple)」、「耦合(coupling)」、「經耦合(coupled)」、「連接(connect)」、「連接(connecting)」或「經連接(connected)」係指其中允許在兩個或兩個以上元件之間傳送能量之此項技術中已知或稍後開發之任何方式，且雖然不要求，但預期一或多個額外元件之插入。相反地，術語「直接耦合」、「直接連接」等暗示不存在此等額外元件。
本文中無技術方案元件應依據35 U.S.C.§ 112第六段提供之內容理解，除非該元件使用短語「用於...之手段」或「用於...之步驟」明確陳述。
應進一步理解，可由熟習此項技術者在不背離以下申請專利範圍中所表達之本發明之範疇之情況下做出為解釋本發明之本質而已闡述及圖解說明之部件之細節、材料及配置之各種改變。
400‧‧‧系統
402‧‧‧通道
404‧‧‧可變增益放大器
406‧‧‧接收器前端
408‧‧‧求和節點
410‧‧‧截減器/截減器電路
412‧‧‧解串列化器
414‧‧‧決策回饋等化器
416‧‧‧接收器等化調適/接收器等化調適電路
418‧‧‧查找表
420‧‧‧比較器
422‧‧‧信號損逸累積器與計數器
423‧‧‧延遲元件
424‧‧‧時脈與資料回復
425‧‧‧可程式化雜訊臨限值
426‧‧‧資料遮罩
427‧‧‧速率相關時脈
428‧‧‧封包大小
429‧‧‧基於型樣之信號損逸/基於型樣之信號損逸指示符/基於型樣之信號損逸偵測器
430‧‧‧等化器
ck‧‧‧經調適決策回饋等化係數值/決策回饋等化係數值/決策回饋等化係數/經調適決策回饋等化係數
wk‧‧‧權數/係數權數
Z-1‧‧‧延遲元件

Claims (20)

  1. 一種一串列化器-解串列化器(SerDes)接收器之基於型樣之信號損逸(LOS)偵測器，該LOS偵測器包括：一等化器，其包含一組合器及具有一決策回饋等化(DFE)電路及一截減器電路之一回饋環路，其中求和器組合來自一通道之一接收串列信號與DFE回饋，以提供該截減器電路一經組合信號；一查找表，其具有i)DFE調適值，i)來自該截減器電路之一截減器輸出，及iii)一可程式化雜訊臨限值，其中在該查找表中之一查找值下降至低於該可程式化雜訊臨限值時，該查找表在不存在該接收串列信號之情況下，於該截減器電路處產生一所預期信號，且若一DFE位準低於一所預期雜訊位準，則連同一所預期位元一起產生一遮罩位元；一比較器，其比較該截減器輸出與該所預期信號；及一LOS累積器與計數器電路，其針對預定數目個接收器字元累積由該比較器產生之比較結果，其中若由來自該等化器之該DFE回饋定義該截減器輸出之一信號型樣，則設定來自該LOS累積器與計數器電路之一基於型樣之LOS指示符。
  2. 如請求項1之LOS偵測器，其中該等接收器字元之該預定數目係可程式化的。
  3. 如請求項1之LOS偵測器，其中該等化器包含經調適以增強該接收串列信號且接收該DFE回饋以提供一經增強接收信號之一信號增強電路。
  4. 如請求項3之LOS偵測器，其中該信號增強電路包含經調適以放 大來自該通道之該接收串列資料之一可變增益放大器。
  5. 如請求項3之LOS偵測器，其中該信號增強電路包含經調適以施加一頻率濾波以補償來自該通道之該接收串列資料之頻率相依降級之一接收器前端電路。
  6. 如請求項1之LOS偵測器，其中該等化器包含經調適以將該接收串列信號解串列化之一解串列化器。
  7. 如請求項1之LOS偵測器，其中該等化器包含經組態以調適包含每一DFE係數及係數權數之值之該等DFE調適值之一等化調適電路。
  8. 如請求項7之LOS偵測器，其中使用最小均方(LMS)演算法來調適該等DFE值。
  9. 如請求項8之LOS偵測器，其中該DFE記憶先前接收之信號且根據一關係式將該先前接收之信號施加至該求和器、與該等對應DFE調適值相乘，以在該截減器電路之一輸入處產生一當前串列資料位元： 其中n係DFE校正之一深度，C k 係一DFE調適值，w k 係該DFE調適值之一權數，x i 係該接收串列信號，y i 係該截減器電路之該輸入處之該當前串列資料位元，且y i-k 係該先前接收之信號。
  10. 如請求項1之LOS偵測器，其中該接收串列信號包含來自該通道之符號間干擾(ISI)，該通道具有由該等化器評估之一傳送功能。
  11. 如請求項10之LOS偵測器，其中在該通道係一線性非時變時，該ISI被評估為時間移位之塗抹脈衝之一確定性疊加。
  12. 如請求項1之LOS偵測器，其中該DFE電路係實施於一離散時域中。
  13. 如請求項1之LOS偵測器，其中該DFE電路係一6分接頭DFE電路。
  14. 如請求項1之LOS偵測器，其中該組合器經組態以若所接收資料之對應所儲存資料位元係「1」，則自該增強電路之一輸出減去該DFE回饋，且若所接收資料之該對應所儲存資料位元係「0」，則自該增強電路之該輸出添加該DFE回饋。
  15. 如請求項1之LOS偵測器，其中一經添加值或經減去值之一量值由對應DFE分接頭係數及其權數之一數位值定義。
  16. 如請求項1之LOS偵測器，其中該求和器之輸出具有一尼奎斯特型樣。
  17. 如請求項1之LOS偵測器，其中該查找表在不存在該接收資料之情況下，根據以下之一關係式來計算該截減器電路處之該所預期信號： 其中n係DFE校正之一深度，c k 係一經調適DFE係數值，w k 係mV/位元中之一個二進制位元之權數，x i 係傳入串列資料，y i 係該截減器輸入處之一當前串列資料位元，y i-k 係DFE校正之先前接收之資料，且雜訊係來自該通道之經添加雜訊值。
  18. 如請求項1之LOS偵測器，其中該等接收器字元包含一封包大小及一速率相關時脈。
  19. 一種偵測一電路中之信號損逸(LOS)之方法，該方法包括以下步驟：由一等化器對來自一通道之一接收串列信號執行信號等化，其中組合該接收串列信號與來自該等化器中之一DFE電路之一決策回饋等化(DFE)回饋信號，以提供該等化器中之一截減器電路 一經組合信號；將一可程式化雜訊臨限值、DFE調適值、來自該截減器電路之一截減器輸出饋送至一查找表電路中，其中當該查找表中之一查找下降至低於該可程式化雜訊臨限值時，該查找表在不存在該接收串列信號之情況下計算該截減器電路處之一所預期信號，且若一DFE位準低於一所預期雜訊位準，則連同一所預期位元一起產生一遮罩位元；比較該截減器輸出與該所預期信號；在一LOS累積器與計數器電路中，針對預定數目個接收器字元累積來自比較器之比較結果；及若由來自該等化器之該DFE回饋定義該截減器輸出之一信號型樣，則藉由將來自該LOS累積器與計數器電路之一基於型樣之LOS指示符設定為高來指示一LOS。
  20. 一種非暫時機器可讀儲存媒體，其上編碼有程式碼，其中在由一機器執行該程式碼時，該機器實施用於偵測一電路中之信號損逸(LOS)之一方法，其包括以下步驟：由一等化器對來自一通道之一接收串列信號執行信號等化，其中在該等化器中組合該接收串列信號與來自一DFE電路之一決策回饋等化(DFE)回饋信號，以提供該等化器中之一截減器電路一經組合信號；將一可程式化雜訊臨限值、DFE調適值、來自該截減器電路之一截減器輸出饋送至一查找表電路中，其中當該查找表中之一查找下降至低於該可程式化雜訊臨限值時，該查找表在不存在該接收串列信號之情況下計算該截減器電路處之一所預期信號，且若一DFE位準低於一所預期雜訊位準，則連同一所預期位元一起產生一遮罩位元； 比較該截減器輸出與該所預期信號；在一LOS累積器與計數器電路中，針對預定數目個接收器字元累積來自比較器之比較結果；及若由來自該等化器之該DFE回饋定義該截減器輸出之一信號型樣，則藉由將來自該LOS累積器與計數器電路之一基於型樣之LOS指示符設定為高來指示一LOS。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160197736A1 (en) * 2015-01-02 2016-07-07 Cisco Technology, Inc. Wake-On-Link
US9882795B1 (en) * 2015-04-17 2018-01-30 Xilinx, Inc. Signal loss detector
US9866412B2 (en) * 2016-01-29 2018-01-09 Samsung Display Co., Ltd. Equalization in high speed links through in-situ channel estimation
US9680436B1 (en) * 2016-03-28 2017-06-13 Samsung Display Co., Ltd. System and method for setting analog front end DC gain
US10027470B1 (en) * 2016-12-28 2018-07-17 Intel Corporation Signal detection techniques using clock data recovery
US10785069B2 (en) 2018-12-07 2020-09-22 Analog Devices International Unlimited Company Early detection and indication of link loss
US10785015B1 (en) * 2019-04-30 2020-09-22 Keyssa Systems, Inc. Multiple phase symbol synchronization for amplifier sampler accepting modulated signal
CN112345820B (zh) * 2020-01-07 2023-08-18 成都华微电子科技股份有限公司 一种高速串行信号丢失检测电路
US11115251B1 (en) * 2021-01-22 2021-09-07 Litrinium, Inc. PAM4 equalization DSM
US11658796B2 (en) * 2021-04-15 2023-05-23 Mellanox Technologies, Ltd. End-to-end link channel with lookup table(s) for equalization
US11463284B1 (en) * 2021-07-09 2022-10-04 Cadence Design Systems, Inc. Programmable correlation computation system
KR20230065480A (ko) 2021-11-05 2023-05-12 삼성전자주식회사 데이터 패턴들이 일치하는 횟수 간의 비율을 조정하는 보상 회로, 및 이를 포함하는 메모리 장치, 및 이의 동작 방법
CN114553642B (zh) * 2022-04-22 2022-07-29 浙江芯昇电子技术有限公司 一种快速建立SerDes链路连接的方法和设备
CN117743231B (zh) * 2024-02-18 2024-05-03 成都电科星拓科技有限公司 时钟数据恢复电路初始采样位置调整方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1297935B1 (it) * 1997-12-23 1999-12-20 Alsthom Cge Alcatel Procedimento e dispositivo per la rivelazione della condizione di perdita di segnale all'ingresso di un'interfaccia di linea di
US6339833B1 (en) 1998-04-17 2002-01-15 Advanced Micro Devices, Inc. Automatic recovery from clock signal loss
US6377082B1 (en) 2000-08-17 2002-04-23 Agere Systems Guardian Corp. Loss-of-signal detector for clock/data recovery circuits
WO2008118714A2 (en) * 2007-03-23 2008-10-02 Rambus Incorporated Circuits, methods and systems for loss-of-signal detection and equalization
US8509094B2 (en) * 2007-12-06 2013-08-13 Rambus Inc. Edge-based loss-of-signal detection
US8208521B2 (en) 2007-12-31 2012-06-26 Agere Systems Inc. Methods and apparatus for detecting a loss of lock condition in a clock and data recovery system
US8837626B2 (en) * 2011-12-09 2014-09-16 Lsi Corporation Conditional adaptation of linear filters in a system having nonlinearity
US8711906B2 (en) * 2010-11-08 2014-04-29 Lsi Corporation Tracking data eye operating margin for steady state adaptation

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